DE2653500A1

DE2653500A1 - Multiplexier-demultiplexier-anordnung

Info

Publication number: DE2653500A1
Application number: DE19762653500
Authority: DE
Inventors: Sylvain Fontanes; Daniel Forster
Original assignee: EUROP TELETRANSMISSION
Current assignee: EUROP TELETRANSMISSION
Priority date: 1975-11-25
Filing date: 1976-11-25
Publication date: 1977-06-23
Also published as: FR2333392B1; IT1074612B; CH618302A5; FR2333392A1; US4063040A; JPS5265606A; NL7613139A; GB1529996A; BE848629A

Description

■ Patentanwälte

Dipl.-Ing. Dipl.-Chem. Dipl.-Ing.

E.Prinz - Dr.G.Hauser - G.Leiser 2653 500

Ernsbergerstrasse 19

8 München 60

Unser Zeichen: C 5106 22.November 1976

COMPAGNIE EUROPEENNE DE TELETRANSMISSION (C.E.T.T.) 51, Bd.de la Republique
78400 CHATOU

Multiplexier-Demultiplexier-Anordnung

Die Erfindung bezieht sich auf eineMultiplexier-Denmltiplexier-Anordnung zum Multiplexieren von 3 η Binärkanälen mit codierten Impulsen ( n^i) und zum entsprechenden Demultiplexieren, insbesondere zum schnellen Multiplexieren von Fernsprechkanälen, die eine gesamte binäre Eingangsübertragungskapazität von beispielsweise 800 Megabaud erreichen können.

Bei solchen Übertragungskapazitäten treten besondere Probleme auf. Gemäß der Erfindung werden diese Probleme insbesondere durch eine Codeumsetzung in einen Ternärcode mit drei Ternäreinheiten oder Signalwerten gelöst, die gleichzeitig mit der Multiplexierung so durchgeführt wird, daß das erste Problem beseitigt wird, das sich aus einer an einem multiplexierten Binärkanal mit einer ebenso schnellen Binärübertragungsgeschwindigkeit ausgeführten Codeumsetzung ergibt, oder daß die Kompliziertheit der Anordnung vermieden wird, die sich bei einer an jedem der Eingangskanäle durchgeführten Codeumsetzung

Scnw/Ba

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ergibt. Diese Lösung führt zu einer Gruppe von Rahmen, die jeweils drei Kanäle transportieren, wobei diese Rahmen miteinander multiplexiert sind, wenn η größer 1 ist.

Nach der Erfindung ist eine Multiplexier-Demultiplexieranordnung mit 3n binären Pulscode-Kanälen mit einer Umsetzung in einen ternären Code mit drei Ternäreinheiten, von denen zwei drei Bits ausdrücken, dadurch gekennzeichnet, daß der Multiplexierer η Codeumsetzervorrichtungen enthält, von denen jede drei der zu multiplexierenden Kanäle empfängt, nachdem in diese für jeden zu bildenden 3n-Kanal-Rahmen Hilfsbits eingefügt worden sind, die wenigstens ein Verriegelungswort bildende Bits enthalten, und von denen jede aufeinanderfolgende 3-Kanal-Rahmen in ternärer Form abgibt, und daß bei n>1 Einrichtungen zum Multiplexieren der auf diese Weise erzeugten aufeinanderfolgenden 3-Kanal-Rahmen vorgesehen sind, mit deren Hilfe aufeinanderfolgende 3n-Kanal-Rahmen gebildet werden, in denen die aus dem gleichen 3-Kanal-Rahmen stammenden Ternäreinheiten in gleichen Abständen voneinander liegen.

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Die Erfindung wird nun an Hand der Zeichnung beispielsharber erläutert. Es zeigen:

Pige1 das Schaltbild einer Ausführungsform der erfindungsgemäßen Multiplexier-Demultiplexier-Anordnung,

Pig.2 ein erläuterndes Diagramm,

Pig·3 eine Einzeldarstellung einer Schaltung von Pig.1 und

Pig« 4 eine Ausführungsform des Demultiplexierers der Multiplexier-Demultiplexier-Anordnung nach der Erfindung.

Die Erfindung wird für den Pail einer Multiplexierung von sechs binären Kanälen mit einer "Ubertragungsgescbtwindigkeit von 140 Mega-Baud beschrieben; diese Kanäle sind dabei plesiochron , d.h. daß die binären Übertragungskapazitäten der sechs multiplexiertenKanäle nahezu gleich sind( wobei ihre Nennübertragungsgeschwindigkeit 140 Mega-Baud beträgt).

Der angewendete ternäre Code, der von den drei Signalwerten +, - und 0 gebildet wird, ermöglicht es, mittels einer Gruppe aus zwei Signalwerten eine Polge aus drei Bits zu kennzeichnen, wobei die Gruppe der zwei Signalwerte OO unbenutzt bleibt.

Bei der Multiplexierung mit codierten Impulsen mit plesiochronen . Eingangskanälen wird bekanntlich jedem Kanal 'eine Binärüberträgungskapazität^: verliehen, die "gleich der maximalen Übertragungskapazität ist, die in der Praxis von Schwankungen der Taktgeber usw. erzeugt werden kann. Außerdem muß die Möglichkeit vorgesehen werden, Hilfsbits

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wie die Bits zur Rahmenverriegeiung unterzubringen. Dies führt zu einer Multiplexierfrequenz F , die über der Nennfrequenz der zu inultiplexierenden Kanäle liegt. Jedem Zeitkanal ist eine gewisse Anzahl von vorbestimmten Zeitpositionen, im allgemeinen eine Zeitposition pro Rahmen, zugeordnet, in die zum Kalten der Ausgangsübertragun^capazität auf der Frequenz F ein Auffüllbit eingefügt werden kann. Neben dem Rahmenanfangs- oder Rahmenverriegelungssignal muß der Anfang eines Rahmens für jeden Zeitkanal eine Anzeige für die Tatsache enthalten, daß die für das Auffüllen reservierte Position tatsächlich ein oft als Ausschliessungszeichen bezeichnetes Auffüllzeichen ( 1 Auffüllbit im Fall einer binären Übertragung ) und kein Informationszeichen empfangen hat. Diese Information wird in Anbetracht der Konsequenzen eines hierbei auftretenden Fehlers mit Redundanz gegeben.

Es wird hier angenommen, daß dies ein Wort aus sechs Bits pro Kanal erfordert, und daß eine richtige Verriegelung mit einem Wort aus neun Bits erhalten wird.

Da keine Schaltung fähig ist, eine logische Operation mit einer Maximalgeschwindigkeit in der Größenordnung von 900 Megabits pro Sekunde auszuführen, wird hier das Prinzip angewendet, das darin besteht, die komplizierten logischen Verarbeitungsschritte mit Geschwindigkeiten vorzunehmen, die denen der ankommenden Kanäle entsprechen. Dies bewirkt die Übertragung gewisser Funktionen, sei es vor der, Multiplexierung oder nach der Demultiplexierung.

In Fig.5 sind sechs Eingangskanäle A, B, C, D, E und F dargestellt, die eine Nennübertragungsgeschwindigkeit von HO Mega-Baud aufweisen? die Frequenz F_Q ist auf einen Wert

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festgelegt, der über der maximal zulässigen Grenze der Übertragungsgeschwindigkeit der Kanäle A, B, C, D, E und F liegt.

Diese sechs Kanäle sind in zwei Gruppen zu je drei Kanälen A, B, C, und D, E, F aufgeteilt, mit deren Hilfe zwei synchrone Rahmen mit jeweils drei Kanälen in einem ternären Code gebildet werden. Diese 3-Kanal-Rahmen werden dann zur Bildung eines vollständigen Rahmens mit sechs Kanälen miteinander verschachtelt j sie werden aus diesem Grund in abgekürzter Form als Unterrahmen bezeichnet.

In Fig.2 ist bei S der Anfang des ersten Ünterrahmens in binärer Form dargestellte Er enthält zunächst 27 Hilfsbits, von denen neun Unterrahmenkennzeichnungs- und Unterrahmenverriegelungsbits Y* bis Yq bilden; Y* ist das erste Bit, und jedes der anderen Bits ist davon um zwei Bit vom vorangehenden Bit getrennt. Die verbleibenden 18 Hilfsbits werden nacheinander Bit für Bit zur Bildung des Füllungsanzeigeworts des ersten Kanals (Bit R₁ bis Rg), des zweiten Kanals(ßit R'-j bis R'g) und des dritten Kanals (Bit R ⁹^ bis R"g) benutzt. Nach diesen 27 Hilfsbits kommen die drei Positionen R_Q, R^f ₀ und R"_Q, die von einem Informationsbit oder von einem Auffüllbit besetzt werden können; die verschachtelten Informationsbits folgen dann in den drei Kanälen in herkömmlicher Weise, so daß sich ein Unterrahmen mit insgesamt 750 Bits ergibt.

In der erfindungsgemäßen Anordnung erscheinen diese Unterrahmen ,jedoch nicht in binärer Form« Die Hilfsbits V und R sind in binärer Form in die Kanäle A, B und C eingeschoben, &»h. daß das erste Bit jeder Dreiergruppe in den Kanal A eingeschoben Ist, das zweite Bit in den Kanal B eingeschoben

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',foist und das dritte Bit in den Kanal O eingeschoben ist, wie bei A, B und C in Fig.2 dargestellt ist«. Die Hilfsbits und die Informationsbits der drei Kanäle werden dann gleichzeitig mit ihrer Multiplexierung uracodiert»

In Fig.2 sind mit vertikalen gestrichelten Linien die Taktzeiten T₀ = 1/F₀ dargestellt.

Der zweite Unterrahmen mit der gleichen Struktur, jedoch einem anderen Verriegelungswort wie der erste Unterrahmen gestattet die Identifizierung.

Uach der Verarbeitung werden die drei Kanäle A, B, C zu einem primären Codeumsetzer 100 übertragen, der den ersten Unterrahmen in einer ternären Zwischenform liefert; die Kanäle D, E, F werden zu einem primären Codeumsetzer 200 übertragen, der den zweiten Unterrahmen in einer ternären Zwischenform liefert.

Da die Versorgungsschaltungen der zwei Codeumsetzer abgesehen von den in die zwei Unterrahmen eingegebenen Verriegelungswörtern gleich sind, wird nur die erste Versorgungsschaltung beschrieben.

Die drei Eingangskanäle A, B und C versorgen die Eingänge der Synchronisierungsanordnung von drei Taktgebern 31 bis 33, die jeweils zeitlich mit der Mitte der eintreffenden Bits zusammenfallende Impulse H₁ bis H^ liefern.

Die Kanäle A, B und C versorgen drei Geschwindigkeitsanpassungs-" schaltungen' 11 bis 13V die jeweils die Impulse H₁ -bis Hi und dievon einem Programmgeber 1 gelieferten Impulse Hq mit der Frequenz Fq empfangen.

Damit die Zeichnung nicht unübersichtlich wird, sind die Verbindungen zwischen dem Programmgeber 1 und den Synchro-

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'/ionisierten Einheiten nicht dargestellt; die Eingänge der synchronisierten Einheiten sind dafür mit den gleichen Symbolen wie die von ihnen empfangenen Impulse bezeichnet.

Es sei daran erinnert, daß eine Geschwindigkeitsanpassungsschaltung ein Pufferregister enthält, bei dem die Einschreibvorgänge im Takt der eintreffenden Bits und die Lesevorgänge in dem durch die Multiplexierung eingeprägten Takt,hier F , erfolgen. Andrerseits müssen die Lesevorgänge unterbrochen werden, damit die Übertragung der Hilfsbits ermöglicht wird. Die GeschwindigkeitsanpassungsSchaltungen empfangen vom Programmgeber auch ein Rechtecksignal, das die Zeitintervalle G_Q des Rahmenbeginns mit einer Dauer von 9T_Q mit T_Q = 1/F_Q entsprechend der Übertragung der 27 Hilfsbits und die komplementären Zeitintervalle G definiert. In jeder Geschwindigkeitsanpassungsschaltung empfängt eine Phasenvergleichsschaltung das Schreibsteuersignal H^ (i = 1, 2, 3) und das Lesesteuersignal H_Q. Wenn die Phasenverschiebung kritisch wird, liefert die Phasenvergleichsschaltung ein Rechtecksignal, das von einer Auffüllsteuerschaltung empfangen wird. Diese Schaltung liefert für die Dauer des Vorliegens dieses Rechtecksignals am Beginn des Rahmens das redundante codierte Wort, das anzeigt, daß eine Auffüllung vorhanden ist, (wogegen sie im gegenteiligen Fall das redundante codierte Wort liefert, das anzeigt, daß keine Auffüllung vorliegt); ferner steuert sie dieses Auffüllen durch Abgabe eines Leseunterbrechungssignals mit der Dauer eines Bits im geeigneten Zeitpunkt, d.h. in einem Zeitpunkt, an dem die für das Auffüllen vorgesehene Zeitposition des Kanals erscheint.

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/ Λ At,

Unter Berücksichtigung dieser allgemeinen Angaben arbeiten die Geschwindigkeitsanpassimgsschaltungen der beschriebenen Anordnung in herkömmlicher Weise, doch haben ihre jeweiligen Auffüllsteuerschaltungen eine kombinierte Arbeitsweise zum Einfügen der Füllanzeigebits. Die entsprechende Schaltung ist mit dem Bezugszeichen 20 versehen; sie empfängt an ihren Eingängen 111, 112 und 113 die Rechtecksignale von den Geschwindigkeitsanpassungsschaltungen, und sie arbeiten jeweils in herkömmlicher ' Weise für die Unterbrechungen des Lesens mit Hilfe von Impulsen, die von ihren Ausgängen 311, 312 und 313 zu den Geschwindigkeitsanpassungsschaltungen 11, 12 bzw. 13 geliefert werden.

Die Schaltung 20 empfängt zu diesem Zweck das rechteckförmige Unterrahmen-Beginnsignal G mit der Dauer 9T und dem mit h bezeichneten zehnten Impuls H der Periode des entsprechenden Unterrahmens beim Lesen des ersten Informationsbits jedes Kanals in Abwesenheit des Füllbits.

Die Schaltung 20 muß hier auch die zusätzliche Rolle der Verteilung der Füllanzeigebits ( gemäß Fig.2) übernehmen; zu diesem Zweck empfängt sie aus dem Programmgeber am Anfang jedes Unterrahmens auch die mit E^. bezeichnete Folge der neun ersten Impulse H sowie die Rechtecksignale und G·,, die jeweils die Zeitintervalle 0 bis 3T_Q, 3T_Q

6T_Q und 6T bis 9T
rahmens aus überdecken.

_{2 Q}

bis 6T_Q und 6T bis 9T von Beginn der Periode des UnterDie Schaltung 20 ist in Fig.3 genau dargestellt. Sie enthält 3D Flipflops 211, 212 und 213, deren Signaleingänge die Eingänge 111, 112 bzw. 113 der Schaltung bilden, die die obengenannten Rechtecksignale empfängt. Die Takteingänge

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der Flipflops 211, 212 und 213 empfangen die Rechtecksignale G ; sie spr
Signale an.

G ; sie sprechen auf die ansteigenden Vorderflanken dieser

Zwei Schieberegister 201 und 202 enthalten die Bits R₁, R^ und Rc bzw. die Bits R₂, R^ und R^; von ihrem nichtinvertierten Ausgang Q sind sie in sich selbst rückgekoppelt. Der nichtinvertierte Ausgang Q und der invertierte Ausgang Q des Schieberegisters 201 sind jeweils an erste Eingänge von zwei UND-Schaltungen 214 und 215 angeschlossen, die jeweils drei Eingänge aufweisen. Die zweiten Eingänge der UND-Schaltungen 2-1-4 und 215 sind mit dem Ausgang Q bzw. mit dem Ausgang Q des Flipsflops 211 verbunden. An ihren dritten Eingängen empfangen die zwei UND-Schaltungen schließlich die Rechtecksignale G₁-. Die Takteingänge der zwei Schieberegister empfangen die Impulsfolgen KL.

Bei Beginn des Unterrahmens nimmt das Flipflop 211 abhängig davon, ob die Geschwindigkeitsanpassungsschaltung 11 ein Füllbit im Verlauf dieses Unterrahmens einschieben muß oder nicht, den Zustand 1 oder 0 an. Wenn dies der Fall ist, dann bewirken die ersten drei Impulse der Folge IL·., daß am Ausgang der UND-Schaltung 214 nacheinander die Bits R₁, R, und Rc erscheinen. Im anderen Fall wird dier UND-Schaltung vom Flipflop 211 freigegeben, so daß diese die Bits R\j, R", und R*c liefert, die einen Teil des Worts bilden, das zu dem Wort komplementär ist, das die Anwesenheit eines Füllbits anzeigt. Eine ODER-Schaltung 218, deren Eingänge mit den Ausgängen der UND-Schaltungen 214 und 215 verbunden .sind, weist einen Ausgang 122 auf, der .der. Ausgang der . _ ..... Schaltung 20 für das Einfügen der Hilfsbits in den Kanal B ist. Diesem Ausgang 122 entspricht für den Kanal C ein Ausgang 123, der der Ausgang einer ODER-Schaltung 219 ist.

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Das Schieberegister 202 ist in der gleichen Weise wie das Schieberegister 201 mit den UND-Schaltungen 216 und 217 und der ODER-Schaltung 219 verbunden, die den Schaltungen 214, 215 und 218 entsprechen; der einzige Unterschied besteht darin, daß es die Bits R₂, Ra und Rg und nicht die Bits R₁, R, und R₅ enthält.

Zum Einschieben der Bits der sich auf die Kanäle B und C beziehenden Füllanzeigewörter steuern die Flipflops 212 bzw. 213 jeweils eine (nicht dargestellte) Schaltungsanordnung, die der für das Flipflop 211 beschriebenen Schaltungsanordnung gleicht, wobei der Unterschied vorliegt, daß die in UND-Schaltungen 214 bis 217 entsprechenden UND-Schaltungen im Falle der vom Flipflop 212 gesteuerten Schaltungsanordnung vom Rechtecksignal G₂ ^^{10 im} Falle der vom Flipflop 213 gesteuerten Schaltungsanordnung vom Rechtecksignal G, freigegeben werden. Die mit jeweils 6 Eingängen versehenen ODER-Schaltungen 218 und 219 gehören gemeinsam zu den von den drei Flipflops gesteuerten Schaltungsanordnungen. Die relativen Phasen der Rechtecksignale und der Impulse H werden gegebenenfalls mit Hilfe von Verzögerungselementen so eingestellt, daß jede der UND-Schaltungen 214 bis 217 die drei gewünschten Lesebits durchläßt. Die Folgen einer möglichen geringfügigen Überlappung der Bits an den Eingängen der ODER-Schaltungen 218 und 219 werden auf die anschliessend angegebene Weise beseitigt. Es ist zu erkennen, daß es wegen der Durchschaltsignale G₁, G₂ und G-, und auf Grund der Tatsache', daß jedes Register nach drei Taktimpulsen wieder seinen ursprünglichen Zustand annimmt, ohne weiteres möglich ist, die gleichen Taktimpulse an alle Register anzulegen.

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Für das Leseunterbrechungssignal steuert das Flipflop über seinen Ausgang Q eine UND-Schaltung 221, die den Impulse h_Q empfängt. Die Flipflops 212 und 213 liefern in der gleichen Weise das Leseunterbrechungssignal an die Geschwindigkeitsanpassungsschaltungen 12 und 13. Die entsprechenden UND-Schaltungen sind nicht dargestellt.

Eine beispielsweise von einem in sich zurückgekoppelten neunstufigen Schieberegister gebildete Schaltung 18 (Fig.1) enthält das Unterrahmen«Verriegelungswort, und sie empfängt vom Programmgeber die aus neun Fortschaltimpulsen Hq bestehende Folge Hy, die ihr die entsprechenden Bits an den passenden Zeitpunkten zuführen. Der Ausgang der Schaltung 18 und der Ausgang der Geschwindigkeitsanpassungsschaltung 11 sind mit einem Umschalter 21 am ersten Eingang des Codeumsetzers 100 verbunden. Die ±i der angegebenen Weise synchronisierte Schaltung 20 fügt die Füllanzeigebits in die Kanäle B und C ein; zu diesem Zweck sind ihre Ausgänge 122 und 123 mit zwei Umschaltern 22 bzw. 23 verbunden, deren zweite Eingänge jeweils an die Ausgänge der Geschwindigkeitsanpassungsschaltungen 12 und 13 angeschlossen sind. Die Umschalter 21, 22 und 23 werden von den Rechtecksignalen G_Q so gesteuert, daß die Hilfsbits bei Beginn des Rahmens und die von den Geschwindigkeitsanpassungsschaltungen kommenden Bits während der restlichen Zeit zu ihren Ausgängen übertragen werden. Die Ausgänge der Umschalter 21, 22 und 23 sind an die Eingänge des Codeumsetzers 100 angeschlossen, der als primärer Codeumsetzer bezeichnet ist und einen Rahmen mit drei Kanälen in einer ternären Zwischenform liefert.

Die von den Kanälen D, E und F gespeiste Schaltungsanordnung

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ist zusammenfassend mit Hilfe eines Blocks 19 dargestellt worden, dem auch die Synchronisierungssignale H , G , G., Gp, G,, h und H zugeführt werden. Die drei Ausgänge dieser Schaltungsanordnung sind mit den drei Eingängen eines zweiten primären Codeumsetzers 200 verbunden.

Jeder Codeumsetzer wird somit im Takt der Impulse H versorgt, und er liefert bei jedem dieser Impulse die zwei Signalwerte, die seinen drei Eingangsbits entsprechen; das Schreiben in jeden Codeumsetzer erfolgt unter der Steuerung durch die Impulse H , die bezüglich der vorangehenden Impulse H geringfügig verzögert sind, so daß das Einschreiben in den Codeumsetzer in den Zeitpunkten erfolgt, in denen keine Gefahr einer teilweisen Überlappung der zwei Bits besteht.

Jeder primäre Codeumsetzer enthält eine logische Grundschaltung, die die drei Bits bearbeitet, die seinen ersten, zweiten und dritten Eingängen gleichzeitig zugeführt werden; er liefert für jede mögliche Struktur der drei Eingangsbits (8 mögliche Kombinationen) gemäß einem zweckmässigen Code ein erstes und ein zweites Bitpaar, wobei jedes Paar die Form 1-0, 0-0 oder 0-1 haben kann, die dazu bestimmt ist, in die Signalwerte +, 0 und - umgesetzt zu werden. Die ersten Bits jedes Paars werden Verstärkern zugeführt, die für den ¥ert 1 ein positives Signal liefern, und die zweiten Bits jedes Paars werden Verstärkern zugeführt, die für den Wert 1 ein negatives Signal liefern. Die Ausgänge der Verstärker des ersten Bits des ersten Paars, des zweiten Bits des ersten Paars, des ersten Bits des zweiten Paars und des zweiten Bits des zweiten Paars sind mit P., N^, Pg und Np bezeichnet. Es ist zu erkennen,

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daß die drei möglichen ¥erte des i-ten Signalswerts jedes Paars ( i = 1 oder 2) in folgender Weise durch zwei Spannungen codiert sind :

Signalwert "+" Spannung + Spannung O Signalwert ¹¹O" Spannung 0 Spannung 0 Signalwert "-¹¹ Spannung 0 Spannung -

Die Multiplexierung der zwei Unterrahmen und die Umsetzung der Zwischencodes in den Endcode erfo Igt in der anschliessend angegebenen Art und Weise. Die Ausgangspaare P₁-N₁ und P₂-N₂ des ersten primären Codeumsetzers und die entsprechenden Ausgangspaare P',j-N',j und PV₂-N¹- des zweiten primären Codeumsetzers werden nacheinander mit Hilfe von vier Paaren aus schnellen Analoggattern 61-62, 63-64, 65-66 und 67-68 abgetastet, wobei diese Paare jeweils in der Reihenfolge der Eingänge P₁-N , P·₁-N^f., P₂-N₂, Ρ·₂-Ν'₂ mit Hilfe von Impulsen J₁, J₂, J-* und J^ abgetastet werden, die von einer Verzögerungsleitung 27 geliefert werden, die von einem Abtastimpulse J mit der Frequenz F abgebenden Ausgang des Programmgebers 1 versorgt wird; die Impulse J₁, J₂, J, und J^ mit der Dauer T^f = T_Q/4 erscheinen nacheinander an den Ausgängen der Verzögerungsleitung, so daß die vier Ausgangspaare während der Zeitdauer T - 4t¹ abgetastet werden, in deren Verlauf der Codeumsetzer die einer Gruppe aus drei Eingangsbits entsprechenden Spannungspaare liefert. Die Impulse J haben dabei eine solche Phasenlage, daß der Impuls J₁ das erste Viertel dieser Zeitdauer einnimmt*

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Die Ausgänge der Analoggatter 61, 63, 65 und 67, die Spannungen mit positivem Wert oder mit dem Wert O abgeben, sind mit dem Eingang eines Positivimpulsverstärkers 36 verbunden, und die Ausgänge der Analoggatter 62, 64, 66 und 68, die Spannungen mit negativem Wert oder mit dem Wert O abgeben, sind mit dem Eingang eines Negativimpulsverstärkers 37 verbunden. Diese zwei Verstärker geben ihr Ausgangssignal an den gleichen Widerstand ab, dessen Masseklemme mit dem Außenleiter eines Koaxialkabels 39 und dessen andere Klemme mit dem Innenleiter dieses Kabels verbunden ist.

In Fig.4 ist der entsprechende Demultiplexierer dargestellt.

Die am Eingang I empfangenen Eingangssignale werden einem Steuereingang eines Programmgebers 83 zugeführt, der einen hinsichtlich der Phase den Eingangssignalen nachgeregelter Taktgeber enthält.

Der Programmgeber 83 liefert gleichphasig mit den Ternärsignaleinheiten Impulse K_Q mit der gleichen Dauer T^f=i/F'=T_o/4 wie diese Ternärsignaleinheiten; ihre Frequenz F beträgt jedoch F'/k. Die Impulse K werden an eine Verzögerungsleitung angelegt, die für Jeden dieser Impulse an vier Ausgängen Impulse K^, Kp, K, und Κλ mit der Dauer T¹ liefern, die jeweils mit den vier aufeinanderfolgenden Ternärsignaleinheiten der Eingangssignale zusammenfallen. Das Eingangssignal wird parallel an Eingänge von vier Analoggattern 91 bis 94 angelegt, die jeweils von den Impulsen K^ bis K^ freigegeben werden. Diese vier Analoggatter liefern somit vier Folgen von Ternärsignaleinheiten Μ., bis M^.

Die Ausgänge der vier Analoggatter 91 bis 94 sind mit den Eingängen von vier Polaritätsdiskriminatoren 71 bis 74 verbunden, von denen jeder an zwei Ausgängen die Zwischencodegruppe 10, 00 oder 01 in Form digitaler Pegel abhängig davon liefert, ob sein Eingangssignal einen positiven Wert, den Wert 0 oder einen negativen Wert hat. Jeder Diskriminator ist aus zwei parallel gespeisten Verstärkern gebildet, von denen der eine

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die positiven Spannungen und der andere mit Polaritätsumkehr die negativen Spannungen verstärkt; die Ausgänge der zwei Verstärker bilden die zwei Ausgänge des Diskriminators. Außerdem ist in jedem Verstärker eine herkömmliche Kondensatorvorrichtung enthalten, damit die Dauer der von 0 verschiedenen Eingangssignale der Diskriminatoren von T¹ auf 4T¹ = T_Q gebracht wird.

Die zwei Ausgänge des Diskriminators 71 und die zwei Ausgänge des Diskriminators 73 sind an vier Eingänge eines Umschalters 75 angeschlossen, der in seinem ersten Zustand die Ausgänge des Diskriminators 71 mit zwei ersten Eingängen einer digitalen Codeumsetzerschaltung 40 über zwei Verzögerungselemente 41 und 42 mit einer Verzögerung von 2T^f verbindet, während er die Ausgänge des Diskriminators 73 direkt an die zwei anderen Eingänge der digitalai Codeumsetzerschaltung 40 anschließt. In seinem zweiten Zustand verbindet der Umschalter 75 die Ausgänge des Diskriminators 73 mit den Verzögerungselementen und die Ausgänge 71 direkt mit dem zwei letzten Eingängen der Codeumsetzerschaltung 40.

Da die Ternärsignaleinheiten der zwei Unterrahmen ineinanderversfchachtelt sind, ist sicher, daß die Diskriminatoren 71 und 73 die Ternärsignaleinheiten des gleichen Unterrahmens liefern, doch ist nicht bekannt, welcher der Unterrahmen die erste Ternärsignaleinheit der Paare" liefert. ¥enn dies der Diskriminator 71 ist, dann wird der Umschalter 75 in seinem ersten Zustand die Wirkung haben, gleichzeitig zwei Ternärsignaleinheiten eines Paars an den Codeumsetzer 40 zu liefern. Im gegenteiligen Fall wird das gleiche Ergebnis erhalten, wenn sich der Umschalter 75 in seinem zweiten Zustand befindet.

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-Jb-

Der digitale Codeumsetzer setzt die vier aus den Polaritäts· diskriminatoren kommenden digitalen Signalwerte in eine aus drei gleichzeitig verfügbaren Bits bestehende Gruppe um. Dieser Vorgang ist jedoch nur sinnvoll, wenn sich.der Umschalter 75 in der richtigen Stellung befindet. Die drei Ausgänge des Codeumsetzers 40 sind an drei erste Eingänge einer Umschaltvorrichtung 80 angeschlossen.

Die Ausgänge der Diskriminatoren 72 und 74 ( von denen der Diskriminator 72 die Aufgabe des Diskriminators 71 hat, während der Diskriminator 74 die Aufgabe des Diskriminators 73 hat), versorgen eine Analogschaltungsanordnung, deren Endabschnitt von einer digitalen Codeumsetzungsschaltung 140 gebildet ist; die Baueinheiten dieser Analogschaltungsanordnung sind mit Bezugszeichen gekennzeichnet, die jeweils in Bezug auf die die entsprechenden Baueinheiten der ersten Analogschaltungsanordnung kennzeichnenden Bezugszeichen um 100 erhöht sind.

Die Umschalter 75 und 175 werden synchron gesteuert; ihre Steuerschaltung ist so ausgebildet, daß sie bei jedem an ihrem Steuereingang empfangenen Impuls ihren Zustand ändern.

Es ist ohne weiteres cm erkennen, daß der Umschalter für eine richtige Arbeitsweise den gleichen Zustand wie der Umschalter 75 haben muß. ·

Die drei Ausgänge de^ Codeumsetzers 140 sind, an drei weitere Eingänge der Umschaltvorrichtung 80 angeschlossen.

Die Umschaltvorrichtung 80 weist sechs Ausgänge auf, die jeweils an die Eingänge von sechs 27-stufigen Schiebe-

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registern 46, 47, 48, 146, 147 und 148 angeschlossen sind, deren Takteingänge vom Programmgeber 83 Fortschaltimpulse K_Q mit der Frequenz F₀ empfangen. Zur Vermeidung der Folgen einer unvollkommenen Synchronisierung der Bits an den Eingängen der Codeumsetzer 40 und 140 sind die an die Schieberegister 46 bis 48 angelegten Impulse K₀ bezüglich der an die Verzögerungsleitung 68 angelegten Impulse K_Q um T'/2 phasenverschoben.

Die Umschaltvorrichtung 80 kann zwei Zustände annehmen. Im ersten Zustand verbindet sie die Schieberegister 46, 47 und 48 mit den ersten, zweiten und dritten Ausgängen des Codeumsa-tze rs 40 und die Schieberegister 146, 147, und 148 mit den ersten, zweiten und dritten Ausgängen des Codeumsetzers 140. Im zweiten Zustand der Um^chaltvorrichtung sind diese Verbindungen umgekehrt, so daß die Schieberegister 46 bis 48 vom Codeumsetzer 140 und die Schieberegister 146 bis 148 vom Codeumsetzer 40 gespeist werden.

Das über den ersten Ausgang der Umschaltvorrichtung 80 gespeiste Schieberegister 46 versorgt zwei Decodierer 49 und 50, die das Verriegelungswort des ersten Unterrahmens bzw. das Verriegelungswort des zweiten Unterrahmens decodieren. Wenn sich die Umschalter 75 und 175 im richtigen Zustand befinden, dann ist der erste Ausgang des Codeumsetzers 40 zwangsläufig der erste Kanal des er.s.ten Unterrahmens.oder der erste Kanals-des zweiten ···. ·. Unterrahmens, und einer der beiden Decodierer wird an einem gegebenen Zeitpunkt einen Impuls liefern. Die Ausgänge der zwei Decodierer sind mit zwei Eingängen

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einer ODER-Schaltung 51 verbunden, die an eine herkömmliche Gleichlauf prüfschaltung 53 angeschlossen ist, die vom Programmgeber 83 auch ein kurzes Signal Z mit der halben Rahmenfrequenz empfängt und für den η-ten Impuls ζ einen Impuls liefert, wenn während des (n-1)-ten Impulses Z von der ODER-Schaltung 51 kein Impuls empfangen worden ist. Diese Impulse werden an die Steuereingänge der Umschalter 75 und 175 angelegt, die auf diese Weise schnell in die richtige Position gebracht werden, wenn dies noch nicht der Fall war.

Die Umschaltvorrichtung 80 wird so angewendet, daß die Schieberegister 46, 47 und 48 die demultiplexierten Kanäle A, B bzw. C und die Schieberegister 146, 147 und 148 die demultiplexierten Kanäle D, E bzw. F empfangen,wie sie zum Eingang der primären Codeumsetzer des Multiplexierers geliefert werden.

Die Ausgänge der sechs Schieberegister 46 bis 48 und 146 bis 148 versorgen jeweils die Ausgangsschaltungen A¹, B¹, C¹, D¹, E* und F¹, die den Eingangskanälen A, B, C und D, E, F entsprechen und in denen in herkömmlicher Weise die Verriegelungswörter, die Füllanzeigewörter und die Füllbits beseitigt werden.

Die Umschaltvorrichtung 80 weist zwei Steuereingänge 81 und 82 auf, die an die Ausgänge der Decodierer 49 bzw. 50 angeschlossen sind. Ein vom Decodierer 49 empfangener Impuls versetzt die Umschaltvorrichtung 80 in ihren ersten Zustand, wenn sie sich noch nicht in diesem Zustand befand, und ein vom Decodierer 50 empfangener Impuls versetzt die Umschaltvorrichtung 80 in ihren zweiten Zustand, wenn dies

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noch nicht der Fall war, so daß ein von einem der Decodierer gelieferter Impuls die Umschaltvorrichtung 80 in den Zustand versetzt, in dem die Register jeweils die Signale der Kanäle empfangen, denen sie zugeordnet sind.

Damit die Zeichnung nicht überladen wird, sind mittels eines Blocks 56 drei von den Schieberegistern 47 und 48 versorgte Decodierer dargestellt, die die die effektive Füllung (im Gegensatz zur Nichtfüllung) anzeigenden Wörter decodieren; die entsprechenden Impulse erscheinen an drei Ausgängen, die den Kanälen entsprechen, die vom ersten, vom zweiten und vom dritten Ausgang des Codeumsetzers 40 geliefert werden.

Das Beseitigen der Füllbits erfolgt gleichzeitig mit der Beseitigung der Hilfsbits in den Aisgangsschaltungen A^f, B¹, C, D¹, E¹ und F¹.; diese Impulse werden jeweils ebenso wie die Ausgangsimpulse des Decodierers 49 zu den Kanälen A¹, B¹ und C geliefert.

Die entsprechende, mit einem um 100 erhöhten Bezugszeichen gekennzeichnete Schaltungsvorrichtung liefert die Impulse zur Anzeige der effektiven Füllung für die drei Ausgangskanäle des Codeumsetzers 140.

Das Schieberegister 146 versorgt auch einen Decodierer für das Verriegelungswort des zweiten Unterrahmens; die Ausgangsimpulse dieses Decodierers werden an die Ausgangsschaltungen D¹, E¹ und F¹ abgegeben.

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Die sechs Ausgangsschaltungen A' bis F' empfangen die gleichen Impulse mit der Frequenz F , vorangehenden Register angelegt sind.

gleichen Impulse mit der Frequenz F , die an die ihnen

Es sei darauf hingewiesen, daß die Erfindung nicht auf den Fall einer Multiplexierung von sechs Kanälen beschränkt ist, sondern daß η einen beliebigen Wert haben kann. Wenn η größer als 2 ist, dann werden die Kanäle auf η Gruppen verteilt.

Es können daher η Unterrahmen in der gleichen Weise wie die zwei Unterrahmen der hier beschriebenen Ausführunggebildet werden, und der Rahmen wird durch Verschachtelung der η Unterrahmen in ternärer Form erzeugt.

Beim Empfang erfolgt die Abtastung mit Hilfe von Impulsen K-, bis K , und die von den Impulsen K^ und K. (i = 1,2 .. n) stammenden und dem gleichen Unterrahmen entsprechenden Signalwerte v/erden zusammengefaßt, damit Polaritätsdiskriminatorpaare, wie die Diskriminatoren 71 und 73 von Fig. 4 und deren AusgangssGhaltungen versorgt werden, wobei jedoch die Verzögerungsvorriehtungen eine Verzögerung von nT* anstelle einer Verzögerung von 2T¹ herbeiführen werden. Unter der Annahme, daß die Unterrahmen-Verriegelungswörter, die gleichzeitig der Identifizierung dienen, noch in den ersten Kanal jedes Unterrahmens eingefügt sind, wird das vom ersten Ausgang eines der η Codeumsetzer, wie dem Codeumsetzer 40 versorgte Register N Decodierer speisen, die die Identifizierungswörter der Unterrahmen decodieren und deren Ausgangssignale mit Hilfe einer ODER-Schaltung vereinigt werden. Die für die Ausgangssignale

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der digitalen Codeumsetzerschaltungen erforderlichen Umschaltvorrichtungen liegen im Bereich des fachmännischen Könnens.

Es ist zu erkennen, daß bei der beschriebenen Anordnung vermieden wird, daß bestimmte kritische Organe mit hoher Geschwindigkeit arbeiten müssen. Im Demultiplexierer arbeiten nur die Abtastgatter mit hoher Geschwindigkeit. Auf .Grund der Kürze der Abtastimpulse beim betrachteten Beispiel ist vermieden worden, daß die Umschaltvorgänge durch Umschalten der Abtastimpulse bewirkt werden, jedoch kann dies trotzdem dann ausgeführt werden, wenn die Geschwindigkeiten nicht zu hoch sind.

Der Fall η = 1 führt zu äußerst einfachen Schaltungen, die für den Fachmann ohne weiteres erkennbar sind. Es ist insbesondere zu erkennen, daß bei der Demultiplexierung dann keine Umschaltung vorgenommen wird, die der entspricht, die von der Anordnung 80 von Fig.4 ausgeführt wird.

Der Multiplexierer und der Demultiplexierer können für jede beliebige Größe des Werts von η insbesondere bezüglich des Codeumsetzungsvorgangs abgewandelt werden; wenn η größer als 1 ist, dann steuert die Codeumsetzungsyorrichtung die Zustände der Umschaltvorrichtung 80 "(Fig.4).

Die wesentlichen Punkte der Codeumsetzer 40 und 14O (Fig.4) bestehen darin, daß die Codeumsetzungsschaltung nur während der Zeitperiode arbeitet, in deren Verlauf ihren vier Eingängen gleichzeitig und richtig ternär codierte Signale

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zugeführt werden, oder daß ihre Ausgangssignale nur verwendet werden, wenn sie aus einer an kohärenten Eingangssignalen durchgeführten Codeumsetzung resultieren.

Die gemeinsame Anwendung der Signaldehnung in den Polaritätsdiskriminatoren und der zwei der Ausgängskanäle jedes Umschalters 75 und 175 verliehene Verzögerung stellen eine "bevorzugte Maßnahme dar. Eine Dehnung oder eine Verzögerung würde bei Anwendung von Synchronisierungsmaßnahmen für das Arbeiten der Codeumsetzungsschaltung oder die Übertragung ihrer Ausgangs signale ausreichen.

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Claims

Patentansprüche

Multiplexier-Demultiplexier-Anordnung mit 3n (n ganzzahlig, positiv) binären Pulscode-Kanälen mit einer Umsetzung in einen ternären Code mit drei Ternareinheiten, von denen zwei drei Bits ausdrücken, dadurch gekennzeichnet, daß der Multiplexierer η Codeumsetzervorrichtungen enthält, von denen jede drei der zu multiplexierenden Kanäle empfängt, nachdem in diese für jeden zu bildenden 3-Kanal-Rahmen Hilfsbits eingefügt worden sind, die wenigstens ein Verriegelungswort bildende Bits enthalten, und von denen jede aufeinanderfolgende 3-Kanal-Rahmen in ternärer Form abgibt, und daß bei n^ 1 Einrichtungen zum Multiplexieren der auf diese Weise erzeugten aufeinanderfolgenden 3-Kanal-Rahmen vorgesehen sind, mit deren Hilfe aufeinanderfolgende 3n-Kanal-Rahmen gebildet werden, in denen die aus den gleichen 3-Kanal-Rahmen stammenden Ternareinheiten in gleichen Abständen voneinander liegen.

2. Anordnung nach Anspruch T, dadurch gekennzeichnet, daß der Demultiplexierer eine Abtastvorrichtung enthält, die die Signalwerte jedes ankommenden Rahmens zyklisch in 2n Kanäle lenkt, daß die 2n Kanäle paarweise gruppiert sind, wobei der erste und der zweite Kanal des i-ten Paars (i =1, 2 ....n) den i-ten bzw. den (i+n)-ten Signalwert jeder Gruppe aus 2n abgetasteten Signalwerten empfängt, daß die zwei Kanäle jedes Paars eine ihnen zugeordnete Codeumsetzerschaltung mit drei Binärausgängen versorgt, daß η synchron gesteuerte Umschalter in den jeweiligen η Paaren die Vertauschung. der Rollen der zwei Kanäle bezüglich der von ihnen versorgten Umsetzerschaltung ermöglichen, und daß eine Detektorvorrichtung für wenigstens ein gegebenes Verriegelungswort vorgesehen ist, die die von einem

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oder mehreren Ausgängen der Umsetzerschaltungen gelieferten Signale empfängt und mit einer Zustandssteuerschaltung für die η Umschalter verbunden ist, die den Zustand dieser Umschalter ändert, wenn während einer bestimmten Zeitperiode, .die mindestens gleich der Dauer eines 3n-Kanal-Rahmens ist, kein Verriegelungswort-festgestellt worden ist.

Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß im Multiplexierer jede der Codeumsetzervorrichtungen folgende Baueinheiten enthält: Eine als primärer Codeumsetzer bezeichnete Eingangsschaltung, die gleichzeitig für jede Gruppe aus drei Eingangsbits der Codeumsetzervorrichtung zwei Ternäreinheiten in codierter Form liefert, wobei zwei dieser Ternäreinheiten in codierter Form von einem ersten und einem zweiten Ausgangspaar mit jeweils einem ersten und einem zweiten Ausgang geliefert werden, und wobei die drei Werte einer Ternäreinheit als Code den Wert der am ersten und am zweiten Ausgang eines Paars erscheinenden Spannungen aufweisen nämlich (1) eine erste Spannung mit einem von O verschiedenen Wert und eine Spannung mit dem Wert O (2) zwei Spannungen mit dem Wert O und (3) eine Spannung mit dem Wert O und eine zweite Spannung mit einem von O abweichenden Wert, eine Abtastvorrichtung, die die von den Ausgängen dieser Paare gelieferten Spannungen so abtastet, daß die Abtastung der zwei Ausgänge eines Paars gleichzeitig und abwechselnd für die zwei Ausgangspaare erfolgt, und eine Verstärkervorrichtung, die für jedes gleichzeitig auftretende Abtastwertpaar eine Ternäreinheit liefert, die einen positiven Wert, den Wert O oder einen negativen Wert hat, je nachdem, ob die Abtastwerte dieses Paars (1) Abtastwerte der ersten von O verschiedenen Spannung und einer Spannung mit dem

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Vert O, (2) von zwei Spannungen mit dem Wert O oder (3) einer Spannung mit dem Wert 0 und der zweiten von O verschiedenen Spannung sind.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß

*^a die zwei von O verschiedenen Spannungen unterschiedliche Vorzeichen haben und daß die Verstärkervorrichtung einen ersten Verstärker enthält, der die vom ersten Ausgang jedes Paars kommenden Abtastwerte empfängt, und einen zweiten Verstärker enthält, der die vom zweiten Ausgang jedes Paars kommenden Abtastwerte empfängt, wobei diese zwei Verstärker ihr Ausgangssignal an eine gemeinsame Last abgeben.

5. Anordnung nach Anspruch 3 oder 4, wobei η größer als 1 ist, dadurch gekennzeichnet, daß die Multiplexierung von η Rahmen mit drei Kanälen zur Bildung eines 3n-Kanal-Rahmens durch eine verschachtelte Abtastung der Ausgangspaare der primären Codeumsetzer erfolgt, wobei die Abtastwerte der Ausgangspaare verschiedener primärer Codeumsetzer die gleiche Verstärkervorrichtung versorgen.

6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die 3n-Eingangskanäle des Multiplexierers gleiche Bitübertragungskapazitäten aufweisen und daß die die Füllanzeigewörter jedes der Kanäle eines 3-Kanal-Rahmens bildenden Bits vor der Codeumsetzung auch in die binären Eingangskanäle eingefügt werden.

7* Anordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Detektorvorrichtung des Demultiplexierers auch eine Umschaltvorrichtung steuert, mit deren Hilfe die η Gruppen aus drei Kanälen, die jeweils von den η Codeumsetzer-

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vorrichtungen geliefert werden, zu η 3-Kanal-Ausgangsgruppen des Demultiplexierers gelenkt werden.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Detektorvorrichtung des Multiplexierers mit einem oder mit mehreren Ausgangskanälen des Demultiplexierers verbunden ist, wobei diese Ausgangskanäle über die Umschaltvorrichtung an Codeumsetzerschaltungen angeschlossen sind.

9. Anordnung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß im Demultiplexierer jeder der 2n Kanäle die von ihm empfangenen Ternäreinheiten zu einem Polaritätsdiskriminator mit zwei Ausgängen lenkt, die jede Ternäreinheit in zwei Binärwerten codiert liefern, und daß jeder der η Umschalter die Ausgangssignale der Diskriminatoren des entsprechenden· Kanalpaars zu dem einen oder dem anderen der zwei Eingangspaare der Codeumsetzerschaltung lenkt.

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