DE2645508B2 - Datenverarbeitungsanlage - Google Patents

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage gemäß dem Oberbegriff des Anspruchs 1.

In der DE-OS 23 31 973 ist eine modular aufgebaute Datenverarbeitungsanlage mit mehreren autonom arbeitenden Prozessoren beschriebea Die Prozessoren sind unter sich und mit einem Arbeitsspeicher über einen Koordinator verbunden, der eine Wegesteuerung enthält, der die Signale der Prozessoren zugeführt sind, die an in diesen Signalen enthaltenen Adressen erkennt, zwischen welchem Prozessor und dem Arbeitsspeicher eine Verbindung hergestellt werden soll, und dementsprechend verschiedene Schalter betätigt Über einen ersten Schalter können die Signale der Prozessoren auf eine einzige Punktsammelleitung geführt werden. An diese ist der Arbeitsspeicher und der Eingang eines zweiten Schalters angeschlossen, der wahlweise die Ausgangssignale des Arbeitsspeichers oder die auf der Punktsammelleitung stehenden Signale auf einen Verteilerschalter gibt, an den die Prozessoren angeschlossen sind. Da alle Prozessorsignale auf eine Punktsammelleitung geschaltet sind, kann jeweils nur ein Prozessor mit dem Arbeitsspeicher oder einem anderen Prozessor verbunden sein.

Aus der US-PS 32 42 467 ist eine Datenverarbeitungsanlage mit mehreren Prozessoren und Speichern bekannt, die an gemeinsame Sammelleitungen angeschlossen sind. Auch mit dieser Anlage ist ein gleichzeitiger Datenaustausch zwischen mehreren Prozessoren und Speichern nicht möglich.

Demgegenüber liegt der vorliegenden Erfindung die Aufgabe zugrunde, den Koordinator einer Datenverarbeitungsanlage so auszubilden, daß die Prozessoren möglichst freizügig direkten Zugriff zu den Speichern erhalten können, d.h., daß mehrere Prozessoren gleichzeitig mit den Speichern verbunden sein können. Der Koordinator soll auch einfach aufgebaut sein und für weitere Funktionen, wie Prioritieren von mehreren Anforderungen verschiedener Prozessoren auf Zugriff zu einem Speicher, erweitert werden können.

Erfindungsgemäß wird diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Schaltungsmaßnahmen gelöst Die Funktionen des Koordinators sind somit auf mehrere Baueinheiten verteilt von denen nur zwei Typen vorgesehen sind. Der Koordinator kann für weitere Prozessoren oder Speicher durch Hinzufügen entsprechender Einheiten erweitert werden.

Anhand der Zeichnungen, in denen Schaltbilder eines Ausführungsbeispiels dargestellt sind, werden im folgenden die Erfindung sowie weitere Vorteile und Ergänzungen näher beschrieben und erläutert. Es zeigt

F i g. 1 ein Übersichtsschaltbild von Teilen der Zentraleinheit einer Datenverarbeitungsanlage,

F i g. 2 ein Übersichtsschaltbild des Koordinators der Anordnung nach F i g. 1 und

die F i g. 3 und 4 Einzelheiten der Anordnung nach Fig. 2.

In Fig. 1 sind mit SPl, SPX SP3 und SP 4 vier voneinander unabhängige Speicher bezeichnet, die den Zentralspeicher eines Prozeßrechners bilden. Ein Zentralprozessor ZP bearbeitet die eigentlichen Rechneraufgaben, d. h. er verknüpft Daten entsprechend dem ablaufenden Programm und führt logische und arithmetische Operationen durch. Zwei Ein-Ausgabeprozessoren EAPi und EAPI steuern unabhängig vom Zentralprozessor ZP den Datenaustausch zwischen den Arbeitsspeichern SPl, SP2, SP3 und SP4 und peripheren Geräten PEG 1 und PEG 2. Die Prozessoren ZP, EAP1 und EAP2 sind mit den Speichern SP1, SP2, SP 3 und SP 4 über einen Koordinator KOR verbunden. Die Verbindungsleitungen des Koordinators KOR mit den Prozessoren ZP, EAP 1„ EAP2 sind Leitungen für Steuersignale. Über sie kann jeder Prozessor Anforderungssignale zum Koordinator KOR senden, zum Zeichen dafür, daß er eine Verbindung mit einem der vier Speicher wünscht Die Anforderungssignale sind begleitet von Adressensignalen, mit denen die Prozesse»-

ren den jeweils gewünschten Speicher angeben. Der Koordinator KOR gibt aufgrund dieser Signale ein Schaltsignal an ein Datenschaltfeld DASF ab, in dem jede Datenleitung DAZP, DAEAPX, DAEAP2 der Prozessoren mit jeder Datenleitung DASPX, DASP2, DASPi und DASP4 der Speicher verbunden werden kann, indem Koppelelemente, die an den Kreuzungspunkten von Saplten- und Zeilenleitungen des Datenschaltfeldes DASF liegen, durchgeschaltet werden. Der Koordinator KOR schultet jeweils das Koppelelement durch, das am Kreuzungspunkt der Spalte, die mit der Datenleitung des das Anforderungssignal sendenden Prozessors verbunden ist, und der Zeilenleitung, die an di-; Datenleitung des durch das Adressensignal bestimmten Speichers angeschlossen ist, liegt. Nach diesem Schaltsignal sind der Prozessor und der Speicher miteinander verbunden, und es können Daten zwischen ihnen übertragen werden. Es können gleichzeitig mehrere Koppelelemente durchgeschaltet sein.

Die Datenübertragung kann in der Weise gestartet werden, daß den Prozessoren vom Koordinator KOR gemeldet wird, daß die Datenverbindung hergestellt ist und der Prozessor ein Aktivierungssignal an den Speicher gibt. Entsprechend können die Speicher nach Beendigung der Datenübertragung ein Endesignal unmittelbar an die Prozessoren senden, die darauf das Ende der Datenübertragung dem Koordinator KOR melden, damit dieser die Verbindung wieder aufhebt Im Ausführungsbeispiel wird das Aktivierungssignal zu Beginn einer Datenübertragung unmittelbar vom Koordinator auf die Speicher gegeben. Diese melden die Beendigung der Datenübertragung dem Koordinator, der daraufhin die Verbindung aufhebt und den Prozessoren die Beendigung der Datenübertragung mitteilt

Auf diese Art können mehrere Koppelelemente des Datenschaltfeldes DASF gleichzeitig durchgeschaltet und daher mehrere Prozessoren mit Speichern verbunden werden. Zum Beispiel kann der Zentralprozessor ZP ein im Speicher SP3 enthaltenes Programm abarbeiten, während der Ein-Ausgabeprozessor EAPX Daten von peripheren Geräten PEG X in den Speicher SP4 einträgt und der Ein-Ausgabeprozessor EAP2 Daten aus dem Speicher 5Pl an periphere Geräte PEG 2 übergibt.

Für den Fall, daß zwei oder mehrere Prozessoren gleichzeitig eine Anforderung auf Zugriff zu demselben Speicher stellen, sind zweckmäßig den Prozessoren unterschiedliche Prioritäten zugeordnet, und zwar dem Zentralprozessor die höchste Priorität, dem Ein-Ausgabeprozessor EA PX entsprechend der Bedeutung oder Verarbeitungsgeschwindigkeit der von ihm gesteuerten peripheren Geräte PEG X die nächst niedrige und dem Ein-Ausgabeprozessor EAP2, ebenfalls entsprechend der Bedeutung der an ihn angeschlossenen Geräte PEG2, die niedrigste Priorität Stellen z.B. der Zentralprozessor und einer der Ein-Ausgabeprozessoren EAPX oder EAP2 gleichzeitig eine Anforderung auf Datenübertragung an den Koordinator KOR, so wird zunächst die Anforderung des Zentralprozessors ZP und dann die des Ein-Ausgabeprozessors EAPX, EA P 2 bearbeitet Auf diese Weise wird sichergestellt, daß die im allgemeinen wichtigsten Operationen des Zentralprozessors vorrangig durchgeführt werden.

Die Priorität geht aber vorteilhaft nicht so weit, daß eine laufende Datenübertragung zwischen einem Speicher und einem Prozessor mit niedriger Priorität durch die Anforderung eines Prozessors mit höherer Priorität unterbrochen wird. Sind z. B. der Ein-Ausgabeprozessor EAP2 und der Speicher SP miteinander verbunden und stellt der Zentralprozessor ZP eine Anforderung auf Zugriff zum Speicher SPl, so muß dieser auf die Herstellung der Verbindung warten, bis die laufende Übertragung beendet ist

Die Priorität kann auch dadurch eingeschränkt sein, daß die Reihenfolge des Auftretens von Anforderungen auf Speicherzugriff berücksichtigt wird. Ist z. B. eine

ίο Verbindung zwischen dem Ein-Ausgabeprozessor EAPX und dem Speicher SP3 hergestellt, und dadurch eine Anforderung des Prozessors EAP2 auf Zugriff zum Speicher SP3 unterdrückt worden, und kommt ferner noch eine Anforderung des Zentralprozessors ZP auf

is Zugriff zum Speicher SP3 hinzu, so wird nach Beendigung der Datenübertragung zwischen dem Prozessor EAPX und dem Speicher SP3 zunächst die Anforderung des Ein-Ausgabeprozessors EAP2 bearbeitet, bis die Anforderung des Zentralprozessors ZP berücksichtigt wird.

Ferner soll sichergestellt sein, daß ein Prozessor mit seiner Anforderung den Koordinator nicht blockieren kann. Dies wird dadurch erreicht, daß nach Bearbeitung einer Anforderung eine neue Anforderung gestellt werden muß, wenn derselbe Prozessor wieder eine Verbindung erhalten soll.

In F i g. 2 sind mit ZP wieder der Zentralprozessor und mit EAPX und EAP2 die Ein-Ausgabeprozessoren bezeichnet Mit jedem Prozessor ist eine Einheit KPX,

jo KP2, KP3 des Koordinators verbundea Diese Einheiten nehmen die Prozessorsignale entgegen und verteilen sie auf Einheiten KSX, KS2, KS3 KSA, die jeweils mit einem Speicher verbunden sind. Von der Einheit KSX wird der Speicher 5Pl, von der Einheit

J5 KS2 der Speicher 5P2, von der Einheit KS3 der Speicher 5P3 und von der Einheit KSA der Speicher 5P4 gesteuert

Das Anforderungssignal auf Speicherzugriff wird vom Zentralprozessor ZP auf eine Leitung ZAPX gegeben. Ober Adressenleitungen ADPX wird der Koordinatoreinheit KP X das Adressensignal des Speichers zugeführt, zu dem der Zentralprozessor ZP Zugriff haben will. Liegt z. B. auf beiden Adressenleitungen ADPX eine »1«, so wird zum Speicher 5Pl zugegriffen, bei einer »1« auf der ersten Leitung und einer »0« auf der zweiten Leitung wird zum Speicher 5P2 zugegriffen und so fort Ober die zwei Leitungen können daher alle vier Speicher adressiert werden. Die mit den Prozessoren verbundenen Koordinatoreinheiten KPX, KP2 und KP3 enthalten zum Decodieren der ihnen über die Leitungen ADPX, ADP2 und ADP3 zugeführten Adressensignale einen Decodierer, der in Abhängigkeit der Adressensignale eine von vier Leitungen mit einem Aufrufsignal belegt In der Einheit KPX sind dies die Leitungen APl 51, die bei einer Anforderung auf Zugriff zum Speicher 5Pl mit einem Signal belegt sind, die Leitung APX 52 für das Aufrufsignal zum Speicher 5P2, die Leitung APl 53 für den Aufruf des Speichers 5P3 und die Leitung

bo APX SA für den Aufruf zum Speicher 5P4. Entsprechend gehen von der Speicherauswahleinheit SAW2 vier Leitungen ΛΡ2 51, AP2 52, AP2S3 und AP2SA zu den mit den Speichern verbundenen Koordinatoreinheiten KSX, KSZ KS3 und KSA aus.

b5 Die vier Ausgangsleitungen der Speicheranwahleinheiten SA W3 für die Speicheraufrufsignale sind die Leitungen AP3 51, AP3 52, AP3 53und ΛΡ354. Die Einheiten KP 1, KP2 und KP 3 sind identisch aufgebaut

Sie decodieren daher die ihnen zugeführten Adressensignale in gleicher Weise und belegen daher bei gleichen Adressenleitungen entsprechende Ausgangsleitungen mit einem Aufrufsignal. Wird die Adresse des Speichers SPl eingegeben, dann erscheint das Aufrufsignal auf den Leitungen 4Pl Sl bzw. AP2Si bzw. AP3SX. Bei Zufuhr des Adressensignals tür den Speicher SP2 werden die Leitungen APiSl (i = 1, 2, 3), bei Zufuhr des Adressensignals für den Speicher SP 3 die Leitungen APiSZ und bei Zufuhr des Adressensignals für den Speicher SP4 die Leitungen APiSA mit dem Aufrufsignal belegt.

Die Signale auf den Leitungen APiSX gelangen auf • die mit dem Speicher SP1 verbundene Einheit KS1, die Signale auf den Leitungen APiS2 auf die Einheit ACS2, die Signale auf den Leitungen APiS3 auf die Einheit KS3 und die Signale auf den Leitungen APiS4 auf die Einheit KS4. Die Einheiten KSk (k = 1. 2, 3, 4) erkennen daher aus den Anforderungssignalen, von welchem Prozessor die Anforderung gestellt ist. Sie schalten daher aufgrund dieses Anforderungssignals das Koppelelement des Datenschaltfeldes DASF(Fig. 1), das den Speicher, dem sie zugeordnet sind, mit dem Prozessor, von dem das Anforderungssignal kommt, verbindet Die Einheit KS1 gibt z. B. bei einem Anforderungssignal des Prozessers EAP2 auf eine Ausgangsleitung DP3 S1 das Steuersignal für das Datenschaltfeld. Über die Leitungen DP2S1 und DP ISl wird das Schaltfeld bei Zugriffsanforderungen vom Ein-Ausgabeprozessor EAPl bzw. dem Zentralprozessor ZP gesteuert. Die Einheit KS 2 hat entsprechende Ausgangsleitungen DPiS2,die Einheit KS3 die Ausgangsle'uungen DPiS3 und die Einheit KS4 die Ausgangsleitungen DPiS4. Insgesamt ergeben sich zwölf Ausgangsleitungen, entsprechend den zwölf Koppelpunkten des Datenschaltfeldes DASF(FIg. 1). Mit dem Belegen der Leitungen DPiSk ist der Datenweg zwischen dem die Anforderung stellenden Prozessor und dem adressierten Speicher hergestellt. Es muß nun noch der Speicher aktiv gemacht werden. Hierzu geben die Einheiten KSk Aktivierungssignale über Zugriffsleitungen ZSk unmittelbar auf den Speicher. Zweckmäßig sind diese Aktivierungssignale gegenüber den Schaltsignalen auf den Leitungen DP iSk verzögert, damit der Datenweg sicher geschaltet ist, bis das erste Datum auf dem Datenweg liegt

Die den Speichern zugeordneten Einheiten KSi, KS2, KS3 und KS4 enthalten Aufrufsignalspeicher, in denen die über die Leitungen APiSk zugeführten Aufrufsignale gespeichert sind. Die Ausgabe eines Schaltsignals von der Einheit KSi über eine der Leitungen DPiSi wird den mit den Prozessoren verbundenen Einheiten KPi über Quittierleitungen QP i S1, QP 2 S1 und QP3 S1 rückgemeldet Entsprechend werden die von den Einheiten KS 2, KS 3 und KSA ausgegebenen Schaltsignale über Quittierleitungen QPi52, QPiS3 und QPiSA den Einheiten KPi gemeldet Diese Einheiten enthalten Quittiergatter QG1, QG 2 und QG 3, die aus je vier nicht bezeichneten Torschaltungen bestehen, deren Ausgänge nach einer ODER-Verknüpfung verbunden sind. Die jeweils am weitesten links gezeichnete Torschaltung ist dem Speicher 5Pl bzw. der Einheit KSi zugeordnet und wird von dieser mit einem Quittiersignal über eine Qittierleitung QKS1 gesteuert Der zweite Eingang der Torschaltung liegt an der Quittierleitung QPi Si, der zweite Eingang der linken Torschaltung des Quittiergatters QG 2 an der Quittierleitung QP2S1 und der zweite Eingang der linken Torschaltung des Quittiergatters QG 3 an der Quittierleitung QP3S1. Die zweite Torschaltung der Quittiergatter QG1, QG 2 und QG 3 ist der mit dem Speicher SP 2 verbundenen Koordinatoreinheit KS 2 zugeordnet und von dieser über eine Quittierleitung QKS 2 gesteuert. Entsprechend sind die weiteren Torschaltungen von den Einheiten KS3 und KSA über Quittier leitungen QKS3 und QKSA gesteuert Bei Ausgabe der Schaltsignale für

ίο die Koppelelemente des Datenschaltfeldes tritt am Ausgang der Quittiergatter OG i ein Signal auf, das den Speicherauswahleinheiten SA Wi zugeführt ist und in diesen bewirkt daß das auf den Leitungen APi SK ausgegebene Aufrufsignal zurückgenommen wird. Dies ist

is deshalb möglich, weil das Aufrufsignal in den Einheiten

KS i gespeichert ist Gleichzeitig wird den Prozessoren ZP, EAPi, EAP2 über Quittierleitungen QPl, QP2, QP3 mitgeteilt daß ihre Anforderung bearbeitet wird. Nach Beendigung der Datenübertragung sendet der

an der Übertragung beteiligte Speicher über eine Quittierleitung QSl, QS 2, QS 3, QS A ein Quittungssignal an die ihm zugeordnete Einheit KSi, KS 2, KS 3, KSA. Diese schaltet daraufhin das Signal auf ihrer Ausgangsleitung QKSk um, das Ausgangssignal des Quittiergatters QG i wird ebenfalls geändert, woraus die angeschlossene Speicherauswahleinheit SAWi erkennt, daß die Datenübertragung beendet ist Sie gibt ein entsprechendes Quittungssignal über die Leitung QPi auf den ihr zugeordneten Prozessor. Gleichzeitig mit der Ausgabe eines Quittungssignals auf die Ausgangsleitung OKSi wird der Speicher für das Aufrufsignal in den Einheiten KSi gelöscht und das Schaltsignal auf der Leitung DPiSk verschwindet. Die Datenverbindung zwischen dem Prozessor und dem

Speicher ist damit unterbrochen.

Um zu verhindern, daß im Falle eines Fehlers, bei dem auf einer der Leitungen QS i kein Quittungssignal vom Speicher eingeht die Datenverbindung stets erhalten bleibt werden die Anforderungssignale ZAPi, ZAP2 und ZAP3 der Prozessoren den Koordinatoreinheiten KSi unmittelbar zugeführt Erhält ein Prozessor nach Aufbau einer Datenverbindung oder nach Übertragung eines bestimmten Datums vom oder zu einem Speicher kein Quittungssignal über die Leitung QPi, welches das Ende der Datenübertragung anzeigt, nimmt er das Anforderungssignal zurück. Dies wirkt in den Koordinatoreinheiten KSi wie ein Quittungssignal vom Speicher über die Leitung QSk, so daß darauf der Prozessor in der beschriebenen Weise vom Speicher getrennt wird.

In der bisherigen Beschreibung der Anordnung nach Fig.2 wurde vorausgesetzt, daß jeweils nur ein Prozessor ein Anforderungssignal zu einem Speicher stellt Es kann jedoch der Fall auftreten, daß gleichzeitig zwei Prozessoren eine Anforderung auf Zugriff zum selben Speicher stellen. Zur Bearbeitung dieses KoUisionsfalies enthalten die Einheiten KSi je eine Prioritienmgsschaltung, in der die unterschiedlichen Prioritäten der Prozessoren eingestellt sind. Der Zentralprozessor ZP habe die höchste Priorität, es folgt der Em-Ausgabeprozessor £4P1. Die niedrigste Priorität habe der Ein-Ausgabeprozessor EAPZ Stellen der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAPl gleichzeitig eine Anforderung auf Zugriff zum Speicher SPl, so gibt die Einheit KS1 zunächst ein Schaltsignal auf die Leitung DPI 51, damit der Zentralprozessor ZPmit dem Speicher 5Pl verbunden wird Nach Eintreffen des Quittungssignals QSi wird die Leitung ÖP251 mit einem Signal belegt mit dem

die Verbindung zwischen dem Ein-Ausgabeprozessor EA P1 und dem Speicher SP1 hergestellt wird.

Bei einer strengen Prioritierung der Prozessoren kann der Fall eintreten, daß ein Prozessor niedriger Priorität über lange Zeit keinen Zugriff zu einem Speicher erhält, weil die Prozessoren höherer Priorität stets eine Zugriffsanforderung stellen. Die Einheiten KSi können zur Vermeidung dieses Nachteils Zugriffssperren enthalten, die bewirken, daß, wenn durch eine Bearbeitung eine andere Anforderung niedrigerer Priorität unterdrückt wurde und während der Bearbeitung eine weitere Anforderung höherer Priorität als die bearbeitete Anforderung hinzukommt, zunächst die Anforderung mit der niedrigeren Priorität bearbeitet wird.

Im Falle einer Störung kann ein Prozessor eine Dauerzugriffsanforderung abgeben, die einen Speicher blockieren würde. Schaltungsmaßnahmen sorgen dafür, daß nach Eintreffen eines Quittungssignals vom Speicher über eine der Leitungen QS/die bearbeitete Anforderung in den Einheiten KS1 gelöscht wird, und eine neue Anforderung desselben Prozessors erst dann bearbeitet wird, wenn das Anforderungssignal zurückgenommen und eine neue Anforderung gestellt wird.

F i g. 3 zeigt eine der den Speichern zugeordneten Koordinatoreinheiten KSi, KS2, KS3, KS 4 im einzelnen. Die von den Speicherauswahleinheiten SAWi, SAW2 und SAW3 (Fig.2) kommenden Leitungen APi Sk, AP2Sk, APiSk sind mit den einen Eingängen von als Koinzidenzschaltungen arbeitenden ODER-Gliedern JVO 6, NO 7 und NO 8 verbunden. Deren Ausgänge sind an die einen Kontakte eines Umschalters US angeschlossen, dessen Ausgänge über nicht bezeichnete Invertierglieder mit den Eingängen von Speichern ASi, AS2, AS3 für die Aufrufsignale verbunden sind. In einem weiteren Speicher SS k wird ein Steuersignal für den zugeordneten Speicher gebildet. Jeder Speicher hat zwei Ausgänge Q, Q, an denen zwei zueinander inverse Signale auftreten. Diese Signale werden Eingängen einer Prioritätsschaltung /WS mit NAND-Gliedern Ni, /V2 und JV3 zugeführt, deren Ausgänge die Leitungen DPiSk, DPI Sk und DP3Sk speisen, die zu Steuereingängen des Datenschaltfeldes DASF(F i g. 1) führen.

Im folgenden wird die Funktion der Schaltung nach Fig.3 für den Fall beschrieben, daß erstmalig von einem Prozessor eine Anforderung auf Zugriff zu dem mit der Schaltung nach Fig.3 verbundenen Speicher gestellt wird. Im Ruhezustand sind die Kontakte des Umschalters US in der eingezeichneten Stellung. Wird kein Anforderungssignal gestellt, wird den Speichern AS 1, AS 2 und AS3 »O«-Signal zugeführt, das an ihren Ausgängen O wieder ausgegeben wird. Die NAND-Glieder /Vl, N2 und N3 geben daher »1 «Signal ab, zum Zeichen dafür, daß keine^ Datenverbindung geschaltet sein solL Am Ausgang Q des Speichers SSk liegt »(k-Signal, das auf den einen Eingang eines NAND-Gliedes Λ/4 gelangt, dessen anderem Eingang von einem Quittungsflipflop QfF »1«-Signal zugeführt ist Auf der Leitung ZSA, die zum Steuereingang des Speichers SPk führt, liegt daher »!«-Signal, zum Zeichen dafür, daß der Speicher nicht aktiv sein sott.

Für die Beschreibung der Funktion der Koordinatoreinheit nach Fig.3 wird angenommen, daß der Ein-Ausgabeprozessor EAP\ (Fig.2) eine Anforderung auf Zugriff zu dem Speicher stellt, dem die Anordnung nach Fig.3 zugeordnet ist Es erscheint daher auf der Leitung AP2 Sk »O«-SignaL das von der voraussetzungsgemäß freigegebenen Torschaltung NO 7 auf den Umschalter US gegeben und von diesem über ein Invertierglied an den Eingang des Speichers AS 2 gelegt wird. Mit dem nächsten Taktimpuls auf der Leitung Ti wird der Speicher AS2 gesetzt an seinem Ausgang Qerscheint »1«-Signajund an seinem Ausgang Q »O«-Signal. Da der Ausgang Q des Speichers AS i auf »1 «-Signal liegt, erscheint am Ausgang des NAND-Gliedes JV 2 der Prioritierungsschaltung PRS »"«-Signal, das über die Leitung DP 2 S k zum Datenschaltfeld DASF übertragen wird und dort ein Koppelelement durchschaltet, das den Ein-Ausgabeprozessor EAP1 mit dem Speicher SP k verbindet.

Das am Ausgang Q des Speichers AS 2 auftretende

»O«-Signal sperrt das NAND-Glied JV3 der Prioritierungsschaltung PRS. Ferner bewirkt es, daß das Ausgangssignal eines NAND-Gliedes JV7, das bisher »0« war, »1« wird. Das Ausgangssignal eines weiteren NAND-Gliedes JV6, das den Umschalter US steuert wird daher »0« und der Umschalter US nimmt die nicht gezeichnete Schalterstellung ein. In dieser Stellung gelangt auf die Speicher ASi und AS 3 weiterhin »O«-Signal, auf die Eingänge der Speicher AS 2 und SS k aber »1 «-Signal. Mit dem nächsten Taktimpuls auf der Leitung Ti werden diese Signale in die Speicher übernommen, was keine Änderung des Zustandes der Speicher ASi, AS2 und AS3 zur Folge hat Am Ausgang Q des Speichers SSk erscheint jedoch »1 «Signal, das Signal auf der Leitung ZS k wird »0« und

der Speicher SPk aktiviert Damit beginnt die Datenübertragung zwischen diesem Speicher und dem Ein-Ausgabeprozessor EAPi.

Das am Ausgang Q des Speichers SSk auftretende »0«-Signal bewirkt keine Änderung der Ausgangssigna-Ie von NOR-Gliedern JVO 2 und NO 4, da diese weiterhin »1«-Signal von den NAND-Gliedern JVl und JV 3 erhalten. Dagegen wird beiden Eingängen eines NOR-Gliedes NO 3 »0«-Signal zugeführt, so daß dessen Ausgangssignal »1« wird und auf der Leitung QP2Sk ein Quittungssignal erscheint das der dem Prozessor EAP2 zugeordneten Einheit KP2 zugeführt wird und dort die Rücknahme des Aufrufsignais auf der Leitung AP2Sk bewirkt Ferner ist die Koinzidenzbedingung für ein UND-Glied t/2, dessen erster Eingang an den Ausgang des NOR-Gliedes JVO 3 und dessen anderer Eingang mit der Leitung ZAP2, auf der das Anforderungssignal des Ein-Ausgabeprozessors EAP2 liegt vorbereitet Am Ausgang eines vom UND-Glied t/2 gesteuerten NOR-Gliedes JVO 5 tritt daher »1 «-Signal

so auf, so daß mit dem nächsten Taktimpuls auf einer Taktleitung T2, die zweckmäßig mit der Taktleitung Ti verbunden ist das Quittungsfiipf!o£ QFFdie Schaltstellung beibehält in der am Ausgang Q »1 «-Signal liegt
Nach Beendigung der Datenübertragung legt der

Speicher SPJt auf die Quittierleitung QSJt »"«-Signal, das infolge der Invertierung im NAND-Glied NS am Vorbereitungseingang des Quittungsflipflops QFF »1«-Signal ergibt Mit dem nächsten Taktimpuls auf der Taktleitung T2 wird das Quittungsflipflop daher umgeschaltet Aus dem Signalwechsel auf der Leitung QXSJt erkennt die Einheit KP2 (Fig.2), daß das Quittungssignal vom Speicher SP Jt eingegangen ist und sie meldet dies dem Ein-Ausgabeprozessor EAPX worauf dieser das auf der Leitung ZAP2 stehende

Anforderungssignal zurücknimmt

Das Umschalten des Quittungsflipflops QFF hat weiter zur Folge, daß das Ausgangssignal des NAND-Gliedes JV6 »1« wird, der Umschalter USm die

eingezeichnete Schalterstellung gebracht wird und daher neue Aufrufsignale in die Speicher AS 1, /452 und AS3 eingetragen werden können. Es wird vorausgesetzt, daß keine neue Anforderung und daher auch kein Aufrufsignal vorliegt; das auf der Leitung AP2Sk liegende Signal wurde bereits bei Ausgabe des Steuersignals für das Datenschaltfeld durch den Signalwechsel auf der Leitung QP2Sk von der Koordinatoreinheit KP2 (Fig.2) zurückgenommen. Auf der Ausgangsleitung DP2Sk der Prioritierungs- iü schaltung PRS wird daher wieder »1 «-Signal gelegt und die Verbindung zwischen dem Prozessor EAP \ und dem Speicher 5PAr getrennt; der Ausgangszustand ist wieder erreicht.

Stellt der Zentralprozessor ZPoder der Ein-Ausgabe- 1 s prozessor EAPI eine Anforderung, während die des Ein-Ausgabeprozessors EA Pi bearbeitet wird, so werden die dadurch entstandenen Aufrufsignale zunächst nicht in die Speicher ASi und AS2 eingetragen, da die Ausgänge der ODER-Glieder NO 6 und NOB durch den Umschalter US von den Eingängen der Speicher ASi und AS3 getrennt sind. Erst nach Erscheinen eines Quittungssignals vom Speicher 5PA: auf der Leitung QSk und nach Umschalten des Quittungsflipflops QFF können die neuen Anforderungen in den Speicher übernommen werden. Liegt nur eine neue Anforderung vor, so wird diese in der oben beschriebenen Weise bearbeitet Stellten der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAP2 Anforderungen, so werden beide Speicher ASi und /453 gesetzt. Am Ausgang Q des Speichers ASi erscheint »!«-Signal, das vom NAND-Gatter Ni invertiert wird und auf die Leitung DP I 5 Ar zur Steuerung des Datenschaltfeldes gegeben wird. Das »O«-Signal am Ausgang Q des Speichers AS i blockiert die NAND-Glieder Λ/2 und Λ/3, so daß das »1«-Signal am Ausgang Q des Speichers AS3 kein Schaltsignai auf der Leitung DP3 S k ergibt. Das in den Speicher AS X eingetragene Aufrufsignal wird in der oben beschriebenen Weise bearbeitet, wobei der Einheit KPi (Fig.2) die Bearbeitung über die Leitung QP S k gemeldet wird und diese das Aufrufsignal auf der Leitung APi Sk zurücknimmt. Die Einheit KP 3 erhält keine solche Meldung über die Bearbeitung; sie nimmt daher das Aufrufsignal auf der Leitung AP3 S k nicht zurück. Nach dem Bearbeiten der Anforderung des Zentralprozessors wird der Umschalter US in der oben beschriebenen Weise in die eingezeichnete Schalterstellung gebracht, so daß mit dem nächsten Taktimpuls »O«-Signal in den Speicher ASi übernommen und dieser dadurch gelöscht wird, der Speicher Λ53 dagegen nochmals das auf der Leitung AP3Sk stehende Aufrufsignal erhält, das dann in der oben beschriebenen Weise behandelt wird. Mit einer derartigen Schaltungsanordnung werden daher die Anforderungen des Zentralprozessors bevorzugt bearbeitet

Soweit bisher beschrieben, wird die Einheit nach Fig.3 nur durch ein vom Speicher SPJt über die Quittierleitung QSk ausgesandtes Quittungssignal zu- eo rückgesetzt Eine solche Schaltung hätte den Nachteil, daß, falls das Quittungssignal infolge eines Fehlers des Speichers 5PA: oder bei Adressieren eines nicht ausgebauten Speicherbereiches, die Einheit nicht mehr zurückgesetzt würde und daher stets für wettere Anforderungen blockiert wäre. Zur Vermeidung dieses Nachteils wird in den Prozessoren der Eingang des Quittungssignals überwacht Tritt dieses während einer vorgegebenen Zeit nicht auf, werden die auf die Leitungen ZAPX, ZAPX ZAP3 gegebenen Anforderungssignale zurückgenommen. Dies hat in den Einheiten nach F i g. 3 zur Folge, daß das Ausgangssignal des NOR-Gliedes NO 5 »0« wird und das Quittungsflipflop QFF so ui, !geschaltet wird, als ob ein Quittungssignal über die Leitung QSk eingegangen wäre. Eine Blockierung ist somit vermieden. Die ODER-Glieder NO 8 und NO 7 dienen dazu, vom Zentralprozessor initiiert, Anforderungen der Prozessoren EAPX und EAP2 zu sperren, indem auf eine Leitung Z5»l «-Signal gegeben wird. In diesem Falle sperren die ODER-Glieder NO7 und NO8 die auf den Leitungen AP2Sk und AP3Sk eintreffenden Anforderungssignale.

!n der bisher beschriebenen Schaltung kann ü. U. der Prozessor mit niedrigster Priorität über lange Zeit keinen Zugriff zu einem Speicher erhalten, weil die Prozessoren höherer Priorität, also der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAPi stets eine Zugriffsanforderung stellen. Um dies zu vermeiden, ist eine Zugriffssperre vorgesehen, die im wesentlichen aus einer bistabilen Kippstufe SFF und einem von diesem gesteuerten NOR-Glied NO1, sowie dem NOR-Glied NO6 besteht, das in die Aufrufsignalleitung APi Sk geschaltet ist. Der Vorbereitungseingang der Kippstufe SFF ist an den Ausgang Q des Speichers AS 3 angeschlossen, d. h. diese Kippstufe wird vorbereitet wenn in den Speicher AS 3 ein Aufruf signal eingetragen ist Der dynamische Steuereingang der Kippstufe SFF ist an das NOR-Glied NO 3 angeschlossen, so daß die Kippstufe umgeschaltet wird, wenn die Datenverbindung zwischen dem Ein-Ausgabeprozessor EA Pi und dem Speicher 5PA: hergestellt wird und zu diesem Zeitpunkt ein Aufrufsignal im Speicher Λ53 enthalten ist Die Kippstufe SFF gibt dann »1 «-Signal auf das ODER-Glied NO 6, so daß die Aufrufsignale auf der Leitung AP i S k gesperrt sind. Der Rücksetzeingang der bistabilen Kippstufe SFF ist an das NOR-Glied NO i angeschlossen, dessen Eingänge mit dem Ausgang Q des Speichers AS 3 und dem Ausgang des NOR-Gliedes NO 2 verbunden sind. Die Kippstufe SFF wird daher zurückgesetzt wenn im Speicher AS 3 kein Aufrufsignal gesetzt ist oder ein Steuersignal zum Herstellen einer Datenverbindung zwischen dem Ein-Ausgabeprozessor EAP2 und dem Speicher 5PA: geschaltet wird.

F i g. 4 zeigt das Schaltbild der mit den Prozessoren verbundenen Koordinateneinheiten KP 1, KP 2 und KP3. Mit ZAPi ist die Leitung bezeichnet auf die der zugehörige Prozessor das Anforderungssignal gibt Auf die Adressenleitung ADPi schaltet er die Adresse des Speichers, zu dem er einen Zugriff anfordert Diese Adresse wird in einem Decodierer DEC decodiert an dessen Ausgänge die Leitungen APiSX, ΛΡ/52, APiS3 und ΛΡ/54 angeschlossen sind, über welche die Aufrufsignale zu den den Speichern zugeordneten Einheiten KSk übertragen werden. Der Freigabeeingang dieses Decoders DüCist über ein Koinzjdenzgfied an die Leitung ZAP/und eine bistabile Kippstufe FFl angeschlossen, die aus zwei NIAND-Gliedern JVll und N12 besteht und von dem Aaforderungssignal auf die Leitung ZAPi über ein Invertierglied NXQ und vom Ausgangssignal des Quittungsgatters QG1 gesteuert ist Im Ruhezustand, in dem das Ausgangssignal der Kippstufe FFl »0« ist, ist das Koinzidenzglied durch das auf der Leitung ZAP /liegende »1 «-Signal gesperrt

In der Beschreibung der F i ε. 2 wurde erwähnt daß

mit der Ausgabe des Steuersignals für das Datenschaltfeld von den Einheiten KSk ein Quittungssigna] über die Leitungen QPiSk zu den Einheiten KPi rückgemeldet wird, worauf diese ihr Aniordemngssignal zurücknehmen. Diese Quittungssignale sind Quittungsgattern QG / zugeführt, die in F i g. 2 eingezeichnet sind und deren Funktion dort erläutert wurde. Eine Anforderung auf Zugriff zu einem Speicher wird dadurch gestellt, daß der Prozessor auf die Leitung ZAPi »O«-Signal gibt, das den Schaltzustand der Kippstufe FFl nicht verändert, das aber bewirkt, daß der Decoder DEC freigegeben ist Auf einer der Leitungen APiSl, APiS2, APiS3 oder APi54 erscheint daher ein AufrufsignaL Wird die Anforderung bearbeitet, indem eine Einheit KSk ein Steuersignal zum Datenschaltfeld sendet, wird auf das Quittungsgatter QG /ein Rückmeldesignal gegeben, das bewirkt, daß das Ausgangssignal des Gatters OGi »0« wird. Damit gibt das NAND-Glied N12 »1«-Signal ab, die Kippstufe FF1 schaltet um und der Decoder D£Cist gesperrt Das auf einer der Leitungen APiSk stehende Aufrufsignal wird zurückgenommen. Mit der Rücknahme des Quittungssignals, bei dem das Ausgangssignal des Qittungsgatters QG/ wieder »1« wird, und nach Zurücknahme des Anforderungssignals auf der Leitung ZAPi ist der Ausgangszustand wieder erreicht, in dem die Kippstufe FFl »0«-Signal abgibt Eine neue Anforderung des Prozessors ist nur dann wirksam, wenn er das auf der Leitung ZAPi stehende Anforderungssignal zurücknimmt und ein neues Anfordetungssignal setzt.

Es wurde schon beschrieben, daß den Porzessoren die Bearbeitung ihrer Anforderungen mit Quittungssignalen, die auf Leitungen QPi gegeben werden, gemeldet wird. Die Speicher von Datenverarbeitungsanlagen können verschiedene Ausbaugrade aufweisen. Bei nicht voll ausgebauten Speichern kann ein Fehler dadurch begangen werden, daß ein nicht ausgebauter Speicherbereich angewählt wird. In einem solchen Falle liefert der Speicher zwar ein Quittungssignal für die Beendi gung der Datenübertragung, aber auch ein Fehlersigna das auf eine Leitung SFPi durchgeschaltet wird. Zur Erkennen eines solchen Fehlers und zum Erzeugen de Quittungssignale für die Prozessoren ist in den dei Prozessoren zugeordneten Einheiten eine Kippstufi FF2 und ein NAND-Glied N13 enthalten, das an dii Kippstufe FF2 angeschlossen ist Im Ruhezustanc wenn kein Anforderungssignal auf der Leitung ZAP

ίο steht, ist die Kippstufe FF2 von dem Invertierglied N1' in den Schaltzustand zurückgesetzt in dem auf da NAND-Glied N13 »!«-Signal gegeben wird. Da, wii oben beschrieben, die Kippstufe FFl im Ruhezustanc »O«-Signal abgibt ist somit das Ausgangssignal de

ts NAND-Gliedes N13 und damit das Quittungssignal au der Quittierleitung QPi »1«. Nach Eingang de Qittungssignals am Quittungsgatter QG i schaltet di Kippstufe FFl um und das Quittungssignal auf de Leitung QPi wird »0«. Dem Prozessor wird dami gemeldet daß seine Anforderung bearbeitet wird. E wird zunächst vorausgesetzt, daß kein Speicherfehle vorliegt der eine Fehlermeldung auf der Leitung SFP bewirkt In diesem Falle liegt auf dieser Leitung »0«-Signal. Wird das Quittungssignal am Eingang de Quittungsgat. ^rs QGi weggenommen, wird dessei Ausgangssignal »1«, was keine Wirkung auf dei Schaltzustand der Kippstufe FFl hat aber di Kippstufe FF2 so schaltet daß sie dem NAND-Glie< JV13 »0«-Signal zuführt. Damit wird auf die Leitunj QG /»1 «-Signal geschaltet Liegt dagegen ein Speicher fehler vor und wird daher dem Vorbereitungseinganj der Kippstufe FF2 »1 «-Signal zugeführt, schaltet
Kippstufe FF2 nicht um und die Leitung QG /bleibt au »0«-SignaL Der Prozessor stellt fest daß das Quittungs

js signal nicht zurückgenommen wird, und er gibt ein entsprechende Fehlermeldung ab. Durch Unterdrücker des Quittungssignais kann also dem Prozessor eir Speicherfehler gemeldet werden.

Hierzu 4 Blatt Zeichnungen

Claims (17)

Patentansprüche:

1. Datenverarbeitungsanlage mit mehreren Prozessoren, mit an diese anschließbaren Speichern und mit einem zwischen die Prozessoren und die Speicher geschalteten Koordinator, dem von den Prozessoren Anforderungssignale (Anforderung auf Zugriff zu einem Speicher) und Adressensignale zuführbar sind und der bei Zufuhr eines Anforderungssignals von einem Prozessor diesen mit dem durch das Adressensignal bestimmten Speicher verbindet, dadurch gekennzeichnet, daß der Koordinator Steuereinheiten (KPl, KPZ KP3) enthält, die jeweils mit einem Prozessor (ZP, EAPX, EAP2) verbunden sind und je eine Speicherauswahleinheit (SAWi, SAWZ SAWl) enthalten, welche die Adressensignale (ADP X, ADPZ ADP3), die den Speicher, mit dem eine Verbindung hergestellt werden soll, angeben, decodiert, und daß der Koordinator ferner Steuereinheiten (KSi, KS2, KS3, KSA) enthält, die mit je einem Speicher (SPi, SPZ SP3, SP4) verbunden sind und von denen jeweils die Einheit von den Speicherauswahleinheiten (SA W1, SA W2, SA W3) aufgerufen ist, die mit « dem durch das Adressensignal adressierten Speicher verbunden ist und die ihrerseits ein Signal abgibt, das den Datenweg zwischen dem mit ihr verbundenen Speicher und dem die Signalverbindung anfordernden Prozessor durchschaltet «'

2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die mit den Speichern verbundenen Einheiten (KSl, KSZ KS3, KS4) Aufrufsignalspeicher (ASX, AS2, AS3) enthalten, die je einem Prozessor zugeordnet sind, die bei einer i"> Anforderung des zugeordneten Prozessors gesetzt sind und an deren Ausgänge eine Prioritierungsschaltung (PRS) angeschlossen ist, die das Ausgangssignal des gesetzten Speichers (ASl, AS2, AS3) durchschaltet, die dem Prozessor zugeordnet ist, der « von den den gesetzten Speichern zugeordneten Prozessoren die höchste Priorität besitzt.

3. Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß die Prioritierungsschaltung (PRS) aus Koinzidenzgliedern (NX, N2, « N 3) besteht, von denen je eines einem Aufrufsignalspeicher (ASX, ASZ AS3) nachgeschaltet ist und daß die gesetzten Speicher die Koinzidenzglieder, die Prozessoren mit niedrigerer Priorität zugeordnet sind, sperren. so

4. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Aufrufsignalspeicher (AS 1, ASZ AS3) nach Ausgabe des Signals, das den Datenweg vom zugeordneten Speicher zum anfordernden Prozessor durchschaltet, ein Speichersteuersignal auf den zugeordneten Speicher gibt, das diesen zum Auslesen oder Einschreiben von Daten veranlaßt und aus dem ferner ein Koordinatorquittungssignal (QPX, QP2, QP3) gebildet wird, das dem Prozessor anzeigt, daß ^b0 seine Anforderung bearbeitet wird.

5. Datenverarbeitungsanlage nach Anspruch 4, dadurch gekennzeichnet, daß die den Speichern zugeordneten Einheiten (KS X, KS2, KS3, KS4) aus dem Speichersteuersignal ein Quittungssignal ^6S (QKS k) bilden, das der dem anfordernden Prozessor zugeordneten Koordinatoreinheit (KPX, KPZ KP3) zugeführt ist, die daraus das Koordinatorquittungssignal (QPi) erzeugt und nach Empfang des Speichersteuersignals das Aufrufsignal für die dem angesteuerten Speicher zugeordnete Koordinatoreinheit (KS X, KSZ KS3, KS4) zurücknimmt

6. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Eingänge der den Speichern zugeordneten Koordinatoreinheiten (KSi, KSZ KS3, KS4) von Torschaltungen (NO6, NO7, NO») gebildet sind, denen Signale zuführbar sind, die das Einspeichern von Anforderungssignalen der Prozessoren sperren.

7. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß den Eingängen der Prozessoren mit hoher Priorität zugeordneten Aufrufsignalspeichern (ASl) Torschaltungen (NO X) vorgeschaltet sind, die von den den Signalweg zwischen dem Speicher und einem Prozessor mit niedriger Priorität schaltenden Signalen oder davon abgeleiteten Signalen gesperrt sind.

8. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die Quittungssignale (QSk) der Speicher (SPk), mit denen die Speicher die Beendigung eines Einschreiboder Auslesevorganges anzeigen, der dem jeweiligen Speicher zugeordneten Koordinatoreinheit (KSX, KS Z KS 3, KS 4) zugeführt sind, die darauf den Aufrufsignalspeicher (AS X, AS Z AS3), der dem Prozessor, mit dem der Speicher verbunden ist, zugeordnet ist, löscht und das den Signalweg durchschaltende Signal zurücknimmt und ein Signal abgibt, das den Datenweg zwischen dem mit ihr verbundenen Speicher und dem Prozessor durchschaltet, der von den Prozessoren, von denen ein Anforderungssignal gespeichert ist, die höchste Priorität besitzt

9. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß bei Rücknahme des Anforderungssignals (ZAPl, ZAPZ ZAP3) eines Prozessors dessen Verbindung mit einem Speicher (SPl₁ SP2, SP3, SP4) aufgehoben ist

10. Datenverarbeitungsanlage nach den Ansprüchen i und 9, dadurch gekennzeichnet, daß in den den Speichern zugeordneten Koordinatoreinheiten (KS k) Torschaltungen (UX, t/2, i/3) vorgesehen sind, die mit den Signalen, welche die Verbindung zwischen dem zugehörigen Speicher und einem Prozessor herstellen, freigegeben werden, denen die Anforderungssignale (ZAPX, ZAPZ ZAP3) der Prozessoren zugeführt sind und deren Ausgänge dem einen Eingang eines ODER-Gliedes (N5) zugeführt sind, deren anderem Eingang die Quittungssignale (QS ArJ des Speichers zugeführt sind.

11. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die in den den Speichern (SPk) zugeordneten Koordinatoreinheiten (KS k) Umschalter (US) vorgesehen sind, die in der einen Stellung die Aufrufsignale von den den Prozessoren zugeordneten Einheiten (KPi) auf die Aufrufsignalspeicher (ASX, ASZ AS3) durchschalten und die nach Einspeichern eines Aufrufsignals in einen Aufrufsignalspeicher (ASX, ASZ AS3) durchschalten und die nach Einspeichern eines Aufrufsignals in einen Aufrufsignalspeicher (ASX, ASZ AS 3) in die andere Stellung gesteuert sind, in der sie die Ausgangssignale der Aufrufsignalspeicher (ASX, ASZ AS 3) auf deren Eingänge rückführen, daß ein zusätzlicher Speicher (SSk)

vorgesehen ist, dem ein mit den anderen Umschaltkontakten parallel betätigter Umschaltkontakt vorgeordnet ist, der in der einen Stellung eine »1« und in der anderen Stellung eine »0« auf den Eingang des Speichers (SS k) schaltet und daß vom Ausgang des Speichers (SS Jt) das Steuersignal Tür den zugeordneten Speicher (SP ArJ abgenommen ist

12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß die AufrufsignaLpeicher (AS 1, AS 2, AS 3) und der Steuersignalspeicher ι ο (SSk)IxA Zuführen eines Taktimpulses die an ihren Eingängen liegenden Signale übernehmen und daß aus den Signalen, welche den Datenweg zwischen dem Prozessor und dem Speicher durchschalten, ein Signal erzeugt wird, das mit dem nächsten Taktimpuls auf den Steuereingang der Umschalter geschaltet wird.

13. Schaltungsanordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß das Speicherquittungssignal (QSk) gegebenenfalls übet das ODER-Glied (NS) dem Steuereingang des Umschalters (US) zugeführt ist.

14. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 13, dadurch gekennzeichnet, daß die den Prozessoren zugeordneten Koordinatoreinheiten (KPi, KP2, KP3) Quittungsgatter (QGi) mit Torschaltungen enthalten, denen einerseits die Quittungssignale (QKSi, QKS2 ...) von den den Speichern zugeordneten Einheiten (KSi, KS2 ...) und andererseits die Signale, welche die Verbindung des zugeordneten Prozessors mit einem Speicher steuern, zugeführt sind, und deren Ausgänge über ein ODER-Glied verknüpft sind, dessen Ausgangssignal die Rücknahme der Aufrufsignale (APiSi, APiS2 ...) für die den Speichern zugeordneten J5 Koordinatoreinheiten (KS I₁ KS2...) bewirkt

15. Datenverarbeitungsanlage nach Anspruch 14, dadurch gekennzeichnet, daß das Ausgangssignal des Quittungsgatters (QG i) mit dem einen Eingang einer bistabilen Kippstufe (FFi) verbunden ist, deren anderem Eingang die Anforderungssignale (ZAPi) des zugehörigen Prozessors zugeführt sind und an deren Ausgang der Freigabeeingang eines Decoders (DEC) angeschlossen ist, dem die Adressensignale (ADP i) zugeführt sind.

16. Datenverarbeitungsanlage nach Anspruch 15, dadurch gekennzeichnet, daß vom Ausgang der bistabilen Kippstufe (FFi) das Quktungssignal (QP i) für den Prozessor abgenommen ist

17. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß in den den Prozessoren zugeordneten Einheiten je eine Torschaltung (N 13) enthalten ist, über welche das Quittungssignal für den Prozeßrechner geführt ist und die im Falle von Speicherfehlern gesperrt ist