DE2645508A1

DE2645508A1 - Datenverarbeitungsanlage

Info

Publication number: DE2645508A1
Application number: DE19762645508
Authority: DE
Inventors: Heinrich Darilek; Reiner Dipl Ing Dillenburg
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-10-08
Filing date: 1976-10-08
Publication date: 1978-04-13
Also published as: DE2645508C3; DE2645508B2

Description

Datenverarbeitungsanlage
Die Erfindung betrifft eine Datenverarbeitungsanlage gemäß dem Oberbegriff des Anspruchs 1.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, den Koordinator einer derartigen Datenverarbeitungsanlage so auszubilden, daß nicht nur die Prozessoren möglichst freizügig zu den Speichern direkten Zugriff erhalten können, sondern daß der Koordinator auch einfach aufgebaut und für weitere Funktionen, wie Prioritieren von mehreren Anforderungen verschiedener Prozessoren auf Zugriff zu einem Speicher erweitert werden kann.
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß der Koordinator Einheiten, die jeweils mit einem Prozessor verbunden sind und Einheiten, die mit je einem Speicher verbunden sind, enthält, daß die mit den Prozessoren verbundenen Einheiten je eine Speicherauswahleinheit aufweisen, die vom Prozessor gelieferte Adressensignale, die den Speicher, mit dem eine Verbindung hergestellt werden soll, angeben, decodiert und die Einheit aufruft, die mit dem adressierten Speicher verbunden ist und die ihrerseits ein Signal abgibt, das den Datenweg zwischen dem mit ihr verbundenen Speicher und dem die Signalverbindung anfordernden Prozessor durchschaltet. Die Funktionen des Koordinators sind somit auf mehrere Baueinheiten verteilt, von denen nur zwei Typen vorgesehen sind. Der Koordinator kann für weitere Prozessoren oderSpecher durch Hinzufügen entsprechender Einheiten erweitert werden.
Anhand der Zeichnungen, in ueneii Suhaltoilder eines Ausführungsbeispiels dargestellt sind, werden im folgenden die Erfindung sowie weitere Vorteile und Ergänzungen näher beschrieben und erläutert.
Es zeigen Figur 1 ein Übersichtsschaltbild von Teilen der Zentraleinheit einer Datenverarbeitungsanlage, Figur 2 ein Übersichtsschaltbild des Koordinators der Anordnung nach Figur 1 und die Figuren 3 und 4 Einzelheiten der Anordnung nach Figur 2.
In Figur 1 sind mit SP1, SP2, SP3 und SP4 vier voneinander unabhängige Speicher bezeichnet, die den Zentralspeicher eines Prozeßrechners bilden. Ein Zentralprozessor ZP bearbeitet die eigentlichen Rechneraufgaben, d. h. er verknüpft Daten entsprechend dem ablaufenden Programm und führt logische und arithmetische Operationen durch. Zwei Ein-Ausgabeprozessoren EAP1 und EAP2 steuern unabhängig vom Zentralprozessor ZP den Datenaustausch zwischen den Arbeitsspeichern SP1, SP2, SP3 und SP4 und peripheren Geräten PEG1 und PEG2. Die Prozessoren ZP, EAP1 und AP sind mit den Speichern SP1, SP2, SP3 und SP4 über einen Koordinator KOR verbunden. Die Verbindungsleitungen des Koordinators KOR mit den Prozessoren ZP, EAP1, EAP2 sind Leitungen für Steuersignale. über sie kann jeder Prozessor Anforderungssignale zum Koordinator KOR senden, zum Zeichen dafür, daß er eine Verbindung mit einem der vier Speicher wünscht. Die Anforderungssignale sind begleitet von Adressensignalen, mit denen die Prozessoren den jeweils gewünschten Speicher angeben. Der Koordinator KOR gibt aufgrund dieser Signale ein Schaltsignal an ein Datenschaltfeld DASF ab, in dem jede Datenleitung DAZP, DAEAP1, DAEAP2 der Prozessoren mit jeder Datenleitung DASP1, DASP2, DASP3 und DASP4 der Speicher verbunden werden kann, indem Koppelelemente, die an den Kreuzungspunkten von Spalten- und Zeilenleitungen des Datenschaltfeldes DASF liegen, durchgeschaltet werden. Der Koordinator KOR schsltft jeweäis dc Koppelelement durch, das am Kreuzungspunkt der Spalte, die mit der Datenleitung des das Anforderungssignal sendenden Prozessors verbunden ist, und der Zeilenleitung, die an die Datenleitung des durch das Adressensignal bestimmten Speichers angeschlossen ist, liegt. Nach diesem Schaltsignal sind der Prozessor und der Speicher miteinander verbwnienu lmz es können Daten ozvYiMcjhQe Yhnen übertragen werden. Es können gleichzeitig mehrere Koppelelemente durchgeschaltet sein.
Die Datenübertragung kann in der Weise gestartet werden, daß den Prozessoren vom Koordinator KOR gemeldet wird, daß die Datenverbindung hergestellt ist und der Prozessor ein Aktivierungssignal an den Speicher gibt. Entsprechend können die Speicher nach Beendigung der Datenübertragung ein Ende signal unmittelbar an die Prozessoren senden, die darauf das Ende der Datenübertragung dem Koordinator KOR melden, damit dieser die Verbindung wieder aufhebt. Im Ausführungsbeispiel wird das Aktivierungssignal zu Beginn einer Datenübertragung unmittelbar vom Koordinator auf die Speicher gegeben. Diese melden die Beendigung der Datenübertragung dem Koordinator, der daraufhin die Verbindung aufhebt und den Prozessoren die Beendigung der Datenübertragung mitteilt.
Auf diese Art können mehrere Koppelelemente des Datenschaltfeldes DASF gleichzeitig durchgeschaltet und daher mehrere Prozessoren mit Speichern verbunden werden. Z. B. kann der Zentralprozessor ZP ein im Speicher SP3 enthaltenes Programm abarbeiten, während der Ein-Ausgabeprozessor EAP1 Daten von peripheren Geräten PEG1 in den Speicher SP4 einträgt und der Ein-Ausgabeprozessor EAP2 Daten aus dem Speicher SP1 an periphere Geräte PEG2 übergibt.
Für den Fall, daß zwei oder mehrere Prozessoren gleichzeitig eine Anforderung auf Zugriff zu demselben Speicher stellen, sind zweckmäßig den Prozessoren unterschiedliche Prioritäten zugeordnet, und zwar dem Zentralprozessor die höchste Priorität, dem Ein-Ausgabeprozessor EAP1 entsprechend der Bedeutung oder Verarbeitungsgeschwindigkeit der von ihm gesteuerten peripheren Geräte PEG1 die nächst niedrige und dem Ein-Ausgabeprozessor EAP2, ebenfalls entsprechend der Bedeutung der an ihn angeschlossenen Geräte PEG2, die niedrigste Priorität. Stellen z. B. der Zentralprozessor und einer der Ein-Ausgabeprozessoren EAP1 oder EAP2 gleichzeitig eine Anforderung auf Datenübertragung an den Koordinator KOR, so wird zunächst die Anforderung des Zentralprozessors ZP und dann die des Ein-Ausgabeprozessors EAP1, EAP2 bearbeitet. Auf diese Weise wird sichergestellt, daß die im allge- meinen wichtigsten Operationen des Zentralprozessors vorrangig durchgeführt werden.
Die Priorität geht aber vorteilhaft nicht so weit, daß eine laufende Datenübertragung zwischen einem Speicher und einem Prozessor mit niedriger Priorität durch die Anforderung eines Prozessors mit höherer Priorität unterbrochen wird. Sind z. B. der Ein-Ausgabeprozessor EAP2 und der Speicher SP miteinander verbunden und stellt der Zentralprozessor ZP eine Anforderung auf Zugriff zum Speicher SP2, so muß dieser auf die Herstellung der Verbindung warten, bis die laufende Übertragung beendet ist.
Die Priorität kann auch dadurch eingeschränkt sein, daß die Reihenfolge des Auftretens von Anforderungen auf Speicherzugriff berücksichtigt wird. ist z. B. eine Verbindung zwischen dem Ein-Ausgabeprozessor EAP1 und dem Speicher SP3 hergestellt, und dadurch eine Anforderung des Prozessors EAP2 auf Zugriff zum Speicher SP3 unterdrückt worden, und kommt ferner noch eine Anforderung des Zentralprozessors ZP auf Zugriff zum Speicher SP3 hinzu, so wird nach Beendigung der Datenübertragung zwischen dem Prozessor EAP1 und dem Speicher SP3 zunächst die Anforderung des Ein-Ausgabeprozessors EAP2 bearbeitet, bis die Anforderung des Zentralprozessors ZP berücksichtigt wird.
Ferner soll sichergestellt sein, daß ein Prozessor mit seiner Anforderung den Koordinator nicht blockieren kann. Dies wird dadurch erreicht, daß nach Bearbeitung einer Anforderung eine neue Anforderung gestellt werden muß, wenn derselbe Prozessor wieder eine Verbindung erhalten soll.
In Figur 2 sind mit ZP wieder der Zentralprozessor und mit EAP1 und EAP2 die Ein-Ausgabeprozessoren bezeichnet. Mit jedem Prozessor ist eine Einheit KP1, KP2, KP3 des Koordinators verbunden. Diese Einheiten nehmen die Prozessorsignale entgegen und verteilen sie auf Einheiten KS1, KS2, KS3, KS4, die jeweils mit einem Speicher verbunden sind. Von der Einheit KS1 wird der Speicher SPI, von der Einheit KS2 der Speicher SP2, von der Einheit KS3 der Speicher SP3 und von der Einheit KS4 der Speicher SP4 gesteuert.
Das Anforderungssignal auf SPE icllelzugriff wird vom Zentralprozessor ZP auf eine Leitung ZAP1 gegeben. Uber Adressenleitungen ADPX wird der Keordinatoreinheit KP1 das Adressensignal des Speicers zugeführt, zu dem der Zentralprozessor ZP Zugriff haben will. Liegt z. B. auf beiden Adressenleitungen ADP1 eine "1", so wird zum Speicher SPI zugegriffen, bei einer 11111 auf der ersten Leitung und einer "O" auf der zweiten Leitung wird zum Speicher P2 zugegriffen und so fort. ueber die zwei Leitungen können daher alle vier Speicher adressiert werden. Die mit den Prozessoren verbundenen Keordinatoreinheiten KP1, KP2 und KP3 enthalten zum Decodieren der ihnen über die Leitungen ADP1, ADP2 und ADP3 zugeführten Adressensignale einen Decodierer, der in Abhängigkeit der Adressensignale eine von vier Leitungen mit einem Aufrufsignal belegt. In der Einheit KP1 sind dies die Leitungen AP1S1, die bei einer Anforderung auf Zugriff zum Speicher SP1 mit einem Signal belegt sind, die Leitung AP1S2 für das Aufrufsignal zum Speicher SP2, die Leitung AP1S3 für den Aufruf des Speichers SP3 und die Leitung AP1S4 für den Aufruf zum Speicher SP4. Entsprechend gehen von der Speicherauswahleinheit SAW2 vier Leitungen AP2S1, AP2S2, AP2S3 und AP2S4 zu den mit den Speichern verbundenen Koordinatoreinheiten KS1, KS2, KS3 und KS4 aus. Die vier Ausgangsleitungen der Speicheranwahleinheiten SAW3 für die Speicheraufrufsignale sind die Leitungen-AP3S1, AP3S2, AP3S3 und AP354. Die Einheiten KP1, KP2 und KP3 sind identisch aufgebaut.
Sie decodieren daher die ihnen zugeführten Adressensignale in gleicher Weise und belegen daher bei gleichen Adressenleitungen entsprechende Ausgangsleitungen mit einem Aufrufsignal. Wird die Adresse des Speichers SPI eingegeben, dann erscheint das Aufrufsignal auf den Leitungen AP1S1 bzw. AP2S1 bzw. AP3S1. Bei Zufuhr des Adressensignals für den Speicher SP2 werden die Leitungen APiS2 (i = 1, 2, 3), bei Zufuhr des Adressensignalswfür den Speicher SP3 die Leitungen APiS3 und bei Zufuhr des Adressensignals für den Speicher SP4 die Leitungen APiS4 mit dem Aufrufsignal belegt.
Die Signale auf den Leitungen APiS1 gelangen auf die mit dem Speicher SP1 verbundene Einheit KSI, die Signale auf den Leitungen APiS2 auf die Einheit KS2, die Signale auf den Leitungen APiS3 auf die Einheit KS3 und die Signale auf den Leitungen APiS4 auf die Einheit KS4. Die Einheiten KSk (k = 1, 2, 3, 4) erkennen daher aus den Anforderungasignalen, von welchem Prozessor die Anforderung gestellt ist. Sie scha]ten daher aufgrund dieses Anforderungssignals das Koppelelement des Datenschaltfeldes DASF (Fig. 1), das den Speicher, dem sie zugeordnet sind, mit dem Prozessor, von dem das Anforderungssignal kommt, verbindet. Die Einheit KS1 gibt z. B. bei einem Anforderungssignal des Prozessors EAP2 auf eine Ausgangsleitung DP3S1 das Steuersignal für das Datenschaltfeld. Uber die Leitungen DP2S1 und DP1S1 wird das Schaltfeld bei Zugriffsanforderungen vom Ein-Ausgabeprozessor EAP1 bzw. dem Zentralprozessor ZP gesteuert. Die Einheit KS2 hat entsprechende Ausgangsleitungen DPiS2, die Einheit KS3 die Ausgangsleitungen DPiS3 und die Einheit KS4 die Ausgangsleitungen DPiS4. Insgesamt ergeben sich zwölf Ausgangsleitungen, entsprechend den zwölf Koppelpunkten des Datenschaltfeldes DASF (Fig. 1). Mit dem Belegen der Leitungen DPiSk ist der Datenweg zwischen dem die Anforderung stellenden Prozessor und dem adressierten Speicher hergestellt. Es muß nun noch der Speicher aktiv gemacht werden. Hierzu geben die Einheiten KSk Aktivierungssignale über Zugriffsleitungen ZSk unmittelbar auf den Speicher. Zweckmäßig sind diese Aktivierungssignale gegenüber den Schaltsignalen auf den Leitungen DPiSk verzögert, damit der Datenweg sicher geschaltet ist, bis das erste Datum auf dem Datenweg liegt.
Die den Speichern zugeordneten Einheiten KS1, KS2, KS3 und KS4 enthalten Aufrufsignalspeicher, in denen die über die Leitungen APiSk zugeführten Aufrufsignale gespeichert sind. Die Ausgabe eines Schaltsignals von der Einheit KS1 über eine der Leitungen DPiS1 wird den mit den Prozessoren verbundenen Einheiten KPi über Ouittierleitungen OPISI, QP2S1 und QP3S1 rückgemeldet. Entsprechend werden die von den Einheiten KS2, KS3 und KS4 ausgegebenen Schaltsignale über Quittierleitungen QPiS2, QPiS3 und QPiS4 den Einheiten KPi gemeldet. Diese Einheiten enthalten Quittiergatter OG1, QG2 und o.G3, die aus je vier nicht bezeichneten Torschaltungen bestehen, deren Ausgänge nach einer ODER-Verknüpfung verbunden sind. Die jeweils am weitesten links gezeichnete Torschaltung ist dem Speicher SP1 bzw. der Einheit KS1 zugeordnet und wird von dieser mit einem Quittiersignal über eine Quittierleitung QKS1 gesteuert. Der zweite Eingang der Torschaltung liegt an der Quittierleitung QP1S1, der zweite Eingang der linken Torschaltung des Quittiergatters QG2 an der Quittierleitung QP2S1 und der zweite Eingang der linken Tor- schaltung des Quittiergatters ~(#3 an der Quittierleitung OP3S1.
Die zweite Torschaltung der Ouittiergatter OG1, QG und OG3 ist der mit dem Speicher SP2 verbundenen Koordinatoreinheit KS2 zugeordnet und von dieser über eine Quittierleitung ()KS2 gesteuert.
Entsprechend sind die weiteren Torschaltungen von den Einheiten KS3 und KS4 über Quittierleitungen OKS3 und KS gesteuert. Bei Ausgabe der Schaltsignale für die Koppelelemente des Datenschaltfeldes tritt am Ausgang der Ouittiergatter QGi ein Signal auf, das den Speicherauswahleinheiten SAWi zugeführt ist und in diesen bewirkt, daß das auf den Leitungen APiSk ausgegebene Aufrufsignal zurückgenommen wird. Dies ist deshalb möglich, weil das Aufrufsignal in den Einheiten KSi gespeichert ist. Gleichzeitig wird den Prozessoren ZP, EAPI, EAP2 über Quittierleitungen OPI, QP2, OP3 mitgeteilt, daß ihre Anforderung bearbeitet wird.
Nach Beendigung der Datenübertragung sendet der an der Übertragung beteiligte Speicher über eine Quittierleitung QS1, QS2, QS3, QS4 ein Quittungssignal an die ihm zugeordnete Einheit KSI, KS2, KS3, KS4. Diese schaltet daraufhin das Signal auf ihrer Ausgangsleitung QKSk um, das Ausgangssignal des Quittiergatters QGi wird ebenfalls geändert, woraus die angeschlossene Speicherauswahleinheit SAWi erkennt, daß die Datenübertragung beendet ist. Sie gibt ein entsprechendes Quittungssignal über die Leitung QPi auf den ihr zugeordneten Prozessor. Gleichzeitig mit der Ausgabe eines Quittungssignals auf die Ausgangsleitung QKSi wird der Speicher für das Aufrufsignal in den Einheiten KSi gelöscht und das Schaltsignal auf der Leitung DPiSk verschwindet. Die Datenverbindung zwischen dem Prozessor und dem Speicher ist damit unterbrochen.
Um zu verhindern, daß im Falle eines Fehlers, bei dem auf einer der Leitungen QSi kein Quittungssignal vom Speicher eingeht, die Datenverbindung stets erhalten bleibt, werden die Anforderungssignale ZAP1, ZAP2 und ZAP3 der Prozessoren den Koordinatoreinheiten KSi unmittelbar zugeführt. Erhält ein Prozessor nach Aufbau einer Datenverbindung oder nach Übertragung eines bestimmten Datums vom oder zu einem Speicher kein Quittungssignal über die Leitung QPI, welches das Ende der Datenübertragung anzeigt, nimmt er das Anforderungssignal zurück. Dies wirkt in den Koordinatoreinheiten KSi wie ein Ouittungssignal vom Speicher über die Leitung OSk, so daß darauf der P-v7essor jn der besctrieSenèn Weise vom Speicher getrennt wird.
In der bisherigen Beschreibung der Anordnung nach Figur 2 wurde vorausgesetzt, daß Jeweils nur ein Prozessor ein Anforderungssignal zu einem Speicher stellt. Es kann jedoch der Fall auftreten, daß gleichzeitig zwei Prozessoren eine Anforderung auf Zugriff zum seltxn Speicher stellen. Zur Bearbeitung dieses Kollisionsfalles enthalten die Einheiten KSi je eine Prioritierungsschaltung, in der die unterschiedlichen Prioritäten der Prozessoren eingestellt sind. Der Zentralprozessor ZP habe die höchste Priorität, es folgt der Ein-Ausgabeprozessor EAP1. Die niedrigste Priorität habe der Ein-Ausgabeprozessor EAP2. Stellen der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAP1 gleichzeitig eine Anforderung auf Zugriff zum Speicher SPI, so gibt die Einheit KS1 zunächst ein Schaltsignal auf die Leitung DP1S1, damit der Zentralprozessor ZP mit dem Speicher SP1 verbunden wird. Nach Eintreffen des Quittungssignals QS1 wird die Leitung DP2S1 mit einem Signal belegt, mit dem die Verbindung zwischen dem Ein-Ausgabeprozessor EAP1 und dem Speicher SP1 hergestellt wird.
Bei einer strengen Prioritierung der Prozessoren kann der Fall eintreten, daß ein Prozessor niedriger Priorität über lange Zeit keinen Zugriff zu einem Speicher erhält, weil die Prozessoren höherer Priorität stets eine Zugriffsanforderung stellen. Die Einheiten KSi können zur Vermeidung dieses Nachteils Zugriffssperren enthalten, die bewirken, daß, wenn durch eine Bearbeitung eine andere Anforderung niedrigerer Priorität unterdrückt wurde und während der Bearbeitung eine weitere Anforderung höherer Priorität als die bearbeitete Anforderung hinzukommt, zunächst die Anforderung mit der niedrigeren Priorität bearbeitet wird.
Im Falle einer Störung kann ein Prozessor eine Dauerzugriffsanforderung abgeben, die einen Speicher blockieren würde. Schaltungsmaßnahmen sorgen dafür, daß nach Eintreffen eines Cuittungssignals vom Speicher über eine der Leitungen Si die bearbeitete Anforderung in den Einheiten KSi gelöscht wird, und eine neue Anforderung desselben Prozessors erst dann bearbeitet wird, wenn das Anforderungssignal zurückgenommen und eine neue Anforderung gestellt wird.
Figur 3 zeigt eine der den Spëiolleln zugeo:dneten Koordinatoreinheiten KSI, KS2, KS3, KS im einzelnen. Die von den Speicherauswahleinheiten SAH1, SAW2 und SAW3 (Fig. 2) kommenden Leitungen AP1Sk, AP2Sk, AP3Sk sind mit den einen Eingängen von als Koinzidenzschaltungen arbeitenden ODER-Gliedern N06, N07 und N08 verbunden. Deren Ausgänge sind an die einen Kontakte eines Umschalters US angeschlossen, dessen Ausgänge über nicht bezeichnete Invertierglieder mit den Eingängen von Speichern AS1, AS2, AS3 für die Aufrufsignale verbunden sind. In einem weiteren Speicher SSk wird ein Steuersignal für den zugeordneten Speicher gebildet.
Jeder Speicher hat zwei Ausgänge Q, Q, an denen zwei zueinander inverse Signale auftreten. Diese Signale werden Eingängen einer Prioritätsschaltung PRS mit NAND-Gliedern N1, N2 und N3 zugeführt, deren Ausgänge die Leitungen DP1Sk, DP2Sk und DP3Sk speisen, die zu Steuereingängen des Datenschaltfeldes DASF (Fig. 1) führen.
Im folgenden wird die Funktion der Schaltung nach Figur 3 für den Fall beschrieben, daß erstmalig von einem Prozessor eine Anforderung auf Zugriff zu dem mit der Schaltung nach Figur 3 verbundenen Speicher gestellt wird. Im Ruhezustand sind die Kontakte des Umschalters US in der eingezeichneten Stellung. Wird kein Anforderungssignal gestellt, wird den Speichern AS1, AS2 und AS3 ~O"-Signal zugeführt, das an ihren Ausgängen Q wieder ausgegeben wird.
Die NAND-Glieder N1, N2 und N3 geben daher Signal ab, zum Zeichen dafür, daß keine Datenverbindung geschaltet sein soll. Am Ausgang 5 des Speichers SSk liegt "O"-Signal, das auf den einen Eingang eines NAND-Gliedes N4 gelangt, dessen anderem Eingang von einem Quittungsflipflop QFF Signal zugeführt ist. Auf der Leitung ZSk, die zum Steuereingang des Speichers SPk führt, liegt daher nl"-Signal, zum Zeichen dafür, daß der Speicher nicht aktiv sein soll.
Für die Beschreibung der Funktion der Koordinatoreinheit nach Figur 3 wird angenommen, daß der Ein-Ausgabeprozessor EAP1 (F# 2) eine Anforderung auf Zugriff zu dem Speicher stellt, dem die Anordnung nach Figur 3 zugeordnet ist. Es erscheint daher auf der Leitung AP2Sk "O"-Signal, das von der voraussetzungsgemäß freigegebenen Torschaltung N07 auf den Umschalter US gegeben und von diesem über ein Invertierglied an den Eingang des Speichers AS2 gelegt wird. Mit dem nächsten Taktimpuls auf der Leitung Tl wird der Speicher AS2 gesetzt, , en seinen Ausgang ° erscheint 0 gnal und an seinem Ausgang U "C"-Signal. Da der. Ausgang Q des Speichers nl auf "1"-Signal liegt, erscheint am usgang des NAi#-Gliedes N2 der Prioritierungsachaltung PRS "O"-Signal, das über die Leitung DP2Sk zum Datenschaltfeld DlSF übertragen wird und dort ein Koppelelement durchschaltet, das den Ein-Ausgabeprozessor EAP1 mit dem Speicher SPk verbindet.
Das am Ausgang Q des Speichers A52 auftretende "O"-Signal sperrt das NSATD-Glied N3 der Prioritierungsschaltung PRS. Ferner bewirkt es, daß das Ausgangssignal eines NAND-Gliedes N7, das bisher "O" war, "1" wird. Das Ausgangssignal eines weiteren NAND-Gliedes N6, das den Umschalter US steuert, wird daher "O" und der Umschalter US nimmt die nicht gezeicnnete Schalterstellung ein. In dieser Stellung gelangt auf die Speicher AS1 und AS3 weiterhin "O"-Signal, auf die Eingänge der Speicher AS2 und 55k aber "1"-Signal.
Mit dem nächsten Taktimpuls auf der Leitung T1 worden diese Signale in die Speicher übernommen, was keine nderung des Zustandes der Speicher AS1, AS2 und AS3 zur Folge hat. Am Ausgang Q des Speichers SSk erscheint jedoch "1"-Signal, das Signal auf der Leitung ZSk wird "O" und der Speicher SPk aktiviert. Damit beginnt die Datenübertragung zwischen diesem Speicher und dem Ein-Ausgabeprozessor EAPI.
Das am Ausgang Q des Speichers 85k auftretende tB O"-Signal bewirkt keine Anderung der Ausgangssignale von NOR-Gliedern N02 und N04, da diese weiterhin "1"-Signal von den NAND-Gliedern N1 und N3 erhalten. Dagegen wird beiden Eingängen eines NOR-Gliedes N03 "O"-Signal zugeführt, so daß dessen Ausgangssignal "1" wird und auf der Leitung QP2Sk ein Quittungssignal erscheint, das der dem Prozessor EAP2 zugeordneten Einheiten KP2 zugeführt wird und dort die Rücknahme des Aufrufsignals auf der Leitung AP2Sk bewirkt.
Ferner ist die Koinzidenzbedingung für ein UND-Glied U2, dessen erster Eingang an den Ausgang des NOR-Gliedes N03 und dessen anderer Eingang mit der Leitung ZAP2, auf der das Anforderungssignal des Ein-AusgabeprozessorsEAP2 liegt, vorbereitet. Am Ausgang eines vom UND-Glied U2 gesteuerten NOR-Gliedes N05 tritt daher "1"-Signal auf, so daß mit dem nächsten Taktimpuls auf einer Taktleitung T2, die zweckmäßig mit der Taktleitung T1 verbunden ist, das Quittungsflipflop OFF die Schaltstellung beibehält, in der am Ausgang # "1"-Signal liegt.
Nach Beendigung der DatanW#er#&gung legt der die Quittierleitung QSk "O"-Signal, das infolge der Invertierung im NAND-Glied N5 am Vorbereitungseingang des Quittungsflipflops QFF "1"-Signal ergibt. Mit dem nächsten Taktimpuls auf der Taktleitung T2 wird das C'uittungsflipflop daher umgeschaltet. Aus dem Signalwechsel auf der Leitung QKSk erkennt die Einheit KP2 (Fig. 2), daß das Ouittungssignal vom Speicher SPk eingegangen ist, und sie meldet dies dem Ein-Ausgabeprozessor EAP2, worauf dieser das auf der Leitung ZAP2 stehende Anforderungssignal zurücknimmt.
Das Umschalten des Quittungsflipflops QFF hat weiter zur Folge, daß das Ausgangssignal des NAND-Gliedes N6 1" wird, der Umschalter US in die eingezeichnete Schalterstellung gebracht wird und daher neue Aufrufsignale in die Speicher AS1, AS2 und A53 eingetragen werden können. Es wird vorausgesetzt, daß keine neue Anforderung und daher auch kein Aufrufsignal vorliegt; das auf der Leitung AP2Sk liegende Signal wurde bereits bei Ausgabe des Steuersignals für das Datenschaltfeld durch den Signalwechsel auf der Leitung QP2Sk von der Koordinatoreinheit KP2 (Fig. 2) zurückgenommen. Auf der Ausgangsleitung DP2Sk der Prioritierungsschaltung PRS wird daher wieder nl-Signal gelegt und die Verbindung zwischen dem Prozessor EAP1 und dem Speicher SPk getrennt; der Ausgangszustand ist wieder erreicht.
Stellt der Zentralprozessor ZP oder der Ein-Ausgabeprozessor EAP2 eine Anforderung, während die des Ein-Ausgabeprozessors EAP1 bearbeitet wird, so werden die dadurch entstandenen Aufrufsignale zunächst nicht in die Speicher AS1 und AS2 eingetragen, da die Ausgänge der ODER-Glieder N06 und N08 durch den Umschalter US von den Eingängen der Speicher AS1- und AS3 getrenntvsind. Erst nach Erscheinen eines Quittungssignals vom Speicher SPk auf der Leitung QSk und nach Umschalten des Quittungsflipflops QFF können die neuen Anforderungen in den Speicher übernommen werden.
Liegt nur eine neue Anforderung vor, so wird diese in der oben beschriebenen Weise bearbeitet. Stellten der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAP2 Anforderungen, so werden beide Speicher AS1 und ASD gesetzt. Am Ausgang Q des Speichers AS1 erscheint "l"-Signal, das vom NAND-Gatter N7 invertiert wird und auf die Leitung DP1Sk zur Steuerung des Datenschaltfeldes gege- ben wird. Das "O"-Signal a.nd-Lfl 3 des Speichers aS1 blockiert die NAND-Glieder N2 und N3, so daß das ~I"-Cignal am Ausgang Q des Speichers AS3 kein Schaltsignal auf der Leitung DP3Sk ergibt.
Das in den Speicher ASI eingetragene Aufrufsignal wird in der oben beschriebenen Weise bearbeitet, wobei der Einheit KPI (Fig. 2) die Bearbeitung über die Leitung OPI 5k gemeldet wird und diese das Aufrufsignal auf der Leitung AP1Sk zurücknimmt. Die Einheit KP3 erhält keine solche Meldung über die Bearbeitung; sie nimmt daher das Aufrufsignal auf der Leitung AP3Sk nicht zurück. Nach dem Bearbeiten der Anforderung des Zentralprozessors wird der Umschalter US in der oben beschriebenen Weise in die eingezeichnete Schalterstellung gebracht so daß mit dem nächsten Taktimpuls "O"-Signal in den Speicher AS1 übernommen und dieser dadurch gelöscht wird, der Speicher A53 dagegen nochmals das auf der Leitung AP3Sk stehende Aufrufsignal erhält, das dann in der oben beschriebenen Weise behandelt wird. Mit einer derartigen Schaltungsanordnung werden daher die Anforderungen des Zentralprozessors bevorzugt bearbeitet.
Soweit bisher beschrieben, wird die Einheit nach Figur 3 nur durch ein vom Speicher SPk über die Quittierleitung QSk ausgesandtes Quittungssignal zurückgesetzt. Eine solche Schaltung hätte den Nachteil, daß, falls das Quittungssignal infolge eines Fehlers des Speichers SPk oder bei Adressieren eines nicht ausgebauten Speicherbereiches, die Einheit nicht mehr zurückgesetzt würde und daher stets für weitere Anforderungen blockiert wäre.
Zur Vermeidung dieses Nachteils wird in den Prozessoren der Eingang des Quittungssignals überwacht. Tritt dieses während einer vorgegebenen Zeit nicht auf, werden die auf die Leitungen ZAP1, ZAP2, ZAP3 gegebenen Anforderungssignale zurückgenommen. Dies hat in den Einheiten nach Figur 3 zur Folge, daß das Ausgangssignal des NOR-Gliedes N05 "O" wird und das Quittungsflipflop QFF so umgeschaltet wird, als. ob ein Quittungssignal über die Leitung QSk eingegangen wäre. Eine Blockierung ist somit vermieden. Die ODER-Glieder N08 und N07 dienen dazu, vom Zentralprozessor initiiert, Anforderungen der Prozessoren EAP1 und EAP2 zu sperren, indem auf eine Leitung ZS "1"Signal gegeben wird. In diesem Falle sperren die ODER-Glieder N07 und N08 die auf den Leitungen AP2Sk und AP3Sk eintreffenden Anforderungssignale.
In der bisher beschriebenen Schaltung kann u. U. der Prozessor mit niedrigster Priorität über lange Zeit keinen Zugriff zu einem Speicher erhalten, weil die Prozessoren höherer Priorität, also der Zentralprozessor ZP und der Ein-Ausgabeprozessor EAP1 stets eine Zugriffsanforderung stellen. Um dies zu vermeiden, ist eine Zugriffssperre vorgesehen, die im wesentlichen aus einer bistabilen Kippstufe SFF und einem von diesem gesteuerten NOi-Glied NOl, sowie dem NOR-Glied N06 besteht, das in die Aufrufsignalleitung AP1Sk geschaltet ist. Der Vorbereitungseingang der Kippstufe SFF ist an den Ausgang Q des Speichers A53 angeschlossen, d. h. diese Kippstufe wird vorbereitet, wenn in den Speicher AS3 ein Aufrufsignal eingetragen ist. Der dynamische Steuereingang der Kippstufe SFF ist an das NOR-Glied N03 angeschlossen, so daß die Kippstufe umgeschaltet wird, wenn die Datenverbindung zwischen dem Ein-Ausgabeprozessor EAP? und dem Speicher SPk hergestellt wird und zu diesem Zeitpunkt ein Aufrufsignal im Speicher AS3 enthalten ist. Die Kippstufe SFF gibt dann 11111-Signal auf das ODER-Glied N06, so daß die Aufrufsignale auf der Leitung AP1Sk gesperrt sind. Der Rücksetzeingang der bi stabilen Kippstufe SFF ist an das NOR-Glied N01 angeschlossen, dessen Eingänge mit dem ausgang ~ des Speichers AS3 und dem Ausgang des NOR-Gliedes N02 verbunden sind. Die Kippstufe SFF wird daher zurückgesetzt, wenn im Speicher AS3 kein Aufrufsignal gesetzt ist oder ein Steuersignal zum Herstellen einer Datenverbindung zwischen dem Ein-Ausgabeprozessor EAP2 und dem Speicher SPk geschaltet wird.
Figur 4 zeigt das Schaltbild der mit den Prozessoren verbundenen Koordinateneinheiten KP1, KP2 und KP3. Mit ZAPi ist die Leitung bezeichnet, auf die der zugehörige Prozessor das Anforderungssignal gibt. Auf die Adressenleitung ADPi schaltet er die Adresse des Speichers, zu dem er einen Zugriff anfordert. Diese Adresse wird in einem Decodierer DEC decodiert, an dessen Ausgänge die Leitungen APiS1, APiS2, APiS3 und APiS4 angeschlossen sind, über welche die Aufrufsignale zu den den Speichern zugeordneten Einheiten KSk Xbertragen werden. Der Freigabe eingang dieses Decoders DEC ist über ein Koinzidenzglied an die Leitung ZAPi und eine bistabile Kippstufe FF1 angeschlossen, die aus zwei NAND-Gliedern Nil und N12 besteht und von dem Anforderungssignal auf die Leitung ZAPi über ein lnverticrgl'ed NIO und vom Ausgangssignal des Quittungsgatters QG1 gesteuert ist. Im Ruhezustand, in dem das Ausgangssignal der Kippstufe FF1 "O" ist, ist das Koinzidenzglied durch das auf der Leitung ZAPi liegende "#-Signal gesperrt.
In der Beschreibung der Figur 2 wurde erwähnt, daß mit der Ausgabe des Steuersignals für das Datenschaltfeld von den Einheiten KSk ein Quittungssignal über die Leitungen QPiSk zu den Einheiten KPi rückgemeldet wird, worauf diese ihr Anforderungssignal zurücknehmen. Diese Quittungssignale sind Quittungsgattern QGi zugeführt, die in Figur 2 eingezeichnet sind und deren Funktion dort erläutert wurde. Eine Anforderung auf Zugriff zu einem Speicher wird dadurch gestellt, daß der Prozessor auf die Leitung ZAPi Signal gibt, das den Schaltzustand der Kippstufe FF1 nicht verändert, das aber bewirkt, daß der Decoder DEC freigegeben ist. Auf einer der Leitungen APiS1, APiS2, APiS3 oder APiS4 erscheint daher ein Aufrufsignal. Wird die Anforderung bearbeitet, indem eine Einheit KSk ein Steuersignal zum Datenschaltfeld sendet, wird auf das Quittungsgatter QGi ein Rückmeldesignal gegeben, das bewirkt, daß das Ausgangssignal des Gatters QGi "O" wird. Damit gibt das NAND-Glied N12 "1"-Signal ab, die Kippstufe FF1 schaltet um und der Decoder DEC ist gesperrt.
Das auf einer der Leitungen APiSk stehende Aufrufsignal wird zurückgenommen. Mit der Rücknahme des Quittungssignals, bei dem das Ausgangssignal des Quittungsgatters QGi wieder "1" wird, und nach Zurücknahme des Anforderungssignals auf der Leitung ZAPi ist der Ausgangszustand wieder erreicht, in dem die Kippstufe FF1 "O"-Signal abgibt. Sinne neue Anforderung des Prozessors ist nur dann wirksam, wenn er das auf der Leitung ZAPi stehende Anforderungssignal zurücknimmt und ein neues Anforderungssignal setzt.
Es wurde schon beschrieben, daß den Prozessoren die Bearbeitung ihrer Anforderungen mit Quittungssignalen, die auf Leitungen QPi gegeben werden, gemeldet wird. Die Speicher von Datenverarbeitungsanlagen können verschiedene Ausbaugrade aufweisen. Bei nicht voll ausgebauten Speichern kann ein Fehler dadurch begangen werden, daß ein nicht ausgebauter Speicherbereich angewählt wird.
In einem solchen Falle li-efert der Speicher zwar ein Quittungssignal für die Beendigung der Datenübertragung, aber auch ein Fehlersignal, das auf eine Leitung SFPi aurchgeschaltet wird.
Zum Erkennen eines solchen Fehlers und zum Erzeugen der Quittungssignale für die Prozessoren ist in den den Prozessoren zugeordneten Einheiten eine Kippstufe FF2 und ein NAND-Glied N13 enthalten, das an die Kippstufe FF2 angeschlossen ist. Im Ruhezustand, wenn kein Anforderungssignal auf der Leitung ZAPi steht, ist die Kippstufe FF2 von dem Invertierglied N10 in den Schaltzustand zurückgesetzt, in dem auf das NAND-Glied N13 ?"-Signal gegeben wird. Da, wie oben beschrieben, die Kippstufe FF1 im Ruhezustand "O"-Signal abgibt, ist somit das Ausgangssignal des NAND-Gliedes N13 und damit das Quittungssignal auf der Guittierleitung OPi ~1". Nach Eingang des Quittungssignals am Quittungsgatter QGi schaltet die Kippstufe FF1 um und das Quittungssignal auf der Leitung QPi wird "O". Dem Prozessor wird damit gemeldet, daß seine Anforderung bearbeitet wird. Es wird zunächst vorausgesetzt, daß kein Speicherfehler vorliegt, der eine Fehlermeldung auf der Leitung SFPi bewirkt. In diesem Falle liegt auf dieser Leitung "O"-Signal. Wird das Quittungssignal am Eingang des Quittungsgatters QGi weggenommen, wird dessen Ausgangssignal "1", was keine Wirkung auf den Schaltzustand der Kippstufe FF1 hat, aber die Kippstufe FF2 so schaltet, daß sie dem NAND-Glied N15 "O"-Signal zuführt. Damit wird auf die Leitung QGi "i-Signal geschaltet. Liegt dagegen ein Speicherfehler vor und wird daher dem Vorbereitungseingang der Kippstufe FF2 "1"-Signal zugeführt, schaltet die Kippstufe FF2 nicht um und die Leitung QGi bleibt auf "O"-Signal. Der Prozessor stellt fest, daß das Quittungssignal nicht zurückgenommen wird, und er gibt eine entsprechende Fehlermeldung ab. Durch Unterdrücken des Quittungssignals kann also dem Prozessor ein Speicherfehler gemeldet werden.
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Claims

Patentansprüche ()1.Datenverarbeitungsanlage mit mehreren Prozessoren, an diese anschließbaren Speichern und mit einem zwischen die Prozessoren und die Speicher geschalteten Koordinator, dem von den Prozessoren Anforderungssignale und Adressensignale (Anforderung auf Zugriff zu einem Speicher) zuführbar sind und der bei Zufuhr eines Anforderungssignals von einem Prozessor diesen mit dem durch das Adressensignal bestimmten Speicher verbindet, nach Patent . ... ... (Patentanm. P 26 35 130.4), dadurch gekennzeichnet, daß der Koordinator Einheiten (KPi, KP2, KP3), die jeweils mit einem Prozessor (ZP, EAP1, EAP2) verbunden sind und Einheiten (KSI, KS2, KS3, K54), die mit je einem Speicher (SP1, SP2, SP3, SPIN) verbunden sind, enthält, daß die mit den Prozessoren verbundenen Einheiten (KP1, KP2, KP3) je eine Speicherauswahleinheit (SATT1, SAH2, SAV13) aufweisen, die vom Prozessor gelieferte Adressensignale (ADP1, ADP2, ADP3), die den Speicher, mit dem eine Verbindung hergestellt werden soll, angeben, decodiert und die Einheit (KS1, KS2, KS3, KS4) aufruft, die mit dem adressierten Speicher verbunden ist und die ihrerseits ein Signal abgibt, das den Datenweg zwischen dem mit ihr verbundenen Speicher und dem die Signalverbindung anfordernden Prozessor durchschaltet.
2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die mit den Speichern verbundenen Einheiten (KSI, KS2, KS3, KS4) Aufrufsignalspeicher (AS1, AS2, AS3) enthalten, die je einem Prozessor zugeordnet sind, die bei einer Anforderung des zugeordneten Prozessors gesetzt sind und an deren Ausgänge eine Prioritierungsschaltung (PRS) angeschlossen ist, die das Ausgangssignal des gesetzten Speichers (AS1, AS2, AS3) durchschaltet, die dem Prozessor zugeordnet ist, der von den den gesetzten Speichern zugeordneten Prozessoren die höchste Priorität besitzt.
3. Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß die Prioritierungsschaltung (PRS) aus Koinzidenzgliedern (N1, N2, N3) besteht, von denen Je eines einem Aufrufsignalspeicher (AS1, AS2, AS3) nachgeschaltet ist und daß die gesetzten Speicher di Koinziaenzglieder, die Prozessoren mit niedrigerer Priorität zugeordnet sind, sperren.
4. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Aufrufsignalspeicher (AS1, AS2, AS3) nach Ausgabe des Signals, das den Datenweg vom zugeordneten Speicher zum anfordernden Prozessor durchschaltet, ein Speichersteuersignal auf den zugeordneten Speicher gibt, das diesen zum Auslesen oder Einschreiben von Daten veranlaßt und aus dem ferner ein Koordinatorquittungssignal (OP1, OP2, QP3) gebildet wird, das dem Prozessor anzeigt, daß seine Anforderung bearbeitet wird.
5. Datenverarbeitungsanlage nach Anspruch 4, dadurch gekennzeichnet, daß die den Speichern zugeordneten Einheiten (KSI, KS2, KS3, K54) aus dem Speichersteuersignal ein Öuittungssignal (QKSk) bilden, das der dem anfordernden Prozessor zugeordneten Koordinatoreinheit (KP1, KP2, KP3) zugeführt ist, die daraus das Koordinatorquittungssignal (QPi) erzeugt und nach Empfang des Speichersteuersignals das Aufrufsignal für die dem angesteuerten Speicher zugeordnete Koordinatoreinheit (KS1, KS2, KS3, KS4) zurücknimmt.
6. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Eingänge der den Speichern zugeordneten Koordinatoreinheiten (KSI, KS2, KS3, KS4) von Torschaltungen (N06, N07, N08) gebildet sind, denen Signale zuführbar sind, die das Einspeichern von Anforderungssignalen der Prozessoren sperren.
7. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß den Eingängen der Prozessoren mit hoher Priorität zugeordneten Aufrufsignalspeichern (AS1) Torschaltungen (Nol) vorgeschaltet sind, die von den den Signalweg zwischen dem Speicher und einem Prozessor mit niedriger Priorität schaltenden Signalen oder davon abgeleiteten Signalen gesperrt sind.
8. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die Quittungssignale (QSk) der Speicher (SPk), mit denen mit #peic]#er die Beend1frffi'ung eines L'1inschreib- oder Auslesevorganges anzeigen, der dem jereiligen Speicher zugeordneten Koordinatoreinheit (KSi, KS2, ES3, KSLs-) ) zugeführt sind, die darauf den Aufrufsignalspeicher (AS1, AS2, AS3), der dem Prozessor, mit dem der Speicher verbunden ist, zugeordnet ist, löscht und das den Signal durchschaltende Signal zurücknimmt und ein Signal abgibt, das den Datenweg zwischen dem mit ihr verbundenen Speicher und dem Prozessor durchschaltet, der von den Prozessoren, von denen ein Anforderungssignal gespeichert ist, die höchste Priorität besitzt.
9. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß bei Rücknahme des Anforderungssignals (ZAP1, ZAP2, ZAP3) eines Prozessors dessen Verbindung mit einem Speicher (SP1, SP2, SP3, SP4) aufgehoben ist.
10. Datenverarbeitungsanlage nach den Ansprüchen 8 und 9, dadurch gekennzeichnet, daß in den den Speichern zugeordneten Koordinatoreinheiten (KSk) Torschaltungen (U1, U2, U3) vorgesehen sind, die mit den Signalen, welche die Verbindung zwischen dem zugehörigen Speicher und einem Prozessor herstellen, freigegeben werden, denen die Anforderungssignale (ZAP1, ZAP2, ZAP3) der Prozessoren zugeführt sind und deren Ausgänge dem einen Eingang eines ODER-Gliedes (N5) zugeführt sind, deren anderem Eingang die Quittungssignale (QSk) des Speichers zugeführt sind.
11. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die in den den Speichern (SPk) zugeordneten Koordinatoreinheiten (KSk) Umschalter (US) vorgesehen sind, die in der einen Stellung die Aufrufsignale von den den Prozessoren zugeordneten Einheiten (KPi) auf die Aufrufsignalspeicher (AS1, AS2, AS3) durchschalten und die nach Einspeichern eines Aufrufsignals in einen Aufrufsignalspeicher (AS1, AS2, AS3) in die andere Stellung gesteuert sind, in der sie die Ausgangssignale der Aufrufsignalspeicher (ASI, AS2, AS3) auf deren Eingänge rückführen, daß ein zusätzlicher Speicher (SSk) vorgesehen ist, dem ein mit den anderen Umschaltkontakten parallel betätigter Umschaltkontakt vorgeordnet ist, der in der einen Stellung eine 1 und in der anderen Stellung eine "0" auf den Eingang des Speichers (SSk) schaltet und daß vom Ausgang des Speichers (SSk) das Steuersignal für den zugeordneten Speicher (SPk) abgenommen ist.
12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Aufrufsignalspeicher (AS1, AS2, ZtS3) und der Steuersignalspeicher (SSk) bei Zuführen eines Taktimpulses die an ihren Eingängen liegenden Signale übernehmen und daß aus den Signalen, welche den Datenweg zwischen dem Prozessor und dem Speicher durchschalten, ein Signal erzeugt wird, das mit dem nächsten Taktimpuls auf den Steuereingang der Umschalter geschaltet wird.
13. Schaltungsanordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß das Speicherquittungssignal (QSk) gegebenenfalls über das ODER-Glied (N5) dem Steuereingang des Umschalters (US) zugeführt ist.
14. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 13, dadurch gekennzeichnet, daß die den Prozessoren zugeordneten Koordinatoreinheiten (KP1, KP2, KP3) Quittungsgatter (QGi) mit Torschaltungen enthalten, denen einerseits die Quittungssignale (QKS1, QKS2 ...) von den den Speichern zugeordneten Einheiten (KS1, KS2 ...) und andererseits die Signale, welche die Verbindung des zugeordneten Prozessors mit einem Speicher steuern, zugeführt sind, und deren Ausgänge über ein ODER-Glied verknüpft sind, dessen Ausgangssignal die Rücknahme der Aufrufsignale (APiS1, APiS2 ...) für die den Speichern zugeordneten Koordinatoreinheiten (kr1, KS2 ...) bewirkt.
15. Datenverarbeitungsanlage nach Anspruch 14, dadurch gekennzeichnet, daß das Ausgangssignal des Quittungsgatters (OGi) mit dem einen Eingang einer bistabilen Kippstufe (FF1) verbunden ist, deren anderem Eingang die Anforderungssignale (ZAPi) des zugehörigen Prozessors zugeführt sind und an deren Ausgang der Freigabeeingang eines Decoders (DEC) angeschlossen ist, dem die Adressensignale (ADPi) zugeführt sind.
16. Datenverarbeitungs#'iilage nach Anspruch 15, dadur6hU#e#e#i#2 zeichnet, daß vom Ausgang der bistabilen Kippstufe (FF1) das Quittungssignal (QPi) für den Prozessor abgenommen ist.
17. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß in den den Prozessoren zugeordneten Einheiten je eine Torschaltung (N13) enthalten ist, über welche das Quittungssignal für den Prozeßrechner geführt ist und die im Falle von Speicherfehlern gesperrt ist.