DE2608265C2 - Polyphase MOS circuit for changing the pulse duration - Google Patents

Description

Die Erfindung betrifft eine Mehrphasen-MOS-Schaltung zur schrittweisen Verändsrung der Impulsdauer von periodischen Impulsen, wobei die Schriabreite von der Taktfrequenz der Mehrphasen-Taktsignale abhängt und die maximale Impulsdauer durch die Pulsfrequenz der Impulse festgelegt ist. Mittels einer solchen Schaltung kann die Impulsdauer in Abhängigkeit von einem Veränderungssignal schrittweise verändert werden. Die periodischen Impulse mit derart veränderbarer Dauer, also eine derartige Impulsfolge, kann beispielsweise zur Erzeugung einer veränderlichen Gleichspannung benutzt werden, wenn die Impulsfolge zur zeitlichen Mittelwertbildung einem Siebglied zugeführt wird.The invention relates to a polyphase MOS circuit for the step-by-step change of the pulse duration of periodic pulses, where the width of the writing is the clock frequency of the multiphase clock signals and the maximum pulse duration depends on the pulse frequency the impulse is fixed. By means of such a circuit, the pulse duration can be a function of can be changed step-by-step with a change signal. The periodic impulses with such changeable Duration, that is to say such a pulse sequence, can be used, for example, to generate a variable DC voltage can be used when the pulse sequence is fed to a filter element for averaging over time will.

Der Begriff »Mehrphasen-MOS-Schaltung« meint diejenige Klasse von mittels Isolierschicht-Feldeffekt-Transistoren aufgebauten integrierten Schaltungen, die zu ihrem Betrieb mehrere Taktsignale benötigen. Derartige Schaltungen sind bekannt, vgl. das Buch von D. Becker, H. M ader: »Hochintegrierte MOS-Schaltungen«, Sb rttgart 1972, insbesoti'lere Seiten 60 bis 71. Von besonderem Interesse sind dabei die Zwei- und die Vierphasenschaltungen.The term "polyphase MOS circuit" means that class of field-effect transistors using an insulating layer built-in integrated circuits that require several clock signals to operate. Such circuits are known, see the book by D. Becker, H. Mader: "Hochintegrierte MOS-Schaltungen", Sb rttgart 1972, especially pages 60 bis 71. The two- and four-phase circuits are of particular interest.

Wie bereits eingangs erwähnt, ist die Schrittbreite, mit der die Impulsdauer der periodischen Impulse verändert werden kann, durch die Taktfrequenz der Taktsignale der Mehrphasen-MOS-Schaltung und die maximale Dauer der Impulse durch deren Pulsfrequenz festgelegt Zur Dimensionierung einer realen Schaltung sind somit zunächst diese beiden Größen frei wählbar. Ist jedoch die Anzahl der Schrille beispielsweise durch die geforderte Feinstufigkeit vom Anwendungsbeispiel her vorgegeben und liegt auch die minimal mögliche Pulsfrequenz der Impulse fest. ao ergibt sich daraus in eindeutiger Weise die Frequenz der Mehrphasen-Taktsignale. Für eine Schrittzahl von 2¹² = 4096 und eine Pulsfrequenz von etwa 500 Hz ergibt sich also eine Frequenz der Taktsignale vor. etwa 2 MHz.As already mentioned at the beginning, the step width with which the pulse duration of the periodic pulses can be changed is determined by the clock frequency of the clock signals of the polyphase MOS circuit and the maximum duration of the pulses by their pulse frequency both sizes freely selectable. However, if the number of shrills is specified, for example by the required fine gradation, from the application example, and the minimum possible pulse frequency of the pulses is also fixed. ao , the frequency of the polyphase clock signals results from this in an unambiguous manner. For a number of steps of 2 ¹² = 4096 and a pulse frequency of approximately 500 Hz, the frequency of the clock signals is thus obtained. about 2 MHz.

Mehrphasen-MOS-Schaltungcn für derart hohe Taktfrequenzen liegen jedoch bereits an der oberen Grenze des noch mit vernünftigem Aufwand Realisierbaren. Außerdem ist für das Abzählen der einzelnen Schritte mindestens ein Zähler erforderlich, dessen Zählkapazität der Anzahl der Einzelschritt·; entsprechen muß. Je größer somit diese Anzahl ist, um so mehr Stufen und damit Kristallfläche beansprucht ein solcher Zähler.Polyphase MOS-Schaltcn for such high clock frequencies are, however, already at the upper limit of what can still be achieved with reasonable effort. In addition, at least one counter is required for counting the individual steps, its counting capacity the number of single steps ·; must correspond. The greater this number is, the more steps and such a counter takes up a crystal surface.

Es ist daher wünschenswert und somit die Aufgabe der Erfindung, eine Mehrphasen-MOS-Schaltung entsprechend dem Oberbegriff des Anspruchs I so auszubilden, daß die angegebenen Nachteile nicht auftreten, d. h., daß die Taktfrequenz der Mehrphasen-Taktsignale niedriger liegen kiinn und daß auch der Aufwand für die Zähler erheblich reduziert ist. Diese Aufgabe wird durch die Maßnahmen des kennzeichnenden Teils des Patentanspruchs 1 gelöst. Eine besonders vorteilhafte Ausgestaltung der Erfindung ist im Patentanspruch 2 gekennzeichnet.It is therefore desirable, and hence the object of the invention, to provide a polyphase MOS circuit accordingly the preamble of claim I so that the specified disadvantages are not occur, d. This means that the clock frequency of the polyphase clock signals can be lower and that the The effort for the counter is significantly reduced. This task is carried out by the measures of the characteristic Part of claim 1 solved. A particularly advantageous embodiment of the invention is in Claim 2 characterized.

Die Erfindung wird nun anhand der Figuren der Zeichnung näher erläutert.The invention will now be explained in more detail with reference to the figures of the drawing.

Fig. I 2.eigt das Blockschaltbild eines Ausführungsbcispiels der F.rfindung;Fig. I 2. inclines the block diagram of an exemplary embodiment the invention;

Fig. 2 zeigt eine vorteilhafte Ausgestaltung derFig. 2 shows an advantageous embodiment of the

Anordnung von F i g. 1, undArrangement of F i g. 1, and

Fig.3 zeigt der Erläuterung der Wirkungsweise dienende Impulsdiagramme.3 shows the explanation of the mode of operation serving timing diagrams.

Das Blockschaltbild der F i g. 1 zeigt den ersten Umlaufzähler U und den zweiten Umlaufzähler 12, die s gleichen Aufbau und jeweils eine Zählkapazität haben, die dem ganzzahligen Quotienten aus maximaler Impulsdauer und Schrittbreite, also auch dem Produkt aus Schrittbreite und Anzahl der Schritte, entspricht Dem Umlaufzähler 11 ist der Decodierer 13 und dem Umlaufzähler 12 der Decodierer 14 zugeordnet; sie überwachen jeweils den gleichen Zählerstand in beiden Zählern und geben somit an ihrem Ausgang jeweils ein Signal ab, wenn in beiden Zählern derselbe Zählerstand erreicht ist, was zu unterschiedlichen Zeitpunkten auftreten kann. Der Auegang des Decodierer? 13 ist mit dem Ä-Eingang des ÄS-FIipflops 15 verbunden.The block diagram of FIG. 1 shows the first circulation counter U and the second circulation counter 12, the s have the same structure and each have a counting capacity that corresponds to the integer quotient of the maximum Pulse duration and step width, including the product from step width and number of steps, corresponds to the circulation counter 11 is the decoder 13 and the Circulation counter 12 assigned to the decoder 14; they monitor the same meter reading in both Counters and thus emit a signal at their output each time the counters are the same in both counters is reached, which can occur at different times. The output of the decoder? 13 is with the Ä-input of the ÄS-FIipflop 15 connected.

At; Umlaufzähler können die verschiedenen Arten von Zählschaltungen benutzt werden, also beispielsweise Binärzähler, Ringzähler etc. Es ist besonders vorteilhaft, für die Umlaufzähler 11, 12 sogenannte Johnson-Zähler zu verwenden, da hierfür iie Schaltung für die Decodierer 13, 14 besonders einfach wird. Johnson-Zähler sind bekanntlich über eine lnverterstufe von ihrem Ausgang zu ihrem Eingang rückgekoppelte Schieberegister und haben eine Zählkapazität, die der doppelten Anzahl der Schieberegisterstufen entspricht. Die in ihnen umlaufende digitale Information besteht aus einer der Stufenzahl entsprechenden Folge von //-Pegeln (Pegel mit hoher Spannung) und einer anschließenden ebenfalls der Stufenzahl entsprechenden Folge von L-Pegeln (Pegel mit niedriger Spannung). Wird daher beispielsweise bei einem Johnson-Zähler der Übergang vom Binärwert //nach L oder von L nach H decodiert, so ergibt sich eine besonders einfache Schaltung für die Decodierer 13,14.At; The various types of counting circuits can be used, for example binary counters, ring counters, etc. It is particularly advantageous to use Johnson counters for the circular counters 11, 12, since the circuit for the decoders 13, 14 is particularly simple for this purpose. Johnson counters are known to be shift registers that are fed back from their output to their input via an inverter stage and have a counting capacity which corresponds to twice the number of shift register stages. The digital information circulating in them consists of a sequence of // levels corresponding to the number of stages (level with high voltage) and a subsequent sequence of L levels (level with low voltage) that also corresponds to the number of stages. If the transition from binary value // to L or from L to H is therefore decoded in a Johnson counter, for example, a particularly simple circuit results for the decoders 13, 14.

Johnson-Zähler sind allerdings nur bei kleiner Zählkapazität (10—20 entsprechend einer Stufenzahl 5—10) sinnvoll. Für größere Zählkapazitäten sind daher sogenannte Kettenzähler vorteilhafter. Sie bestehen bekanntlich ebenfalls aus einem mehrstufigen (Stufenzahl p) rückgekoppelten Schieberegister. Die Ausgänge zweier beliebiger Stufen sind über ein Exklusiv-ODER-Glied mit dem Eingang verbunden. Die maximal mögliche Zählkapazität beträgt 2p- 1. Die Schaltung für die Decodierer 13,14 ist bei KeI enzählern zwar etwas komplizierter als bei Johnson-Zählern, jedoch überwiegt die Einsparung an Zählerstufen den zusätzlichen Aufwand für die Decodierer, insbesondere bei Zählkapazitäten größer 40.Johnson counters are only useful if the counting capacity is small (10-20 corresponding to a number of levels 5-10). So-called chain counters are therefore more advantageous for larger counting capacities. As is well known, they also consist of a multi-stage (number of stages p) feedback shift register. The outputs of any two stages are connected to the input via an exclusive OR element. The maximum possible counting capacity is 2p-1. The circuit for the decoders 13, 14 is somewhat more complicated with KeI counters than with Johnson counters, but the savings in counter stages outweigh the additional work for the decoders, especially with counting capacities greater than 40.

In: Blockschaltbild der Fig. 1 ist ferner die Binärteilersti'fe 16 gezeigt, deren Eingang 17 ein die Impulsdauer veränderndes digitales Signal zugeführt wird. Das in der Impulsdauer geänderte Signal ist am zum Λ-Einganfe gehörenden Ausgang 18 des SS-Flipflops 15 abnehmbar. Die beiden Ausgänge Q, ζ) der Binärteilerstufe 16, die jeweils ein zum Signal des anderen Ausgangs komplementäres Signal abgeben, sind mit je einem Eingang des ersten und des zweiten UND-Glieds 19,20 verbunden (QmM 19; Omit 20). Dem jeweils anderen Eingang dieser UND-Glieder 19, 20 ist jeweils eines der beiden Taktsignale FI, F2 zugeführt, d. h, der eine Eingang des UND-Gliedes 19 liegt am Taktsignal F2 und der des UND-Gliedes 20 am Taktsignal FX. Die Taktsignale dienen also bei der erfindungsgemäßen Schaltung sowohl als inipulsförm'-ge Betriebsspannungen als auch als Informationssignale bzw. zum Informationsfluß beitragende Signale.The block diagram of FIG. 1 also shows the binary divider 16, the input 17 of which is supplied with a digital signal which changes the pulse duration. The signal, which has changed in pulse duration, can be picked up at the output 18 of the SS flip-flop 15 belonging to the Λ-input. The two outputs Q, ζ) of the binary divider stage 16, which each emit a signal complementary to the signal of the other output, are each connected to an input of the first and the second AND element 19, 20 (QmM 19; Omit 20). One of the two clock signals FI, F2 is fed to the respective other input of these AND elements 19, 20, i.e. one of the two clock signals FI, F2. h, one input of the AND element 19 is connected to the clock signal F2 and that of the AND element 20 is connected to the clock signal FX. In the circuit according to the invention, the clock signals thus serve both as pulse-shaped operating voltages and as information signals or signals that contribute to the flow of information.

Die Ausgänge der beiden UND-Glieder 19, 20 sind über das ODER-Glied 21 miteinander verknüpft, dessen Ausgang mit dem einen Eingang des dritten UND-Gliedes 22 verbunden ist Der andere Eingang des UND-Gliedes 22 liegt am Ausgang des Decodieren 15 und der Ausgang am S-Eingang des RS-Flipflops 15.The outputs of the two AND gates 19, 20 are linked to one another via the OR gate 21, whose Output to which one input of the third AND element 22 is connected. The other input of the AND element 22 is at the output of decoder 15 and the output is at the S input of RS flip-flop 15.

Mit einem der Ausgänge der Binärteilerstufe 16, in F i g, 1 ist dies der zum einen Eingang des ersten UND-Gliedes 19 führende Ausgang Q, sind gemeinsam die Eingänge des ersten und des zweiten Differenzierglieds 23, 24 verbunden. Das erste Differenzierglied 23 gibt einen vorzugsweise rechteckförmigen Ausgangsimpuls bei einer /,-//-Flanke an seinem Eingang und das Differenzierglied 24 einen Ausgangsimpuls bei einer //-L-FIanke an seinem Eingang ab.With one of the outputs of the binary divider stage 16, in FIG. 1, this is the output Q leading to one input of the first AND element 19, the inputs of the first and second differentiating elements 23, 24 are jointly connected. The first differentiating element 23 emits a preferably square-wave output pulse on a /, - // - flank at its input and the differentiating element 24 emits an output pulse on a // - L flank at its input.

Der Ausgang des ersten Differenzierglieds 23 liegt am einen Eingang des vierten UND-Gliedes 25 und der Ausgang des zweiten Differenzierglicds 24 am einen Eingang des fünften UND-Gliedes 26.The output of the first differentiating element 23 is connected to an input of the fourth AND element 25 and the Output of the second differentiating element 24 at one input of the fifth AND element 26.

Der andere Eingang des vielen UND-Gliedes 25 dient als Eingang 27 für ein Signa', bei dessen Anliegen zusammen mit dem am Eingang 17 liegenden Signal die Impulsdauer sich vergrößert, während der andere Eingang 28 des UND-Gliedes 26 der Zuführung eines Signals dient bei dessen Anliegen zusammen mit dem am Eingang 17 anliegenden Signal sich die Impulsdauer vermindertThe other input of the multiple AND gate 25 serves as input 27 for a Signa ', when it is applied, together with the signal at input 17, the Pulse duration increases, while the other input 28 of the AND gate 26 of the supply of a When the signal is applied, the pulse duration is used together with the signal applied to input 17 reduced

Der Ausgang des UND-Gliedes 25 liegt an einem den Umlauf anhaltenden Eingang des csten Umlaufzählers 11, in gleicher Weise der Ausgang des UND-Gliedes 26 an einem entsprechenden Eingang des zweiten Umlaufzählers 12. Bei Auftreten eines Ausgangssignals an den beiden UND-Gliedern 25, 26 bleiben somit die beiden Umlaufzähler 11, 12 sozusagen im gerade erreichten Zählzustand stehen. Dieses Anhalten der Umlaufzähler läßt sich in einfacher Weise dadurch realisieren, daß mindestens eines der Taktsignale für die Dauer des beabsichtigten Stehenbleibens unterbrochen wird, d. h., daß dem Zähler für diese Dauer mindestens eines der Taktsignale nicht zugeführt wird. Die im Zähler umlaufende Information bleibt somit in den gerade von ihr erreichten Stufen so lange unverändert, bis das abgeschaltete Taktsignal wieder zugeschaltet wird.The output of the AND element 25 is connected to an input of the cth circulation counter which continues to circulate 11, the output of AND gate 26 in the same way at a corresponding input of the second circular counter 12. When an output signal occurs to the two AND gates 25, 26 thus remain the two circulation counters 11, 12, so to speak, in the just reached Count status. This stopping of the circulation counter can be achieved in a simple manner in that at least one of the clock signals is interrupted for the duration of the intended standstill, d. H., that at least one of the clock signals is not fed to the counter for this period. The one in the counter Circulating information thus remains unchanged in the levels it has just reached until the switched off clock signal is switched on again.

F i g. 2 zeigt einen Ausschnitt aus der Anordnung nach F i g. 1 mit einer besonders vortsilhafteii Vereinfachung. Diese Vereinfachung ergibt sich dadurch, daß auf einen Teil der Verknüpfungsglieder nach F i g. 1 verzichtet werden kann, wenn das /?S-Flipflop 15 nach F i g. 1 in der in F i g. 2 gezeigten Weise modifiziert wird. Das ÄS-Flipflop besteht in Fig.2 aus den beiden NOR-Gliedern 19, 30. Bei einem aus NOR-Gliedern bestehenden /?S-Flipflop ist üblicherweise jeweils ein Eingang der beiden Verknüpfungsglieder über Kreuz mit dem Ausgang des anderen Gliedes verbunden. Bei dem modifizierten RS-Flipflop nach Fig. 2 ttifft das lediglich auf die Verbindung des einen Eingangs des NOR-Gliedes 30 mit dem Ausgang des NOR-Gliedes 29 zu.F i g. 2 shows a section from the arrangement according to FIG. 1 with a particularly advantageous simplification. This simplification results from the fact that on some of the logic elements according to FIG. 1 can be dispensed with if the /? S flip-flop 15 according to FIG. 1 in the in F i g. 2 is modified. The AS flip-flop in FIG. 2 consists of the two NOR elements 19, 30. In the case of a /? S flip-flop consisting of NOR elements, one input of the two logic elements is usually connected to the output of the other element in a cross. In the modified RS flip-flop according to FIG. 2, this applies only to the connection of one input of the NOR element 30 to the output of the NOR element 29.

In die Verbirdung des einen Eingangs des NOR-Gliedes 29 mit dem Ausgang des NOR-Gliedes 30 ist dagegen die Parallelschaltung der gesteuerten Strompfade zweier Isolierschicht-Feldeffck'transistoren 31, 32 eingefügt. Mit der Steuerelektrode des ersten Isolierschicht-Feldeffekttransistors 31 ist der Ausgang des zweiten UND-Gliedes 20 verbunden, und an der Steuerelektrode des zweiten Isolierschicht-Feldeffekt transistors 32 liegt das zweite Taktsignal F2. Die Eingangsbeschaltung des UND-Gliedes 20 ist dieselbeIn the connection of one input of the NOR element 29 with the output of the NOR element 30, however, is the parallel connection of the controlled current paths two insulating layer Feldffck'transistoren 31, 32 inserted. With the control electrode of the first Insulating gate field effect transistor 31 is connected to the output of the second AND gate 20, and to the Control electrode of the second insulating layer field effect transistor 32 is the second clock signal F2. the The input circuit of the AND gate 20 is the same

wie in Fig. 1. Die Differenzierglieder 23, 24 liegen jetzt aber am (^-Ausgang der Binärteilerstufe 16. Der als S-Eingang wirkende andere Eingang des NOR-Gliedes 30 ist direkt mit dem Ausgang des zweiten Decodierers 14 verbunden. Dem Ausgang des NOR-Gliedes 29 ist die Inverterstufe 33 nachgeschaltet, deren Ausgang zum Ausgang 18 führt. In der besonders zweckmäßigen Anordnung nach Fig. 2 sind daher gegenüber der Anordnung nach Fi g. I die Verknüpfungsglieder 19,21, 22 entbehrlich, ohne daß die beabsichtigte Funktion beeinträchtigt wird.as in Fig. 1. The differentiators 23, 24 are now but at the (^ output of the binary divider stage 16. The other input of the NOR element that acts as an S input 30 is connected directly to the output of the second decoder 14. The output of the NOR gate 29 is the Inverter stage 33 connected downstream, the output of which leads to output 18. In the particularly functional The arrangement according to FIG. 2 are therefore compared to the arrangement according to Fi g. I the links 19,21, 22 can be dispensed with without impairing the intended function.

Die Fig.J zeigt einige für das Verständnis der Wirkungsweise der Erfindung geeignete Impulsverläufe, wie sie bei der Anordnung nach Fig. 1 auftreten, wenn diese in Zweiphasen-MOS-Technik realisiert sind. In Fig. 3a ist der Fall gezeigt, daß die Dauer der Impulse vergrößert wird, während in Fig.3b die Verminderung der Impulsdauer gezeigt ist. Für beide Teilfiguren 3a. 3b sind in Fig.3a als oberste beide Diagrarrme die Verläufe der Zweiphasen-Taktsignale Fl, F2 gezeigt. In allen Diagrammen ist jeweils am rechten Rand angegeben, welcher gezeichnete Signalpegel dem H- bzw. dem L-Pegel entspricht.Fig. J shows some pulse waveforms suitable for understanding the mode of operation of the invention, as they occur in the arrangement according to FIG. 1 when they are implemented in two-phase MOS technology. In Fig. 3a the case is shown in which the duration of the pulses is increased, while in Fig. 3b the reduction in the pulse duration is shown. For both sub-figures 3a. 3b , the curves of the two-phase clock signals F1, F2 are shown in FIG. 3a as the top two diagrams. In each of the diagrams it is indicated on the right-hand side which signal level shown corresponds to the H or L level.

In Fig. 3 sind sämtliche Kurvenverläufe Ausgangssignale von Schaltungsteilen der Fig. 1 mit Ausnahme der Verläufe für die Eingänge 17,27,28. Am linken Rand der Fig. 3 sind daher die den Fig. 1 und 2 entsprechenden zugehörigen Bezugszeichen angegeben. In Fig. 3, all curves are output signals of circuit parts of FIG. 1 with the exception of the courses for the inputs 17, 27, 28. On the left edge The associated reference numerals corresponding to FIGS. 1 and 2 are therefore given in FIG. 3.

Die Fig. 3 setzt als Umlaufzähler 11, 12 vierstufige Johnson-Zähler voraus. Somit ergibt sich am Ausgang des Umlaufzählers 11 eine Impulsfolge mit dem Impuls-Pausen-Verhältnis 4 :4, wobei die Periodendauer dieser Impulse dem Achtfachen der Periodendauer der Taktsignale entspricht. Jede //-L-Flanke des Ausgangssignals der Umlaufzähler 11, 12 wird derart von den Decodieren! 13, 14 überwacht, daß an deren Ausgang nach der //-L-Flanke während der Dauer einer Taktsignalperiode ein Impuls abgegeben wird. Die im Johnson-Zähler umlaufende Folge von H- und L-Pegeln ist gegenüber der im Johnson-Zähler 11 umlaufenden um zwei Taktsignalperioden zeitlich versetzt, wie dies die Diagramme 12,14 in F i g. 3a zeigen.3 assumes four-stage Johnson counters as circular counters 11, 12. This results in a pulse train with the pulse-pause ratio of 4: 4 at the output of the circulating counter 11, the period of these pulses being eight times the period of the clock signals. Every // - L edge of the output signal of the circulation counters 11, 12 is determined by the decoding! 13, 14 monitors that a pulse is emitted at their output after the // - L edge for the duration of a clock signal period. The sequence of H and L levels circulating in the Johnson counter is offset in time by two clock signal periods compared to that circulating in the Johnson counter 11, as shown in diagrams 12, 14 in FIG. 3a show.

Da erst zum Zeitpunkt 1 am Eingang 17 ein die Impulsdauer veränderndes Signal anliegt, erscheint somit auch am Ausgang 18 der Schaltung eine Impulsfolge, deren Frequenz einem Achtel der Frequenz der Taktsignale entspricht und deren Impuls-Pausen-Verhältnis 2 :6 beträgt bzw. bei der die Impulsdauer der Dauer von zwei Taktperioden gleich ist.Since a signal that changes the pulse duration is only present at input 17 at time 1, appears thus also at the output 18 of the circuit a pulse train, the frequency of which is one eighth of the frequency corresponds to the clock signals and their pulse-pause ratio is 2: 6 or where the pulse duration the duration of two clock periods is the same.

Da Fig.3a eine Veränderung in Vorwärtsrichtung, d. h. also zu größeren Impulsdauern, betrifft, befindet sich der Eingang 28 auf //-Pegel und der Eingang 27 auf L-Pegel (vgL die Diagramme 27, 28 in F i g. 3a). Zum Zeitpunkt 1 tritt nun am Eingang 17 für die Dauer einer Taktsignalperiode ein Impuls auf, der eine Veränderung bewirken solL Dieser Impuls kippt die Binärteilerstufe 16 in ihren anderen Zustand d. h. der zuvor am Ausgang Q liegende L-Pegel geht auf den //-Pegel und umgekehrt der am Ausgang fliegende //-Pegel auf den L-PegeL Über das UND-Glied 19 und das ODER-Glied 21 gelangt somit immer, wenn das F2-Signal //-Pegel annimmt an den Eingang des UND-Gliedes 22 ein impuls.Since FIG. 3a relates to a change in the forward direction, ie to longer pulse durations, input 28 is at // level and input 27 is at L level (see diagrams 27, 28 in FIG. 3a). At time 1, now a pulse occurs at the input 17 for the duration of a clock signal period at which cause a change should This pulse flips the Binärteilerstufe 16 in its other state, that is, the previously present at the output Q goes low on the // - level, and conversely, the // level flying at the output to the L level. Via the AND element 19 and the OR element 21, when the F2 signal // level assumes an impulse is sent to the input of the AND element 22 .

Zum Zeitpunkt 2 erscheint am Ausgang des Decodierers 14 wieder für die Dauer einer Taktperiode der //-Pegel, so daß beim von der Vorderflanke dieses Impulses aus gerechnet nächsten //-Pegel des Taktsignals f'2 vom Ausgang des UND-Gliedes 22 ein Impuls an den 5-Eingang des /?S-Flipflops 15 abgegeben wird, was wiederum an dessen Ausgang 18 den //-Pegel hervorruft (vgl. die Kurve 18 in F i g. 3a). Die Rückflanke dieses Impulses ist somit um eine halbe Taktperiode gegenüber der Vorderflanke des zum Zeitpunkt 2 am Ausgang des Decodierers 14 erscheinenden Impulses verschoben, wie durch die Schraffur hervorgehoben ist.At the time 2 appears at the output of the decoder 14 again for the duration of a clock period the // level, so that from the leading edge this Pulse from the calculated next // level of the clock signal f'2 from the output of the AND element 22 a pulse to the 5 input of the /? S flip-flop 15, which in turn causes the // level at its output 18 (cf. curve 18 in FIG. 3a). The trailing edge this pulse is thus half a clock period compared to the leading edge of the at time 2 am The pulse appearing at the output of the decoder 14 is shifted, as highlighted by the hatching.

Der eben geschilderte Ablauf erfolgt in Fig. 3a nochThe sequence just described still takes place in FIG. 3a

ίο einmal zum Zeitpunkt 3, also beim nächsten Ausgangsimpuls des Decodierers 14. Diese beiden Pulse haben ein Impuls-Pausen-Verhältnis von 2,5 : 5,5.ίο once at time 3, i.e. at the next output pulse of decoder 14. These two pulses have a mark-to-space ratio of 2.5: 5.5.

Am Eingang der beiden Differenzierglieder 23, 24 liegt der (^-Ausgang der Binärteilerstufe 16. Zum Zeitpunkt 4 liegt am Eingang 17 der nächste Veränderungsimpuls, so daß am Ausgang Q der Binärteilerstufe 16 eine //-L-Flanke auftritt, das Differenzierglied 24 anspricht und an seinem Ausgang einen eine Taktperiode breiten Impuls abgibt (vgl.At the input of the two differentiating elements 23, 24 is the (^ output of the binary divider stage 16. At time 4, the next change pulse is present at the input 17, so that a // - L edge occurs at the output Q of the binary divider stage 16 and the differentiating element 24 responds and emits a pulse one clock period wide at its output (cf.

Kurve 24). Da, wie bereits oben erwähnt, am Eingang 28 des UND-Gliedes 26 //-Pegel liegt, erscheint am Ausgang dieses UND-Gliedes ein Signal, das den Umlauf des Umlaufzählers 12 für die Dauer einer Taktperiode unterbricht, so daß an dessen AusgangCurve 24). As already mentioned above, at entrance 28 of the AND element 26 // level, a signal appears at the output of this AND element that indicates the The circulation of the circulation counter 12 is interrupted for the duration of a clock period, so that at its output

2j nicht während vier, sondern während fünf Taktperioden der L-Pegel liegt, siehe den Zeitpunkt 5 in Kurve 12. Der Ausgangsimpuls 18 wird daher um eine weitere halbe Taktperiode verlängert vgl. die Schraffur (Impuls-Pausen-VerhäKnis jetzt 3 :5).2j not for four, but for five clock periods the L level is, see time 5 in curve 12. The output pulse 18 is therefore a further half Clock period extended see hatching (pulse-pause ratio now 3: 5).

InFi g. 3b ist der Fall gezeigt, daß die Impulsdauer ausgehend vom Impuls-Pausen-Verhältnis 2:6 zu kleineren Werten hin verändert werden soll, also sozusagen eine Rückwärtsänderung erfolgt. Hierzu befindet sich der Eingang 27 auf //-Pegel und der Eingang 28 auf L-Pegel. Zum Zeitpunkt 6 liegt am Eingang 17 das Veränderungssignal. Dadurch wird wiederum der (^-Ausgang der Binärteilerstufe 16 auf //-Pegel und deren φ-Ausgang auf L-Pegel geschaltet. Gleichzeitig erscheint am Ausgang des Differenziergliedes 23 für die Dauer einer Titktperiode ein Impuls, so daß, da am Eingang 27 //-Pegel liegt, der Umlaufzähler 11 angehalten wird (vgl. Zeitpunkt 7). Am Ausgang des Decodierers 14 erscheint ein Impuls, der nur während des nächsten //-Pegels des Taktsignals F2 über das UND-Glied 22 zum S-Einganj; des ÄS-Flipflops 15 und somit an dessen Ausgang 18 gelangt. Das Ausgangssignal 18 ist also um eine halbe Taktperiode verkürztInFi g. 3b shows the case that the pulse duration starting from the pulse-pause ratio of 2: 6 should be changed to smaller values, i.e. a reverse change takes place, so to speak. For this purpose, input 27 is at // level and the Input 28 at L level. At time 6, the change signal is present at input 17. This will in turn the (^ output of the binary divider stage 16 is switched to // level and its φ output is switched to L level. At the same time, a pulse appears at the output of the differentiating element 23 for the duration of a titling period, see above that, since the // level is at input 27, the circulation counter 11 is stopped (see time 7). At the exit of the Decoder 14, a pulse appears that only occurs during the next // level of the clock signal F2 via the AND gate 22 to the S input; of the AS flip-flop 15 and thus arrives at its output 18. The output signal 18 is thus shortened by half a clock period

Aufgrund des Anhaltens des Umlaufzählers 11 stimmt zwar die zeitliche Zuordnung für das Adsgangssignal 18 während einer Impulsdauer nicht so daß zwischen den Zeitpunkten 8 und 9 ein Impuls mit dem Impuls-Pausen-Verhältnis 1,5 :7 entsteht (Impulsdauer also 8,5 Taktperioden lang); jedoch gleicht sich dieser Fehler in der nächsten Pulsperiode aus, so daß nach deren Ablauf das gewünschte richtige Impuls-Pausen-Verhältnis von 1,5 : 6,5 erreicht wird.Because of the stopping of the circulation counter 11 is correct although the time assignment for the Adsgangssignal 18 during a pulse duration is not so that between the At times 8 and 9 a pulse with the pulse-pause ratio 1.5: 7 is created (pulse duration 8.5 clock periods long); however, this error is compensated for in the next pulse period, so that after its expiry the desired correct pulse-pause ratio of 1.5: 6.5 is achieved.

Dieser Fehler während einer Pulsperiode tritt außerdem nur auf, wenn von ganzzahligen zu halbzahligen Impuls-Pausen-Verhältnissen weitergeschaltet wird, jedoch nicht wenn von halbzahligen zu ganzzahligen übergegangen wird- Dies ist der F i g. 3b ebenfalls zu entnehmen, wenn man den zum Zeitpunkt 10 erfolgenden Ausgangsimpuls des Decodierers 13 betrachtet Zu diesem Zeitpunkt erscheint kein Ausgangsimpuls am Differenzierglied 23, so daß der Umlaufzähler 11 nicht angehalten wird Der Fehler kann außerdem dadurch ausgeschaltet werden, daß durch ein zusätzliches Verknüpfungsglied dafür gesorgt wird, daß das zumThis error during a pulse period also only occurs when changing from integer to half-integer Pulse-pause ratios are switched on, but not when from half-integer to integer is passed - this is the fig. 3b can also be seen when one takes place at time 10 Output pulse of decoder 13 considered At this point in time, no output pulse appears on Differentiator 23, so that the circulation counter 11 is not stopped. The error can also be caused by this be switched off that an additional link ensures that the to

Zeitpunkt 6 am Ijngang I⁷ anliegende Veränderung»- signal mit ilen am Ausgang des Decodieren 14 auftrelendei] Impulsen synchronisiert wird.Time 6 at the input I ⁷ change signal is synchronized with the pulses occurring at the output of the decoder 14.

Der nächste Verä'idcriingsimpuls am Eingang 17 /um Zeitpunkt )0" führt am Ausgang Q der flinarteilcrstiile 16 zu einer //-/.-l-liinke und am Ausgang Q /u einer /. //-flanke. Die ///.flanke am Ausgang Q führt /u einer Verkürzung des Ausgangsinipulses an 18 um eine weitere Ivilbe Taktpcriodi Zum Zeitpunkt 10" erscheint daher ein Ausgangsimpiils mit dem Impuls-I'an-SCiI-Verhältnis I : 7.The next Verä'idcriingsimpuls at the input 17 / at time point) 0 "leads to a //-/.- left at the output Q of the flinarteilcriile 16 and a /. // - edge at the output Q / u. The /// The edge at the output Q leads to a shortening of the output pulse at 18 by a further Ivilbe clock period.

liir I-1 g. 2 lassen sich ähnliche Diagramme aufstellen.liir I-1 g. 2 similar diagrams can be drawn up.

die /war im Ι'πη/ψ gleich i nd, jedoch wegen der lienul/iing des Q Aufgangs der lünärleilerstufe 16 eine andere Zuordnung de" //- und /,Pegel aufweisenthe / was in the Ι'πη / ψ the same i nd, but because of the lienul / iing of the Q rise of the lünärleilerstufe 16 have a different assignment of the "// - and /, level

lis isl somit ersichtlich, ilaLI die orfindimgsgeniiiUe Schaltung in der Lage ist, die Schritt/ahl /u verdoppeln, da eine Veränderung tier Impulsdauer mit einer Schritlnmte möglich isl. die eier halben Taktperiode entspricht. Sind swimI wieder 404h Schrill·¹ und eine Aiisgangsfre(|iien/ viii ca. '30O 11/ erwünscht, so braucht nur mit einer Taktfrequenz von I MII/ gearbeitet zu werden.It is thus evident that the identical circuit is able to double the step / ahl / u, since the pulse duration can be changed with one step. which corresponds to half a clock period. If swimI is again 404h shrill · ¹ and an exit frequency (| iien / viii approx.

Ilier/u 2 IsIaIt ZeichnungenIlier / u 2 IsIaIt drawings

809 617/473809 617/473

Claims (2)

Patentansprüche:Patent claims: 1. Mehrphasen-MOS-Schaltung zur !schrittweisen Veränderung der Dauer von periodischen Impulsen, wobei die Schrittbreite von der Taktfrequenz der Mehrphasen-Taktsignale abhängt und die maximale Impulsdauer durch die Pulsfrequenz der Impulse festgelegt istgekennzeichnetdurch1. Multi-phase MOS circuit for! Step-by-step Change in the duration of periodic pulses, with the step width depending on the clock frequency of the Multi-phase clock signals depends and the maximum pulse duration by the pulse frequency of the pulses is identified by einen ersten (11) und einen zweiten Umlaufzähler (12) gleichen Aufbaus und einer Zählkapazität, die dem ganzzahligen Quotienten aus maximaler Impulsdauer und Schrittbreite entspricht; a first (11) and a second circulation counter (12) have the same structure and a counting capacity that compensates for the integer quotient corresponds to maximum pulse duration and step width; einen ersten (13) und einen zweiten (14) dem gleichen Zählerstand des ersten und des zweiten Umlaufzählers zugeordneten Decodierer; a first (13) and a second (14) the same count of the first and the second rotary counter associated decoder; ein /?S-Flipflop (15), dessen 7?-Eingang mit dem Au.c»ang des ersten Decodierer? (13) verbunden ist-,a /? S flip-flop (15), the 7? input with the What about the first decoder? (13) connected is-, eine Binärteilerstufe (16), deren Eingang (17) ein die Impulsdauer änderndes digitales Signal zugeführt ist;a binary divider stage (16) whose input (17) is a the pulse duration changing digital signal is supplied; ein erstes (19) und ein zweites (20) UND-Glied, deren jeweils erster Eingang mit je einem der beiden Ausgänge ate Binärteil erstuf e (16) verbunden ist und deren jeweils zweiter Eingang mit denjenigen beiden Taktsignalen (Fl, F2) der Mehrphasen-Taktsignale gespeist ist, die um eine halbe Taktperiode gegeneinander zeitlich versetzt sind;
ein die Ausgär.ge des ersten und des zweiten UND-Gliedes (13, 20) verknüpfendes ODER-Glied (21); ein drittes UND-Glied (22), dessen erster Eingang am Ausgang des ODER-Gliedes (21), dessen zweiter Eingang am Ausgang des zweiten Decodierers (14) und des·.en Ausgang am S-Eingang des /?S-Flipflops (15) liegt, und ein erstes (23) und ein zweites (24) Differenzierglied, deren Eingänge gemeinsam mit einem Ausgang der Binärteilerstufe (16; und deren jeweiliger Ausgang mit einem den Umlauf anhaltenden Eingang des ersten b?w. zweiten Umlaufzählers über ein viertes (25) bzw. fünftes (26) UND-Glied verbunden sind, deren jeweils anderem Eingang (27, 28) ein die Impulsdauer vergrößerndes bzw. ein die Impulsdauer verminderndes Signal zugeführt ist.a first (19) and a second (20) AND element whose first input is connected to one of the two outputs ate binary part erstuf e (16) and whose second input is connected to the two clock signals (F1, F2) of the polyphase Clock signals are fed which are offset in time from one another by half a clock period;
an OR element (21) linking the output of the first and the second AND element (13, 20); a third AND element (22), whose first input is at the output of the OR element (21), whose second input is at the output of the second decoder (14) and the output at the S input of the /? S flip-flop ( 15), and a first (23) and a second (24) differentiator, the inputs of which share an output of the binary divider stage (16; (25) and fifth (26) AND element are connected, the respective other input (27, 28) of which is supplied with a signal which increases the pulse duration or a signal which decreases the pulse duration. 2. Zweiphasen-MOS-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Funktion des ersten und des zweiten UND-Gliedes (19, 20) sowie des ODER-Gliedes (21) dadurch realisiert ist, daß in eine der beiden Überkreuz-Kopplungen, die den einen Eingang des einen mit dem Ausgang des anderen von zwei NOR-Gliedern (29,3(1), aus denen das /?5-Flipflop besteht, verbindet, die Parallelschaltung der gesteuerten Strompfade zweier Isolierschicht-Feldeffekttransistoren (31, 32) «ingefügt ist, wobei mit der Steuerelektrode des enter, Isolier schicht-Fcldcffckttransistors (31) der Ausgang des zweiten I JND-Gliedes (20) und mit der Steuerelektrode des /weiten Isolierschicht-Feld iffekttransi stors (32) das zweite Taktsignal (F2) ve rbunden ist, *5 und die beiden anderen füngänge der N DR-Glieder (29, 30) jeweils direkt mit einem der A isgängc der Decodierer (13, 14) verbunden sind, ui d daß dem Ausgang des ersten NOR-Gliedes (29) eine Inverterstufe (33) nachgeschaltet ist2. Two-phase MOS circuit according to claim 1, characterized in that the function of the first and the second AND element (19, 20) and the OR element (21) is realized in that in one of the two cross-couplings , which connects one input of one to the output of the other of two NOR gates (29, 3 (1), which make up the /? 5 flip-flop, the parallel connection of the controlled current paths of two insulated-film field effect transistors (31, 32 ) «Is inserted, with the control electrode of the enter, insulating layer Fcldcffckttransistors (31) the output of the second I JND element (20) and with the control electrode of the / wide insulating layer field iffekttransi stors (32) the second clock signal (F2 ) is connected, * 5 and the other two five-passages of the N DR elements (29, 30) are each directly connected to one of the outputs of the decoders (13, 14), and that the output of the first NOR element ( 29) an inverter stage (33) is connected downstream