DE2555155A1 - Dielektrisch isolierte unterlage fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung - Google Patents

Dielektrisch isolierte unterlage fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung

Info

Publication number
DE2555155A1
DE2555155A1 DE19752555155 DE2555155A DE2555155A1 DE 2555155 A1 DE2555155 A1 DE 2555155A1 DE 19752555155 DE19752555155 DE 19752555155 DE 2555155 A DE2555155 A DE 2555155A DE 2555155 A1 DE2555155 A1 DE 2555155A1
Authority
DE
Germany
Prior art keywords
silicon
polycrystalline
layers
layer
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19752555155
Other languages
English (en)
Other versions
DE2555155C2 (de
Inventor
Akio Mimura
Takaya Suzuki
Seturoo Yaguu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2555155A1 publication Critical patent/DE2555155A1/de
Application granted granted Critical
Publication of DE2555155C2 publication Critical patent/DE2555155C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/097—Lattice strain and defects
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Recrystallisation Techniques (AREA)

Description

Dielektrisch isolierte Unterlage für integrierte Halbleiterschaltungen und Verfahren
zu ihrer Herstellung
Die Erfindung bezieht sieh auf eine dielektrisch isolierte Unterlage für integrierte Halbleiterschaltungen und ein Verfahren zu ihrer Herstellung. Dabei
geht es insbesondere um dielektrisch isolierte Unterlagen für integrierte Halb le it ers ehalt ur.gen mit einer Mehrzahl von einkristallinen Siliziuminseln, in denen Schaltungsbauelemente gebildet sind, die durch dielektrische Isolation voneinander und gegenüber der Unterlage zwecks Bildung von monolithischen integrierten
Halbleitersehaltungen isoliert sind.
Die dielektrisch isolierte Unterlage umfaßt ggf. eine große Anzahl von einkristallinen Siliziuminseln, die über einen dielektrischen Isolierfilm aus Siliziumoxid fest mit einer polyicristallinen Siliziumträgersehicht verbunden sind. So ist der mechanische Zusammenhalt zwischen den einzelnen einkristallinen Siliziuminseln und zwischen der polykristallinen Siliziumträger-
8I-AI205-02-TH (7)
609825/0727
schient und den einzelnen einkristallinen Siliziuminseln gesichert, und diese Elemente sind elektrisch voneinander isoliert.
Solche Scnaltungsbauelemente, wie z. B. Transistoren, Dioden, Widerstände und Kondensatoren, sind in die zahlreichen einkristallinen Siliziuminseln durch Diffusionstechnik eingebracht und untereinander unter Bildung einer monolithischen integrierten Halbleiterschaltung verbunden.
Ein typisches bekanntes Verfahren zur Herstellung einer solchen dielektrisch isolierten Unterlage soll anhand der Fig. la - ld erläutert werden.
Eine Oberfläche eines einkristallinen Siliziumplättchens 1, wie es in Pig. la dargestellt ist, wird duren selektives Ätzen mit unter Abständen angeordneten Nuten 2 versehen und anschließend zu Isolationszwecken mit einem SiOp-FiIm 3 überzogen, wie in Fig. Ib veranschaulicht ist. Auf dem SiOp-FiIm 3 wird durch Dampfphasenreaktion von Siliziumchlorid eine polykristalline Siliziumschicht 4 abgeschieden, wie Fig. Ic zeigt. An der Oberfläche dieser polykristallinen Schicht 4 erkennt man, den Nuten 2 entsprechend, kleine Einsenkungen 5· Dann wird die entgegengesetzte Oberfläche des einkristallinen Plättchens 1 bis zu einem Niveau abgeschliffen und poliert, das durch eine Strichpunktlinie angedeutet ist, um dadurch eine Unterlage 7 mit einkristallinen Inselbereichen 6 zu erzeugen, die voneinander durch den SiO2-FiIm 3 getrennt sind, wie in Fig. Id erkennbar ist. Durch Eindiffundieren gewünschter Verunreinigungen in die Inselbereiche 6 nach dem bekannten selek-
609825/0727
tiven Diffusionsverfahren lassen sich dann die Schaltungsbauelemente erzeugen.
Jedo.cn ergibt sich bei dem vorstehend erläuterten bekannten Verfahren zur Herstellung der dielektrisch isolierten Unterlage das scnwierige Problem, daß die Unterlage 7 nach dem Schritt zur Abscheidung der polykristallinen Schicht 4 entsprechend Fig. Ic eine Krümmung aufweist. Dieses Problem kann (1) vom Unterschied der Wärmeausdehnungskoeffizienten zwischen dem einkristallinen Siliziumplättchen und der polykristallinen Siliziumschicht und (2) von der Kontraktion infolge Rekristallisation der polykristallinen Schicht an sich während ihres Wachstums verursacht sein. Insbesondere neigt die polykristalline Schicht dazu, eine konkave Gestalt anzunehmen. Die Unterlage 7 mit so gebildeten Krümmungen verhindert, daß das einkristalline Plättchen beim anschließenden Schleifund Polierverfahren gleichmäßig poliert wird, was dazu führt, daß sich eine für die selektive Diffusion zu verwendende Photoresistmaske nicht in engen Kontakt mit der polierten Oberfläche des einkristallinen Plättchens bringen läßt.
Der Erfindung liegt'die Aufgabe zugrunde, eine dieelektrisch isolierte Unterlage für integrierte Halbleiterschaltungen mit feinem Aufbau und ein entsprechendes Herstellungsverfahren anzugeben, die eine hohe Genauigkeit bei Massenproduktion zulassen, indem eine geringere Krümmung der Unterlage gewährleistet wird, so daß sich sowohl genaue Schleif- und Poliervorgänge als auch ein genauer Photoätzprozeß durchführen lassen.
609825/0 7 27
Gegenstand der Erfindung, womit diese Aufgabe gelöst wird, ist zunächst eine -dielektrisch isolierte Unterlage für integrierte Halbleiterschaltungen mit einer Mehrzahl von einkristallinen Siliziuminseln, in denen Schaltungsbauelemente gebildet sind, einer polykristallinen Siliziumträgerschicht und einem zwischen den einkristallinen Siliziuminseln und der Trägerschicht angebrachten, die Siliziuminseln untereinander und von der Trägerschicht isolierenden Siliziumoxidfilm, mit dem Kennzeichen, daß der Trägerschichtbereich aus einer abwechselnden Schichtenfolge von 3 bis 12 polykristallinen Siliziumschichten und zwischengefügten Siliziumoxidschichten besteht.
Bei einem Verfahren zum Herstellen einer solchen dielektrisch isolierten Unterlage, bei dem man in einer Hauptoberfläche eines einkristallinen Siliziumplättchens unter Abständen Nuten bildet, auf der Oberfläche mit den Nuten einen dielektrischen Film vorsieht, auf dem dielektrischen Film polykristallines Silizium als Trägerschicht abscheidet, die entgegengesetzte, glatte Hauptoberfläche des Siliziumplättchens poliert, bis die Nuten nach außen reichen und mehrere durch den dielektrischen Film isolierte einkristalline Siliziuminseln gebildet sind, wird die Aufgabe erfindungsgemäß dadurch gelöst, daß man nach Vorsehen des dielektrischen FiIm3 auf diesem als Trägerschichtbereich eine abwechselnde Schichtenfolge von 3 bis 12 polykristallinen Siliziumschichten und zwischengefügten Siliziumoxidschichten abscheidet, bevor man das Polieren der entgegengesetzten HauptOberfläche des einkristallinen Siliziumplättchens vornimmt.
609825/0727
Hierbei wird die Tatsache ausgenutzt, daß polykristallines Silizium einen größeren, Siliziumdioxid dagegen einen kleineren Wärmeausdehnungskoeffizienten als den des einkristallinen Siliziums aufweist. Durch die abwechselnde Schichtenfolge von polykristallinen Siliziumschichten und Siliziumdioxidfilmen läßt sich daher praktisch eine Krümmung der Unterlage vermeiden.
Durch Zusetzen solcher oxydierender Gase, wie z. B. Kohlendioxidgas, Sauerstoff und Wasserdampf, in einem bestimmten Zeitintervall zu einem Reaktionsgas, das gebildet wird, wenn eine Silizium-Chlor-Verbindung, z. B. Trichlorsilan (SiHCl-,), mit Wasserstoff unter Dampfphasenreduktionsreaktion zur Abscheidung von polykristalline» Silizium reagiert, läßt sich der Vielfachschichtaufbau leicht und kontinuierlich, d. h. ohne Entnahme des einkristallinen Plättchens aus dem Reaktionsofen im Lauf der Beschichtungsreaktion erzeugen. Wenn der Trägerschichtbereich mit dem Vielfachschichtaufbau gemäß im wesentlichen der vorstehend beschriebenen Technik erzeugt wird, lassen sich der Grad und die Richtung der Krümmung steuern, indem man die Anzahl der polykristallinen Schichten geeignet so wählt, daß es möglich ist, eine Unterlage herzustellen, die für praktische Zwecke im wesentlichen als krümmungsfrei angesehen werden kann. Insbesondere kann die Unterlage, wenn die Anzahl der polykristallinen Schichten im Bereich von 3 -12 gewählt wird, praktisch frei von einer Ausbildung einer Krümmung sein.
Die Erfindung wird anhand der in der Zeichnung veranschaulichten Ausführungsbeispiefe näher erläutert; darin zeigen:
60982B/0727
Pig. la bis ld die schon erläuterten Schnittansichten zur Veranschaulichung der einzelnen Verfahrensschritte eines bekannten Verfahrens zur Herstellung einer dielektrisch isolierten Unterlage;
Fig. 2a bis 2d Schnittansichten zur Veranschaulichung der einzelnen Verfahrensschritte eines Verfahrens zur Herstellung einer dielektrisch isolierten Unterlage gemäß der Erfindung;
Fig. 3 eine grafische Darstellung von Versuchsergebnissen zur Veranschaulichung der Beziehung zwischen der Zahl der polykristallinen Siliziumschichten eines vielschichtigen Trägerschi«
der Unterlage;
gen Trägerschichtbereiches und der Krümmung
Fig. 4 eine grafische Darstellung zur Veranschaulichung der Beziehung zwischen der Dicke eines polykristallinen Trägerschichtbereichs mit Einschichtaufbau und der Krümmung der Unterlage;
Fig. 5 eine grafische Darstellung zur Erklärung, wie die Anzahl der Schichten für einen Vielfachschichtaufbau zu bestimmen ist, der sich zur Erzeugung eine* Unterlage mit geringerer Krümmung, insbesondere mit einem Krümmungsradius von mehr als etwa 10 m eignet;
609825/0727
Pig. 6 eine Schnittansicht eines anderen Ausfilhrungsbeispiels der Erfindung; und
Fig. 7 eine Schnittansicht eines weiteren Ausführungsbeispiels der Erfindung.
Ein einkristallines Siliziuraplättchen 10 vom N-Typ mit einer Dicke von 300 - 100 ,um und einer (1OQ)-FIachenorientierung mit geschliffenen und polierten parallelen Oberflächen, wie es in Fig. 2a dargestellt ist, wird durch selektives Ätzen in an sich bekannter Weise mit Nuten 11 unter gegenseitigen Abständen ausgebildet, wie in Fig. 2b dargestellt ist. Das mit den unter Abständen befindlichen JSuten 11 versehene einkristalline Plättchen 10 wird in einem Reaktionsofen angeordnet, wie er für übliche Epitaxiewachstumsvorgänge verwendet wird, und bei hoher temperatur von 1100 bis 125O°C in der Atmosphäre einer strömenden Gasmischung, die Trichlorsilan (SiHGl,), Wasserstoff und Kohlendioxidgas (CO2) enthält, mit Siliziumoxid 12 in einer Dicke von 1,5 ,um beschichtet. Es folgt die Abscheidung einer ersten polykristallinen Siliziumschicht 13a von etwa 45 -um Dicke, wenn anschließend eine Gasmischung, die Trichlorsilan und Wasserstoff enthält, strömt, wogegen der Kohlendioxidgasstrom unterbrochen ist, wobei die Reaktionstemperatur beibehalten wird. Dann wird durch erneutes Einlassen von Kohlendioxidgas in das Reaktionssystem bei fortgesetzter Zuführung von TriChlorsilan und Wasserstoff ein Siliziumoxidfilm l4a von etwa 0,3 bis 2 ,um Dicke auf der ersten polykristallinen Schicht 13a gebildet. In dieser Weise werden Siliziumoxidfilme l4a
609825/0727
bis l4m und polykristalline Siliziumschichten 13a bis 13n abwechselnd mit der Maßgabe übereinander geschichtet, daß die Strömungsgeschwindigkeit von Wasserstoffgas und Kohlendioxidgas zum Vermischen mit Trichlorsilan entsprechend den jeweils gewünschten Reaktionsschritten reguliert wird. Die Reaktionstemperatur wird unverändert beibehalten. Nachdem also der Siliziumoxidfilm I1Ja gebildet ist, unterbricht man die Einführung von Kohlendioxidgas in das Reaktionssystem wieder und führt die Strömungsgeschwindigkeitn von Trichlorsilan und Wasserstoff auf den Wert für die Bildung der polykristallinen Siliziumschicht 13a zurück, um so eine zweite polykristalline Siliziumschicht 13b mit etwa 45 ,um Dicke zu bilden. Durch Wiederholen dieser Verfahrensschritte werden abwechselnd eine dritte, vierte und fünfte polykristalline Siliziumschicht von je etwa 45 ,um Dicke und damit abwechselnd Siliziumoxidfilme von je 0,3 - 2 .um Dicke gebildet, so daß man einen Trägerbereich 15 mit einem Vielfachschichtaufbau von insgesamt etwa 230 ,um Dicke erhält, der aus polykristallinen Siliziumschichten und Siliziumoxidfilmen besteht.
Bei der Erzeugung des Trägerbereichs 15 mit dem Vielfachschichtaufbau können auch andere Silizium-Chlor-Verbindungen als Trichlorsilan, wie z. B. Siliziumtetrachlorid (SiCl11) oder Dichlorsilan (SiH2Cl2) oder Monosilan (SiH1.) als Siliziumquelle verwendet werden, und man kann auch andere oxydierende Gase, wie z. B. Wasserdampf, Sauerstoff und Stickstoffdioxid, anstelle des Kohlendioxidgases verwenden. Diese Technik wird in der US-Patentanmeldung 531 167 vom 9. 12. 1974 erläutert.
609825/0727
Eine Unterlage l6 mit dem Vielfachschichtträgerbereich 15» der in dieser Weise eine fünffache polykristalline Schicht erhalten hat, ergibt einen Krümmungsradius im Bereich von 10 bis 100 m und weist somit eine erheblich verringerte Krümmung im Vergleich mit einem Krümmungsradius von 3 bis 5 m einer Unterlage mit dem bekannten einschichtigen polykristallinen Trägerbereich 4 gemäß Fig. 1 auf, wenn man Unterlagen mit insgesamt gleicher Dicke vergleicht.
Die Größe und die Richtung der Krümmung der Unterlage 16 mit dem Vielschichtträgerbereich 15 lassen sich durch die Zahl der polykristallinen Siliziumschichten steuern.
Pig. 3 zeigt ein Beispiel von Versuchsergebnissen, die die Beziehung zwischen dem Vielschichtaufbau und der Krümmung der Unterlage zeigen. Die Größe der Krümmung ist einerseits als Maximalbiegungsausschlag H und andererseits als Krümmungsradius für den Fall angegeben, daß die Unterlage einen Durchmesser von 50 mm aufweist, wobei das Pluszeichen einer konkaven Krümmung des Trägerbereichs (und dementsprechend einer konvexen Krümmung des einkristallinen Plättchens) und das Minuszeichen einer konvexen Krümmung des Trägerbereichs entspricht. Die Kurve öl gibt die Meßwerte für einen Trägerbereich einer Gesamtdicke von 210 - 260 .um und die Kurve β die Meßwerte für einen Trägerbereich mit der Gesamtdicke von 430 bis 480 ,um wieder. Wenn die Anzahl der polykristallinen Siliziumschichten wächst, kehrfcsich die Krümmungsrichtung um, so daß der polykristalline Siliziumträgerbereich beginnt,
609825/0727
- ίο -
die Form einer konvexen Oberfläche anzunehmen. In dieser Weise lassen sich bei dem Trägerbereich mit dem Vielfachschichtaufbau die Größe und die Richtung der Krümmung der Unterlage nach Wunsch durch die Zahl der polykristallinen Schichten mit sehr guter Reproduzierbarkeit steuern. Es ist zu bemerken, daß die Beziehung zwischen der Anzahl der polykristallinen Siliziumschichten und der Krümmung der Unterlage von der Gesamtdicke des Trägerbereichs abhängt. Pig. 4 zeigt die auf Meßwerten basierende Beziehung zwischen der Dicke des polykristallinen Trägerbereichs mit einem Einschichtaufbau und der Krümmung der Unterlage. Pluszeichenwerte auf der Ordinate zeigen wieder an, daß der polykristalline Trägerbereich eine konkave Krümmung wie links in Fig. 3 zeigt. Je dicker der polykristalline Trägerbereich wird, umso stärker ist die Krümmung der Unterlage.
Man leitet aus Fig. 3 und 4 und anderen Versuchsergebnissen ab, daß, wenn ein aus polykristallinen Siliziumschichten und Siliziumoxidfilmen bestehender polykristalliner Vielschichtträgerbereich mit etwa 200 500 .um Dicke auf einem 300 - 100 .um dicken einkristallinen Siliziumplättchen mit (lOO)-Flächenorientierung bei Aufwachstemperaturen von 1100 bis 125O°C gebildet wird, die Beziehung zwischen der Krümmung der Unterlage und der Anzahl der polykristallinen Siliziumschichten angenähert durch die folgende empirisch ermittelte Formel
H eg A · η + B ^
erhalten werden kann, worin H den maximal zulässigen
609825/0727
- ii -
Biegungsausschlag in .um für eine Unterlage mit einem Durchmesse'r von 50 mm, η (positive Ganzzahl) die Zahl der polykristallinen Siliziumschichten und A und B Konstanten bedeuten.
Allgemein hängt die Krümmung der Unterlage mit dem Vielfachschichtaufbau von der Zahl der polykristallinen Siliziumschichten und deren Dicke, wie beschrieben, in großem Ausmaß ab. Andere Parameter, die Einfluß auf die Größe der Krümmung haben, sind die Dicke des einkristallinen Plättchens, dessen Flächenorientierung, die Wachstumstemperatur der polykristallinen Siliziumschichten, deren Wachstumsgeschwindigkeit und die Dicke der Siliziumoxidfilme. Unter diesen haben die Flächenorientierung des einkristallinen Plättchens und die Dicke der Siliziumoxidfilme einen verhältnismäßig geringen Einfluß auf die Krümmung, so daß ihr Einfluß fast vernachlässigbar sein kann. Es wurde nachgewiesen, daß solche Parameter wie Dicke des einkristallinen Plättchens, Wachstumstemperatur der polykristallinen Siliziumschichten und deren Wachstumsgeschwindigkeit hauptsächlich die Konstante B der Formel (1) beeinflussen, jedoch wenig Einfluß auf die Konstante A haben. Versuchsergebnisse zeigten, daß unter der Bedingung, daß die Dicke des einkristallinen Plättchens 300 - 100 ,um, die Dicke des Trägerbereichs 200 - 500 ,um, die Wachstumstemperatur der polykristallinen Siliziumschichten 1100 bis 1250 0C und die Wachstumsgeschwindigkeit 1 bis 8 ,um/min betragen, Werte von A = -18 (,um je Einzelschicht) und von B=? 60 - 200 (,um) gelten» Man ersieht aus diesen Versuchsergebnissen,
609825/0727
daß die Anzahl der polykristallinen Siliziumschichten im Vielfachschichtaufbau unter den obigen Bedingungen vorzugsweise 3 - 12 sein soll, um eine Unterlage möglichst geringer Krümmung mit einem Krümmungsradius von mehr als 10 m herzustellen, der für praktische Zwecke befriedigt, wie innerhalb des schraffierten Bereichs in Fig. 5 angedeutet ist.
Beim am meisten praktizierten Herstellungsver^ fahren der dielektrisch isolierten Unterlage verwendet man ein einkristallines Plättchen von Mo - 90 mm Durchmesser und 200 - 400 ,um Dicke als Ausgangskristall und läßt eine polykristalline Siliziumschicht bei Temperaturen von 1100 bis 1250 0C und Wachstumsgeschwindigkeiten von 1-8 ,um/min aufwachsen. Daher sind die oben zur Erläuterung der Erfindung angegebenen Bedingungen für praktische Zwecke befriedigend.
Durch Entfernen des mit dem Trägerbereich 15 des so hergestellten Vielfachschichtaufbaus beschichteten einkristallinen Plättchens 10 mittels Schleifens und Spiegelpolierens bis zu einem durch eine in Fig. 2c eingezeichnete Strichpunktlinie bezeichneten Niveau erhält man die fertige dielektrisch isolierte Unterlage 16 mit einkristallinen N-Inselbereichen 17· Die mit dem polykristallinen Trägerbereich 15 ausgebildete Unterlage 16 erhält man im wesentlichen ohne Krümmung, so daß der vorher erwähnte Poliervorgang mit hoher Gleichmäßigkeit und Genauigkeit im Vergleich mit dem bekannten Verfahren ablaufen kann und so eine merkliche
609825/0727
Verbesserung der Produktausbeute erzielt wird.
In den einzelnen einkristallinen Inselbereichen der so hergestellten dielektrisch isolierten Unterlage l6 kann man nach dem bekannten selektiven Diffusionsverfahren solche Schaltungsbauelemente wie Transistoren, Dioden, Widerstände und Kondensatoren mit hoher Genauigkeit bilden.
Beim bekannten Verfahren, nach dem die Unterlage mit der einzigen polykristallinen Schicht gebildet wird, weist die polykristalline Siliziumschicht unvermeidlich eine konkave Krümmung auf, da diese Schicht einen höheren Wärmeausdehnungskoeffizient von 7,6 * 10~ /0C als den des einkristallinen Siliziumplättchene von 2,5 * 10 /0C aufweist. Außerdem kann man annehmen, daß beim Aufwachsen durch.Dampfphasenreaktion bei hoher Temperatur ein Siliziumpolykristall von sich aus eine gewisse Kontraktion durch Neuordnung der Atome erleidet. Daher kann diese Erscheinung ohne weiteres zu einer konkaven Krümmung der polykristallinen Schicht der Unterlage führen, wenn der Trägerbereich aus einer einzigen polykristallinen Schicht erzeugt wird. Der Radius einer solchen konkaven Krümmung ist üblicherweise kleiner als etwa 5 - 7 m und hängt dabei von den Bedingungen des Wachstums der polykristallinen Siliziumschicht ab. Dagegen wirken, wenn der Trägerbereich %5 die erfindungsgemäße Form eines aus mehreren polykristallinen Siliziumschichten und Siliziumoxidfilmen bestehenden Vielfachschichtaufbaus annimmt, die Siliziumoxidfilme der für die Verursachung
6 09825/0 7 27
der konkaven Krümmung des polykristallinen Schichtbereichs verantwortlichen Kraft durch Ausgleichen der Krümmung entgegen, so daß der Krümmungsradius der Unterlage ohne weiteres bis auf mehr als 10 m gesteuert vergrößert werden kann, wodurch der Grad der Krümmung sehr weitgehend reduziert wird. Diese Wirkung der Erfindung dürfte darauf beruhen, daß der Siliziumoxidfilm einen weit geringeren Wärmeausdehnungskoeffizient von 0,5 · 10~ /0G als den des Siliziumeinkristalls aufweist und daß, wenn der Siliziumoxidfilm gebildet wird, längs der Korngrenzen innerhalb der polykristallinen Siliziumschicht vorhandener Sauerstoff in den Korngrenzenbereich eindringt oder eindiffundiert, um eine oxydierte Oberfläche der Korngrenzen oder eine Abscheidung von Siliziumoxid zu bilden, die zur Ausdehnung der polykristallinen Schicht oder zur Vermeidung deren Kontraktion wirksam ist.
Obwohl die Erfindung bisher nur bezüglich der Bildung eines polykristallinen Vielfachschichtträgerbereichs zum Tragen der dielektrisch isolierten Unterlage von einkristallinen Inseln beschrieben wurde, ist sie auf die Herstellung einer solchen dielektrisch isolierten Unterlage allein nicht beschränkt. Offensichtlich ist die Erfindung in weitem Umfang auf die Herstellung von Halbleiterunterlagen anwendbar, die einen polykristallinen Trägerbereich erfordern. Beispielsweise ist in Fig. 6 als weiteres Ausführungsbeispiel der Erfindung ein Trägerbereich 22 zur Aufnahme einer einkristallinen Dünnfilmsiliziumschicht 21 dargestellt, wobei der Trägerbereich abwechselnd aus Siliziumoxidfilmen 23 und
609825/0 7 27
polykristallinen Siliziumschichten 24 besteht. Schließlich ist noch ein Ausführungsbeispiel der Erfindung in Fig. 7 dargestellt, wonach eine große Zahl von einkristallinen Siliziumplättehen von einem Trägerbereich 32 getragen wird, der abwechselnd aus Siliziumoxidfilmen und polykristallinen Siliziumschichten 3^ besteht.
609825/0727

Claims (5)

  1. - 16 Patentansprüche
    f IJ Dielektrisch isolierte Unterlage für integrierte Halbleiterschaltungen mit einer Mehrzahl von einkristallinen Siliziuminseln, in denen Schaltungsbauelemente gebildet sind, einer polykristallinen Siliziumträgerschicht und einem zwischen den einkristallinen Siliziuminseln und der Trägerschicht angebrachten, die Siliziuminseln untereinander und von der Trägerschicht isolierenden Siliziumoxidfilm,
    dadurch gekennzeichnet,
    daß der Trägerschichtbereich (15) aus einer abwechselnden Schichtenfolge von 3 bis 12 polykristallinen Siliziumschichten (13a ... 13n) und zwischengefügten Siliziumoxidschichten (l4a ... l4m) besteht.
  2. 2. Verfahren zum Herstellen einer dielektrisch isolierten Unterlage nach Anspruch 1, bei dem man in einer Hauptoberfläche eines einkristallinen Siliziumplättchens unter Abständen Nuten bildet, auf der Oberfläche mit den Nuten einen dielektrischen Film vorsieht, auf dem dielektrischen Film polykristallines Silizium als Trägerschicht abscheidet, die entgegengesetzte, glatte Hauptoberfläche des Siliziumplättchens poliert, bis die Nuten nach außen reichen und mehrere durch den dielektrischen Film isolierte einkristalline Siliziuminseln gebildet sind, dadurch gekennzeichnet, daß man nach Vorsehen des dielektrischen Films (12) auf diesem als Trägerschichtbereich (15) eine abwechselnde Schichtenfolge von 3 bis 12 polykristallinen
    6 0 9 8 2 5/0727
    Siliziumschichten (13a ...13n) und zwischengefügten
    Siliziumoxidschichten (14a ... I1Jm) abscheidet, bevor man das Polieren der entgegengesetzten Hauptoberfläche des einkristallinen Siliziumplättchens (10) vornimmt.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß man ein einkristallines Siliziumplättchen (10)
    von 300 - 100 ,um Dicke verwendet und den Trägerschichtbereich (15) in einer Dicke von 200 bis 500 ,um durcn Aufwachsen der polykristallinen Siliziumschichten
    (13a ... 13n) und der Siliziumoxidfilme (14a ... l4m) aus der Dampfphase bei Temperaturen von 1100 bis 1250 0C und bei einer Wachstumsgeschwindigkeit der polykristallinen Siliziumschichten von 1 bis 8 ,um/min abscheidet.
  4. 4. Verfahren nach Anspruch 3» dadurch gekennzeichnet, daß man für eine Unterlage (16) mit 50 mm Durchmesser die Zahl η der abzuscheidenden polykristallinen Siliziumschichten (13a ... 13n) nach der Formel
    H— A · η + B
    bestimmt, worin H den maximal zulässigen Biegungsausschlag in ,um, A eine durch die Beziehung A=* -18 ( .um je einzelne Schicht) bestimmte Konstante und B eine
    durch die Beziehung B^ 60 bis 200 (,um) bestimmte Konstante bedeuten.
    609825/0 7 2?
  5. 5. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß man jede polykristalline Siliziumschicht (13a ... 13n) des Trägerschichtbereichs (15) mit einer Dicke von etwa 45 /Um und jeden Siliziumoxidfilm (14a ... l4m) mit einer Dicke von 0,3 bis 2 .um abscheidet.
    609825/0727
    Le e rs e i t
DE19752555155 1974-12-11 1975-12-08 Dielektrisch isolierte unterlage fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung Granted DE2555155A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14155574A JPS5718341B2 (de) 1974-12-11 1974-12-11

Publications (2)

Publication Number Publication Date
DE2555155A1 true DE2555155A1 (de) 1976-06-16
DE2555155C2 DE2555155C2 (de) 1989-06-22

Family

ID=15294680

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19752555155 Granted DE2555155A1 (de) 1974-12-11 1975-12-08 Dielektrisch isolierte unterlage fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung

Country Status (4)

Country Link
US (1) US4079506A (de)
JP (1) JPS5718341B2 (de)
CA (1) CA1039414A (de)
DE (1) DE2555155A1 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4173674A (en) * 1975-05-12 1979-11-06 Hitachi, Ltd. Dielectric insulator separated substrate for semiconductor integrated circuits
US4242697A (en) * 1979-03-14 1980-12-30 Bell Telephone Laboratories, Incorporated Dielectrically isolated high voltage semiconductor devices
JPS55138229A (en) * 1979-04-13 1980-10-28 Hitachi Ltd Manufacture of dielectric material for insulation- separation substrate
US4278705A (en) * 1979-11-08 1981-07-14 Bell Telephone Laboratories, Incorporated Sequentially annealed oxidation of silicon to fill trenches with silicon dioxide
US4411060A (en) * 1981-07-06 1983-10-25 Western Electric Co., Inc. Method of manufacturing dielectrically-isolated single-crystal semiconductor substrates
US4879585A (en) * 1984-03-31 1989-11-07 Kabushiki Kaisha Toshiba Semiconductor device
US4631804A (en) * 1984-12-10 1986-12-30 At&T Bell Laboratories Technique for reducing substrate warpage springback using a polysilicon subsurface strained layer
US4581814A (en) * 1984-12-13 1986-04-15 At&T Bell Laboratories Process for fabricating dielectrically isolated devices utilizing heating of the polycrystalline support layer to prevent substrate deformation
US4742020A (en) * 1985-02-01 1988-05-03 American Telephone And Telegraph Company, At&T Bell Laboratories Multilayering process for stress accommodation in deposited polysilicon
US4631803A (en) * 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4983226A (en) * 1985-02-14 1991-01-08 Texas Instruments, Incorporated Defect free trench isolation devices and method of fabrication
US4606936A (en) * 1985-04-12 1986-08-19 Harris Corporation Stress free dielectric isolation technology
JPS62224687A (ja) * 1986-03-25 1987-10-02 Anelva Corp エツチング方法
JPS63182836A (ja) * 1987-01-24 1988-07-28 Matsushita Electric Works Ltd 絶縁層分離基板の製法
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JPH02102569A (ja) * 1988-10-12 1990-04-16 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US5023200A (en) * 1988-11-22 1991-06-11 The United States Of America As Represented By The United States Department Of Energy Formation of multiple levels of porous silicon for buried insulators and conductors in silicon device technologies
GB9014491D0 (en) * 1990-06-29 1990-08-22 Digital Equipment Int Mounting silicon chips
US5562770A (en) * 1994-11-22 1996-10-08 International Business Machines Corporation Semiconductor manufacturing process for low dislocation defects
DE10246949B4 (de) * 2002-10-08 2012-06-28 X-Fab Semiconductor Foundries Ag Verbesserte Trench-Isolation und Herstellungsverfahren

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1509644A (fr) * 1966-01-31 1968-01-12 Centre Electron Horloger Procédé de fabrication d'un circuit intégré
DE1298189B (de) * 1964-12-14 1969-06-26 Motorola Inc Verfahren zum Herstellen von isolierten Bereichen in einer integrierten Halbleiter-Schaltung
DE2050474A1 (de) * 1969-10-17 1971-04-22 Motorola Inc Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselberei chen und Verfahren zur Herstellung derar tiger Halbleiterscheiben
DE2458680A1 (de) * 1973-12-14 1975-06-26 Hitachi Ltd Verfahren zur herstellung von dielektrisch isolierten substraten fuer monolithische integrierte halbleiterschaltkreise

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3331716A (en) * 1962-06-04 1967-07-18 Philips Corp Method of manufacturing a semiconductor device by vapor-deposition
US3829889A (en) * 1963-12-16 1974-08-13 Signetics Corp Semiconductor structure
US3423255A (en) * 1965-03-31 1969-01-21 Westinghouse Electric Corp Semiconductor integrated circuits and method of making the same
US3411200A (en) * 1965-04-14 1968-11-19 Westinghouse Electric Corp Fabrication of semiconductor integrated circuits
US3368113A (en) * 1965-06-28 1968-02-06 Westinghouse Electric Corp Integrated circuit structures, and method of making same, including a dielectric medium for internal isolation
GB1224801A (en) * 1967-03-01 1971-03-10 Sony Corp Methods of manufacturing semiconductor devices
US3574007A (en) * 1967-07-19 1971-04-06 Frances Hugle Method of manufacturing improved mis transistor arrays
JPS4715928U (de) * 1971-03-24 1972-10-24

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1298189B (de) * 1964-12-14 1969-06-26 Motorola Inc Verfahren zum Herstellen von isolierten Bereichen in einer integrierten Halbleiter-Schaltung
FR1509644A (fr) * 1966-01-31 1968-01-12 Centre Electron Horloger Procédé de fabrication d'un circuit intégré
DE2050474A1 (de) * 1969-10-17 1971-04-22 Motorola Inc Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselberei chen und Verfahren zur Herstellung derar tiger Halbleiterscheiben
DE2458680A1 (de) * 1973-12-14 1975-06-26 Hitachi Ltd Verfahren zur herstellung von dielektrisch isolierten substraten fuer monolithische integrierte halbleiterschaltkreise

Also Published As

Publication number Publication date
JPS5168189A (de) 1976-06-12
DE2555155C2 (de) 1989-06-22
US4079506A (en) 1978-03-21
JPS5718341B2 (de) 1982-04-16
CA1039414A (en) 1978-09-26

Similar Documents

Publication Publication Date Title
DE2555155A1 (de) Dielektrisch isolierte unterlage fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung
DE3446961C2 (de)
DE68921559T2 (de) Verfahren zur Herstellung einer vom Substrat elektrisch isolierten Halbleiterschicht.
DE2109874C3 (de) Halbleiterbauelement mit einem monokristallinen Siliziumkörper und Verfahren zum Herstellen
DE112010000953T5 (de) Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung
DE1614867B1 (de) Verfahren zum herstellen eines integrierten schaltkreisaufbaus
DE2425993A1 (de) Bindungsverfahren fuer eine dielektrische isolation von einkristall-halbleitergebilden
DE1223951B (de) Verfahren zur Herstellung von Halbleiter-bauelementen mit einem oder mehreren PN-UEbergaengen
DE2557079A1 (de) Verfahren zum herstellen einer maskierungsschicht
DE1961225A1 (de) Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
DE1965406B2 (de) Monolithische integrierte Halbleiterschaltung und Verwendung eines an sich bekannten Verfahrens zu ihrer Herstellung
DE2211709C3 (de) Verfahren zum Dotieren von Halbleitermaterial
DE68913254T2 (de) Gegenstand aus Kristall und Verfahren zu seiner Herstellung.
DE1769298A1 (de) Verfahren zum Zuechten eines einkristallinen Halbleitermaterials auf einem dielektrischen Traegermaterial
DE3300716C2 (de)
EP0005744B1 (de) Verfahren zum Aufwachsen von Epitaxieschichten auf selektiv hochdotierten Siliciumsubstraten
DE1947334A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE4427715C1 (de) Komposit-Struktur mit auf einer Diamantschicht und/oder einer diamantähnlichen Schicht angeordneter Halbleiterschicht sowie ein Verfahren zu deren Herstellung
DE2703518A1 (de) Verfahren zur beschleunigten zuechtung von kristallen aus der gasphase und durch dieses verfahren hergestellte erzeugnisse
EP0428673B1 (de) Verfahren zur herstellung von dotierten halbleiterschichten
DE2705902C3 (de) Germanium enthaltender Siüciumnitrid-Film
DE2458680C3 (de) Verfahren zur Herstellung von dielektrisch isolierten Substraten geringer Durchbiegung für monolithisch integrierte Halbleiterschaltungen
EP0030286B1 (de) Dielektrisch isoliertes Halbleiterbauelement und Verfahren zur Herstellung
DE2151346C3 (de) Verfahren zum Herstellung einer aus Einkristallschichtteilen und Polykristallschichtteilen bestehenden Halbleiterschicht auf einem Einkristallkörper
DE2900747A1 (de) Verfahren zur herstellung einer halbleiteranordnung

Legal Events

Date Code Title Description
8161 Application of addition to:

Ref document number: 2458680

Country of ref document: DE

Format of ref document f/p: P

AF Is addition to no.

Ref country code: DE

Ref document number: 2458680

Format of ref document f/p: P

D2 Grant after examination
8364 No opposition during term of opposition
8340 Patent of addition ceased/non-payment of fee of main patent