DE2545168A1 - Inhaltsadressierbarer speicher - Google Patents

Inhaltsadressierbarer speicher

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Description

PATENTANWALT
D-8 München 80,
Lucile-Grahn-Straße 38
Unser Zeichen: A 13 185
PLESSEY
Handel und Investments A.G.
Gartenstrasse 2 CH-6300 Zug, Schweiz
Inhaltsadressierbarer Speicher
Die Erfindung betrifft inhaltsadressierbare Speicher. Bei bekannten inhaltsadressierbaren Speichern wird jedes Wort, d.h. jedes Informationszeichen, das in dem Speicher gespeichert ist, simultan mit einem Wort oder einem Teil eines Wortes verglichen, das an den Speicher gelegt wird und es wird nur dann ein Ausgangssignal erzeugt, wenn eine Übereinstimmung zwischen dem angelegten Wort und dem gespeicherten Wort festgestellt wird. Der Vorteil dieser Anordnung liegt darin, daß ein großer Speicher parallel abgefragt werden kann, wodurch eine Zeiteinsparung erreicht wird gegenüber einen Reihenabtastung, wobei ferner eine Einsparung an Speicherraum erhalten wird, weil eine Abfragung für übereinstimmende bzw. zusammenpassende Teile von
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Worten ohne Kreuz-Indizierung erreichbar ist.
Normalerweise besteht jedes Speicherelement eines solchen Speichers aus einer Speichereinheit und einer Vergleichsschaltung. Diese Anordnung verwendet mehrere Transistoren und benötigt eine große Fläche, so daß die Anzahl der auf einem Plättchen unterzubringenden Speicherelemente relativ klein ist, d.h. z.B. etwa 16 Speicherelemente bei bipolaren und etwa 64 Speicherelementen bei MOS-Speiehern.
Die Erfindung schafft dagegen einen inhaltsadressierbaren Speicher, der für jedes Speicherelement zwei leistungslose Speichereinrichtungen hat, die zerstörungsfrei lesbar sind und die geeignet sind^ entsprechend wahre und inverse Informationsdaten zu speichern, wobei die beiden Einrichtungen so verknüpft sind, daß die in jeder Einrichtung gespeicherten Informationsdaten gleichzeitig mit Informationsdaten vergleichbar sind, die an den Speicher angelegt werden wobei ferner der Eingang von jeder der beiden Einrichtungen an
eine separate Eingangsklemme gelegt ist.
Die Speichereinrichtungen werden vorzugsweise von MNOS-Transistoren gebildet und die beiden Speichereinrichtungen, die jedem Speicherelement zugeordnet sind, können parallel oder in Reihe geschaltet sein.
Eine beispielsweise Ausführungsform der Erfindung wird nachfolgend anhand der Zeichnung erläutert, in der
Fig. 1 schematisch eine Schaltungsanordnung für jedes Speicherelement des inhaltsadressierbaren Speichers nach der Erfindung darstellt.
Fig. 2 zeigt schematisch ein Feld der Speicherelemente nach Fig.
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Fig. 3 zeigt schematisch eine andere Schaltungsanordnung für jedes Speicherelement des erfindungsgemäßen Speichers und
Fig. 4 zeigt schematisch ein Feld der Speicherelemente nach Fig. 3.
Ein inhaltsadressierbarer Speicher nach der Erfindung besteht im Prinzip aus einem Feld aus Speicherelementen, von denen jedes aus zwei leistungslosen Speichereinrichtungen gebildet ist, die zerstörungsfrei gelesen werden können und die geeignet sind, entsprechend wahre und inverse Informationsdaten zu speichern. Die Größe jedes Speicherelementes ist daher sehr klein im Vergleich zu den Speicherelementen bekannter derartiger Speicher und es können inhaltsadressierbare Speicher mit einem Kilobit oder größer einfach verwirklicht werden. Zusätzlich zu dieser Steigerung der Packungsdichte sind die Speichereinrichtungen leistungslos, so daß die Verlustleistung Null ist.
Die Speichereinrichtungen können durch irgendeine geeignete IC-Speicherzelle gebildet werden (IC = integrierte Schaltung), durch einen platierten Draht oder spezielle NDRO-Kerne, vorzugsweise werden jedoch MNOS-Transdstoren verwendet, in denen die Daten durch hohe und niedrige Spannungsschwellwerte dargestellt werden. Der Vorteil eines MNOS-Transostors über andere Speichereinrichtungen ist seine Einfachheit und seine Packungsdichte.
Ein Speicherelement, das zwei MNOS-Transistören T1 und T2 verwendet, die parallel geschaltet sind, ist in Fig. 1 dargestellt. Die Quellenelektroden der Transistoren T1 und T2 sind an eine gemeinsame Speiseleitung SL gelegt und die Senkenelektroden sind an eine gemeinsame Speiseleitung DL geschaltet. Ferner sind Speiseleitungen G1 und G2 vorgesehen und entsprechend an die
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Torelektroden der Transistoren T1 und T2 geschaltet.
Während einer Schreiboperation, die nachfolgend erläutert wird, wird ein wahres Informationszeichen in den Transistor T1 eingeschrieben und gespeichert, während das inverse Zeichen dieses Informationszeichens in den Transistor T2 eingeschrieben und in ihm gespeichert wird. Während einer Leseoperation, die nachfolgend beschrieben wird, werden wahre und inverse Informationsdaten entsprechend an die Leitungen G1 und G2 gelegt und wenn diese Zeichen und die in den Transistoren T1 und T2 gespeicherten Zeichen zusammenpassen (match), dann fließt kein Strom zwischen den Quellen- und den Senkenelektroden der Transistoren. Wenn jedoch die Informationszeichen nicht angepaßt sind, so fließt ein Strom zwischen den Quellen- und Senkenelektroden der Transistoren. Wenn beispielsweise das gespeicherte Zeichen eine binär· "Eins" ist, so hat der Transistor T1 einen hohen Spannungsschwellwert V"t und der Transistor T2 hat einen niedrigen Wert V. . Wenn unter diesen Bedingungen das wahre Zeichen, das an das Speicherelement gelegt ist, ebenfalls eine binäre "Eins" ist, so liegt eine Lesespannung Vn am Tor des Transistors T1 auf einer Spannung zwischen dem hohen (H) und dem niedrigen (L) Wert von Vt dieses Transistors, und das Signal am Tor des Transistors T2 hat die Spannung null Volt. Somit wird keiner der Transistoren angeschaltet und es fließt deshalb kein Strom zwischen den Quellen- und Senkenelektroden. Wenn jedoch das wahre Zeichen, das an das Speicherelement gelegt wird, unter den Bedingungen des Beispieles eine binäre "Null" ist, so hat das Signal am Tor des Transistors T1 die Spannung null Volt und das Tor des Transistors T2 hat die Spannung VR. Somit bleibt der Transistor T1 noch ausgeschaltet (VtH > 0) während der Transistor T2 angeschaltet wird (VtL -C VR) und es fließt ein Strom zwischen seiner Quelle und seiner Senkenelektrode.
Eine Anzahl von Speicherelementen nach Fig. 1 kann, wie Fig. 2
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zeigt, in einem Feld angeordnet werden, das Quellenspalten SL1, SL2; Senkenspalten DL1, DL2 und Paare von Toren in Zeilen G1a/G2a, G1b/G2b hat. Die Speicherelemente A, B, C und D bilden ein inhaltsadressierbares Speicherfeld (zwei Wort durch zwei Bit Speicherfeld), wobei jedes Wort einem separaten Paar von Quellenspalten SL1/DL1, SL2/DL2 zugeordnet ist und wobei jedes Bit eines Wortes einem separaten Paar von Torzeilen Gia/G2a, G1b/G2b zugeordnet ist. Während der Leseoperation wird das Informationszeichen, das mit dem gespeicherten Zeichen zu vergleichen ist, an die Torzeilen G1a/G2a, Gib/G2b gelegt und jedes Speicherelement arbeitet wie oben beschrieben, um einen Stromfluß zwischen der Quellen-und der Senkenelektrode eines Transistors nur dann zu erzeugen, wenn das gespeicherte Informationszeichen nicht völlig mit dem angelegten Informationszeichen übereinstimmt bzw. nicht völlig angepaßt ist. Wenn nur ein Teil eines Wortes zu vergleichen ist, beispielsweise mit den Bits der Speicherelemente A und B, werden das wahre und das inverse Informationszeichen, die diesem Teil des Wortes zugeordnet sind, entsprechend an die Tor-Zeilen Gia und G2a gelegt und die Tor-Zeilen Gib und G2b werden an Erde gelegt. Damit bleiben die Transistoren der Speicherelemente C und D und das andere Bit des angelegten Wortes in einer Aus-Stellung unabhängig von ihren Inhalten und diese Transistoren beeinflussen nicht die Anpassung (matching) der Bits in den angelegten Informationszeichen. Alle Worte, in dem inhaltsadressierbaren Speicher werden gleichzeitig verglichen, weil die Tore, die den entsprechenden Bits von jedem der gespeicherten Worte zugeordnet sind, durch die Tor-Zeilen G1a/G2a, Gib/G2b zusammengeschaltet sind und jedes Bit des Zeichen-Musters wird daher mit dem entsprechenden Bit von jedem der gespeicherten Worte verglichen.
Während der Schreiboperation werden die Inhalte des Speichers als erstes gelöscht durch ein positives Vorspannen der Tore des
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oder der entsprechenden Speicherelemente bezüglich des Trägers auf dem die MNOS-Transistoren ausgebildet oder angeordnet sind. Aufgrund dieser Vorspannung wird die Spannung V jedes Transistors auf den niedrigen Wert, d.h. auf V- gebracht. Alle ungewählten Worte werden negativ gehalten, d.h. die Wort-Zeilen, wie SL1/DL1, SL2/DL2 werden negativ vorgespannt, während das gewählte Wort geerdet v/ird, d.h. die Wortzeilen wie SL1/DL1, SL2/DL2 werden an Erdpotential gelegt und das wahre und inverse Informationszeichen wird an die Paare der Tore gelegt und zwar über die Tor-Zeilen wie G1a/G2a, Gib/G2b. Eine binäre "Eins" ist eine hohe negative Spannung. In dem gewählten Wort wird die Spannung Vfc eines Transistors auf einen hohen Wert V.„ verschoben wenn das Tor negativ ist, sie bleibt jedoch niedrig, d.h. auf Vt_^. wenn das Tor die Spannung null Volt hat. Bei den nicht gewählten Worten sperrt die negative Vorspannung an den zugehörigen Wort-Leitungen die Verschiebung und hält alle Bits auf ihrer Spannung ν.-. Somit werden während des Einschreibens jedes Wortes in den Speicher in der beschriebenen Weise die zuvor gespeicherten Worte durch die Sperrspannung geschützt, die an die zugehörigen Wort-Leitungen angelegt ist.
Um beispielsweise ein Wort" 10'/ in die Speicherelemente A und C nach Fig. 2 einzuschreiben, werden die Wort-Leitungen SL1 und DL1 an Erdpotential gelegt und die beiden anderen Wortleitungen SL2 und DL2 werden nicht gewählt und sind daher negativ vorgespannt bis auf die Schreibspannung, beispielsweise - 40 Volt. Das dem Speicherelement A zugeordnete Bit ist eine binäre "Eins" weshalb das wahre Zeichen von - 40 Volt an die Tor-Zeile Gia gelegt wird und das inverse Zeichen von null Volt wird an die Tor-Zeile G2a gelegt. Das dem Speicherelement C zugeordnete Bit ist eine binäre "Null", weshalb das wahre Zeichen von null Volt an die Torzeile Gib gelegt wird, während das inverse Zeichen von - 40 Volt an die Torzeile G2b gelegt wird. Somit erscheint das Wort "10" als - 4o Volt, 0 Volt, 0 Volt, - 40 Volt an den vier Torzeilen von Fig. 2.
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Die Transistoren ΊΊΑ und T2C haben jeder - 40 Volt an ihrem Tor und null Volt an der Quelle und der Senkenelektrode, weshalb die Spannung V. von jedem dieser Transistoren auf den Wert V. verschoben wird. Die Transistoren T2A, T1C, T2B und T1D haben jeder null Volt an ihrem Tor, weshalb die Spannung Vt von jedem dieser Transistoren auf dem Wert V.T bleibt. Die Transistoren T1B und
ti·
T2D haben jeder - 40 Volt an ihrem Tor, an ihrer Quellen- und an ihrer Senkenelektrode, weshalb die Verschiebung der Spannung V. von jedem dieser beiden Transistoren gesperrt wird und die Spannung auf dem Wert V._ bleibt. Das gespeicherte Zeichen kann dann wie oben erläutert gelesen werden. Bei einer anderen Anordnung der Speicherelemente des erfindungsgemäßen Speichers sind die beiden MNOS-Transistören, wie Fig. 3 zeigt, in Reihe geschaltet, wobei die Senkenelektrode des Transistors T3 mit der Quellenelektrode des anderen Transistors T4 verbunden ist. Die Quellenelektrode des Transistors T3 ist an die Wortleitung SL1 geschaltet, die Senkenelektrode des Transistors T4 ist an die Wortleitung DL1 geschaltet und die Tore der Transistoren T3 und T4 sind entsprechend an die Torzeilen G1 und G2 gelegt.
Wie bei der Schaltung nach Fig. 1 wird das Informationszeichen als wahres und inverses Zeichen in den beiden Transistoren gespeichert und durch wahre und inverse Zeichensignale, die an die Tor-Zeilen G1 und G2 gelegt werden, ausgelesen. Bei dieser Schaltung der Transistoren ist jedoch während des Lesevorganges eine binäre "1" größer als vtH und VtL < binäre "0" <^ vtH< Wenn das wahre Zeichen, das durch dieses Speicherelement· gespeichert wird, eine binäre "1" ist, so veranlaßt das Anlegen einer binären "1" an die Torzeile G1 den Transistor T3 dazu, zu leiten und das Anlegen des inversen Signales einer binären "0" an die Torzeile G2 bringt den Transistor T4 auf Leitfähigkeit, weshalb ein Strom zwischen den Wortleitungen SL1 und DL1 bei einer Datenanpassung oder Übereinstimmung fließt. Wenn das Informationszeichen nicht übereinstimmt, so ist das Signal, das
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an die Torreihe G1 gelegt worden ist, eine binäre "0", d.h. VtH' wo^e^ dann der Transistor T3 nicht leitet und als Folge davon kein Strom zwischen den Wortleitungen fließt.
Diese Schaltung der Speicherelemente hat zwei Vorteile gegenüber der parallelen Schaltung nach Fig. 1, insofern, als sie körperlich kleiner ausgeführt sein kann und nur bei übereinstimmenden bzw. angepaßten Zeichen ein Strom fließt, wodurch eine Verminderung des Energieverbrauches des Speichers erzielt wird.
Wie bei der Schaltung nach Fig. 1 kann eine Anzahl der Speicherelemente von Fig. 3 in Form eines Feldes, wie in Fig. 4 gezeigt, angeordnet werden, mit Wortleitungen SL1/DL1, SL2/DL2 und Torreihen Gia/G2a, G1b/G2b.
In einer praktischen Ausführungsform kann die Anzahl der Senkenspalten in jedem der Felder nach den Figuren 2 und 4 reduziert werden, um eine Einsparung an Speicherraum zu erreichen, und zwar dadurch, daß eine· gemeinsame Senkenspalte für jedes Paar benachbarter Spalten, d.h. die Senkenspalten DL1 und DL2 eines Feldes vorgesehen wird.
Aus dem Vorhergehenden ergibt sich somit, daß, da die Speicherelemente MNOS-Transistoren sind, der Zeichenvergleich ohne Störung der gespeicherten Zeichen erreicht wird, d.h. es wird eine zerstörungsfreie Auslesung erzielt und die Zeichen können ohne Energie, d.h. leistungslos, gespeichert werden.
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Claims (6)

  1. Patentansprüche
    Inhaltsadressierbarer Speicher mit einer Mehrzahl von Speicherelementen, dadurch gekennzeichnet, daß jedes Speicherelement zwei leistungslose Speichereinrichtungen (TI, T2; T3, T4) aufweist, die zerstörungsfrei auslesbar sind und in denen entsprechend wahre und inverse Informationszeichen speicherbar sind, daß ferner die beiden Speichereinrichtungen derart miteinander verbunden sind, daß die in jeder Einrichtung gespeicherten Informationszeichen gleichzeitig mit Informationszeichen vergleichbar sind, die an den Speicher angelegt werden, und daß der Eingang von jedem der beiden Speichereinrichtungen an einen separaten Anschluß (G1, G2) gelegt ist.
  2. 2. Speicher nach Anspruch 1, wobei die Speicherelemente in Zeilen und Spalten in Form eines zweidimensionalen Feldes angeordnet sind, dadurch gekennzeichnet, daß jede Zeile von Speicherelementen (A, B, C, D) mit einem separaten Paar von Eingangsanschlüssen (Gia, G2a; Gib, G2b) verbunden ist, daß die Eingänge der beiden Speichereinrichtungen jedes Speicherelementes einer Zeile an einen separaten Anschluß des zugehörigen Paares von Eingangsanschlüssen gelegt ist und daß jede Spalte der Speicherelemente (A, C; B, D) erste elektrische Speiseleitungen (SL1, SL2) und zweite elektrische Speiseleitungen (DL1, DL2), die mit ihnen verbunden sind, aufweist.
  3. 3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Speichereinrichtungen (T1, T2, T3, T4) MNOS-Transistoren sind, daß ferner die Torelektroden
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    der beiden Transistoren jedes Speicherelementes an einen separaten Eingangsanschluß des zugehörigen Paares der Eingangsanschlüsse gelegt sind.
  4. 4. Speicher nach Anspruch 3r dadurch gekennzeichnet, daß die beiden MNOS-Transistoren (T1A, T2A .... T1D, T2D) von jedem Speicherelement (A, B, C, D) parallel geschaltet sind und daß die Quellenelektroden der beiden Transistoren von jedem der Speicherelemente (A, C; B, D) einer Spalte mit der zugehörigen ersten elektrischen Speiseleitung (SL1, SL2) verbunden sind, und daß die Senkenelektroden der beiden Transistoren von jedem der Speicherelemente (A, C; B, D) einer Spalte mit der zugehörigen zweiten elektrischen Speiseleitung (DL1, DL2) verbunden sind.
  5. 5. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die beiden MNOS-Transistoren (T3, T4) jedes Speicherelementes in Reihe geschaltet sind, daß die Senkenelektrode von einem der Transistoren (T3) mit der Quellenelektrode d£s anderen Transistors (T4) verbunden ist, daß ferner die Quellenelektrode des Transistors (T3) von jedem der Speicherelemente einer Spalte mit der zugehörigen ersten elektrischen Speiseleitung (SL1, SL2) verbunden ist und daß die Senkenelektrode des anderen Transistors (T4) von jedem Speicherelement einer Spalte mit der zugehörigen zweiten elektrischen Speiseleitung (DL1, DL2) verbunden ist.
  6. 6. Speicher nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß jedes Paar benachbarter Spalten von Speicherelementen eine gemeinsame zweite elektrische Speiseleitung aufweist.
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DE2545168A 1974-10-11 1975-10-08 Inhaltsadressierbarer Speicher in integrierter Bauweise Expired DE2545168C2 (de)

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