DE2522748C2 - Peripheriekopplungsadapter zur Steuerung der Informationsübertragung zwischen einer Datensammelleitung eines Zentralprozessors und daran angeschlossenen peripheren Einheiten - Google Patents

Description

Die Erfindung betrifft einen Peripheriekopplungsadapter zur Steuerung der Übertragung von Information zwischen peripheren Einheiten und einer in zwei Richtungen arbeitenden Datensammelleitung, an die ein Zentralprozessor und wenigstens ein Speicher angeschlossen sind.

Ein solcher Pcripheriekopplungsadapter ist aus der Fachzeitschrift ELEKTRONIK 1974, Heft 10, Seiten 391 bis 395 bekannt. Bei dieser bekannten Anordnung weist jede periphere Einheit ihre eigene individuelle Steuereinrichtung auf, mit der einzigen Ausnahme, daß eine der Steuereinrichtungen sowohl einen Streifenleser als auch einen Streifenstanzer bedient. Aus dieser Druckschrift geht jedoch hervor, daß die Steuereinrichtung für den Streifenleser und für den Streifenstanzer über eine besondere Steuer-Daten-Leitung mit diesen Einrichtungen verbunden ist

Es ergibt sich auch aus dem Gesamtzusammenhang der in Rede stehenden Druckschrift, daß jede Steuerleitung nur Signale in einer einzigen Richtung überträgt

Der Erfindung liegt die Aufgabe zugrunde, einen Peripheriekopplungsadapter der Eingänge näher genannten Art zu schaffen, welcher im Hinblick auf die Anordnung einer peripheren Steuereinrichtung auf

ίο einem einzigen Halbleiterplättchen mit einer besonders geringen Anzahl von Anschlußklemmen auskommt und zwar auch dann, wenn mehr als eine periphere Einrichtung zu einer bestimmten Zeit bedient werden soll.

Zur Lösung dieser Aufgabe sieht die Erfindung vor, daß wenigstens eine von dem Peripheriekopplungsadapter ausgehende, periphere Steuerleitung durch einen ersten vom Zentrnlprozessor gelieferten, in einem Steuerregister speicherbaren und in einer Steuerlogik dekodierbaren Befehl so aktiviert wird, daß sie als Eingabeleitung für Unterbrechungsanforderungssignale von den peripheren Einheiten dient, und daß die periphere Steuerleitung durch eine zweiten, vom Zentralprozessor gelieferten, in dem Steuerregister speicherbaren und in der Steuerlogik dekodierbaren

Befehl so aktiviert wird, daß sie als Ausgabeleitung für Steuersignale an die angeschlossenen peripheren Einheiten dient.

Vorteilhafte Weiterbildungen und bevorzugte Ausführunßsformen des Erfindungsgegenstandes ergeben sich aus den Unteransprüchen.

Gemäß der Erfindung ist der wesentliche Vorteil erreichbar, daß eine dynamische Umschaltung der peripheren Steuerleitungen ermöglicht wird, so daß zu einer bestimmten Zeit beispielsweise über eine bestimmte Leitung eine Steuerinformation empfangen werden kann und im nächsten Moment über diese Leitung eine Steuerinformation ausgesandt werden kann. Dadurch wird die Anzahl der erforderlichen Steuerleitungen beträchtlich vermindert, welche dazu notwendig sind, zwischen einer peripheren Steuereinheit und der entsprechenden peripheren Einrichtung Steuerinformationen auszutauschen. Im Ergebnis führt die erfindungsgemäße Anordnung zu einer peripheren Steuereinheit, welche wesentlich kleiner ist als die bekannte Anordnung und somit auch den Vorteil einer preiswerteren Herstellung mit sich bringt.

Die dynamische Umschaltung der Steuerleitungen gemäß der Erfindung wird im wesentlichen dadurch ermöglicht, daß in der peripheren Steuereinheit ein Steuerregister angeordnet wird und die Möglichkeit bietet, daß der Inhalt des Steuerregisters geändert wird, während die periphere Steuereinheit gerade mit einer oder mit mehreren peripheren Einrichtungen in einem Informationsaustausch steht.

Gemäß der Erfindung ist weiterhin der Vorteil erreichbar, daß bei einem Peripherikopplungsadapter Anschlüsse eingespart werden können.
Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigt

Fig. IA ein Blockdiagramm eines verallgemeinerten Steuersystems mit einem gemeinsamen Datenübertragungsweg,

Fig. ItS ein Blockdiagramm eines Systems mit einer MikroZentraleinheit,

Fig. 2 ein Teilblockdiagramm eines Systems mit einer MikroZentraleinheit, welche die Steuerregister-Organisalion gemäß der Erfindung veranschaulicht.

Fig.3 ein Teilblockdiagramm eines Systems mit einer MikroZentraleinheit welches die Organisation einer Unterbrechung und Rückstellung/Reaktivierung veranschaulicht,

F i g. 4 ein Blockdiagramm eines Peripheriekopplungsadapters und

F i g. 5 eine Minimalkonfiguration für ein System mit einer MikroZentraleinheit.

Das Mikrozentraleinheiten-System gemäß der Fig. IA, welches auch als Mikroprozessorsystem bezeichnet wird, stellt einen speziellen Fall aus der allgemeinen Klasse von Datenverarbeitungssystemen mit einem gespeichterten Programm dar, welche als Datensteuersysteme zu bezeichnen sind. Die Fig. IA zeigt eine mögliche Ausführungsform eines solchen Datensteuersysrems. Das Steuersystem 1/4 besteht aus einer Gruppe von Datensteuereinheiten 3Λ, 4Λ 5Λ 13Λ, 14Λ und 15Λ, von denen jede mit einem gemeinsamen Datenübertragungsweg 9/4 gekoppelt ist, und zwar jeweils über einem in zwei Richtungen arbeitenden Datenkoppler 6Λ, 7 A, SA, 10Λ, IM und 12A In einem Steuersystem dieser Art wird die Systemauslegung dadurch optimiert, daß die Funktionen jeder Steuereinheit festgelegt und die einzelnen Steuereinheiten miteinander über den gemeinsamen Datenweg derart verbunden werden, daß der gesamte Bereich der Datenverarbeitung, welcher vom gesamten Steuersystem auszuführen ist, in wirksamer Weise in einzelne Gruppen von Aufgaben unterteilt wird, die von jeder der Steuereinheiten übernommen werden sollen, aus welchen das Gesamtsystem aufgebaut ist. In einem typischen Steuersystem sind einige der Steuersci.altungen derart ausgebildet, daß sie betrieblich mit einer Gruppe von Datenquellen und Datenbestimmungspunkten 2A verbunden sind. Somit ist zusätzlich zu der oben bereits genannten Kopplung mit dem gemeinsamen Datenübertragungsweg in zwei Richtungen die Steuereinheit 13/4 an einen in zwei Richtungen arbeitenden Datenübertragungsweg 16Λ angeschlossen, der seinerseits mit einer peripheren Einheit 2OA verbunden ist. Ein in zwei Richtungen arbeitender Datenübertragungsweg wird nachfolgend auch kurz als Zweirichtungs-Datenübertragungsweg bezeichnet. Die Steuereinheit \4A ist mit einem Zweirichtungs-Datenübertragungsweg 17/4 gekoppelt, der seinerseits mit einer peripheren Einheit 21,4 verbunden ist, und die Steuereinheit 15/4 ist mit einem Zweirichtungs-Datenübertragungsweg 18/4 gekoppelt, der seinerseits mit einer peripheren Einheit 22A verbunden ist.

Die F i g. 1B zeigt ein System mit einer Mikrozentraleinheit bzw. ein Mikroprozessor-System, welches mit Iß bezeichnet ist und eine spezielle Ausführungsform eines digitalen Datenverarbeitungssystems mit gespeichertem Programm darstellt, wobei diese Anordnung zu der allgemeinen Kategorie von Datensteuersystemen gehört.

Wie bei der Ausführungsform gemäß F i g. IA ist das System um einen gemeinsamen Datenübertragungsweg herum organisiert, d. h., im vorligenden Fall um den gemeinsamen Adressen- und Datenübartragungsweg 13ß herum. Der Mikroprozessor-Baustein 3ß ist mit einem Zweirichtungs-Koppler SB gekoppelt, der mit dem gemeinsamen Datenübertragungsweg 13ß verbunden ist. Der Mikroprozessor-Baustein erfüllt in diesem System die Funktion einer »Hauptsteuereinheit«, da er gespeicherte Programmbefehle ausführt und Daten sowie Steuersignale sowohl überträgt als auch empfänet. welche dazu benötigt werden, sämtliche Funktionen des Mikroprozessor-Systems auszuführen. Dei Baustein 4ß des Random-Speichers, d. h. eines Speichers, bei dem die statische Erwartung für die Zugriffszeit eines bestimmten Zugriffs unabhängig von jedem vorhergehenden Zugriff ist ist über einen Zweirichtungs-Koppler 95 mit dem gemeinsamen Dptenübertragungsweg 135 gekoppelt um eine vorübergehende Datenspeicherung für das System zu schaffen. In ähnlicher Weise ist der Baustein 55 für einen Festspeicher, d. h. für einen Speicher, aus welchem betriebsmäßig nur gelesen werden kann, mit dem gemeinsamen Datenübertragungsweg 135 gekoppelt und zwar über einen Zweirichtungs-Koppler 105, um eine permanente Datenspeicherung für das System zu ermöglichen. Der Programmzeitsteuer-Baustein 65 ist über einen Zweirichtungs-Koppler 115 mit dem g<meinsamen Datenübertragungsweg 135 gekoppelt Dieser Modul spricht auf Anforderungen von dem Mikroprozessor-Baustein 35 an, um Zeitsteuersignale langer Dauer zu erzeugen, und liefert Signale zurück an den Mikroprozessor-Baustein 35, wenn die entsprechende Zeitperiode abgelaufen ist Dieses Delegieren von Datenverarbeitungserfordernissen zur Erzeugung von Zeitsteuersignalen über eine ausgedehnte Zeitspanne befreit den Mikroprozessor-Baustein davon, diese Aufgabe zu übernehmen, so daß er während der Zeitsteuersignalerzeugung für andere Aufgaben frei ist Für bestimmte komplizierte Datenverarbeitungsaufgaben oder für Hochgeschwindigkeits-Datenverarbeitungsaufgaben kann die Leistungsfähigkeit des Mikroprozessor-Systems dadurch verbesse-t werden, daß ein oder mehrere zusätzliche Mikroprozessor-Bausteine an den gemeinsamen Datenübertragungsweg angeschlossen werden. Somit ist der Mikroprozessor-Baustein 75 über den Zweirichtungskoppler 125 an den gemeinsamen Datenübertragungsweg 135 angeschlossen. Diese Verbindung liefert ein weiteres Beispiel der Art und Weise, in welcher Steuerbausteine mit verschiedener Datenverarbeitungsleistungsfähigkeit an einen gemeinsamen Datenübertragungsweg angeschlossen werden können, um ein Datenverarbeitungssystem zu bilden, welches allen Datenverarbeitungserfordernissen gerecht wird.

In einem typischen Mikroprozessor-System besteht die Hauptdatenverarbeitungsaufgabe darin, für einen ordnungsgemäßen zeitlichen Ablauf von Daten- und Steuersignalen zwischen einer Datenquelle und einem Datenbestimmungspunkt 25 zu sorgen. Es entspricht einer typischen Anordnung, daß bei einer Verbindung dieser Datenquellen mit den Datenbestimmungspunkten die Daten verarbeitet und die Signalpegel umgesetzt werden müssen, um die Daten in Formen zu bringen, weiche mit den Verbindungs- und mit den Signalpegeln kompatibel sind, welche für eine Übertragung auf dem gemeinsamen Datenübertragungsweg 135 geeignet sind. Eine spezielle Kategorie von Bausteinen, die allgemein als Kopplungsadapter-Bausteine bezeichnet werden können, werden für diese Funktion verwendet. Somit weist das Mikroprozessor-System 15 einen Peripheriekopplungsadapter-Baustein 195 auf, welcher über einen Zweirichtungs-Koppler 145 mit dem gemeinsamen Datenübertragungsweg 135 gekoppelt ist und weiterhin mit einem Zweirichtungs-Peripherie-Datenübertragungsweg 245 verbunden ist. Dieser Zweipchtungs-Peripherieweg ist dann mit einer bestimmten Datenquelle und mit einer Datenbestimmungseinrichtung verbunden, in diesem Falle mit einer Tastatur 295. In ähnlicher Weise ist der Peripheriekopplungsadapter-

■ Baustein 2OB mit dem gemeinsamen Datenübertragungsweg 135 über einen Zweirichtungs-Koppler 15ß verbunden und weiterhin mit dem Peripheriedatenweg 25ß gekoppelt, der seinerseits mit der Kathodenstrahlröhre 30ß verbunden ist. Der Peripheriekoppleradapter-Baustein ist in spezieller Weise derart ausgebildet, daß damit eine große Vielfalt von peripheren Einheiten mit dem gemeinsamen Datenübertragungsweg des Mikroprozessor-Systems verbunden werden können, wie es nachfolgend im einzelnen naher diskutiert wird.

Eine ähnliche Anpassungsfunktion kann mit dem für asynchrone Verbindungen dienenden Kopplungsadapter-Baustein gemäß Fig. IB ausgeführt werden. Der Asynchron-Kopplungsadapter-Baustein wurde speziell so ausgelegt, daß er die speziellen Datenverarbeitungserfordernisse von Asynchron-Datenkanälen mit geringerer Geschwindigkeit erfüllen kann. Die spezielle Ausführungsform gemäß Fig. IB zeigt zwei Beispiele, bei welchen der Asynchron-Kopplungsadapter-Baustein 215 über einen Zweirichtungs-Koppler 16ß mit dem gemeinsamen Datenübertragungsweg 13ß gekoppelt ist und weiterhin mit einem Modulator-Demodulator-Baustein 31B für geringe Geschwindigkeiten über den Zweirichtungs-Datenübertragungsweg 26ß für periphere Einheiten verbunden ist. Dieser Modem 31B (Modem = Modulator-Demodulator) für geringe Geschwindigkeiten ist an einen asynchronen Datenkanal 345 angeschlossen. In ähnlicher Weise ist der Asynchron-Kopplungsadapter-Baustein 23ß mit dem gemeinsamen Datenübertragungsweg 31B über einen Zweirichtungs-Koppler 18ß verbunden und weiterhin mit dem Peripherieweg 28ß. Dieser Peripherieweg 28ß ist mit einer speziellen Asynchron-Datenquelle verbunden und weiterhin mit einer bestimmten Datenbestimmungseinrichtung, nämlich mit einem Fernschreiber 33 B.

Die F i g. 2 zeigt eine weitere Ausführungsform eines Mikroprozessor-Systems, bei welchem die besondere Bedeutung auf der Steuerung des Steuerregisters liegt, und zwar zur Anpassung an eine große Vielfalt von peripheren Einheiten, um die elektrischen Erfordernisse des gemeinsamen Datenübertragungsweges zu erfüllen. Der Mikroprozessor-Baustein lCist mit dem gemeinsamen Systemweg 2C gekoppelt, welcher diejenige Einrichtung darstellt, die zur Datenübertragung in zwei Richtungen zwischen allen anderen Bausteinen im System dient Somit ist der Random-Speicher 3Cüber den Datenkoppler AC mit dem gemeinsamen Datenübertragungsweg 2Cgekoppelt. Der Festspeicher 5Cist mit dem gemeinsamen Datenübertragungsweg 2Cüber den Koppler 6C verbunden, und der programmierte Zeitsteuermodul 7 C ist mit dem gemeinsamen Datenübertragungsweg 2C über den Datenkoppler SC verbunden. Weiterhin ist der gemeinsame Datenübertragungsweg 2Cmit einer Gruppe von Kopplungsadapter-Bausteinen verbunden. Der gemeinsame Datenübertragungsweg IC ist mit einem ersten Kopplungsadapter-Baustein IOC über einen Zweirichtungs-Baustein 23C9Cverbunden, ein zweiter Kopplungsadapter-Bautein 23Cist über den Zweirichtungs-Datenkoppler 22C angeschlossen, und ein Kopplungsadapter-Baustein 27C ist über einen Zweirichtungs-Koppler 26C angeschlossen.

Der Zweirichtungs-Datenübertragungsweg 9C ist innerhalb des Kopplungsadapter-Bausteins IOC mit der Eingangslogikschaltung HC verbunden, die ihrerseits über einen Datenübertragungsweg 12C mil einer Steuerlogikschaltung 13C verbunden ist. Die Steuerlogikschaltung 13C ist mit dem Datenübertragungsweg 14Cverbunden, welcher mit der Ausgangslogik 15Cund mit dem Datenübertragungsweg 16C gekoppelt ist, der seinerseits mit dem Steuerregister 17C verbunden ist. Die Ausgangslogik 15Cist derart ausgebildet, daß sie an verschiedene Kombinationen von peripheren Einheiten anschließbar ist, in diesem Falle an die periphere Einheit 19C über den peripheren Datenweg 18C und an die periphere Einheit 2OC über den peripheren Datenweg 21C. Die Funktion des Steuerregisters 17C besteht darin, die sequentiellen und die kombinatorischen Logikfunktionen der Steuerlogikschaltung 13C in der Weise zu modifizieren, wie es durch die Steuerworte vorgegeben ist, welche während geeigneter Zeiten in der Datenverarbeitungsfolge von dem Mikroprozessor-Baustein IC übertragen werden. Diese Funktion des Steuerregisters 17C ermöglicht die Erfüllung von wechselnden Anforderungen der peripheren Einheiten wie der peripheren Einheit 19C und der peripheren Einheit 2OC, welche den Erfordernissen des gemeinsamen Datenübertragungsweges 2Cdes Systems anzupassen sind.

Dieselbe Art der Steuerregister-Organisation liegt bei den anderen Kopplungsadapter-Bausteinen des Systems vor, beispielsweise bei dem zweiten Kopplungsadapter-Baustein 23C, welcher mit dem gemeinsamen Datenübertragungsweg 2C über den Zweirichtungs-Datenkoppler 22C verbunden ist und mit der peripheren Einheit 25C über den Zweirichtungs-Peripherieweg 24C, und weiterhin bei dem Kopplungsadapter-Baustein 27C, welcher mit dem gemeinsamen Datenübertragungsweg 2C über den Zweirichtungskoppler 26C verbunden ist und mit den drei peripheren Einheiten 31C, 32Cund 33C, und zwar jeweils über die Zweirichtungs-Peripheriewege 28C, 29Cund 30C.

Die F i g. 3 zeigt eine Teildarstellung eines Mikroprozessorsystems, um den Aufbau zu erläutern, welcher im Hinblick auf eine maskierbare Unterbrechung, eine nicht-maskierbare Unterbrechung und eine Hauptrückstellung/Reaktivierung des Mikroprozessors bzw. der MikroZentraleinheit vorhanden ist In der F i g. 3 sind im Hinblick auf eine entsprechende Klarheit die Datenübertragungswege und die Adressenübertragungswege nicht dargestellt. Der Mikroprozessor-Baustein ID hat als einen Eingang einen gemeinsamen Unterbrechungs-Anforderungsleiter 14D, welcher mit dem anderen dargestellten Baustein verbunden ist. Somit ist der Leiter 14D mit 15D, 24D, 32D und 4OD gekoppelt, welche jeweils als Rückstelleingang des ersten Kopplungsadapter-Bausteins 17D, des zweiten Kopplungsadapter-Baustein 26D, des /Vten (wobei N eine ganze Zahl ist) Kopplungsadapter-Bausteins 34D und des Programmzeitsieuennouu!» 42Ddienen. Der Mikroprozessor-Baustein ID hat auch einen Eingangsleiter IOD, welcher mit der nicht-maskierbaren Unterbrechungsschaltung IOD' verbunden ist Die Energieversorgung 3D für das Mikroprozessor-System liefert Energie an den Mikroprozessor-Baustein über den Leiter 2D, welcher auch an eine Energieausfall-Ermittlungsschaltung 4D angeschlossen ist Die Energieausfall-Ermittlungsschaltung 4D ist auch mit dem Leiter 13D verbunden, welcher ein Rückstelleingangsleiter für den Mikroprozessor-Baustein ID ist weiterhin mit dem ersten Kopplungsadapter-Baustein 17D über den Leiter 16D. über einen zweiten Kopplungsadapter-Baustein 26D über einen Leiter 25D, mit dem ./Vten Kopplungsadapter-Baustein 34D über einen Leiter 33D und mit dem Programmzeitsteuermodul 42D über einen Leiter

Innerhalb des Mikroprozessor-Bausteins IZ? ist der gemeinsame Unterbrechungs-Anforderungsleiter 14D mit der Unterbrechungs-Maskenschaltung 12D verbunden. Diese Unterbrechungs-Maskenschaltung arbeitet unter Programmsteuerung derart, daß eine Unterbrechungsanorderung von einer beliebigen peripheren Einheit des Systems abgewiesen wird, wenn der Mikroprozessor Aufgaben mit höherer Priorität ausführt. Die Unterbrechungs-Maskenschaltung ist mit der Unterbrechungs-Logikschaltung über den internen Datenweg HD verbunden. Wenn somit die Unterbrechungsmaske gesetzt wird, kann der gemeinsame Unterbrechungs-Anforderungsleiter 14D dann die angeforderten Signale auf dem Datenübertragungsweg HD nicht dazu veranlassen, innerhalb der Unterbrechungslogik 7D eine Unterbrechungsfolge auszulösen. Die Unterbrechungslogik TD ist auch mit dem nicht maskierbaren Unterbrechungsleiter IOD gekoppelt. Dieser Leiter dient dazu, eine Klasse von Unterbrechungen mit höherer Priorität zu liefern, auf welche der Mikroprozessor unverzüglich antworten muß, und zwar unabhängig von der Datenverarbeitungsfolge, die gerade abläuft. Somit muß diese Klasse von Unterbrechungen nicht maskiert werden, d. h. es müssen nicht-maskierbare Unterbrechungen sein. Die Unterbrechungslogik TD ist auch mit dem internen Datenübertragungsweg 8D gekoppelt, welcher mit der Aktivierungslogik 9D verbunden ist. Die Aktivierungslogik 9D ist mit dem Rückstell-Leiter 13D verbunden. Die Funktion von 13D besteht darin, dem Mikroprozessor-System zu signalisieren, daß von der Leistungsausfall-Ermittlungsschaltung 4D ein Leistungsausfall erkannt wurde, so daß alle größeren Systemelemente in einen »unschädlichen« Zustand zu versetzen sind, in welchem keine fehlerhafte Datenbehandlung innerhalb der Bausteine des Systems oder eine falsche Datenübertragung an die peripheren Einheiten erfolgen kann, welche durch das System gesteuert werden. Wenn der Rückstell-Leiter in Reaktion auf die Ermittlung eines Energieausfalls seinen aktiven Pegel ändert, bewirkt die Kopplung des Rückstell-Leiters 13D mit der Aktivierungslogik 9D eine Folge von Aktivierungssignalen, die erzeugt werden und über den internen Datenübertragungsweg SD der Unterbrechungslogik TD zugeführt werden. Die Unterbrechungslogik TD veranlaßt daraufhin den Mikroprozessor-Baustein, die entsprechenden Befehle auszuführen, welche dazu erforderlich sind, um den »unschädlichen« Zustand über den internen Datenübertragungsweg 6D herbeizuführen, welcher mit dem Befehlsregister 5D des Mikroprozessor-Bausteins verbunden ist.

Die Kopplungsadapter-Bausteine dieses Systems haben auch Steuerleiter, welche mit den peripheren Einheiten verbunden sind, die jeweils bedient werden. So ist der erste Kopplungsadapter-Baustein YID mit einem Steuerleiter 18D verbunden, der als Eingang zu der peripheren Einheit 2OD dient, und mit einem Eingangssteuerleiter 19D, welcher mit derselben peripheren Einheit 2OD verbunden ist In ähnlicher Weise ist der erste Kopplungsadapter-Baustein YID mit einem Ausgangssteuerleiter 21D verbunden, der seinerseits mit einer weiteren peripheren Einheit 23D verbunden ist, und mit einem Eingangssteuerleiter 21, welcher mit derselben peripheren Einheit verbunden ist Der zweite Kopplungsadapter 26D hat eine andere Anordnung von Steuerverbindungen zu der peripheren Einheit die er bedient, wobei er mit den drei Ausgangssteuerleitern 27D, 28D und 3OD verbunden ist, welche alle mit der peripheren Einheit 31D verbunden sind. Der zweite Kopplungsadapter-Baustein 26D ist auch mit einem Eingangssteuerleiter 29D verbunden, welcher seinerseits mit der peripheren Einheit 31D verbunden ist. Der /V'te Kopplungsadapter-Baustein 34D zeigt noch eine andere Anordnung der Steuerleiterverbindungen zu der peripheren Einheit, welche er bedient, wobei er mit drei Eingangssteuerleitern 35D, 36D und 38D sowie mit einem Ausgangssteuerleiter 37D verbunden ist, die alle mit der /Vten peripheren Einheit 39D verbunden sind. Die unterschiedlichen Anordnungen der Steuereingänge und -ausgänge, welche für die Kopplungsadapter-Bausteine gemäß F i g. 3 dargestellt sind, veranschaulichen die Tatsache, daß durch die Verwendung von Steuerregistern innerhalb der Kopplungsadapter-Bausteine die Möglichkeit geschaffen wird, daß die Steuerleitungen zu den peripheren Einheiten als Eingänge oder als Ausgänge definiert werden können, und zwar programmgesteuert.

Die F i g. 4 stellt ein Blockdiagramm einer peripheren Koppleradapterschaitung dar, welche die Hauptfunktionselemente zeigt, die dazu dienen, periphere Einheiten des Mikroprozessor-Systems anzupassen und zu steuern. Die acht Leiter DO —D7 des Mikroprozessor-Datenübertragungswegss sind mit dem Datenweg-Eingangsregister 61 über den internen Datenübertragungsweg 61' und mit dem Ausgangsdatenübertragungsweg A 1 verbunden ist. Daten und Steuerworte von dem Mikroprozessor-Datenübertragungsweg werden über die Datenweg-Pufferschaltung 31 übertragen und in dem Datenweg-Eingangsregister 61 gespeichert, und zwar zur Übertragung zu den anderen Registern des Peripheriekopplungsadapter-Bausteins. Diese Übertragung erfolgt über den Eingangsdatenweg 71, welcher mit dem Datenweg-Eingangsregister 61 gekoppelt ist und mit dem A-Steuerregister 21, mit dem A-Ausgangsregister 141', mit dem ß-Ausgangsregister 101, mit dem A-Datenrichtungsregister 41, mit dem ß-Datenrichtungsregister 191 und mit dem ß-Steuerregister 171. Der Ausgangsteil des Peripherie-Kopplungsadapter-Bausteine ist in zwei Abschnitte unterteilt, nämlich in die »A«-Seite und in die »B«-Seite. Somit sind die acht Leiter PAO- PAT des Zweirichtungs-Peripherie-Datenweges »A« mit der Peripherie-Kopplungsschaltung A 91 gekoppelt, und die acht Leiter PBO-PBT des Zweirichtungs-Peripherie-Datenweges »B« sind mit der Peripherie-Kopplungsschaltung B, 111 verbunden. Die Peripherie-Kopplungsschaltungen sind beide mit dem Ausgangsdatenweg 81 verbunden, welcher mit dem A-Steuerregister 21, mit dem /4-Datenrichtungsregister 41, mit der Datenweg-Pufferschaltung 31, mit dem ß-Steuerregister 171 und mit dem B-Datenrichtungsregister 191 verbunden ist Die Anschlüsse des Ausgangsdatenweges 81 ermöglichen es, daß Daten, welche von den peripheren Einheiten empfangen wurden, von den peripheren Kopplungsschaltungen an die verschiedenen Register des Peripherie-Kopplungsadapter-Bausteins und schließlich über die Datenweg-Pufferschaltung 31 zu dem Mikroprozessor-Baustein des Mikroprozessor-Systems übertragen werden.

Der Peripherie-Kopplungsadapter-Baustein enthält auch interne Status-Steuerschaltungen, welche in der Weise arbeiten, daß sie Steuersignale von dem Mikroprozessor-Baustein empfangen und auch dorthin übertragen, wobei die Übertragung auch zu der Peripherie-Einrichtung erfolgt und wobei Unterbrechungs-Anforderungssignale von der peripheren Ein-

richtung an den Mikroprozessor-Baustein weitergeleitet werden. Die /!-Steuerschaltung 11 für den internen Status ist mit der peripheren Einheit über Steuerleiter CA 1 und CA 2 verbunden und ist weiterhin mit dem Mikroprozessor-Baustein über den Unterbrechungs-Anforderungsleiter IRQA verbunden. In ähnlicher Weise ist die ß-Steuerschaltung 201 für den internen Status mit der peripheren Einheit über Steuerleiter CB1 und CB2 und außerdem mit dem Mikroprozessor-Baustein über den Unterbrechungs-Anforderungsleiter IRQB verbunden.

Der Peripherie-Kopplungsadapter-Baustein enthält auch eine Steuerschaltung 121 für die Chipauswahl bzw. Bausteinauswahl und die Lese/Schreib-Funktion, welche mit den Leitern CSO, CSi, CS2, RSO, RS1, R/W, Aktivieren und Rückstellen verbunden ist, welche Steuersignale von dem Mikroprozessor-Baustein übertragen. Die Steuerschaltung für die Auswahl und die Lese/Schreib-Funktion erzeugt eine interne Registerauswahl und Schaltungszeittaktsignale, welche als Steuersignale für die anderen Register des Peripherie-Kopplungsadapter-Bausteins dienen. Zur Vereinfachung sind die verschiedenen Leiter für diese Signale in der F i g. 4 nicht dargestellt worden.

Die Fig.5 zeigt eine Minimalkonfiguration für ein Mikroprozessor-System, und zwar einschließlich der einzelnen Verbindungen der verschiedenen Bausteine und Schaltungen in dem System. Der Mikroprozessor-Baustein 6P ist im Hinblick auf eine Drei-Zustand-Steuerung mit dem Leiter TSC und mit dem Leiter RES zum Rückstellen verbunden. Diese beiden Leiter sind mit der Neustart-Schaltung 4P verbunden, welche dazu verwendet wird, das Rückstell- und das Drei-Zustand-Steuersignal in diesem speziellen Fall zu erzeugen. Der Mikroprozessor-Baustein 6P ist mit der Zwei-Phasen-Taktgeneratorschaltung über Zeittaktleiter Φ1 und Φ2 verbunden und liefert ein Signal für eine »gültige Speicheradresse« an die Zwei-Phasen-Zeittaktschaltung XP über den Leiter VMA. Der Leiter Φ2 ist in diesem speziellen Fall auch mit dem Datenweg-Aktivierungseingang (DBE)des Mikroprozessors verbunden.

Für diese spezielle Konfiguration nutzt der Mikroprozessor-Baustein die zehn Adressenleiter AO-A 9 und die Adressenleiter A 13 und A 14 aus. Die zehn Adressenleiter A 0 — A 9 sind mit dem Festspeicher 2P verbunden, und die sieben Leiter AO-A 6 sind mit dem Random-Speicher 5P verbunden. Zusätzlich ist der Adressenleiter A 13 mit einem Aktivierungseingeng des Festspeichers 2P und mit einem Aktivierungseingang des Random-Speichers 5P verbunden. In ähnlicher Weise ist der Adressenleiter A 14 mit einem anderen Aktivierungseingang des Festspeichers 2P und mit einem anderen Aktivierungseingang des Random-Speichers 5P verDundftn. Weiterhin sind die Adressenleiter A 13 und A 14 jeweils mit den Eingängen CS1 und CS 2 zu dem Peripherie-Kopplungsadapter-Baustein 3P verbunden. Die Adressenleiter AO, Al und A 2 von der Zehn-Leiter-Gruppe AO-A 9 sind jeweils mit den Eingängen RSO, RSi und CSO des Peripherie-Kopplungsadapter-Bausteins 3P verbunden. Die Adressenleiter A 13 und A 14 sind ebenfalls mit der Chipauswahl-Decodierschaltung TP verbunden, welche mit einem Eingang der Phasentaktschaltung IPverbunden ist. Eine Funktion der Chip-Auswahl-Decodierschaltung ist die Erkennung der speziellen Adressenkombination, für welche das System eine »Expansion« einer $2-Taktimpulslänge verlangt. Wenn diese Kombinationen decodiert sind, wird das Ausgangssignal der Chip-Auswahl-Decodiereinrichtung TP mit dem »programmierbaren« Eingang der Zwei-Phasen-Taktschaltung IP gekoppelt, wodurch angezeigt wird, daß die Länge eines #2-Taktimpulses ausgedehnt werden sollte.

Der Mikroprozessor-Baustein 6P erzeugt auch ein Signal für eine »gültige Speicheradresse« auf dem Leiter VMA, welcher mit der Zwei-Phasen-Taktschaltung IP verbunden ist. Dieses Signal zeigt an, daß ein vorgegebener Taktzyklus zur Adressierung von Information vom Speicher gültig ist. Die Zwei-Phasen-Taktschaltung IP enthält eine Logik, welche das Signal für die gültige Speicheradresse mit dem Zwei-Phasen-Taktsignal kombiniert, um das logische UND dieser zwei Signale zu erzeugen, welches an den Leiter VMA ■ Φ2 geführt wird, der mit einem Aktivierungseingang des Random-Speicher-Bausteins 5P und mit dem Aktivierungseingang des Peripherie-Kopplungsadapter-Bausteins 3P verbunden ist, um die grundlegende Zeittaktsteuerung für diese zwei Bausteine zu liefern.

Der Mikroprozessor-Baustein ist mit den acht Datenleitern DO—D7 des Zweirichtungs-Datenübertragungsweges gekoppelt, der seinerseits mit dem Random-Speicher-Baustein 5P, mit dem Festspeicher-Baustein 2P und mit dem Peripherie-Kopplungsadapter-Baustein 3Pverbunden ist, welcher den grundlegenden Zweirichtungs-Datenübertragungsweg für das System bildet. Der Mikroprozessor-Baustein hat auch einen Lauf/Halt-fHALlT-Eingang, welcher für diese minimale Systemkonfiguration direkt mit einer Fünf-Volt-Energieversorgung verbunden ist, um einen stetigen »Lauf«-Zustand zu ermöglichen.

Der Peripherie-Kopplungsadapter-Baustein 3P dieser minimalen Systemkonfiguration ist derart angeordnet, daß er an zwei periphere Einrichtungen »A« und »B« angeschlossen ist. Steuereingänge und Ausgänge zu der peripheren Einrichtung »A« sind mit dem Peripherie-Kopplungsadapter-Baustein 3P über die Leiter CA 1 und CA 2 verbunden. In ähnlicher Weise sind Steuerleiter von der peripheren Einrichtung »B« mit dem Peripherie-Kopplungsadapter-Baustein 3P über die Leiter CBi und CB 2 verbunden. Eine Datenübertragung zu den zwei peripheren Einheiten und von den zwei peripheren Einheiten erfolgt durch den Acht-Leiter-Peripheriedatenweg PAO- PA 7 und den Acht-Leiter-Peripheriedatenweg ΡΒ0-ΡΒΊ, von denen jeder zwischen der zugehörigen peripheren Einheit und dem Peripherie-Kopplungsadapter-Baustein 3Pangeordnet ist.

Unterbrechungsanforderungssignale werden aus Steuersignalen auf CA 1, CA 2, CB1 und CB 2 abgeleitet und zu dem Mikroprozessor-Baustein über die Leitungen IRQA und IRQB übertragen, welche im Multiplex auf den gemeinsamen Unterbrechungsanforderungsleiter IRQ geführt sind, welcher mit dem Mikroprozessor-Baastein verbunden ist

Folgende Diskussion dient zur weiteren Veranschaulichung der Grundelemente des Mikroprozessor-Systems sowie zur Erläuterung der funktioneilen Zwischenverbindungen.

Die Mikroprozessor-Einheit führt die grundlegenden Steuerfunktionen für das Mikroprozessor-System dadurch aus, daß die internen und die externen Datenmanipulationen durchgeführt werden, welche durch die Programme verlangt werden, die im Speicher des Mikroprozessor-Systems gespeichert sind.

Die F i g. 4 zeigt ein grundlegendes Blockdiagramm der logischen Elemente des Peripherie-Kopplungsadapter-Bausteins, welche die erforderlichen Kopplungs-

Funktionen erfüllen, und zwar in Abhängigkeit von der funktionalen Konfiguration, welche durch den Mikroprozessor programmiert ist. Die Definition der erlaubten Konfigurationen und die interne Steuerung, welche durch die funktionalen Elemente für die Konfigurationen aufgebaut sind, sind folgendermaßen ausgebildet:

Es gibt sechs Stellen innerhalb des Peripherie-Kopplungsadapter-Bausteins, welche für den Mikroprozessor-Datenübertragungsweg zugänglich sind, weiterhin zwei Peripherie-Kopplungseinheiten, zwei Datenrichtungsregister und zwei Steuerregister. Die Auswahl dieser Stellen wird durch die Eingänge RSO und RS1 gemeinsam mit Bit Nr. 2 im Steuerregister gesteuert.

Ein Rückstellimpuls hat die Wirkung, daß logische Nullen in alle Peripherie-Kopplungsadapter-Baustein-Register geladen werden. Dadurch werden PA 0- PA 7, PBO-PB 7, CA 2 und CB 2 als Eingänge festgelegt, und alle Unterbrechungen werden abgeschaltet. Der Peripherie-Kopplungsadapter muß während des Neustart-Programms angesprochen werden, welches auf den Rückstellimpuls folgt.

Einzelheiten möglicher Konfigurationen des Datenrichtungs- und des Steuerregisters sind folgende:

Die zwei Datenrichtungsregister A und B welche jeweils mit 41 und 19t in der Fig.4 bezeichnet sind, ermöglichen es der Mikroprozessoreinheit, die Richtung der Daten durch jede entsprechende periphere Datenleitung zu steuern. Ein Datenrichtungsregister-Bit, welches auf »0« gesetzt wird, legt die entsprechende periphere Datenleitung als Eingang fest, während ein Bit »1« zu einer Ausgangsleitung führt.

Die zwei Steuerregister A und B, welche in der F i g. 4 jeweils mit 21 und 171 bezeichnet sind, ermöglichen es der Mikroprozessoreinheit, die Arbeitsweise der vier peripheren Steuerleitungen CA 1. CA 2, CSl und CB2 zu steuern. Außerdem setzen sie die Mikroprozessoreinheit in die Lage, die Unterbrechungsmarkierungen zu aktivieren. Die Bits 0 bis 5 der zwei Register können durch den Mikroprozessor eingeschrieben oder ausgelesen werden, wenn die geeigneten Bausteinauswahl- und Registerauswahl-Signale angelegt sind. Die Bits 6 und 7 der zwei Register werden nur durch externe Unterbrechungen gelesen und modifiziert, welche auf den Steuerleitungen CAl, CA 2, CBi oder CB 2 ankommen.

Das Bit 2 in jedem Steuerregister A und B ermöglicht die Auswahl von entweder einem peripheren Kopplungsregister oder einem Datenrichtungsregister, wenn die geeigneten Registerauswahlsignale an RSO und RS1 angelegt sind.

Die vier Unterbrechungs-Markierungs-Bits werden durch aktive Übergänge der Signale auf den vier Unterbrechungs- und Peripherie-Status-Leitungen gesetzt, wenn diese Leitungen so programmiert sind, daß sie Unterbrechungseingänge bilden. Diese Bits können nicht direkt von dem Mikroprozessor-Datenübertragungsweg gesetzt werden, und sie werden indirekt durch eine Datenoperation zum Lesen einer peripheren Einheit im geeigneten Abschnitt rückgestellt

Die zwei Bits mit dem geringsten Stellenwert der Steuerregister A und B werden dazu verwendet, die Unterbrechungs-Eingangsleitungen CA 1 und CB1 zu steuern. Die Bits »0« der Steuerregister A und B werden dazu verwendet, jeweils die Mikroprozessor-Unterbrechungssignale IRQA und IRQB zu aktivieren. Die Bits »1« der Steuerregister A und B bestimmen den aktiven Übergang der Unterbrechungs-Eingangssignale CA und CSl.

Die Bits 3, 4 und 5 der zwei Steuerregister A und B werden dazu verwendet, die peripheren Steuerleitungen CA 2 und CB 2 zu steuern. Diese Bits bestimmen, ob die Steuerleitungen als Unterbrechungseingangs- oder als Steuerausgang dienen. Wenn das Bit 5 tief gesetzt ist, so ist CA 2 (CB2) eine Unterbrechungs-Eingangsleitung, und zwar ähnlich wie CA 1 (CB 1). Wenn Bit 5 (CRB-S) hochgesetzt ist, wird CA 2 (CB 2) zu einem Ausgangssignal, welches dazu verwendet werden kann, periphere ίο Datenübertragungen zu steuern. Im Ausgangsmodus haben CA 2 und CB 2 leicht unterschiedliche Eigenschaften. Im Ausgangsmodus wird der tiefliegende Zustand von CA 2 (CB 2) durch eine Lese- oder durch eine Schreib-Operation der Mikroprozessoreinheit aufgebaut, während der hochgelegte Zustand durch einen aktiven Übergang von CA 1 (CB 1) bestimmt werden kann, weiterhin durch einen Impulsübergang E oder durch eine Schreib-Operation der Mikroprozessoreinheit.

Die F i g. 4 zeigt auch die verschiedenen elektrischen Signalleitungen, die erforderlich sind. Diese Signalleitungen gehören entweder zu den Leitungen, welche den Peripherie-Kopplungsadapter mit der Mikroprozessoreinheit verbinden, oder zu der Gruppe von Leitungen, welche den Peripherie-Kopplungsadapter mit einer peripheren Einheit verbinden, und sie arbeiten folgendermaßen:

Der Peripherie-Kopplungsadapter stellt eine Verbindung zu der Mikroprozessoreinheit her, und zwar mit einem Zweirichtungs-Datenübertragungsweg mit acht Bit, mit drei Baustein-Auswahlleitungen, mit zwei Registerauswahlleitungen, mit zwei Unterbrechungs-Anforderungsleitungen, mit einer Lese/Schreib-Leitung, mit einer Aktivierungsleitung und mit einer Rückstell-Leitung. Diese Signale versetzen die Mikroprozessoreinheit in die Lage, daß sie eine vollständige Steuerung über den Peripherie-Kopplungsadapter hat.

Die Zweirichtungs-Datenleitungen (DO—D7) ermöglichen die Übertragung von Daten zwischen der Mikroprozessoreinheit und dem Peripherie-Kopplungsadapter. Die Datenweg-Ausgangstreiber sind Einrichtungen mit drei Zuständen, welche im Zustand hoher Impedanz (abgeschaltet) bleiben, außer dann, wenn die Mikroprozessoreinheit eine Peripherie-Koppiungsadapter-Leseoperation ausführt. Die Lese/Schreib-Leitung ist im Lese-Zustand (hoch gelegt), wenn der Peripherie-Kopplungsadapter für eine Lese-Operation ausgewählt ist.

Der Aktivierungsimpuls ist das einzige Zeitsteuersignal, welches an den Peripherie-Kopplungsadater angelegt wird. Die zeitliche Steuerung aller anderen Signale wird auf die Vorderflanken und die rückwärtigen Flanken des Impulses E bezogen. Beim normalen Beifieb der Mikrcprozessoreinhcit ist dieses Eir.gar.gssignal ein Signal für eine gültige Speicheradresse der Mikroprozessoreinheit (mit VMA bzeichnet), welches mit dem Zeittakt der Phase zwei durch die logische Funktion UND verknüpft ist (VMA&2).

Das Peripherie-Kopplungsadapter-Lese/Schreib-Signal (R/W) wird durch die Mikroprozessoreinheit erzeugt, die Richtung der Datenübertragungen auf dem Datenübertragungsweg zu steuern. Der tiefgelegte Zustand auf der Peripherie-Kopplungsadapter-Lese/ Schreib-Leitung aktiviert die Eingangspuffer, und es werden Daten von der Mikroprozessoreinheit auf das Signal E hin zu dem Peripherie-Kopplungsadapter übertragen, wenn die entsprechende Einrichtung ausgewählt wurde. Ein hoher logischer Pegei auf der

Lise/Schreib-Leitung stellt den Peripherie-Kopplungsadapter auf eine Übertragung von Daten zu dem Datenübertragungsweg ein. Die Peripherie-Kopplungsadater-Ausgangspuff er werden aktiviert, wenn die geeignete Adresse und der Aktivierungsimpuls vorhanden sind.

Die aktive, tiefgelegte Rückstell-Leitung wird dazu verwendet, alle Register-Bits in dem Peripheriekopplungsadapter auf eine logische Null (tief) einzustellen. Diese Leitung kann während der Arbeitsweise des Systems zur Energieeinschalt-Rückstellung und als Hauptrückstellung verwendet werden.

Die drei Eingangssignale CSO, CS1 und CS 2 werden dazu verwendet den Peripherie-Kopplungsadapter auszuwählen. CSO und CSl müssen hochgelegt sein und CS 2 muß tiefgelegt sein, um die Einrichtung auszuwählen. Datenübertragungen werden dann unter der Steuerung der Aktivierungssignale und der Lese/ Schreib-Signale durchgeführt Die Baustein-Auswahlleitungen müssen während der Dauer des Aktivierungsimpulses stabil bleiben.

Die zwei Registerauswahlleitungen werden dazu verwendet die verschiedenen Register innerhalb des Peripherie-Kopplungsadapters auszuwählen. Diese zwei Leitungen werden in Verbindung mit den internen Steuerregistern dazu verwendet ein bestimmtes Register auszuwählen, in welches eingeschrieben oder aus welchem ausgelesen werden soll.

Die Registerauswahlleitungen sollten während der Dauer des Impulses E stabil bleiben, während sie sich im Lese- oder im Schreib-Zyklus befinden.

Die aktiven, tiefgelegten JJnterbrechungs-Anforderungs-Leitungen (IRQA und IRQB) wirken in der Weise, daß sie den Mikroprozessor entweder direkt oder über eine Unterbrechungsprioritätsschaltung unterbrechen. Diese Leitungen sind als »offene Quelle« geschaltet (keine Lasteinrichtung am Baustein) und sind dazu in der Lage, als Senke für einen Strom von 1,6 mA von einer externen Quelle zu dienen. Dadurch wird es möglich, daß alle Unterbrechungs-Anforderungsleitungen in einer ODER-Konfiguration gemeinsam verdrahtet sind.

Jede Unterbrechungs-Anforderungs-Leitung hat zwei interne Unterbrechungs-Markierungs-Bits, welche die Unterbrechungs-Anforderungs-Leitung veranlassen, tiefgelegt zu werden. Jedes Markierungs-Bit ist einer speziellen peripheren Unterbrechungsleitung zugeordnet. Weiterhin sind vier Unterbrechungs-Aktivierungs-Bits in dem Peripherie-Kopplungsadapter vorgesehen, welche dazu verwendet werden können, eine bestimmte Unterbrechung von einer peripheren Einrichtung zu sperren. Die Bedienung einer Unterbrechung durch den Mikroprozessor erfolgt durch eine Programmroutine, welche auf einer Prioritätsbasis die zwei Steuerregister in jedem Peripherie-Kopplungsadater daraufhin sequentiell liest, ob Unterbrechungs-Markierungs-Bits gesetzt sind.

Die Unterbrechungs-Markierung wird gelöscht (auf Null gesetzt), wenn von dem Mikroprozessor die Operation »Lesen periphere Daten« ausgeführt ist

Der Peripherie-Kopplungsadapter weist zwei 8-Bit-Zweirichtungs-Datenübertragungswege und vier Unterbrechungs/Steuerleitungen auf, um eine Kopplung mit peripheren Einrichtungen zu schaffen.

Jede der peripheren Datenleitungen kann so programmiert werden, daß sie entweder als Eingang oder als Ausgang dient. Dies erfolgt durch Einstellung einer »1« in dem entsprechenden Datenrichtungsregister-Bit für solche Leitungen, welche als Ausgänge dienen sollen.

Eine »0« in einem Bit des Datenrichtungsregisters bewirkt die entsprechende periphere Datenoperation, bei welcher die Daten auf den peripheren Leitungen, welche als Eingangssignale programmiert sind, direkt auf den entsprechenden Mikroprozessor-Datenübertragungsleitungen erscheinen. Im Eingabemodus stellen diese Leitungen ein Maximum einer Standard-TTL-Last dar.

Die Daten im Peripherie-Kopplungsadapterregister

ίο A, welches in der Fig.4 mit 91 bezeichnet ist erscheinen auf den Daienleitungen, welche als Ausgänge programmiert sind. Eine logische »1«, welche in das Register eingeschrieben ist, bewirkt daß die entsprechende Datenleitung hochgelegt wird, während eine »0« dazu führt, daß die entsprechende Leitung tiefgelegt wird. Daten im Peripherie-Kopplungsadapterregister A können durch eine Operation »Lesen periphere Daten A« MPU gelesen werden, wenn die entsprechenden Leitungen als Ausgänge programmiert sind. Diese Daten werden richtig gelesen, wenn die Spannung auf den peripheren Datenleitungen größer als 2,0 Volt sein kann, und zwar für ein logisches Ausgangssignal »1«, und geringer als 0,8 Volt für ein logisches Ausgangssigna'. »0«. Wenn die Ausgangsleitungen derart belastet sind, daß die Spannung auf diesen Leitungen nicht die volle Spannung <.;reicht so führt dies dazu, daß die bei einer Leseoperation in den Mikroprozessor übertragenen Daten sich von denjenigen unterscheiden können, welche in dem entsprechenden Bit des Peripherie-Kopplungsadapterregisters A enthalten sind.

Die peripheren Datenleitungen im Abschnitt B des Mikroprozessors können so programmiert werden, daß sie entweder als Eingänge oder als Ausgänge wirken, und zwar in ähnlicher Weise wie PA Q-PA 7. Jedoch unterscheiden sich die Peripherie-Koppler B, 111, welche diese Leitungen treiben, von denjenigen, weiche die Leitungen PAO -PA 7 treiben. Sie können drei Zustände annehmen, wodurch sie in die Lage versetzt werden, einen Zustand hoher Impedanz anzunehmen, wenn eine periphere Datenleitung als Eingang dient. Weiterhin werden Daten auf den peripheren Datenleitungen PBQ- PBl ordnungsgemäß von diesen Leitungen gelesen, welche als Ausgänge programmiert sind, und zwar selbst dann, wenn die Spannungen unterhalb von 2,0 Volt für einen hohen Pegel liegen. Als Ausgänge sind diese Leitungen mit dem TTL-Standard kompatibel, und sie können auch als eine Quelle bis zu 1 Milliampere bei 1,5 Volt verwendet werden, um die Basis eines Transistorschalters direkt zu treiben.

Die peripheren Eingangsleitungen CA * und CB 1 sind ausschließlich Eingangsleitungen, welche die Unterbrechungsmarkierungen für die Steuerregister setzen. Der aktive Übergang für diese Signale ist auch durch die zwei Steuerregister programmiert.

Die periphere Steuerleitung CA 2 kann so programmiert werden, daß sie als Unterbrechungseingang oder als peripherer Steuerausgang dient. Als Ausgang ist diese Leitung mit dem TTL-Standard kompatibel; als Eingang stellt sie eine Standard-TTL-Last dar. Die Funktion dieser Signalleitung ist beim Steuerregister A programmiert.

Die periphere Steuerleitung CB 2 kann auch so programmiert werden, daß sie als Unterbrechungseingang oder als peripherer Steuerausgang dient. Als Eingang hat diese Leitung eine Eingangsimpedanz von mehr als 1 Megohm, und sie ist mit dem TTL-Standard kompatibel. Als Ausgang ist sie mit dem TTL-Standard kompatibel, und sie kann auch als Quelle bis zu 1

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Milliampere bei 1,5 Volt verwendet werden, um die eine Taktsignalschaltung aufweisen, um ein minimales

Basis des Transistorschalters direkt zu treiben. Diese Funktionssystem zu bilden, wie es in der Fig.5

Leitung wird durch das Steuerregister B programmiert dargestellt ist Ein solches System kann leicht für eine

Die Mikroprozessoreinheit kann einen Festspeicher, Anzahl von Anwendungsfällen mit geringeren Anforde- _

einen Random-Direktspeicher, einen Peripherie-Kopp- ^ rangen ausgelegt werden, indem einfach der Inhalt des M

lungsadapter, eine Schaltung zum erneuten Starten und Festspeichers verändert wird. -

Hierzu 5 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Peripheriekopplungsadapter zur Steuerung der Übertragung von Information zwischen peripheren Einheiten und einer in zwei Richtungen arbeitenden Datensammelleitung, an die ein Zentralprozessor und wenigstens ein Speicher angeschlossen sind, dadurch gekennzeichnet, daß wenigstens eine von dem Peripheriekopplungsadapter ausgehende, periphere Steuerleitung (CA 2) durch einen ersten, vom Zentralprozessor gelieferten, in einem Steuerregister (21) speicherbaren und in einer Steuerlogik (11) dekodierbaren Befehl so aktiviert wird, daß sie als Eingabeleitung für Unterbrechungsanforderungssignale von den peripheren Einheiten dient, und daß die periphere Steuerleitung (CA 2) durch einen zweiten, vom Zentralprozessor gelieferten, in dem Steuerregister (21) :peicherbaren und in der Steuerlogik (11) dekodierbaren Befehl so aktiviert wird, daß sie als Ausgabeleitung für Steuersignale an die angeschlossenen peripheren Einheiten dient.

2. Peripheriekopplungsadapter nach Anspruch 1, dadurch gekennzeichnet, daß eine Unterbrechungseingangsleitung (CA 1) vorgesehen ist, über welche eine periphere Steuereinheit mit wenigstens einer der peripheren Einheiten zu verbinden ist, um von dieser peripheren Einheit Unterbrechungsanforderungssignale zu empfangen, und daß die Steuerlogik (11) auf eine Steuerinformation anspricht, die an einem zweiten Speicherplatz des Steuerregisters (21) abgespeichert ist, um einen aktiven Übergang auf der Unterbrechungseingangsleitung (CA 1) als einen Hoch-Tief-Übergang oder einen Tief-Hoch-Übergang zu identifizieren.

3. Peripheriekopplungsadapter nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens eine Unterbrechungsausgangsleitung (IRQA) an den Prozessor angeschlossen ist und daß die Unterbrechungsausgangsleitung in Abhängigkeif von einer an einem dritten Speicherplatz im Steuerregister (21) abgespeicherten Information maskiert oder aktiviert werden kann.

4. Peripheriekopplungsadapter nach Anspruch 1, dadurch gekennzeichnet, daß die in dem Steuerregister (21) gespeicherte Information in Reaktion auf ein Lesesignal von dem Steuerregister in den Prozessor übertragen wird.