DE2501853A1 - Prozessor fuer ein datenverarbeitungssystem - Google Patents

Prozessor fuer ein datenverarbeitungssystem

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DE2501853A1
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Matthew A Diethelm
Phillip C Ishmael
Ronald E Lange
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Description

Prozessor für ein Datenverarbeitungssystem
Die Erfindung bezieht sich auf elektronische digitale Datenverarbeitungssysteme und insbesondere auf Prozessoren, die einen Vorratsspeicher bzw. Notizblockspeicher umfassen.
Ein wünschenswertes, wenn nicht sogar notwendiges Merkmal eines Datenverarbeitungssystems ist ein sehr großer Speicher, der direkt adressiert werden kann, und zwar entweder durch das Betriebssystem oder durch das Anwenderprogramm oder durch beides. Die heutigen Rechner-Entwickler und -Wissenschaftler sehen dies als ein fundamentales Untersystem in der Ausführung einer absatzfähigen virtuellen Maschine an. Die Kosten eines sehr großen Speichers (von vier Millionen
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Bytes aufwärts), der bei einer Geschwindigkeit zufriedenstellend arbeitet, die zur Geschwindigkeit des zentralen Prozessors angemessen ist, stellen ein Hindernis dar. Die technologische Frage nach einem zuverlässigen Ein-Ebenen-Speicherbetrieb mit der Geschwindigkeit des zentralen Prozessors für einen wahlfreien Zugriff zu einem Block in einem derartigen großen Adressenraum ist auch noch nicht zufriedenstellend beantwortet worden. Eine Lösung zur Erzielung der notwendigen Betriebsgeschwindigkeit, einer umfangreichen Speicherung und von angemessenen Kosten besteht in einer hierarchischen Hauptspeicherstruktur. Der Hauptspeicher besteht aus zwei Teilen, nämlich aus einem relativ kleinen Speicher hoher Geschwindigkeit, der als Vorratsspeicher bezeichnet wird, und aus einem großen langsameren Ergänzungs- oder Hilfsspeieher, bei dem es sich im allgemeinen um einen Speicher vom Magnetkerntyp handelt.
Die Betriebsgeschwindigkeit in der Hauptspeicherhierarchie und im Prozessor hängt von der Wirksamkeit des benutzten Prinzips ab, um Speicherbezugnahmen zwischen dem Vorratsspeicher und dem Hilfsspeicher aufzunehmen. Darüber hinaus hängt die Wirksamkeit des Vorratsspeichers von seinen eigenen Retrieval- bzw. Wiederauffindungs-Eigenschaften sowie von den Schnittstelleneigenschaften zwischen dem Prozessor und seinem Vorratsspeicher ab.
Bei einem üblichen Vorratsspeicher wird eine Umstell-Assoziativ-Abbildungstechnik benutzt. Eine wirksame Auslegung eines Vorratsspeichers muß sicherstellen, daß eine angemessene Ubertragungsrate zwischen dem Hilfsspeicher und dem Vorrats- oder Pufferspeicher vorhanden ist. Die
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bisher tatsächlich als' Pufferspeicher benutzten Vorratsspeicher waren zwischen dem Prozessor und dem Hilfsspeicher (Hauptspeicher) untergebracht. Es stand somit zur Wahl, entweder sämtliche Datenspeicherbefehle sowohl auf den Hilfsspeicher als auch auf den Vorratsspeicher zu übertragen, was als Durchgangs-Speicherung bekannt ist, oder vollständige Datenblöcke zu speichern, die lediglich dann modifiziert worden sind, wenn sie von dem Vorratsspeicher her verschoben worden sind. Die zuletzt erwähnte Maßnahme ist auch als nachträgliche Speicherung bekannt. Die betreffende Wahl zog das Auftreten eines verstärkten Verkehrs zwischen dem Vorratsspeieher und dem Hilfsspeicher gegen eine zusätzliche zeitliche Benachteilung bezüglich des Blockaustausches nach sich. Die nachträgliche Speicherung führt zu einer Komplizierung des Steuerschaltungsaufbaus, da mit Rücksicht darauf, daß der Hilfsspeicher nicht die modifizierten Daten enthält, auf anderen Wegen zu dem Hilfsspeicher ein Zugriff zu Daten verhindert werden muß, die gerade nicht in Umlauf sind. Die Durchlaufspeicherung erfordert gesonderte Zeit, da sämtliche Daten, die für die Einspeicherung in dem Hilfsspeicher vorgemerkt sind, durch den Vorratsspeicher verarbeitet werden müssen.
Der Erfindung liegt demgemäß die Aufgabe zu Grunde, einen Vorratsspeicher-Prozessor zu schaffen, der einen Abspeicher-Algorithmus benutzt, um die gerade in dem Vorratsspeicher und dem Hilfsspeicher gespeicherten Daten zu aktualisieren.
Bei früheren Vorratsspeicheranordnungen war ferner der Abschluß von Datenblockeinführungen von dem Hilfsspeicher in den Vorratsspeicher erforderlich, bevor der Prozessor für
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ein Fortlaufen freigegeben wurde. Die zum Laden eines Datenblocks in den Vorratsspeicher führenden Ladevorgänge sind dabei weit wirksamer als die Übertragung und Ladung lediglich des vom Prozessor angeforderten speziellen Datenwortes. Ein Datenblock erfaßt im allgemeinen mehrere Datenworte. Mehrere Speicherzyklen sind Jedoch erforderlich, um die Übertragung zu bewirken. Der Prozessor könnte Operationen fortsetzen, wenn die Beendigung der Blockladeoperation für den Prozessor nicht erkennbar war. Demgemäß soll gemäß der vorliegenden Erfindung ein prozessororientierter Vorratsspeicher geschaffen werden, der Datenblock-Ladevorgänge von den Prozessoroperationen autonom, also unabhängig ausführt. Der neu zu schaffende Vorratsspeicher soll, wie bereits erwähnt, ein prozessororientierter Vorratsspeicher anstatt ein auf den Hilfsspeicher orientierter Vorratsspeicher sein. Darüber hinaus soll ein Prozessor mit einem Vorratsspeicher geschaffen werden, der unabhängig von den Prozessoroperationen zu arbeiten imstande ist.
Gelöst wird die vorstehend aufgezeigte Aufgabe durch die im Patentanspruch 1 angegebene Erfindung.
Gemäß der Erfindung ist ein Rechnersystem vorgesehen, in welchem die Bildung einer absoluten Adresse mittels des Bereiches hoher Wertigkeit einer effektiven Datenadresse und unter Verwendung eines Basisregisters in üblicher Weise vorgenommen wird. Dabei wird parallel eine Reihe von Adreßmarken aus einem Vorrats-Adreßlistenspeicher gelesen, und zwar in Übereinstimmung mit dem Adressenteil niedriger Wertigkeit, der eine entsprechende Reihe von Datenwörtern in dem Vorratsspeicher kennzeichnet. Die Vorrats-Adreßliste,
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der Vorratsspeicher und die dafür vorgesehene Steuerlogik bilden einen Teil des zentralen Prozessors. Auf Grund der inzwischen verfügbaren absoluten Adresse kann demgemäß der Vergleich zwischen den Marken und dem Adressenteil hoher Wertigkeit der Datenadresse und der anschließenden Auslesung aus dem Vorratsspeicher abgeschlossen werden. Außerdem ist der Vergleich beendet, bevor der reguläre Hauptspeicher-Bereitschaftszyklus begonnen wird, so daß in denjenigen Fällen, in denen die Daten nicht in dem Vorratsspeicher vorhanden sind, keine Verzögerung im Gesamt-Datenabrufzyklus auftritt.
Die Systemleistungsfähigkeit wird dadurch gesteigert, daß eine Schlange von Hauptspeicher-Operationen bereitgestellt wird. Wenn dabei ein Speicher-Operand und eine Steuerspeicherinformation in die Schlange untergebracht sind, wird demgemäß das System unverzüglich freigesetzt, um die Verarbeitung von Daten in Übereinstimmung mit dem Inhalt des Vorratsspeichers fortzuführen. Diese Schlange führt zusammen mit ihrer Steuerlogik ebenfalls zur erforderlichen unabhängigen Block-Ladung des Vorratsspeichers.
Die Vorratsspeicher-Geschwindigkeit und -Bandbreite sind so ausgelegt, daß eine Anpassung an die Prozessor-Charakteristiken erzielt ist. Die Vorratsspeichergröße und die verknüpfungsmäßige Organisation sind so ausgelegt, daß ein gleichmäßiger Fluß von Befehlen und Daten zwischen dem Prozessor und der Hauptspeicheranordnung erzielt ist. Die Systemintegration des Prozessors, des Vorratsspeichers und des Hilfsspeichers ist derart, daß der Vorratsspeicher für irgendeinen Benutzer nicht sichtbar bzw. verfügbar ist, daß
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aber der gesamte Hilfsspeicher und die elektromechanischen Erweiterungen als virtueller Speicher verfügbar sind.
An Hand von Zeichnungen wird die Erfindung nachstehend hinsichtlich ihrer Organisation und ihrer Betriebsweise an einem Ausführungsbeispiel näher erläutert. Fig. 1 zeigt in einem Blockdiagramm ein Datenverarbeitungssystem, welches einen Vorratsspeicher in einer Zentraleinheit enthält.
Fig. 2 zeigt in einem Blockdiagramm eine Kommunikationssteueranordnung sowie einen Vorratsspeicherbereich der Zentraleinheit gemäß Fig. 1.
Fig. 3 veranschaulicht in einem Diagramm das Adressierungsprinzip, das von dem Vorratsspeicherbereich gemäß Fig. 2 benutzt ist.
Fig. 4 zeigt in einem Blockdiagramm einen Markierungs-Adreßlistenbereich mit einem Vergleicher, wobei eine Abbildungsstrategie zwischen dem Vorratsspeicher und seinem in Fig. 2 dargestellten Markierungs-Adreßlistenbereich veranschaulicht ist.
Im folgenden wird eine bevorzugte Ausführungsform der Erfindung näher erläutert. In Fig. 1 ist eine kennzeichnende Datenverarbeitungssystem-Konfiguration ge zeigt. Das dargestellte Datenverarbeitungssystem enthält eine Zentraleinheit 2, eine Systemsteuereinheit 3 und einen Hilfsspeicher bzw. Zusatzspeicher 4. Die Nachrichtenübertragung zu bzw. von einer Reihe von peripheren Einrichtungen wird durch einen Block 5 gesteuert, der mit Eingabe/Ausgabe-Steuereinrichtung und periphere Einrichtungen bezeichnet ist. Die Systemsteuereinheit 3 steuert die Nachrichten-
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übertragung zwischen· den Einheiten des Datenverarbeitungssysteins. Demgemäß stehen die peripheren Einrichtungen mit dem Hilfs- bzw. Reserve-Speicher 4 und der Zentraleinheit 2 über die Eingabe/Ausgabe-Steuereinrichtung in Nachrichtenverbindung, welche einen Zugriff zu den individuellen peripheren Einrichtungen steuert; die Systemsteuereinheit steuert einen Zugriff zu dem Hilfsspeicher 4 und zu der Zentraleinheit 2.
Die Zentraleinheit 2 enthält eine .Operationseinheit 6, welche Rechen- und Verknüpfungsfunktionen auf Operanden hin ausführt, die aus dem Hauptspeicher abgerufen worden sind, und zwar in Übereinstimmung mit Befehlen, die ebenfalls aus dem Speicher abgerufen worden sind. Eine Verarbeitungseinheit 7 stellt die weiteren Verknüpfungssteuereinrichtungen bereit und Operationen, die von der Zentraleinheit ausgeführt werden. Die Zentraleinheit 2 gemäß der vorliegenden Erfindung enthält als Teil ihres Speichers einen Vorratsspeicher mit zugehöriger Steuerlogik, wie dies als Vorratsspeicherteil 11 veranschaulicht ist. Verschiedene Daten-Busleitungs-Schalter erfüllen Daten-Schnittsteilen-Funktionen der Zentraleinheit 2; sie umfassen einen ZDO-Schalter 8, einen ZM-Schalter 12,· einen SD-Schalter 13, einen ZA-Schalter 14a und einen ZB-Schalter 14b. Die Steuerung der Schnittstellenfunktionen der Zentraleinheit 2, und zwar einschließlich der Bildung von absoluten Datenadressen, wird durch eine Kommunikations-Steuereinheit 15 ausgeführt. Ein Speicheroperanden-Puffer stellt ein/Zwischenregisterspeicher zwischen der Verarbeitungseinheit 7 und dem Vorratsspeicherbereich 11 dar.
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Die in Fig. 1 dargestellten Doppellinien veranschaulichen den Weg, über den die Dateninformation gelangt; demgegenüber sind die Steuerleitungen, die die Nachrichtenübertragungen steuern, durch eine einzige, stark ausgezogene Linie veranschaulicht.
Der SD-Schalter 13 steuert den Eintrag von Daten in den Prozessor 2 über die Eingabe/Speicherbusleitung. Die Daten werden entweder in die Operationseinheit 6 durch Aktivierung des ZA-Schalters 14a, in die Verarbeitungseinheit 7 durch Aktivierung des ZB-Schalters 14b oder in den Vorratsspeicherbereich 11 durch Aktivierung des ZM-Schalters 12 oder durch irgendeine Kombination der Daten-Busleitungs-Schalter eingeführt bzw. zu diesen Einheiten durchgeschaltet. Durch Einstellen des Vorratsspeicherbereichs 11 innerhalb des Prozessors selbst signalisiert der Prozessor 2 der Systemsteuereinheit 3, einen Block von Worten (vier Worte bei der vorliegenden Ausführungsform) -zu dem Vorratsspeicherbereich zu übertragen, während ein Wort zu der Operationseinheit 6 übertragen wird. Ein Wort wird über die Eingabe-Speicherbusleitung und den -SD-Schalter 13 und über den ZA-Schalter 14a in die Operations- bzw. Betriebseinheit 6 übertragen. Zu diesem Zeitpunkt wird außerdem der ZM-Schalter 12 aktiviert, um das Wort in den Vorrats-. Speicherbereich 11 zu speichern. Die Operationseinheit 6 arbeitet auf das Datenwort Mn, wobei der ZA-Schalter 14a geschlossen ist. Der SD-Schalter 13 und der ZM-Schalter 12 bleiben offen, um die übrigen Worte des Blockes in den Vorratsspeicherbereich aufzunehmen. Die Operationseinheit 6 und/oder die Verarbeitungseinheit 7 braucht nicht von der Blockübertragung unterrichtet zu werden; eine
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Ausnahme bildet das Anfangs-Speicher-Wiederauffindungssignal, das von der Kommunikations-Steuereinheit 15 gespeichert ist. Sofern erforderlich, werden die übrigen Worte aus dem Block von Worten aus dem ■Vorratsspeicherbereich 11 wieder erhalten.
Wie später noch im einzelnen erläutert werden wird, werden in dem Fall, daß die von dem Prozessor benötigte Dateninformation bereits in dem Vorratsspeicherbereich 11 enthalten ist, der SD-Schalter 13 aktiviert und der ZM-Schalter geschlossen, um Daten aus dem Vorratsspeicherbereich 11 direkt ohne Störung des Hilfsspeichers 4 zu übertragen.
Auf eine Speichereinschreiboperation hin wird der ZDO-Schalter 8 aktiviert, und zwar zusammen mit gegebenenfalls weiteren Schaltern, wie dem ZA-Schalter 14a, um Daten von dem Prozessor 2 zu der Systemsteuereinheit 3 und dann zu dem Hilfsspeicher 4 zu übertragen. Unter Ausnutzung der Abspeichereigenschaft der vorliegenden Erfindung müssen in dem Fall, daß die in den Hilfsspeicher 4 einzuschreibenden Daten bereits in dem HilfsSpeicherbereich 11 vorhanden sind, die Daten in dem HilfsSpeicherbereich 11 sowie in dem Hilfsspeicher 4 aktualisiert werden. Die Daten werden zu dem Hilfsspeicher 4 und in den Speicher-Operationspuffer 9 gleichzeitig übertragen. Die Daten werden sodann dadurch zu dem HilfsSpeicherbereich 11 übertragen, daß der ZM-Schalter 12 aktiviert wird. Der Prozessor wartet dabei nicht auf ein Speicherzyklus-Abschlußsignal von dem Hilfs- · speicher 4 her, sondern setzt vielmehr die Verarbeitung von Daten fort, und zwar unter der Voraussetzung, daß Daten in demVorratsspeicherbereich 11 bereits benötigt werden.
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Die Überprüfung des Abschlusses der Übertragung von Daten zu dem Hilfsspeicher 4 wird indirekt bzw. rechnerunabhängig vorgenommen. Ein richtiger Abschluß stellt dabei nicht eine Forderung dafür dar, die Verarbeitung von Daten fortzusetzen, da ein Fehler in der Übertragung die Operationen ohnehin anhält. Da die meisten Übertragungen nicht zu einem Fehler führen, bringen die verschiedenen abgeschlossenen Befehle einen besonderen Vorteil gegenüber sogar den Befehlen mit sich, die durch die Anwendung eines Vorratsspeichers hervorgerufen werden. Der Vorratsspeicherbereich 11 gibt ein Beendigungssignal ab, wenn die Daten den Vorratsspeicherbereich erreichen. Der Prozessor beginnt den nächsten Zyklus; in dem Fall, daß die erforderlichen Daten bereits, in dem Vorratsspeicherbereich enthalten sind, werden der betreffende Befehl sowie weitere Befehle beendet. Wenn sich der Befehl nicht in dem Vorratsspeicherbereich 11 befindet, müssen die Daten aus dem Hilfsspeicher 4 erhalten werden; der Prozessor wartet den Abschluß des Speicherschreibzyklus ab, bevor weitere Daten angefordert werden. Dies ist der normale Zyklus ohne einen Vorratsspeicherbereich, weshalb keine weiteren Verzögerungen erforderlich sind.
Bin Vorteil des Abspeicher-Algorithmus ist ferner darin zu sehen, daß ein Blockladebefehl benutzt wird, der zur Wiederbereitstellung von Daten aus dem Hilfsspeicher dient. Dabei sind zwei Prozesaorzyklen erforderlich. Die Speicherbefehlssignale werden erzeugt, und die Daten werden von dem Hilfsspeicher 4 über die Systemsteuereinheit 3 und den SD-Schalter 13 entweder zu der Betriebseinheit 6 oder zu der Verarbeitungseinheit 7 und über den ZM-Schalter 12 zu dem Vorrats-,
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Speicherbereich "bzw. Notizblockspeicherbereich 11 hin übertragen. Wenn der nächste von der Verarbeitungseinheit 7 benötigte Befehl ein Einspeichern oder Einschreiben in den Speicher betreffender Befehl ist, kann er so verarbeitet werden, daß die in den Vorratsspeieher bzw. Notizblockspeicher einzuschreibenden Daten in dem Speicheroperationspuffer 9 festgehalten werden, während der Blockladevorgang in den\Vorratsspeicherbereich bzw. Notizblockspeicherbereich 11 beendet wird. Die Prozessoreinheit 7 ist freigesetzt, um die Verarbeitung fortzuführen, sobald die Daten zu der Systemsteuereinheit 3 übertragen werden, und zwar unter Ausnutzung des Restes der Daten von dem Block der Worte, die nunmehr in dem yorratsspeicher 11 gespeichert sind.
Der auch als Notizblockspeicher zu bezeichnende Vorratsspeicher des Vorratsspeicherbereichs 11 ist ein sogenannter "Seiten-Prüf-Speicher" oder ein Schnell-Pufferspeicher. Der Notizblockspeicher führt zu einem schnellen Zugriff zu Datenblöcken, die zuvor aus dem HilfsSpeicher 4 ermittelt worden sind und die möglicherweise später aktualisiert werden. Die effektive Zugriffszeit in dem Notizblockspeicher wird dadurch erzielt, daß der Notizblockspeicher parallel für die vorhandenen Prozessorfunktionen betrieben wird. Der erfolgreiche Einsatz des Notizblockspeichers bzw. Vorratsspeichers erfordert, daß ein hohes Verhältnis von Speicherabrufen bezüglich der Dateninformation aus dem Notizblockspeicher vorgenommen wird, und zwar anstatt der Forderung nach direktem Zugriff von dem Prozessor zu dem Hilfsspeicher. In jedem Fall sollte die Suche des Notizblockspeichers zur möglicherweise schnellen Wiederauffindung
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der Dateninformation die Wiederauffindung aus dem Hilfsspeicher nicht verzögern. Das System gemäß der bevorzugten Ausführungsform überprüft den Notizblockspeicher bzw. Vorratsspeicher währenddessen die Erzeugung einer möglichen Wiederauffindung aus dem Hilfsspeicher verarbeitet wird. Wenn die Dateninformation in dem Notizblockspeicher ermittelt wird, wird die Wiederauffindung aus dem Hilfsspeicher gesperrt. Die Operationseinheit 6 und die Verarbeitungseinheit 7 erhalten die Dateninformation aus dem Vorratsspeicherbereich 11 über den SD-Schalter 13 innerhalb einer wesentlich kürzeren Zeitspanne, ohne daß die Einheit die Quelle erfährt. Eine vollständigere Beschreibung der Vorratsspeicher- bzw. Notizblockspeicherbereich-Kommunikationssteuereinrichtung findet sich an anderer Stelle (siehe US-Patentanmeldung vom 31.8.73, Serial No. 393 358). In Fig. 2 ist ein Blockdiagramm des Vorratsspeicher- bzw. Notizblockspeicherbereichs 11 gezeigt, umfassend den Notizblockspeicher 10 und Teile der Kommunikationssteuereinheit 15.
Gemäß Fig. 2 enthält der Standard-Datenverarbeitungs-Kommunikationssteuerbereich 15 eine Unterbrechungsgeneratorschaltung 16, eine Anschluß-Auswahlmatrixschaltung 17» ein Basisadreßregister 18, einen Basisadreßaddierer 19, ein Adreßregister 21 sowie eine Prozessor-Adreßlisten-Befehlssteuereinrichtung 22 und eine Prozessorsteuerlogik 23· Die zuletzt genannten Blöcke stellen die Steuerlogik des Prozessors dar. Ein ZC-Schalter 20 steuert die Eingabe der Speicheradresse für die Wiederauffindung der Dateninformation in bzw. aus dem Hauptspeicher, und zwar entweder dem Notizblockspeicher 10 oder dem Hilfsspeicher 4. Die Speicheradresse wird aus der Verarbeitungseinheit erhalten, um die
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Dateninformation in Übereinstimmung mit den Adreßsignalen wieder aufzufinden. Der Vorratsspeicherbereich 11 enthält neben dem Notizblockspeicher 10 ein Adressenverriegelungsregister 26, ein Notizblock-Adressenverriegelungsregister 27, eine Markierungs-Adreßliste 28, einen Vergleicher 29, ein Notizblock-Adreßregister 30 sowie zugehörige Zähler und eine Steuerlogik, wie. dies durch den Block 31 angedeutet ist.
Die Notizblock- oder Markierungs-Adreßliste 28 identifiziert den Speicherbereich oder den Block in dem Notizblockspeicher 10. In der Markierungs-Adreßliste 28 werden nMarkierungsB- bzw. nTAGtt-¥orte gespeichert, um die absolute Adresse de.s jeweiligen Datenblockes wiederzugeben. Die Abbildung der Markierungs-Adreßliste 28 gemäß der bevorzugten Ausführungsform wird als Vier-Ebenen-Einstell-Assoziativ-Abbildung bezeichnet. Die Abbildungsorganisation ist in Fig. 4 gezeigt. Die Markierungs-Adreßliste ist in N Spalten, z.B. in 64 Spalten, unterteilt, und zwar entsprechend der Anzahl der Blöcke in dem Notizblockspeicher. Jede Spalte besitzt vier Ebenen. Ein IK-Notizblockspeicher ist demgemäß in 64 Vier-Wort-Blöcke unterteilt. Jeder Block ist direkt in einer entsprechenden Spalte der Adreßliste aufgenommen. Jede Spalte der Markierungs-Adreßliste enthält Adressen von vier Blöcken,' und zwar jeweils von einem anderen Bereich. Die Austauschprozedur für das Laden von neuen Blöcken in eine Spalte, die voll ist, erfolgt auf der Basis, daß der erste eingeführte Block der erste herausgeführte Block ist; diese Prozedur wird als Umlauforganisation (RRO) bezeichnet.
Die Markierungs-Adreßliste 28 ist als kleiner Speicher ausgeführt, dessen Anzahl an Speicherplätzen gleich der Anzahl an Blöcken in dem Notizblockspeicher ist. Die Spalten der Markierungs-Adreßliste 28 sind durch die effektiven Adressensignale ZC1Q-15 adressiert und festgelegt. Jede Spalte weist vier Ebenen auf, in denen die gespeicherten Adressensignale ALOO-09 abgespeichert sind, die auf einen bestimmten Block in dem Notizblockspeicher 10 hinzeigen. Um die in Frage kommende Ebene der Markierungs-Adreßliste festzulegen und die bestimmte Lage der Dateninformation in dem Notizblockspeicher, ist die Umlaufschaltung erforderlich. Die Verschiebung von höherwertigen gespeicherten Adressensignalen ALOO-09 in die Ebenen der Markierungs-Adreßliste wird durch einen Ebenen-Wähler 25 gesteuert. Der Ebenen-Wähler 25 führt das Signal ALOO-09 in die Markierungs-Adreßliste 28 in Übereinstimmung mit der Umlaufschaltung ein. Eine Umlauf-Einführungsschaltung für den Einsatz in Verbindung mit der vorliegenden Erfindung ist an anderer Stelle näher beschrieben (siehe US-Patentanmeldung vom 27.9.73, Serial No. 401 467).
Der Notizblockspeicher 10 der bevorzugten Ausführungsform speichert 1024 Datenbits DO-DN in Jedem Chipbereich, wobei die jeweilige Wortlänge 36 Informationsbits in jeder Speicherhälfte und 72 Informationsbits in den verknüpften Bereichen umfaßt. Der Notizblockspeicher 10 weist vier Ebenen auf, zu denen ein Zugriff durch die Adressensignale CA und CB von dem Vergleicher 29 her erfolgt. Die ausgelesenen Dateninformationssignale DOout-DNout sind sämtlichen vier Ebenen gemeinsam.
Der Vorratsspeicher- "bzw. Notizblockspeicher 10 wird durch die Notizblockspeicheradressensignale CSOO-09 adressiert; diese sind aus den niederwertigen Adressensignalen ZCI0-17 zusammen mit dem CA-und CB-Signal gebildet (siehe Fig. 2 und 3). Die Signale ZC16 und ZC17 geben an, ob das adressierte Wort sich in der oberen Hälfte oder in der unteren Hälfte des Speicherblockes befindet oder ob gleichzeitig ein Zugriff zu einem Doppelwort, also zu beiden Hälften, zu erfolgen hat.
Die Datensignale DO-DN sind Dateneingabesignale (siehe Fig. 1), die über den ZM-Schalter 12 eingeführt werden; die Signale DOOut-DNout sind Datenausgabesignale, die über den ZD-Schalter 13 zu den Hauptregistern des Prozessors hin übertragen werden.
Gemäß Fig. 2 und 4 ist die in der Markierungs-Adreßliste 28 gespeicherte Dateninformation die Hauptspeicheradresse der in dem Notizblockspeicher 10 gespeicherten Daten. Dabei sind lediglich zehn Adressenbits als in der Markierungs-Adreßliste 28 gespeichert dargestellt, nämlich die Adressenbits ALOO-09 von dem Adressenverriegelungsregister 26. Durch Adressieren der Spalte der Markierungs-Adreßliste 28 durch die effektiven Adressensignale ZC10-15 wird somit die in dem Notizblockspeicher 10 gespeicherte Blockwortinformation erhalten. Die in der adressierten Spalte gespeicherte Adresseninformation wird in dem Vergleicher 29 mit den Hauptspeicher-Adressensignalen ALOO-09 verglichen, die von dem Prozessor angefordert sind.
; 98 ;·0/0^7
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Der Vergleicher 29 besteht im wesentlichen aus vier Gruppen einer Vielzahl von Vergleicherschaltungen, und zwar zehn bei der vorliegenden Ausführungsform, die zehn Adressensignale aus jeder der vier Ebenen der Markierungs-Adreßliste 28 - das sind die Signale M1, M2, M3 und M4 - mit den zehn Adressensignalen ALOO-09 vergleichen. Wenn ein Vergleich sämtlicher Signale in irgendeiner der zehn Signalvergleicherschaltungen vorgenommen wird, und zwar entweder Nr. 1, Nr. 2, Nr. 3 oder Nr. 4, und vorausgesetzt ist, daß die Ebene gültige Daten enthält, erzeugt der Vergleicher ein Übereinstimmungs-Signal über ein ODER-Glied 29a, auf welches Signal hin der Unterbrechungsgenerator 16 daran gehindert wird, ein Unterbrechungs-INT-Signal zu erzeugen. Die Wiederauffindung bzw. Wiederbereitstellung der Dateninformation erfolgt sodann aus dem Notizblockspeicher 10 anstatt aus dem Hauptspeicher.
Die Notizblockspeicher-Adressensignale CSOO-09 (siehe Fig. 2 und 3) werden durch die Vergleicherlogik bzw. -verknüpfungsschaltung und unter Heranziehung der effektiven Adresse gebildet und in dem Vorratsspeicher-Adreßregister gespeichert. Die 10-Bit-Adresse führt zu einem Zugriff zu einem 1024-Wort Notizblockspeicher. Die 10-Bit-Adresse verwendet die Adressensignale CA und CB von dem Vergleicher 29, die aus den Vergleicherbits CC1-4 von der Markierungs-Adreßliste 28 und den Bits ZC10-17 aus der effektiven Adresse gebildet sind.
Die Adressensignale CA und CB werden dazu benutzt, die erforderliche Ebenen- oder Chip-Auswahl eines der vier Worte in dem Block von Worten in dem Notizblockspeicher 10
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zu adressieren. Die Art der von dem Notizblockspeicher 10 ausgeführten Operation wird durch Aktivieren des ZM-Schalters 12 und/oder des ZD-Schalters 13 gesteuert. Eine Notizblockspeicher-Leseoperation wird ausgeführt, wenn durch den Vergleicher 29 ein Vergleich bzw. eine Übereinstimmung auf einen Daten-Abruf- oder Lesespeicherbefehl hin signalisiert wird. Ein Datenabrufbefehl, auf den hin. keine Übereinstimmung bzw. kein Vergleich erfolgt, erzeugt einen Blockladebefehl, um neue Daten in den Notizblockspeicher 10 zu laden. Ein Schreibspeicherbefehl veranlaßt eine Überprüfung des Notizblockspeichers; wenn eine Übereinstimmung angezeigt wird, wird die Dateninformation in Übereinstimmung mit der Speicheradresse in den Notizblockspeicher sowie in den Hilfsspeicher eingespeichert. Diese Abspeichermaßnahme für den Vorratsspeicher bzw. Notizblockspeicher aktualisiert die gerade in dem Notizblockspeicher enthaltenen Daten, ohne daß ein zweiter Speicherzyklus erforderlich ist. Die üblichen Prozessorzyklen sowie Fehler- und Unterbrecherzyklen beeinflussen dabei nicht den Notizblockspeicherbereich 11; sie veranlassen den Prozessor-Adreßlisten-Befehlssteuerbereich in einer solchen Weise zu arbeiten, als existierte der Notizblockspeicher 10 nicht.
Zurückkommend auf Fig. 2 sei bemerkt, daß der Vorratsspeicherbereich bzw. Notizblockspeicherbereich 11 durch eine Erweiterung der Anschlußsteuerfunktionen des Prozessors gesteuert wird. Die Steuereinrichtungen des Notizblockspeichers 10 arbeiten synchron mit der Anschlußsteuerung. Der Unterbrechungsgenerator 16 steuert die Markierungs-Adreßliste 20 und die Suche der Markierungs-Adreßliste 28
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über die Prozessor-Steuerlogik 23. Der Notizblockspeicher steht unter der Steuerung der Adreßlisten-Steuereinrichtung des Prozessors. Die Adreßlisten-Befehlseinrichtung 22 erzeugt zusammen mit der Anschluß-Auswahlmatrix 17 den Befehl oder das Signalmuster,dessen Signale für die Steuerung des Betriebs der Prozessoranschlüsse erforderlich sind.
Gemäß Fig. 2 beginnt der Prozessor-Kommunikationszyklus mit der Freigabe des ZC-Schalters 20 zum Zwecke der Eingabe der Speicheradressensignale in die Kommunikationssteuereinheit und zum Zwecke des Ladens der Basisadresse in das Basis- . adreßregister 18. Kurz danach wird das die Überprüfung des Notizblockspeichers betreffende CK-Vorratsspeicher-Signal aktiviert, wenn der Prozessor-Notizblockspeicher in diesem Zyklus zu benutzen ist. Sämtliche Notizblockspeicher- und Prozessorzyklen beginnen mit der Erzeugung eines Takt-Adreßregistersignals SAR. Zu diesem Zeitpunkt liegen die effektiven Adressenbits ZC10-15 fest; sie ermöglichen einen unmittelbaren Zugriff zu der Markierungs-Adreßliste 28. Das SAR-Signal lädt das Notizblockspeicher-Adressenverriegelungsregister 27, das Adressenverriegelungsregister 26 und das Adreßregister 21 über den ZC-Schalter 20. Darüber hinaus werden durch das SAR-Signal die effektiven Adressenbits ZC10-ZC17 sowie die Ausgabebits AAOO-09 von dem Basisaddierer 19 her in das Adreßregister 21 und die Adressenverriegelungsschaltung 26 eingespeichert sowie festgehalten oder gewissermaßen verriegelt. Beide Adressen werden für den Fall sichergestellt, daß ein Blockladezyklus erforderlich ist.
Die Zeitspanne zwischen dem (Auftreten) des. SAR-Signals und des Takt-Unterbrechungssignals SINT ist die normale
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Zeitspanne für die Auswahl des für die Hauptspeicher-Nachrichtenverbindung zu benutzenden Anschlusses. Während der Zeitspanne wird der Markierungs-Adreßlisten-Zugriff durch die effektiven Adressensignale ZC1O-15 bewirkt; die Hinzufügung der Basisadressenbits BAOO-09 von dem Basisadreßregister 18 zu den höherwertigen effektiven Adressenbits ZCOO-09 von dem ZC-Schalter 20 findet in dem Basisadressenaddierer 19 statt. Die Speicheradressensignale ZCOO-17 werden durch den Prozessor erzeugt, um die erforderliche Dateninformation zu kennzeichnen. Das Basisadreßregister modifiziert den höherwertigen Teil der Speicheradressensignale in dem Basisadöierer 19, um den Bereich des Speichers zu kennzeichnen, der die Dateninformation enthält. Die absoluten Adressenbits AAOO-09 von dem Basisaddierer 19 her werden in dem Adressenregister 21 und dem Adressenverriegelungsregister 26 gespeichert; sie stehen für einen Vergleich in dem Vergleicher 29 zu dem Zeitpunkt zur Verfügung, zu dem Markierungsworte M1 bis M4 von der Markierungs-Adreßliste her verfügbar sind.
Die Adressensignale von dem Adreßregister 21 werden zu der Anschluß-Auswahlmatrix 17 hin geleitet, die die Adressen-' signale codiert, um einen der Anschlüsse der Zentraleinheit 2 zu aktivieren. Die Anschluß-Auswahlmatrix 17 erzeugt eines der Anschluß-Auswahlsignale SEL A-D zum Zwecke der Aktivierung eines bestimmten Anschlusses auf die Erzeugung des SAR-Signales hin. Wenn der ausgewählte Anschluß bereit ist für eine Übertragung für den Prozessor, erzeugt der ausgewählte Anschluß das Anschluß-Bereitschaftssignal DPIN. Das DPIN-Signal wird dem Unterbrechungsgenerator 16 zugeführt, um das Unterbrechungssignal INT zu erzeugen. Das
INT-Signal aktiviert die Systemsteuereinheit 3 und den Hilfsspeicher 4 zum Zwecke der Erzielung der gewünschten Dateninformation.
Im Zuge einer Lesespeicheroperation wird, wenn ein richtiger Vergleich in dem Vergleicher 29 vorgenommen wird, auf den hin signalisiert wird, daß die höherwertigen Adressenzahlen in der Markierungs-Adreßliste 28 enthalten sind, die auf Daten in dem Notizblockspeicher 10 hinzeigt, das Übereinstimmungssignal MATCH von dem Vergleicher 29 erzeugt. Das Signal MATCH wird zwischen dem Zeitpunkt, zu dem das Takt-Adreßregistersignal SAR erzeugt wird,und dem Zeitpunkt, zu dem ein Unterbrechungssignal INT von dem Unterbrechungsgenerator 16 zu erzeugen ist, erzeugt. Das Signal MATCH verhindert die Erzeugung des INT-Signals, wenn der ausgewählte Anschluß ein DPIN-Bereitschaftssignal überträgt; ferner wird ein Takt-Unterbrechungssignal SINT durch die Prozessorsteuerlogik 23 erzeugt. Die Vergleichs-Übereinstimmung zeigt an, daß eine Wiederbereitstellung der Dateninformation aus dem Hilfsspeicher nicht erforderlich ist, da die Dateninformation gerade in dem Notizblockspeicher bzw. Vorratsspeicher 10 verfügbar ist. Der Anschlußzyklus, der zur Wiedererlangung der Dateninformation aus dem HilfsSpeicher führt, wird aufgehoben, und die Daten aus dem Notizblockspeicher 10 werden benutzt.
Auf eine Schreibspeicheroperation hin wird in dem Fall, daß der Notizblockspeicher nicht bezüglich einer möglichen Aktualisierungsoperation zu überprüfen ist, durch das MATCH-Signal die Erzeugung des INT-Signals nicht gesperrt, da nämlich ein Speicherzyklus stets benötigt wird. Das
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MATCH-Signal ermöglicht die Speicherung der Daten in dem Speicheroperationspuffer 9 für eine spätere Übertragung in den Notizblockspeicherbereich 11.
Das MATCH-Signal ermöglicht der Prozessorsteuerlogik 23, ein die Aktivierung des Notizblockspeichers betreffendes Signal ACTCS zu erzeugen, welches dem Notizblockspeicher-Adreßregister 30 zugeführt wird. Dieses Adreßregister 30 adressiert den Speicherplatz in dem Notizblockspeicher 10, der durch die Adressenbits ZC10-17 und das Adressensignal CA und CB festgelegt ist, welches durch den Vergleicher geliefert wird, und zwar als Ergebnis des Vergleichs der absoluten Adressensignale und der Markierungs-Signale. -Auf die Lesespeicheroperation hin wird sodann der Schalter 13 aktiviert, um die Abgabe der Dateninformation aus dem Adressenspeicherplatz in dem Notizblockspeicher 10 zu dessen Prozessor hin zu ermöglichen. Auf eine Schreibspeicheroperation hin wird der ZM-Schalter in den Stand gesetzt, die Daten in dem Notizblockspeicherbereich 11 zu übertragen.
Wenn von dem Vergleicher 29 eine fehlende Übereinstimmung auf eine LeseSpeicheroperation hin angezeigt wird, wird das Signal MATCH nicht erzeugt; vielmehr erzeugt der Unterbrechungsgenerator 16 ein INT-Signal. Das INT-Signal bewirkt die Kommunikationsverbindurg zwischen dem Hauptspeicher und der- durch den Prozessor erzeugten Unterbrechung durch Aktivierung der Systemsteuereinrichtung 3. Die Systemsteuerr einrichtung 3 adressiert in einer bekannten Weise den Hauptspeicher 4 entsprechend der Adresse, die in dem Adreßregister 21 gespeichert ist. Die Dateninformation aus dem
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Hilfsspeicher 4 wird dann wieder bereitgestellt und gleichzeitig an den Prozessor und an dessen Notizblockspeicher über den SD-Schalter 13 abgegeben. Die Dateninformation ist in dem Notizblockspeicher 10 untergebracht, und die Adresse ist in der Markierungs-Adreßliste 28 entsprechend der ausgewählten Ebene untergebracht, und zwar unter Zugrundelegung der Organisation, daß die erste eingegebene Information die erste ausgegebene Information ist. Der in dem Notizblockspeicher 10 eingeführte erste Datenblock wird durch die neue Information verschoben.
Das Signal MATCH wird ferner in dem Fall nicht erzeugt, daß eine fehlende Übereinstimmung durch den Vergleicher 29 auf eine Schreibspeicheroperation hin angezeigt wird. Das Signal MATCH verhindert die Einspeicherung der Daten in den .Speicheroperationspuffer 9. Die Daten in dem Notizblockspeicherbereich 11 brauchen nicht aktualisiert zu werden; demgemäß werden die Daten lediglich in den Hilfsspeicher zurückgeschrieben.
Wenn ein Notizblockspeicher-Lesezyklus signalisiert wird, wie auf einen Übertragungsoperandenbefehl hin, werden die Notizblockspeicher-Adressensignale CSOO-09 in dem Notizblockspeicher-Adreßregister 30 nicht gespeichert, sondern vielmehr wird unverzüglich ein neuer Notizblockspeicher-Zugriff begonnen. Sobald das interne SINT-Signal erzeugt ist, erzeugt die Prozessorsteuerlogik 23 ein Signal, welches anzeigt, daß die Daten in dem Prozessoranschluß untergebracht sind, was in diesem Fall der Notizblockspeicher 10 ist. Der Anschlußzyklus wird dann in einer normalen Weise beendet, wobei die Dateninformation an die Operationseinheit
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zum Zwecke der Verarbeitung übertragen wird. Das Notizblockspeicher-Adreßregister 30 kann als Durchlaufregister benutzt werden, um den Zugriff des Notizblockspeichers 10 unmittelbar zu beginnen, oder es kann als Schlangenbildungsregister verwendet werden, um eine Vielzahl von Notizblockspeicheradressen zu speichern, und zwar zum Zwecke der Ausführung einer Reihe von Notizblockspeicher-Zugriffen. Derartige Zugriffe können für eine Blockladung verwendet werden. Ferner kann das betreffende Adreßregister für einen Zugriff zu dem Notizblockspeicher 10 hin benutzt werden, um eine Dateninformation zu der Operationseinheit 6 oder der Verarbeitungseinheit 7 zu übertragen oder um Operationen nach einem Einschreiben in den Hilfsspeicher mit der weiteren, bereits in dem Notizblockspeicher 10 enthaltenen erforderlichen Dateninformation zu übertragen.
Auf eine blockweise Ladung von Daten in das Anschlußsystem hin sind bei einer Dateninformations-Abrufanforderung ohne einen Vergleich bzw. eine Übereinstimmung in der Markierungs-Adreßliste 28 zwei Anschluß-Zyklen erforderlich. Das erste SINT-Signal wird an den Hauptspeicher freigegeben, und die Prozessor-Adreßlisten-Befehlseinrichtung 22 wird mit der Blocklade-Funktionsforderung geladen. Ferner werden die Adressensignale des Notizblockspeichers in das Notizblockspeicher-Adreßregister 30 eingeführt. Das SINT-Signal wird nicht an die Steuerung abgegeben. Dadurch wird eine weitere Adressenerzeugung verhindert, wodurch die Auslösung eines zweiten Zyklus ermöglicht ist. In dem Anschluß wird ein Kennzeichen gesetzt, um den zweiten Zyklus zu erzeugen. Während des zweiten Zyklus wird die Markierungs-Adreßliste in einem Schreibbetrieb aktiviert, und die in der Notizblock-
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speicher-Adressenverriegelungsschaltung 27 festgehaltene Markierungs-Adresse wird in die Markierungs-Adreßliste 28 eingeschrieben. Die Spaltenadresse in der Markierungs-Adreßliste 28 wird durch die effektiven Adressenbits ZC1O-15 ausgewählt, und die Ebene wird durch die RRO-Zählersignale ausgewählt. Das SINT-Signal wird von dem ausgewählten Anschluß übertragen, und die übrigen Worte des Datenblockes werden in den Notizblockspeicher 10 eingeschrieben, und zwar in Übereinstimmung mit der in dem Notizblockspeicher-Adreßregister 30 gespeicherten Adresse.
Nunmehr werden Betriebszyklen bzw. Operationszyklen beschrieben. Bezugnehmend auf Fig. 1 und 2 sei bemerkt, daß während Hilfsspeicher-Abrufzyklen die Dateninformation aus dem Hilfsspeicher 4 durch die Systemsteuereinheit 3 verteilt und über die Eingabe-Speicherbusleitung an den ZD-Schalter abgegeben wird. Der ZD-Schalter, der unter der Steuerung der Nachrichtenübertragungssteuereinheit steht, verteilt die Dateninformation auf die Operationseinheit 6 und die Verarbeitungseinheit 7. Zu diesem Zeitpunkt ist dem ZM-Schalter ermöglicht, eine Einspeicherung in den Notizblockspeicher 10 vorzunehmen. In nachfolgenden Zyklen der Zentraleinheit, die eine gespeicherte Dateninformation benötigen, wird der Notizblockspeicher zur selben Zeit überprüft, zu der ein Abruf aus dem Hilfsspeicher 4 erledigt wird. Wenn die benötigten Daten bereits in dem Notizblockspeicher sind, wie dies durch die Erzeugung eines MATCH-Signals durch den Vergleicher 29 ersichtlich wird, wird der Abruf aus dem Hauptspeicher erfolglos, und zwar durch Unterbinden der Erzeugung des Unterbrechungssignals INT. Ein
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Notizblockspeicher-Lesezyklus wird durch die Prozessorsteuerlogik 23 in den Stand versetzt, ein ACTCS-Signal für das Notizblockspeicher-Adreßregister 30 zu erzeugen. Der ZM-Schalter 12 ist abgeschaltet, und der ZD-Schalter ist freigegeben für eine Übertragung der durch die Notizblockspeicher-Adressensignale CSOO-09 von dem Notizblockspeicher her adressierten Dateninformation direkt zu der Operationseinheit 6 und der Verarbeitungseinheit 7.
Während Speicherschreibzyklen werden die Adressendaten von der Verarbeitungseinheit 7 über den ZC-Schalter 20 zu der Kommunikationssteuereinheit 15 und dem Notizblockspeicherbereich 11 übertragen. Auf einen fehlenden Vergleich hin· . der Adressendaten wird die Dateninformation über den ZDO-Schalter 8 zu der Systemsteuereinheit 3 hin übertragen, und zwar lediglich zum Zwecke der Einspeicherung in den Hilfsspeicher 4. Auf eine Übereinstimmung der Adressendaten hin gibt das MATCH-Signal die Übertragung der Dateninformation ebenfalls in den Speicheroperationspuffer 9 frei. Das MATCH-Signal aktiviert die Prozessorsteuerlogik 23, um das AjCTCS-Signal zu erzeugen, welches seinerseits das Adressensignal CSOO-09 aus dem Notizblockspeicher-Adreßregister zu dem Notizblockspeicher 10 überträgt. Der ZM-Schalter 12 wird durch die Kommunikationssteuereinheit aktiviert, und die durch die Verarbeitungseinheit überprüften bzw. abgeänderten Daten werden von dem Speicheroperationspuffer 9 zu dem Notizblockspeicher 10 hin übertragen, um die in dem Notizblockspeicher 10 enthaltene Information zu aktualisieren. Diese Abspeicheranordnung bewirkt die Speicherung der aktualisierten Daten in dem Notizblockspeicher 10 und in HilfsSpeicherbereichen 4 des Hauptspeichers. Der Notizblock-
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.-Zb-
speicher 10 braucht auf das Auftreten der durch den Prozessor modifizierten Daten hin nicht gelöscht zu werden, da sowohl der Notizblockspeicher als auch der Hilfsspeicher die aktualisierten Daten enthalten.
Für die Realisierung des Notizblockspeichers 1U sowie der anderen Speichereinheiten, wie der Markierungs-Adreßliste werden integrierte Schaltungspackungen verwendet, die mit sehr hoher Geschwindigkeit arbeiten. Die Notizblockspeicheradresse (siehe Fig. 3) leitet die Adressierung der in Frage kommenden Schaltungspackung zusammen mit dem bestimmten Wort oder dem Teil eines Wortes aus der jeweiligen Packung. Die bestimmte Adressierung der integrierten Schaltungspackungen ist an sich bekannt und wird daher hier nicht weiter erläutert. Der Vergleicher,29 (siehe Fig. 4) umfaßt vier Gruppen von Standard-Vergleicherschaltungen Nr. 1, Nr. 2, Nr. 3 und Nr. 4. Dabei überprüft jede Gruppe der Vergleicherschaltungen eine Reihe von zehn Adressenverriegelungsregistersighalen ALOO-09 mit den zehn Adressensignalen, M1 z.B., die aus der Markierungs-Adreßliste 28 bereitgestellt worden sind. Der zweite Satz von zehn Adressensignalen M2 wird in der Vergleicherschaltung Nr. 2 verglichen. Ein MATCH-Signal wird dabei von dem ODER-Glied 29a in dem Fall abgegeben, daß sämtliche Signale irgendeiner Gruppe genau übereinstimmen. Die Vergleichssignale werden ferner einer 4-zu-2-Codiererschaltung 29b zugeführt, um die Signale CA und QB zu erzeugen, die dem Notizblockspeieher-Adreßregister 30 zugeführt werden.
Im Vorstehenden ist eine Ausführungsform eines die Prinzipien der vorliegenden Erfindung verkörpernden Kommunikationssteuer-
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systems erläutert worden. Es dürfte unmittelbar ersichtlich sein, daß ohne Abweichung vom Erfindungsgedanken Modifikationen in der Struktur, Anordnung, den Verhältnissen, Elementen, Materialien und benutzten Bauelementen vorgenommen werden können. So ist z.B. im Zuge der Erläuterung der bevorzugten Ausführungsform ein 1K-Notizblockspeicher verwendet worden. Es dürfte einzusehen sein, daß durch Vergrößern der Adressierungs-Bitsignale um ein Bit die Adressierungskapazität der Adressensignale und der benutzbaren Notizblockspeichergröße auf 2K verdoppelt wird. Die Größe des Notizblockspeichers 10 sollte daher nicht als ein begrenzender Faktor angesehen werden. Ferner sind bei der vorliegenden Ausführungsform Verknüpfungsglieder der sogenannten positiven Logik dargestellt. Es dürfte einzusehen sein, daß es ohne Abweichung vom Erfindungsgedanken möglich ist, diese Verknüpfungsglieder durch solche der sogenannten negativen Logik zu ersetzen.
Abschließend sei noch bemerkt, daß gemäß der Erfindung ein in einem Prozessor untergebrachter Notizblockspeicher vorgesehen ist, der einen Nachprüfspeicher mit schnellem Zugriff zu Dateninformationsblöcken darstelLt, die zuvor aus einem Hauptspeicher abgerufen worden sind. Die Anforderung an den Notizblockspeicher wird parallel zur Anforderung einer Dateninformation aus dem Hauptspeicher bearbeitet. Eine erfolgreiche Wiederbereitstellung aus dem Notizblockspeicher macht die Bereitstellung aus einem Hauptspeicher erfolglos. Das Laden eines Blockes des Notizblockspeichers wird unabhängig von den Prozessoroperationen ausgeführt. Der Notizblockspeicher wird in Zyklen, wie bei Unterbrechungen, gelöscht, die die Forderung mit sich bringen, daß der Prozessor die Programmausführung verschiebt. Die Abspeicherkonfiguration
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des Prozessors vernachlässigt den Hilfsspeicherzyklus auf einen Speicheroperandenzyklus; die Notizblockspeicher-Prüfoperationen werden anschließend ausgeführt. Sie bewirken, daß die Zyklen gleichzeitig auszuführen sind.
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Claims (1)

  1. Patentansprüche
    Prozessor für ein Datenverarbeitungssystem mit einem Hilfsspeicher, der Daten und Befehle in adressierbaren Speicherplätzen speichert, dadurch gekennzeichnet,
    a) daß Operationseinrichtungen (6) vorgesehen sind, die Rechen- und Verknüpfungsfunktionen auf Daten und Befehle hin auszuführen gestatten, welche aus dem Hilfsspeicher (4) bereitgestellt sind,
    b) daß Verarbeitungseinrichtungen (7) vorgesehen sind, die Daten und Befehle gemäß Signalen zu verarbeiten gestatten, welche von den Operationseinrichtungen (6) und dem Datenverarbeitungssystem erzeugt worden sind,
    c) daß eine Kommunikationssteuereinheit-(15) Schnittstellenfunktionen zwischen den Einheiten des Prozessors und zwischen dem Prozessor und dem Hilfsspeicher (4) in Übereinstimmung mit Befehlen zu steuern gestattet, die von den Verarbeitungseinrichtungen (7) verarbeitet sind,
    d) daß ein Pufferregister (9) vorgesehen ist,
    e) daß ein Notizblockspeicherbereich (11) mit einem Notizblockspeicher (10) und Einrichtungen zur Speicherung von Daten und Befehlen in adressierbaren Speicherplätzen des Notizblockspeichers (10) vorgesehen sind,
    f) daß eine erste Schalteinrichtung (8) vorgesehen ist, die durch die KommunikationsSteuereinheit (15) ge-βΐβμβΓΐ die Übertragung einer Dateninformation aus den Verarbeitungseinrichtungen (7) zu dem Pufferregister (9) und dem Hilfsspeicher (4) zu steuern gestattet,
    g) daß eine zweite Schalteinrichtung (20) durch die Kommunikationssteuereinheit (15) gesteuert selektiv eine Dateninformation aus dem Hilfsspeicher (4) oder dem Notizblockspeicherbereich (11) zu einer dritten Schalteinrichtung (13) sowie zu einer Operationseinheit (6) und einer Verarbeituhgseinheit (7) hin zu steuern gestattet, und
    h) daß die dritte Schalteinrichtung (13) durch die Kommunikationssteuereinheit (15) zum Zwecke einer selektiven Steuerung der Übertragung einer Dateninformation von der zweiten Schalteinrichtung (20) oder dem Pufferregister (9) zwecks Einspeicherung in den Notizblockspeicher (10) des Notizblockspeicherbereichs (11) gesteuert-ist, wobei die dritte Schalteinrichtung (13) in einer solchen Abspeicherkonfiguration betreibbar ist, daß die in dem Pufferregister (9) gespeicherte Dateninformation in dem Fall in den Notizblockspeicher (10) eingespeichert wird, daß die Adresse der Dateninformation in dem Notizblockspeicherbereich (11) vorhanden ist.
    2. Prozessor nach Anspruch 1, dadurch gekennzeichnet, daß in der Kommunikationssteuereinheit (15) Einrichtungen zur Aktivierung der zweiten und dritten Schalteinrichtung vorgesehen sind, derart, daß eine Dateninformationsübertragung aus dem Hilfsspeicher (4) in den Notizblockspeicher (10) zum Zwecke der Abspeicherung einer Gruppe von Daten und Befehlsworten in dem Notizblockspeicher (10) ohne weitere Adressensignale von den ■Verarbeitungseinrichtungen (7) erfolgt.
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    Prozessor für ein Datenverarbeitungssystem mit einem HilfsSpeicher, der Daten und Befehle in adressierbaren Speicherplätzen speichert, dadurch gekennzeichnet,
    a) daß Operationseinrichtungen (6) vorgesehen sind, die Rechen- und Verknüpfungsfunktionen auf Daten und Befehle hin auszuführen gestatten, welche aus dem Hilfsspeicher (4) bereitgestellt sind,
    b) daß Verarbeitungseinrichtungen (7) vorgesehen sind, die Daten und Befehle gemäß Signalen zu verarbeiten gestatten, welche von den Operationseinrichtungen (6) und dem Datenverarbeitungssystem erzeugt worden sind,
    c) daß eine KommunikationsSteuereinheit (15) Schnittstellenfunktionen zwischen den Einheiten des Prozessors und zwischen dem Prozessor und dem Hilfsspeicher (4) in Übereinstimmung mit Befehlen zu steuern gestattet, die von den Verarbeitungseinrichtungen (7) verarbeitet sind,
    d) daß ein Pufferregister (9) vorgesehen ist,
    e) daß ein Notizblockspeicherbereich (11) mit einem Notizblockspeicher (10) und Einrichtungen zur Speicherung von Daten und Befehlen in adressierbaren Speicherplätzen des Notizblockspeichers (10) vorgesehen, sind,
    f) daß eine erste Schalteinrichtung (8) vorgesehen ist, die durch die Kommunikationssteuereinheit (15) gesteuert die Übertragung einer Dateninformation aus den Verarbeitungseinrichtungen (7) zu dem Puiferregister (9) und dem Hilfsspeicher (4) zu steuern gestattet,
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    g) daß eine zweite Schalteinrichtung (20) durch die KommunikationsSteuereinheit (15) gesteuert selektiv eine Dateninformation aus dem Hilfsspeicher (4)'oder dem Notizblockspeicherbereich (11) zu einer dritten Schalteinrichtung (13) sowie zu einer Operationseinheit (6) und einer Verarbeitungseinheit (7) hin zu steuern gestattet,
    h) daß die dritte Schalteinrichtung (13) durch die Kommunikationssteuereinheit (15) zum Zwecke einer selektiven Steuerung einer Dateninformationsübertragung von der zweiten Schalteinrichtung oder dem Pufferregister (9) derart gesteuert . ist, daß eine Einspeicherung in dem Notizblockspeicher (10) des Notizblockspeicherbereichs (11) erfolgt, und
    i) daß in der KommunikationsSteuereinheit (15) Einrichtungen zur Aktivierung der zweiten und dritten Schalteinrichtung vorgesehen sind, derartj daß eine Dateninformationsübertragung aus dem Hilfsspeicher (4) in den Notizblockspeicher (10) zum Zwecke der Abspeicherung einer Gruppe von Daten und Befehlsworten in dem Notizblockspeicher (10) ohne weitere Adressensignale von den Verarbeitungseinrichtungen (7) erfolgt.
    4. Prozessor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Notizblockspeicherbereich (11) ferner ein Notizblockspeicher-Adreßregister (30) zum Zwecke der Abspeicherung einer Vielzahl von Adressensignalen enthält, die von den Verarbeitungseinrichtungen für den Zugriff von Daten und Befehlen aus dem Notizblockspeicher (10) erhalten worden sind, und daß in dem Notizblockspeicher-Adreßregister (30) eine Schlangenbildung
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    von Notizblockspeicher-Adreßsignalen zum Zwecke der Ausführung einer Reihe von Notizblockspeicher-Zugriffen erfolgt.
    5. Prozessor für ein Datenverarbeitungssystem mit einem Hilfsspeieher, der Daten und Befehle in adressierbaren Speicherplätzen speichert, dadurch gekennzeichnet,
    a) daß Operationseinrichtungen (6) vorgesehen sind, die Rechen- und Verknüpfungsfunktionen auf Daten und Befehle hin auszuführen gestatten, welche aus dem Hilfsspeicher (4) bereitgestellt sind,
    b) daß Verarbeitungseinrichtungen (7) vorgesehen sind, die Daten und Befehle gemäß Signalen zu verarbeiten · gestatten, welche von den Operationseinrichtungen (6) und dem Datenverarbeitungssystem erzeugt worden sind,
    c) daß eine Kommunikationssteuereinheit (15) Schnittstellenfunktionen zwischen den Einheiten des Prozessors und zwischen dem Prozessor und dem Hilfsspeicher (4) in Übereinstimmung mit Befehlen zu steuern gestattet, die von den Verarbeitungseinrichtungen (7) verarbeitet sind,
    d) daß ein Pufferregister (§) vorgesehen ist,
    e) daß ein Notizblockspeicherbereich (11) mit einem Notizblockspeicher (10) und einem Notizblockspeicher-Adreßregister (30) für die Abspeicherung von Daten und Befehlen in ädressierbaren Speicherplätzen des Notizblockspeichers (10) vorgesehen ist, wobei das Notizblockspeicher-Adreßregister (30) eine Vielzahl von Adreßsignalen zu speichern imstande ist, die von den Verarbeitungseinrichtungen (7) erhalten werden,
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    und zwar zum Zwecke des Zugriffs zu Daten und Befehlen aus dem Notizblockspeicher (10) und zur Schlangenbildung von Notizblockspeicher-Adreßsignalen zwecks Ausführung einer Reihe von Notizblockspeicher-Zugriffen,
    f) daß eine erste Schalteinrichtung (8) vorgesehen ist, die durch die Kommunikationssteuereinheit (15) gesteuert die Übertragung einer Dateninformation aus den Verarbeitungseinrichtungen (7) zu dem Pufferregister (9) und dem Hilfsspeicher (4) zu steuern gestattet,
    g) daß eine zweite Schalteinrichtung (20) durch die Kommunikationssteuereinheit (15) gesteuert selektiv eine Dateninformation aus dem Hilfsspeicher (4) oder dem Notizblockspeicherbereich (11) zu einer dritten Schalteinrichtung (13) sowie zu einer Operationseinheit (6) und einer Verarbeitungseinheit (7) hin zu steuern gestattet, und
    h) daß die dritte Schalteinrichtung (13) durch die Kommunikationssteuereinheit (15) zum Zwecke einer selektiven Steuerung der Übertragung einer Dateninformation von der zweiten Schalteinrichtung (20) oder dem Pufferregister (9) zwecks Einspeicherung in den Notizblockspeicher (10) des Notizblockspeicherbereichs (11) gesteuert ist.
    6. Prozessor nach Anspruch 5» dadurch gekennzeichnet, daß die dritte Schalteinrichtung (13) in einer Abspeicherkonfiguration zum Zwecke der Übertragung der in dem Pufferregister (9) gespeicherten Dateninformation in den Notizblockspeicher (10) in dem Fall betreibbar ist, daß die Adresse der Dateninformation in dem Notizblockspeicher (10)
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    vorhanden ist, und daß in der Kommunikationssteuereinheit (15) Einrichtungen zur Aktivierung der zweiten und dritten Schalteinrichtung vorgesehen sind, derart, daß eine Dateninformationsübertragung aus dem ELlfsspeicher in den Notizblockspeicher (-10) zum Zwecke der Abspeicherung einer Gruppe von Daten und Befehlsworten in dem Notizblockspeicher (10) ohne weitere Adressen-Signale von den Verarbeitungseinrichtungen <7) erfolgt.
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