DE2461935A1 - Flipflop - Google Patents
FlipflopInfo
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
Anmelderin: - Stuttgart, 23. Dezember
Hughes Aircraft Company P 2959 'S/kg
Centinela Avenue and
Teale Street
Culver City, Calif., V.St.A.
Flipflop
Die Erfindung bezieht sich auf ein mit logischen Verknüpfungsgliedern
aufgebautes Flipflop.
Viele bekannte Flipflops machen von NICHT-Gliedern, NAND-Gliedern
und WOR-Gliedern Gebrauch, wie beispielsweise das in Figo 1 dargestellte Flipflop. Die Verwendung solcher
logischer Verknüpfungsglieder bietet die Möglichkeit,
5G362.9/0593
bad
solche Flipflops als integrierte Schaltungsanordnungen
herzustellen Besonders vorteilhaft ist dabei die Anwendung der CMOS-Technik (komplementäre Metall-Oxid-Silicium-Schaltungselemente)«
Die Anwendung dieser Technik hat den Vorteil der einfachen Herstellung, einer geringen Verlustleistung und eines geringen
Leistungsbedarfes. Der geringe Leistungsbedarf macht GMOS-Anordnungen besonders für Anwendungen geeignet,
bei denen nur geringe Batteriespannungen zur Verfügung
stehen, wie beispielsweise digitale Armbanduhren und Taschenrechnerο Die bekannten Flipflops, wie das in
Fig. 1 dargestellte, benötigen jedoch eine verhältnismäßig große Anzahl von Schaltungselementen, so daß sie
auf einer Halbleiterscheibe eine verhältnismäßig große Fläche einnehmen« Beispielsweise macht das in Fig, 1
dargestellte Flipflop von 24 Transistoren Gebrauch, Trotzdem ist es weder rückstellbar noch adressierbar.
Das in Figo 1 dargestellte Flipflop ist im Digest of Technical Papers: "A Monolithic Liquid Crystal Decoder-Driver",
Seite 126, beschrieben. Ein weiterer Nachteil, der sich aus der großen Anzahl benötigter Schaltungselemente
ergibt, ist die verminderte Ausbeute an brauchbaren Schaltungsanordnungen.
Demgemäß liegt der Erfindung die Aufgabe zugrunde, ein mit logischen Verknüpfungsgliedern aufgebautes Flipflop
zu schaffen, das mit einer geringeren Anzahl an Schaltungselementen auskommt und darüber hinaus rückstellbar
und adressierbar ist.
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3 -.
Diese Aufgabe wird nach der Erfindung durch ein Flipflop gelöst, das eine Torschaltung mit zwei Eingängen, drei
NIOHT-GIieder und vier Schaltglieder in einer Anordnung
umfaßt, "bei der der Eingang eines ersten NICHT-Gliedes
mit dem Ausgang der Torschaltung, der Ausgang des ersten NICHT-Gliedes über ein erstes Schaltglied mit einem
ersten Eingang der Torschaltung und über ein zweites Schaltglied mit dem Eingang eines zweiten NICHT-Gliedes,
der Ausgang des zweiten NIGHT-Gliedes über ein drittes
Schaltglied ebenfalls mit dem ersten Eingang der Torschaltung und unmittelbar mit dem Eingang des dritten
NICHT-Gliedes und endlich der Ausgang des dritten NICHT-Gliedes
über das vierte Schaltglied mit dem Eingang des zweiten NICHT-Gliedes verbunden ist.
Bei einem solchen Flipflop können die Schaltglieder von Toren gebildet werden, von denen jedes zwei Feldeffekttransistoren
entgegengesetzten Leitfähigkeittyps umfaßt. Ebenso kann auch jedes NICHT-Glied zwei Feldeffekttransistoren
entgegengesetzten Leitfähigkeittyps umfassen« Uird endlich die Torschaltung von einem NAND-Glied gebildet,
das drei Feldeffekttransistoren umfaßt, so werden insgesamt für das erfindungsgemäße Flipflop nur 17 Feldeffekttransistoren
benötigt. Trotzdem ist das Flipflop am ersten Eingang der Torschaltung rückstellbaro Das
Flipflop ist weiterhin taktgesteuerto Die Taktsignale
werden den Schaltgliedern derart zugeführt, daß die ersten und zweiten Schaltglieder mit den dritten und
vierten Sehaltgliedern im Wechsel durchgeschaltet werden»
Durch die Anwendung eines fünften Schaltgliedes, das an
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— L\. —
den Ausgang des zweiten NICHT-Gliedes angeschlossen
ist, läßt sich auch eine Adressierbarkeit erzielen, die über eine Ansteuerung dies Gliedes mit Adressiersignalen
erzielt wird. Für die Adressierbarkeit werden
dann nochmals zwei Feldeffekttransistoren benötigt, so daß auch adressierbare Flipflop aus insgesamt 19 Feldeffekttransistoren
bestehto
V/eitere Einzelheiten und Ausgestaltungen der Erfindung ergeben sich aus der folgenden Beschreibung des in der
Zeichnung dargestellten Ausführungsbeispiels0 Die der
Zeichnung und der Beschreibung zu entnehmenden Merkmale können bei anderen Ausführungsformen der Erfindung einzeln
für sich oder zu mehreren in beliebiger Kombination Anwendung f indeno Es -zeigen
Fig. 1 das Blockschaltbild eines Flipflop nach dem . Stand der Technik,
Fig. 2 ein Schaltbild einer Anordnung aus zwei Flip- .
flops nach der Erfindung, welches die Eingänge und Ausgänge des Flipflops und die Verbindung
zweier Flipflops veranschaulicht,
Figo 3 ein schematisches Schaltbild eines Flipflops nach der Erfindung,
Fig. 4 das Logik-Schaltbild des Flipflops nach Fig. 3
und
Fig. 5 ein Zeitdiagramm der im Flipflop nach Fig. 4 auftretenden Signaleo
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Die in Figo 2 dargestellten Flipflops haben Eingänge für Taktsignale 0 und ^, Adrsssiersignale DR und DR
sowie ein Rückstellsignal Se Die Ausgangssignale der
Flipflops sind Q, Q und QT. Die erfindungsgemäßen Flipflops können als Schwingungszähler benutzt werden, indem
mehrere gleiche Stufen zu einem Zähler mit mehreren Bits kombiniert werden,. In diesem Fall wird der Q-Ausgang
des ersten Flipflops mit dem 0-Eingang des nächsten Flipflops und ebenso der Q-Ausgang des ersten Flipflops
mit dem ^-Eingang des nächsten Flipflops verbunden, wie
es Fig„ 2 zeigt»
Fig. 3 zeigt das Schaltbild eines Flipflops 10 nach der
Erfindung« Das in Fig. J dargestellte Flipflop ist dazu
geeignet, bei Bedarf mit gleichen Flipflops in Serie geschaltet zu werden, indem seine Ausgänge mit den Eingängen
des nächsten Flipflops verbunden werden. Die aktiven Schaltelemente, die vorzugsweise in dem Flipflop benutzt werden, sind MOSFETsQ Ein MOSFET kann entweder
einen p- oder η-Kanal aufweisen« In Figo 5 sind
die MOSFETs mit p-Kanal an eine positive Spannung (+V)
angeschlossen und sind die unteren MOSFETs in jedem Toro
Die MOSFETs mit η-Kanal sind mit Masse verbunden und die oberen MOSFETs jedes Toresο
Jedes Tor besteht aus einem MOSFET mit η-Kanal und einem MOSFET mit p-Kanalo Ihre leitenden Strecken sind parallel
geschaltet und es werden anihre Gates Signale entgegengesetzter Polarität angelegt. Die Tore sind so angeschlossen,
daß dann, wenn einige offen sind, die anderen gesperrt sindo Zu diesem Zweck wird den Gates der MOSFETs ^>LV und
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vom p-Typ und den Gates der MOBFETs 68 und 76 vom
η-Typ das Taktsignal 0 zugeführt, wogegen den Gates der MOSFETs 70 und 78 vom p-Typ -und auch den Gates
der MOSFETs 52 und 56 vom η-Typ die Taktimpulse ^
zugeführt werden.
MOSFETs 42 und 43 vom p-Typ sind mit einem MOSFET 44 vom η-Typ zu einem NAND-Glied 20 verbundene Die Sources
der MOSFETs 42 und 43 sind mit der Speisespannung +V verbunden. Die Drains der MOSFETs 42 und 43 sind mit
dem Drain des MOSFET 44 verbunden= Die Source des MOSFET 44 ist mit Masse verbunden. Das NAND-Glied hat
einen Eingang 18 für das Rückstellsignal R, das bewirkt, daß das Ausgangssignal Q einen hohen Binärpegel annimmt
und beibehält, solange R und das Taktsignal 0 niedrig sindo R ist ein synchrones Eingangssignal, was bedeutet,
daß es keinen Einfluß auf das Ausgangssignal während der
Zeit hat, zu der das Taktsignal 0 auf dem hohen Pegel ist» Dies bedeutet, daß das Taktsignal 0 in dem richtigen
niedrigen Zustand sein muß, wenn das Ruckste11signal R
angelegt wirdo Das Flipflop ist so ausgebildet, daß die Impedanz des MOSFET 43 ausreichend niedrig ist, um das
Ausgangssignal des NAND-Gliedes unabhängig von dessen anderem Eingangssignal zu bestimmen«, Die beiden Gates
der MOSFETs 42 und 44 sind mit dem ersten Tor 16 verbunden« Die Drains der MOSFETs 42 und 44 sind mit einem ersten
NICHT-Glied 22 verbunden.
Dieses erste NICHT-Glied besteht aus zwei MOSFETs 48 .
und 50» von denen der erste vom p-Typ und der andere
vom η-Typ isto Die Source des MOSFET 50 ist mit Masse
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verbunden, während dessen Drain mit dem Drain des MOSPEl1 48 verbunden ist. Die Gates der MOSFETs 48
und 50 sind gemeinsam mit dem Ausgang des NAND-Gliedes
20 verbundene Das zweite NICHT-Glied 28
enthält einen MOSI1ET 62 vom η-Typ, dessen Source
mit Masse 'und dessen Drain mit dem Drain des MOSFET 60
vom p-Typ verbunden ist„
Die Gates der MOSFETs 60 und 62 sind mit den Drains der MOSFETs 48 und 50 durch ein Tor 26 und mit den
Drains von MOSFETs 64 und 66 durch ein weiteres Tor 52
verbunden.
Die MOSFETs 64 und 66 vom p- bzw»· η-Typ, deren Drains
miteinander verbunden sind, bilden ein drittes HICHT-Glied
3O0 Die Gates der MOSFETs 64 und 66 sind mit den
Drains der MOSFETs 60 und 62, mit den Gates der BÄOSFETs
42 und 44 über ein Tor 24 und mit dem Q-Ausgang verbunden«,
Die Drains der MOSFETs 64 und 66 sind mit dem Q-Ausgang und, wie bereits erwähnt, über das Tor 3,2
mit den Gates der MOSFETs 60 und 62 verbunden»
Die Adressiersignale DITund DR bilden die Eingangssignale
für ein Tor 14, das eine Übertragung des binären Pegels, der am Q-Ausgang von Flipflop-Zählstufen erscheint,
einer im Multiplex betriebenen Logik zugeführt wird, wie beispielsweise einem 7-Schritt-Decodierer,,
Figo 4 zeigt das Logikdiagramm der Schaltungsanordnung nach Fig. 3«, Das Adressiertor 14 umfaßt die MOSFETs 72
und 74, wogegen das erste Tor 16 die MOSFETs 52 und 54
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umfaßto Das zweite Tor 26 besteht aus den MOSPETs 56
und 58. Das dritte Tor 24 umfaßt die MOSPETs 76 und 78
und das vierte Tor 32 die MOSFETs 68 und 70. Das NAND-Glied
20 entspricht den MOSPETs 42, 43 und 44« Ein
erstes NICHT-Glied 22 besteht aus den MOSPETs 48 und 50,
während ein zweites NICHT-Glied 28 die MOSPETs 60 und und ein drittes NICHT-Glied 30 die MOSPETs 64 und 66
umfaßte Der Eingang 18 für das liückstellsignal E ist
einer der Eingänge des NAND-Gliedes 20.
Wie aus den Pig. 4 und 5 ersichtlich, wird ein Taktsignal
0 dazu benutzt, die Wirkungsweise des.Flipflop zu veranschaulichen. Das Zeitdiagramm nach Figo 5 zeigt
ein periodisches Signal, das abwechselnd einen hohen und einen niedrigen Pegel annimiat. Der niedrige Pegel ist
das Massepotential, während der hohe Pegel der Spannung +V entsprichtο
Das gemeinsame Ausgangssignal der Tore 16 und 24, welches
auch das Eingangssignal für das NAND-Glied 20 ist, erscheint
am Knoten 1 in Pig» 4 und ist im Diagramm nach Fig. 5 dargestellt» Das Ausgangssignal des ersten NICHT-Gliedes
22 erscheint in Fig. 4 am Knoten 2, während das Ausgangssignal der Tore 26 und 32 in Figo 4 am Knoten
erscheint, iiuch die Signale an den Knoten 2 und 3 sind
in Pig» 5 veranschaulichte Endlich zeigt Fig. 5 das Ausgangssignal
Q des Flipflop nach Fig. 4e Wenn das Taktsignal
0 zur Zeit t^ den hohen Pegel annimmt, 0 also =
und $ = 0 wird, sind die Tore 24 und 32 offen, während
die Tore 16 und 26 gesperrt sind» Für das Hückstellsignal
Έ wird angenommen, daß es ständig auf hohem Pegel ist«.
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Der Pegel am Knoten 1 ist der Pegel am Ausgang Q, mit
dem er verbunden ist«, Es wird angenommen, daß Q auf niedrigem Pegel ist« Infolgedessen ist auch, der Pegel
am Knoten 2 unten» Dagegen ist der Pegel am Knoten 3»
der mit dem Ausgang Q verbunden ist, hoch,, Wenn zur
Zeit tp das Taktsignal 0 in. den niedrigen Pegel wechselt,
so daß 0=0 und $ - 1 wird, werden die Tore 16 und geöffnet und stattdessen die Tore 24- und 32 gesperrt«
Die Knoten 1 und 2 "bleiben auf niedrigem Pegel, weil das Tor 16 geöffnet ist, jedoch nimmt der'Knoten 3
den Pegel des Knotens 2 an, mit dem er verbunden ist» Das bedeutet, daß der Knoten 3 vom hohen Pegel auf den
niedrigen übergeht«, Das Ausgangs signal Q geht vom niedrigen
zum hohen Pegel über,, Zur Zeit t^ ändert das Taktsignal 0 erneut seinen Zustand und geht vom niedrigen
in den hohen Pegel über (0 = 1, ^= 0). Infolgedessen
nimmt der Knoten 1 den Zustand von Q an, ändert sich also vom niedrigen zum hohen Pegel, weil das Tor 24-nun
geöffnet ist«, Auch Knoten 2 nimmt dann den hohen Pegel an. Der Knoten 3 bleibt dagegen auf dem niedrigen
Pegel, da der hohe Pegel am Knoten 2 durch das Tor 26 blockiert wird«, Der niedrige Pegel am Ausgang Q, wird
dagegen über das Tor 32 übertragen» Q bleibt auf hohem Pegel, Wenn endlich zur Zeit t^ das Taktsignal 0 vom
hohen zum niedrigen Pegel wechselt, bleiben die Knoten 1 und 2 auf hohem Pegel, weil das Tor 16 gesperrt ist»
Der Knoten 3 nimmt den Zustand des Knotens 2 an, geht also vom niedrigen'zum hohen Pegel über, weil das Tor
geöffnet und das Tor 32 gesperrt wirdo Der Pegel am
Knoten 3 wird dann durch das NICHT-Glied 28 negiert, so
daß der Pegel am ^-Ausgang niedrig wird» Das Flipflop
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- ίο -
setzt seine Funktion in der gleichen Weise bis zur Zeit tq fort, wenn das Kuckstel!signal R vom hohen
in den niedrigen Pegel wechselt. Dann wechseln die Knoten 1,2 und 3 vom hohen zum niedrigen Pegel und
Q vom niedrigen zum hohen Pegel» Das Rückstellen des Flipflop mit dem Signal R erfolgt ohne großen Beistungsbedarf,
weil das Ausgangssignal des NAND-Gliedes 20 vom
NICHT-Glied 22 negiert und mit einem Pegel auf einen
Eingang des NAND-Gliedes 20 rückgekoppelt wird, der keinen zusätzlichen Leistungsentzug bewirkt«,
Aus dem Vorstehenden ist ersichtlich, daß zwischen den Zeiten t. und t. zwei Taktimpulse 0 erscheinen, am Q-Ausgang
zwischen den Zeiten t^, und t^, jedoch nur ein Impuls
auftritt«. Infolgedessen untersetzt das Flipflop 10 die Eingangs-Taktimpulse 0 um den Faktor 2. Es können mehrere
Flipflops in Serie geschaltet werden, um einen Schwingungszähler zu bilden·
Obwohl die vorstehend beschriebene Ausführungsform der
Erfindung die größten Vorteile bei deren Verwirklichung bietet, versteht es sich, daß dieses Ausführung£sbeispiel
in vielfältiger Weise abgewandelt werden kann, ohne den Rahmen der Erfindung zu verlassen. Insbesondere ist es
möglich, gewisse Elemente durch andere zu ersetzen, welche in der Schaltungsanordnung die gleicheil Funktionen haben«.
S09829/0S98
Claims (1)
- - 11 PatentansprücheMit logischen Verknüpfungsgliedern aufgebautes Flipflop, dadurch gekennzeichnet, daß es eine Torschaltung (20) mit zwei Eingängen, drei NICHT-Glieder (22, 28, 30) und vier Schaltglieder (16, 24-, 26, 32) in einer Anordnung umfaßt, bei der der Eingang eines ersten NIGHT-Gliedes (22) mit dem Ausgang der Torschaltung (20), der Ausgang des ersten NICHT-Gliedes (22) über ein erstes Schaltglied (16) mit einem ersten Eingang der.Torschaltung (20) und über ein zweites Schaltglied (26) mit dem Eingang eines zweiten NICHT-Gliedes (28), der Ausgang des zweiten NICHT-Gliedes (28) über ein drittes Schaltglied (24) ebenfalls mit dem ersten'Eingang der Torschaltung und unmittelbar mit dem Eingang des dritten NICHT-Gliedes (30) und endlich der Ausgang des dritten NICHT-Gliedes (30) über das vierte Schaltglied (32) mit dem Eingang des zweiten NICHT-Gliedes (28) verbunden ist«,2. Flipflop nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Schaltglieder (16, 28) mit den dritten und vierten Schaltgliedern (24, 32) im Wechsel durchgeschaltet werden.3. Flipflop nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schaltglieder (16, 24, 26, 32) von Toren gebildet werden, von denen jedes zwei Feldeffekttransistoren entgegengesetzten Leitfähigkeitstyps umfaßte509829/0598Flipflop nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jedes NIOIIT-Glied (22, 28, 30) zwei Feldeffekttransistoren entgegengesetzten Leitfähigkeitstyps umfaßt.Fliflop nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Torschaltung (20) von einem NAND-Glied gebildet wird, das drei Feldeffekttransistoren umfaßt, von denen zwei einen p-Kanal und einer einen n_Kanal aufweist.Flipflop nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß .mit dem Ausgang des zweiten ΝΙΟΗΐ-Gliedes (28) ein fünftes üchaltglied (14) verbunden ist.7. Digitale, rückstellbare und adressierbare Untersetzerstufe, die aus 19 Schaltungselemente!! besteht»509829/0598L e e r s e i t e
Applications Claiming Priority (1)
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GB (1) | GB1464842A (de) |
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Cited By (1)
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JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
JPS622715A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 論理集積回路 |
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- 1975-01-09 GB GB95575A patent/GB1464842A/en not_active Expired
- 1975-01-09 CH CH19475A patent/CH589385A5/xx not_active IP Right Cessation
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1977
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