DE2455819C3 - Device for entering data into a circuit by means of a keyboard - Google Patents

Description

Die Erfindung bezieht sich auf eine Vorrichtung zur Eingabe von Daten in eine Schaltung mittels einer Tastatur, mit einem Zifferntaktgenerator, der eine Mehrzahl von Zifferntaktfolgen erzeugt, von denen jede aus einem periodisch auftretenden Zifferntaktsignal besteht, dessen Phase von dem der anderen Zifferntaktsignalfolgen unterschiedlich ist, wobei die Zifferntaktsignalfolgen über Ausgangsklemmen der Schaltung den Eingängen der Tastenschalter der Tastatur zugeführl werden und die Ausgänge der Tastenschalter an eine gemeinsame Eingangsklemme der Schaltung angeschlossen sind und eine mit der gemeinsamen Eingangs klemme verbundene Empfangseinheit aufgrund eine: ihr durch Betätigung eines Tastenschalters zugeführter Zifferntaktsignals die Eingabe eines der betätigtet Taste entsprechenden binärcodierten Signals in ein« Speichereinheit bewirkt.The invention relates to a device for inputting data into a circuit by means of a Keyboard, with a digit clock generator that generates a plurality of digit clock sequences, each of which consists of a periodically occurring digit clock signal whose phase differs from that of the other digit clock signal sequences is different, with the digit clock signal sequences via output terminals of the circuit Inputs of the key switches of the keyboard are fed and the outputs of the key switches to a common input terminal of the circuit are connected and one with the common input terminal connected receiving unit due to a: her supplied by actuation of a key switch Digit clock signal the input of a binary coded signal corresponding to the pressed key in a « Storage unit causes.

Die Schaltung eines üblichen elektronischen Taschen rechners ist in der Regel als integrierte Schaltuni ausgeführt. Dabei wird angestrebt, die Anzahl der an de integrierten Schaltung erforderlichen Anschlußklem men möglichst gering zu halten.The circuit of a standard electronic pocket calculator is usually an integrated circuit executed. The aim is to reduce the number of terminals required on the integrated circuit to keep men as low as possible.

Bei einer der eingangs genannten Art entsprechendeIn the case of one of the type mentioned above

„kannten Vorrichtung (DT-OS 21 11 519) enthält die ' nfanRseinheit eine Decodiermatrix, der sowohl die ,!fferntaktsignalfolgen als auch das jeweils über einen r Schalter gelangende Zifferntaktsignal zugeführt"Known device (DT-OS 21 11 519) contains the 'InfanRseinheit a decoding matrix, which includes both the remote clock signal sequences as well as each via a The digit clock signal is supplied to the switch

rden und die daraufhin ein Ausgangssignal aufrden and then an output signal

üpmienigen ihrer Ausgänge abgibt, der der betätigtenopmienigen their outputs, that of the actuated

S entspricht. Ferner enthält die Empfangseinhe.tS corresponds to. The receiving unit also contains

■ ρ Codiermatrix, die aus dem AuEgangssignal der■ ρ coding matrix, which is derived from the output signal of the

Decodiermatrix das gewünschte binärcodierte Signal ^bllDer Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung der eingangs genannten Art so auszubilden, α η der für den Zifferntaktgenerator und die Empfangseinheit erforderliche Schaltungsaufwand verringert Decoding matrix the desired binary-coded signal bll The invention is based on the object of designing a device of the type mentioned at the beginning in such a way that α η reduces the circuit ^{complexity required for the digit clock generator and the receiving unit}

^W1Diese Aulgabe wird erfindungsgemäß dadurch gelöst, a K der Zifferntaktgenerator einen Codesignalge.ierai r der von einem Taktgenerator fortgeschaltet wird nrf daraufhin fortlaufend unterschiedliche mehrstellige Kinnre Codesignale erzeugt, und eine Matrix aufweist, Siren Eingänge mit dem Ausgang des Codesignalgene-' verbunden sind und deren Ausgänge die "n-innten Zifferntaktsignalfolgen führen, und daß die Fmifangseinheit aufgrund eines ihr durch Betätigung enes Tastenschalters zugeführten Zifferntaktsignals die _ϊ; Aheabe eines entsprechenden binären Codesignals aus dem Codesignalgenerator in die Speichereinheit veran^laBBei der erfindungsgemäßen Vorrichtung ist der rodesignalgenerator sowohl an der Erzeugung der /Jferntaktsignale als auch an der Erzeugung der in die Sneichereinheit zu überführenden binären Codesignale hPteiliüt d h., die fortlaufende Erzeugung von binären rndesisnalen zwecks Gewinnung der Zifferntaktsignalfotaen wird außerdem zur Gewinnung des aufgrund Sn-r Tastenbetätigung jeweils der Spe.chere.nhe.t zuzuführenden binären Codesignals ausgenutzt, so daß eine ökonomische Ausnutzung der vorhandenen Schaltnnssstufen erzielt wird. ^W1 This Aulgabe is achieved according to the invention in that a K the digit clock generator a Codesignalge.ierai r that is advanced by a clock generator nrf then continuously generates different multi-digit Kinnre code signals, and a matrix, Siren inputs are connected to the output of the Codesignalgene- 'and their outputs the "n-innten digits clock signal sequences lead, and that the Fmifangseinheit due to an applied thereto by actuating enes key switch numbers clock signal, the _ϊ; Aheabe a corresponding binary code signal from the code signal generator in the memory unit veran ^lAB at the inventive device is the rodesignalgenerator both the generation of the / Jferntaktsignale as well as in the generation of the binary code signals to be transferred to the Sneicheinheit hPteiliüt that is, the continuous generation of binary rndesisnals for the purpose of obtaining the digit clock signal photos is also used to obtain the due to Sn-r keysb In each case, the binary code signal to be supplied to the Spe.chere.nhe.t is used, so that an economical use of the available switching stages is achieved.

Ausführungsbeispiele der Erfindung werden nächstehend anhand der Zeichnungen näher beschrieben. In den Zeichnungen zeigtEmbodiments of the invention are presented below described in more detail with reference to the drawings. In the drawings shows

Fig.1 ein erstes Ausführungsbeispiel einer erfindungsgemäßen Vorrichtung,1 shows a first embodiment of an inventive Contraption,

Efg 2 ein ins einzelne gehendes Schaltungsdiagramm der Vorrichtung von F i g. 1,Efg 2 is a detailed circuit diagram the device of FIG. 1,

Fi e 2A ein Zeitdiagramm der verschiedenen in der Vorrichtung von Fig.2 auftretenden Takt- und 7pitsteuersiHnale, . . ,FIG. 2A is a timing diagram of the various in FIG Device of Figure 2 occurring clock and 7pitsteuersiHnale,. . ,

Fis 3 ein schematisches Diagramm eines in der Matrix von F i g. 2 enthaltenen MOSFET-Trans.stors,FIG. 3 is a schematic diagram of one in FIG Matrix of fig. 2 included MOSFET Trans.stors,

F g 4 e\n schematisches Diagramm eines weiteren erfindungsgemäßen Ausführungsbeisp.els undF g 4 e \ n schematic diagram of another embodiment examples according to the invention and

Fi s. 5 einen Codesignalgenerator gemäß einer weiteren Ausführungsform.5 shows a code signal generator according to FIG further embodiment.

Gemäß Fig.2 sind mehrere Tastenschalter K 1 bis K15 Snzeln mit ihrem einen Ende mit Verbindungsle.-LLn /1 bis /15 verbunden, die zwischen einer wiedergabevorrichtung 10, welche die Ausgangsinfor-Son eines Rechners in Form von Zahlen oder Buchstaben wiedergibt, und einem Schaltungsblock verlaufen, der Zifferntaktsignale für eine Ze.tmul iplex-Srung der Wiedergabevorrichtung 10 bereitstellt, nie Wiedergabevorrichtung 10 weist mehrere zur SforiuaAiederg.be dienende ^fe₌,t,onen _fi5 auf die dynamisch im Rhythmus einer Z'»^er"^^k"°«e Steuert werden, wobei zur Aktivierung der Ziffernpo-ETeTL Rhythmus der Zifferntaktfolge eine Zifferntreibschaltung und Schaltungsmittel vorgesehen sind, die selektiv die Information zuführen, welche in den Ziffernpositionen im Ansprechen auf die Zeitsteuerung durch die Zifferntaktsignale wiedergegeben werden soll.According to FIG. 2, several key switches K 1 to K15 Snzeln are connected with one end toverbindle.-LLn / 1 to / 15, which between a playback device 10, which reproduces the output information of a computer in the form of numbers or letters, and extend a circuit block of digits clock signals for a Ze.tmul IPLEX srung the reproducing apparatus 10 never provides, reproduction apparatus 10 includes a plurality of serving for SforiuaAiederg.be ^ fe _=, t, ones _Fi5 on the dynamically the rhythm of a Z '^"he" ^ ^k "°« e controls, whereby a digit drive circuit and circuit means are provided to activate the digit po-ETeTL rhythm of the digit clock sequence, which selectively feed the information which is to be reproduced in the digit positions in response to the timing by the digit clock signals.

Ein Codesignalgenerator 21 erzeugt verschiedene Bitmuster, jeweils bestehend aus vier parallelen Bits, und zwar für jeden Bittakt, im Ansprechen auf Bittakümpulse.A code signal generator 21 generates different bit patterns, each consisting of four parallel bits, for each bit cycle in response to bit pulses.

Bei dieser Ausführungsform stellen vier Bitimpulse eine Ziffer dar, und 15 Ziffernsignale stellen ein WortIn this embodiment, four bit pulses represent one digit and 15 digit signals represent one word

Ein Hahekreis 22 blendet für jede Zifferntaktzeit je ein Bitmuster aus und hält dieses. Eine Matrix 23 , empfängt die Ausgangssignale des Haltekreises 22 und erzeugt die Zifferntaktsignale, die auf Leitungen 1 bis 15 über die Ausgangsklemmen Pl bis P15 in einer bestimmten Taktfolge abgegeben werden.A circle 22 hides a bit pattern for each digit clock time and holds it. A matrix 23 receives the output signals of the hold circuit 22 and generates the digit clock signals which are output on lines 1 to 15 via the output terminals P1 to P 15 in a specific clock sequence.

Die anderen Enden der Tastenschalter K 1 bis K 15 sind zusammengeführt, um über eine Eingangsklemme die Haltestufe 24 zu aktivieren. Codierte Signale, von denen jedes je einer Taste entspricht, werden von dem Codesignalgenerator 21 abgegeben und über die Haltestufe 24 in einem Codespeicherregister 25 gespeichert.The other ends of the key switches K 1 to K 15 are brought together in order to activate the holding stage 24 via an input terminal. Coded signals, each of which corresponds to a key, are emitted by the code signal generator 21 and stored in a code storage register 25 via the holding stage 24.

Durch Betätigung irgendeiner Taste während des Betriebes öffnet ein entsprechendes Zifferntaktsignal von der Matrix 23, welches auf einem entsprechenden Ausgangssignal des Codesignalgenerators 21 beruht, die Haltestufe 24. Dabei wird ein codiertes Signal von dem Codesignalgenerator 21 entsprechend der gedrückten Taste in dem Codespeicherregister 25 über die Haltestufe 24 gespeichert. Somit wird durch einen Satz verschiedener Bitsignalmuster, die von dem Codesignalgenerator 21 abgegeben werden, ein Satz von Zifferntaktsignalen erhalten, wobei gleichzeitig ein codiertes Signal zur Identifizierung der gedrückten Taste erhalten wird.By pressing any key during operation, a corresponding digit clock signal opens from the matrix 23, which is based on a corresponding output signal of the code signal generator 21, the Holding stage 24 is a coded signal from the code signal generator 21 corresponding to the pressed Key stored in the code storage register 25 via the holding stage 24. Thus, through a sentence of various bit signal patterns output from the code signal generator 21 is a set of Digit clock signals received, at the same time a coded signal to identify the pressed Button is obtained.

Gemäß F i g. 2 und F i g. 2A werden bei einem üblichen elektronischen Rechner zwei Serien von Taktimpulsen cp 1 und cp2 erzeugt, die nicht miteinander in Phase sind, und zwar mittels eines wohl bekannten Taktsignalgenerators 30 für eine zweiphasige Arbeitsweise der Schaltung. Auf der Basis dieser Taktsignalserien cpi und φ 2 werden vier Sätze von Bittaktsignalen ί 1,12,13 und f 4 von dem Generator 30 erzeugt. Bei dem gezeigten Ausführungsbeispiel wird ein weiterer Satz von Taktimpulsen cp4 von dem Generator 30 erzeugt, und zwar als logisches Produkt der Taktimpulse cp 1 und des Bittaktsignals i4.According to FIG. 2 and F i g. 2A, two series of clock pulses cp 1 and cp2 which are not in phase with each other are generated in a conventional electronic computer by means of a well-known clock signal generator 30 for a two-phase operation of the circuit. On the basis of these clock signal series cpi and φ 2, four sets of bit clock signals ί 1, 1 2, 1 3 and f 4 are generated by the generator 30. In the exemplary embodiment shown, a further set of clock pulses cp4 is generated by the generator 30, to be precise as the logical product of the clock pulses cp 1 and the bit clock signal i4.

Der Codesignalgenerator 21 innerhalb des Schaltungsblockes 20 enthält vier taktgesteuerte D-Flip-Flops TFi, TF2, TF3 und TF4, die hintereinandergeschaltet sind, wobei die Ausgangssignale der Flip-Flops TFi und TF4 einem exklusiven NOR-Tor G 1 einzeln zugeführt werden. Der Ausgang des exklusiven NOR-Tores G1 wird dem Eingang des Flip-Flops TFl über ein NAND-Tor Gl zugeführt, wodurch ein Umlaufregister gebildet wird. Das Zeichen b in F i g. 2 bezeichnet den Basistaktimpuls cp l.der zu jeder Bitzeit auftritt, und das Zeichen a bezeichnet den Taktimpuls cp4, der zu jeder Ziffernzeit auftritt. Die in dem Haltekreis 22 befindlichen taktgesteuerten D-Flip-Flops TF5 bis TF8 empfangen jeweils die Ausgangssignale der Flip-Flops TFl bis TF4. Die Flip-Flops TF5 bis TF8 speichern den jeweiligen logischen Zustand der Flip-Flops TFl bis TF4, und zwar v/ährend des letzten Bittaktsignals f4 jedes der Zifferntaktsignale Tl bisThe code signal generator 21 within the circuit block 20 contains four clock-controlled D flip-flops TFi, TF2, TF3 and TF4, which are connected in series, the output signals of the flip-flops TFi and TF4 being fed individually to an exclusive NOR gate G 1. The output of the exclusive NOR gate G 1 is fed to the input of the flip-flop TFl via a NAND gate Gl , whereby a circulating register is formed. The character b in FIG. 2 indicates the basic clock pulse cp l.der at each bit occurs, and the symbol A denotes the clock pulse CP4, which occurs at any time points. That are stored in the latch circuit 22 clock-controlled D-flip-flops TF5 to TF8 respectively receive the outputs of the flip-flops TFl to TF 4. The flip-flops TF5 to TF8 store the respective logical state of the flip-flops TFl to TF4, namely During the last bit clock signal f4, each of the digit clock signals T1 to

T15, um diese logischen Zustände während einer Ziffernzeit beizubehalten.T15 to set these logical states during a Maintain digit time.

Spaltenleitungen /21 bis /28 der Matrix 23 empfangen die Ausgangssignale der Flip-Flops TF5 bis TF8 direkt bzw. in invertierter Form. Jeweils ein Ende der Zeilenleitungen /31 bis /45, die den Leitungen /1 bis /15 jeweils zugeordnet sind, ist mit je einer der Ausgangsklemmen Pl bis P15 über Inverter /Vl bis /V15 verbunden, während jeweils das andere Ende jeder Zeilenleitungen /31 bis /45 mit einer negativen Spannung - Vi, welche die logische »0« darstellt, über je einen Widerstand verbunden ist, der durch einen als Last dienenden MOS-Transistor gebildet werden kann. MOSFET-Transistoren sind an den Schnittstellen zwischen den Zeilenleitungen /31 bis /45 und den Spaltenleitungen /21 bis /28 in solcher Weise angeordnet, daß die von den Flip-Flops TF 5 bis TFS kommenden verschiedenen Bitmuster in die einzelnen Ausgangssignale der Zifferntaktfolge umgesetzt werden, und es werden die Zifferntaktsignale Tl bis ΤΊ5 auf die Leitungen /1 bis /15 gegeben. MOSFET-Transistoren sind gemäß Fig.3 geschaltet; und zwar ist die Torelektrode mit der Spaltenleitung verbunden, während die beiden übrigen Elektroden mit der Zeilenleitung bzw. mit Erde, also mit der logischen »I«, verbunden sind. Ein solcher MOSFET-Transistor ist abgeschaltet, wen die Spannung an seiner Torelektrode, also die Spannung der betreffenden Spaltenleitung, 0 ist (logische »1«), und ist leitend, wenn diese Spannung den Wert — V2 hat (logische »0«).Column lines / 21 to / 28 of the matrix 23 receive the output signals of the flip-flops TF5 to TF8 directly or in inverted form. One end of each of the row lines / 31 to / 45, which are assigned to the lines / 1 to / 15, is connected to one of the output terminals P1 to P15 via inverters / Vl to / V15, while the other end of each row line / 31 bis / 45 with a negative voltage - Vi, which represents the logic "0", is connected via a resistor each, which can be formed by a MOS transistor serving as a load. MOSFET transistors are arranged at the interfaces between the row lines / 31 to / 45 and the column lines / 21 to / 28 in such a way that the different bit patterns coming from the flip-flops TF 5 to TFS are converted into the individual output signals of the digit clock sequence , and the digit clock signals T1 to ΤΊ5 are put on lines / 1 to / 15. MOSFET transistors are connected as shown in Figure 3; namely, the gate electrode is connected to the column line, while the other two electrodes are connected to the row line and to ground, i.e. to the logical "I". Such a MOSFET transistor is switched off when the voltage at its gate electrode, i.e. the voltage of the relevant column line, is 0 (logical "1"), and is conductive when this voltage has the value - V2 (logical "0").

Ein NAND-Ausgangssignal, welches miticls MOSFET-Transistoren aus den invertierten Ausgangssignalen nur der Flip-Flops TF5 bis TF7 erzeugt wird, wird dem anderen Eingang des NAND-Tores G 2 über eine Leitung /50 zugeführt. Eine gemeinsame Klemme P16 der Tastenschalter Jt 1 bis A 15 ist mit einem Flip-Flop 24a vom D-Typ und mit einer an sich bekannten Steuerungsstufc 31 zur Steuerung der Arbeitsweise der Anordnung verbunden. Das Flip-Flop 24.7 verzögert ein über eine gedrückte Taste zugeführtes Zifferntaktsignal während des nachfolgenden einen Zifferntaktes, um das UND-Tor G3 in Abhängigkeit vom Austreten des Taktsignals a zu aktivieren. Ein Lesebefehlsignal von der innerhalb des Rechners befindlichen Steuerstufe 31 und ein Ausgangssignal des Flip-Flops TF4 werden ebenfalls dem UND-Tor G3 zugeführt. Das Ausgangssignal des UND-Tores G3 wird einem Schieberegister 25<? über ein NOR-Tor G 5 zugeführt. Das Schieberegister 25;; ist mit vier Stufen versehen und kann ein logisches Ausgangssignal, welches es wahrend einer Bitlaktfolgc von dem Flip-Flop TF4 erhalten hat, während einer Ziffernzeit speichern. Das Schieberegister 25.Ί und die NOR-Torc G 4 und C 5 stellen eine geschlossene Schleife dar, welche ein Umlaufregister, nämlich das Codespeicherregister 25 bildet. Der Inhalt des Schieberegisters 25a kann dadurch gelöscht werden, daß ein Löschsignal von der Sleuerstufe 31 dem NOR-Tor G 4 zugeführt wird.A NAND output signal, which is generated with MOSFET transistors from the inverted output signals only of the flip-flops TF5 to TF7 , is fed to the other input of the NAND gate G 2 via a line / 50. A common terminal P16 of the key switches Jt 1 to A 15 is connected to a flip-flop 24a of the D-type and to a control stage 31 known per se for controlling the operation of the arrangement. The flip-flop 24.7 delays a digit clock signal supplied via a pressed key during the subsequent digit clock in order to activate the AND gate G3 as a function of the exit of the clock signal a. A read command signal from the control stage 31 located within the computer and an output signal from the flip-flop TF4 are also fed to the AND gate G3. The output signal of the AND gate G3 is sent to a shift register 25 <? supplied via a NOR gate G 5. The shift register 25 ;; is provided with four stages and can store a logical output signal which it has received from the flip-flop TF4 during a bit sequence, during a digit time. The shift register 25.Ί and the NOR Torc G 4 and C 5 represent a closed loop which forms a circulating register, namely the code storage register 25. The content of the shift register 25a can be cleared in that a clear signal from the sleuerstage 31 is fed to the NOR gate G 4.

Es sei anfänglicher Zustand angenommen, in dem alle Flip-Flops TFX bis TF4 eine logische «1« aufweisen während der Erzeugung des letzten Bittaktsignals /4 des Zifferntaktsignals 715. Dieser logische Zustand wird während der Zeitspanne des nächsten Zifferntaktsignals Tl in jedem der Flip-Flops TF 5 bis TF8 des Haltekreises 22 aufrechterhalten. Während dieser Halteperiode des Zifferntaktsignals Tl sind zunächst die Spaltenleitungen /21, /23, /25 und /27 auf OVoIt (logische »1«), und somit sind alle MOSFET-Transistoren der Zeilenleitung /31 abgeschaltet, so daß die Zeilenleitung /31 auf - Vi Volt (logische »0«) gehalten wird. Dementsprechend führt die Leitung /1 eine logische »1«.Assume the initial state in which all flip-flops TFX to TF 4 have a logic "1" during the generation of the last bit clock signal / 4 of the digit clock signal 715. This logic state is during the period of the next digit clock signal Tl in each of the flip- Flops TF 5 to TF8 of the holding circuit 22 are maintained. During this holding period of the digit clock signal T1, the column lines / 21, / 23, / 25 and / 27 are initially on OVoIt (logical "1"), and thus all MOSFET transistors of the row line / 31 are switched off, so that the row line / 31 is on - Vi volts (logical "0") is held. Correspondingly, the line / 1 carries a logical "1".

Andererseits tendiert zwar die Zeilenleitung /32 dazu, auf - Vi Volt zu bleiben, da die an den Schnittstellen zwischen den Spaltenleitungen /21 und /25 und der Zeilenleitung /32 vorgesehenen MOSFET-Transistoren zu dieser Zeit abgeschaltet sind; die an den Schnittstellen der Spaltenleitungen /24 und /28 und der Zeilenleitung /32 vorgesehenen MOSFET-Transistoren sind jedoch zu dieser Zeit elektrisch leitend, so daß die Zeilenleitung /32 aufgrund des Widerstandes R auf das Potential 0 Volt (logische »1«) getrieben wird. Dementsprechend führt die Leitung /2 eine logische »0«. In ähnlicher Weise ergibt sich für die Leitungen /3 bis /13 jeweils eine logische »0«. Somit erhält nur die Leitung /1 eine logische »1«, und zwar während der Zeitspanne des Zifferntaktsignals Ti. On the other hand, row line / 32 tends to remain at - Vi volts, since the MOSFET transistors provided at the interfaces between column lines / 21 and / 25 and row line / 32 are switched off at this time; however, the MOSFET transistors provided at the intersections of the column lines / 24 and / 28 and the row line / 32 are electrically conductive at this time, so that the row line / 32 is driven to the potential 0 volts (logic "1") due to the resistor R will. Correspondingly, line / 2 has a logical "0". In a similar way, there is a logical "0" in each case for lines / 3 to / 13. This means that only the line / 1 receives a logic “1” during the period of the digit clock signal Ti.

Während des Zifferntaktsignals Tl führen die Spaltenleilungen /22, /24, /26und /28 eine logische »0«, und somit erhält die Leitung /50 eine logische »1«. Zur Zeit der Erzeugung des Bittaktsignals 11 ist das Ausgangssignal des exklusiven NOR-Tores G 1 eine logische »1«, und dementsprechend erzeugt das NAND-Tor G2 eine logische »0«. Die Flip-Flops TFl bis TF4 erhallen somit das Bitmuster »0111«. Zur Zeit der Erzeugung des Bittaktsignals ti ist das Ausgangssignal des exklusiven NOR-Torcs G 1 eine logische »0«. Daher wird der Ausgang des NAND Tores G 2 eine logische »1«, und dementsprechend erhalten die Flip-flops TFl bis TF4 das Bitmuster «1011«. Eine Übersicht über diese Arbeitsweise gibt die folgende Tabelle, wobei der logische Zustand der Ziffcrntaktsi· gnale T5 bis T15 jeweils nur für den Bittakt tA angegeben ist.During the digit clock signal T1, the column lines / 22, / 24, / 26 and / 28 carry a logic "0", and thus the line / 50 receives a logic "1". At the time of generation of the bit clock signal 1 1 is the output of the exclusive NOR gate G 1 is a logical "1", and accordingly, the NAND gate G2 produces a logic "0". The flip-flops TF1 to TF4 thus receive the bit pattern “0111”. At the time the bit clock signal ti is generated, the output signal of the exclusive NOR torc G 1 is a logic "0". Therefore the output of the NAND gate G 2 becomes a logical "1", and accordingly the flip-flops TF1 to TF4 receive the bit pattern "1011". The following table provides an overview of this mode of operation, the logical state of the digit clock signals T5 to T15 only being specified for the bit clock tA.

Ziffern- Bittakt- Flip-Flops des Digit bit clock flip-flops of the

taktsignal signal Codesignulgencratorsclock signal signal code signal generator

TFi TF2 TF3 TF4 Flip-Flop des Hallckreiscs 22
TF5 TF6 TF7 TFS TFi TF2 TF 3 TF4 flip-flop of the Hallck circuit 22
TF5 TF6 TF7 TFS

T15T15 1414th 11 II. 11 titi 00 11 11 TlTl /2
f3/ 2
f3 I
0I.
0 0
I0
I. 1
01
0 r4r4 II. 00 11 titi II. 11 00 T2T2 titi
1313th 0
00
0 1
01
0 I
II.
I. tAtA II. 00 00

77th 2424 55 855 8 1
0
0
01
0
0
0 0
1
0
00
1
0
0 11 99 Flip-
7F5Flip
7F5 Flop des
7F6Flop of
7F6 88th ses22
7F8ses22
7F8 Fortsetzungcontinuation 1
1
1
11
1
1
1 0
1
1
10
1
1
1 11 00 •• Ziffern
taktsignalDigits
clock signal Bittakt
signalBit tact
signal Flip-Flops des
Codesignalgenerators 21
7F1 7F2 7F3Flip-flops of
Code signal generator 21
7F1 7F2 7F3 0
10
1 1
01
0 7F47F4 11 00 Haltekre'
TFl Holding circle
TFl 00 7373 C¹ C ¹
titi
1/41/4 0
0
0
10
0
0
1 11 00 0
0
1
00
0
1
0 00 11 00 11 7474 M
/2
/3
/4M.
/ 2
/ 3
/ 4 1
1
1
01
1
1
0 11 00 11 11 00 11 7575 "!1"!1 11 00 11 ίί 00 11 11 00 7676 /4/ 4 00 11 11 MM. 11 11 00 00 7777 (4(4th 11 00 11 00 11 00 00 11 7878 /4/ 4 11 11 11 00 00 11 00 00 7979 f4f4 00 11 00 11 00 00 11 00 710710 f4f4 00 00 11 00 11 11 11 00 711711 /4/ 4 11 00 00 00 00 11 11 11 712712 (4(4th 00 11 11 00 00 00 11 11 713713 /4/ 4 00 11 00 00 00 11 714714 /4/ 4 00 11 11 715715 /4/ 4 11 11 00 11

Gemäß der obigen Tabelle trägt während des Bittaktsignals (4 des Ziffemtaktsignals 71 das Bitmuster des Codesignalgenerators 21 »1010«, so daß dieses Bitmuster »1010« in dem Hahekreis 22 für die Dauer des Ziffemtaktsignals 72 gespeichert wird. Man sieht, daß das Ausgangssignal des Flip-Flops 7F4, welches dem UND-Tor G3 zugeführt wird, während der Bittaktfolge des Ziffemtaktsignals 71 »1110« beträgt und während der Bittaktfolge des Ziffemtaktsignals 72 »1011« beträgt.According to the table above, during the bit clock signal (4 of the digit clock signal 71 carries the bit pattern of the code signal generator 21 "1010", so that this bit pattern "1010" in the circle 22 for the duration of the Digit clock signal 72 is stored. It can be seen that the output signal of the flip-flop 7F4, which is the AND gate G3 is supplied during the bit clock sequence of the digit clock signal 71 is "1110" and during the bit sequence of the digit clock signal 72 is "1011".

Es sei nun ein Fall angenommen, bei dem die dem Tastenschalter k 1 zugeordnete Taste niedergedrückt worden ist; das Zifferntaktsignal 71 wird in dem Flip-Flop 24a über den Tastenschalter k 1 während der Dauer des nächstfolgenden Ziffemtaktsignals 72 gehalten, wodurch das UND-Tor G3 entsprechend aktiviert wird. Während der Dauer des Ziffemtaktsignals 72 wird das Bitmustcr »1011« in Form einer Bittaktfolge von dem Flip-Flop 7F4 zugeführt. Dieses logische Zustandsmustcr wird durch das UND-Tor G3 und das NOR-Tor G 5 invertiert und in dem Schieberegister 25a als Bitmuster gespeichert. Das somit in dem Schieberegister 25« gespeicherte Bitmuster »0100« kennzeichnet eindeutig die Betätigung des Tastenschalters k 1.Let us now assume a case in which the key assigned to the key switch k 1 has been depressed; the digit clock signal 71 is held in the flip-flop 24a via the key switch k 1 for the duration of the next digit clock signal 72, whereby the AND gate G3 is activated accordingly. During the duration of the digit clock signal 72, the bit pattern "1011" is supplied in the form of a bit clock sequence from the flip-flop 7F4. This logic state pattern is inverted by the AND gate G3 and the NOR gate G 5 and stored as a bit pattern in the shift register 25a. The bit pattern “0100” thus stored in the shift register 25 clearly identifies the actuation of the key switch k 1.

Nimmt man an, daß der Tastenschalter Λ 2 betätigt worden ist, so wird in ähnlicher Weise das von dem Flip-Flop 7F4 abgegebene logische Zustandsmuster »0010« in invertierter Form, nämlich als »1101« in dem Schieberegister 25a gespeichert, und zwar als Bittaktfolgc während der Dauer des Ziffemtaktsignals 73, und damit wird die Betätigung des Tastenschalters k2 eindeutig identifiziert.Assuming that the key switch Λ 2 has been actuated, the logic state pattern "0010" output by the flip-flop 7F4 is stored in an inverted form, namely as "1101" in the shift register 25a, specifically as a bit clock sequence during the duration of the digit clock signal 73, and thus the actuation of the key switch k2 is clearly identified.

Bei dem Ausführungsbeispiel von F i g. 2 kann die Anzahl der Tasten höchstens gleich der Anzahl der - Wiedergabeeinheiten sein. Wenn mehr Tasten erforderlieh sind, werden die Tasten in eine erste Gruppe und eine zweite Gruppe gemäß Fig.4 unterteilt. Die gedrückte Taste kann aufgrund des gemeinsamen Ausgangssignals jeder Gruppe identifiziert werden.In the embodiment of FIG. 2, the number of buttons can be at most equal to the number of - be playback units. If more keys are required the keys are divided into a first group and a second group as shown in FIG. the Pressed key can be identified based on the common output signal of each group.

Das gemeinsame Ausgangssignal jeder Tastengruppe 100 bzw. 200 wird in das D-Typ-Flip-Flop 24a bzw. IAb für eine Ziffernzeit über die Eingangsklemme P16 bzw. P17 eingespeichert. Dieses eingespeicherte Signal wird dem UND-Tor G3 über das ODER-Tor G6 zugeführt. Das in das Flip-Flop 24b eingespeicherte Signal wird ferner dem einen Eingang des UND-Tores G 7 zugeführt. Das Ausgangssignal des UND-Tores G7 setzt ein Flip-Flop F. Ein Löschsignal löscht das Flip-Flop F. Ein Gesetzt-Ausgangssignal Q des Flip-Flops F zeigt, daß einer der Tastenschalter K 21 bis K 35, die in der zweiten Tastengruppe 200 enthalten sind, gedrückt worden ist. Die übrige Schaltung ist im wesentlichen dieselbe wie die des Ausführungsbeispiels der F i g. 2.The common output signal of each key group 100 or 200 is stored in the D-type flip-flop 24a or IAb for a digit time via the input terminal P 16 or P17. This stored signal is fed to the AND gate G3 via the OR gate G6. The signal stored in the flip-flop 24b is also fed to one input of the AND gate G 7. The output signal of the AND gate G7 sets a flip-flop F. A clear signal clears the flip-flop F. A set output signal Q of the flip-flop F shows that one of the key switches K 21 to K 35 is in the second key group 200 are included, has been pressed. The remaining circuitry is essentially the same as that of the embodiment of FIG. 2.

Es sei angenommen, daß der Tastenschalter K 1 während des Betriebes betätigt worden ist, so daß du; Zifferntaktsignal 71 in dem Flip-Flop 24;ι über dci Tastenschalter K 1 gespeichert worden ist. Da gespeicherte Signal aktiviert das UND-Tor G. während des Ziffemtaktsignals 72. Das Bitmustc »1011«, welches von dem Flip-Flop 7F4 in Form eine Bittaktfolge während der Dauer des Zifferntaktsignal 72 erhalten wird, wird dem Codespeicherregister 2 über das UND-Tor G3 zugeführt. Ein ähnliche Vorgang spielt sich i'.b, wenn andere Tasten K 2 bis K 1It is assumed that the key switch K 1 has been operated during operation, so that you; Digit clock signal 71 has been stored in the flip-flop 24; ι via dci key switch K 1. The stored signal activates the AND gate G. during the digit clock signal 72. The bit pattern "1011", which is received from the flip-flop 7F4 in the form of a bit clock sequence for the duration of the digit clock signal 72, is transferred to the code storage register 2 via the AND gate G3 supplied. A similar process occurs when other keys K 2 to K 1

(15 innerhalb der ersten Tastengruppe 100 betätigt werden Es sei angenommen, daß der Tastenschalter K 7 (15 are actuated within the first group of keys 100. It is assumed that the key switch K 7

innerhalb der zweiten Tastengruppe 200 belätij worden ist, so daß das Zifferntaktsignal 71 in dehas been belätij within the second group of keys 200, so that the digit clock signal 71 in de

Flip-Flop 24b über den Tastenschalter K 21 und die Eingangsklemme P17 für die Dauer des nächstfolgenden Zifferntaktsignals T2 gespeichert wird. Das so im Flip-Flop 246 gespeicherte Signal aktiviert das UND-Tor C3 über das ODER-Tor G6. Das logische Zustandsrnuster »1011«, welches von dem Flip-Flop TFA in Form einer Bittaktfolge während der Dauer des Zifferntaktsignals T2 erhalten wird, wird dem Codespeicherregister 25 über das UND-Tor G3 zugeführt. Zur selben Zeit setzt das Ausgangssignal des Flip-Flops 246 das Flip-Flop F über das UND-Tor GT. DasFlip-flop 24b is stored via the key switch K 21 and the input terminal P17 for the duration of the next following digit clock signal T2. The signal stored in this way in the flip-flop 246 activates the AND gate C3 via the OR gate G6. The logical status pattern "1011", which is received from the flip-flop TFA in the form of a bit clock sequence during the duration of the digit clock signal T2 , is fed to the code storage register 25 via the AND gate G 3. At the same time, the output of flip-flop 246 sets flip-flop F through AND gate GT. The

1010

Gesetzt-Ausgangssignal Q des Flip-Flops F zeigt, daß einer der Tastenschalter der zweiten Tastengruppe 200 betätigt worden ist.
Gemäß Fig.5 kann anstelle des Umlaufregisters des Codesignalgenerators 21 ein Zähler vom sequentiellen Typ verwendet werden. Bei diesem Zähler vom sequentiellen Typ bilden die Flip-Flops TF9 bis TF12 und der Addierer ADD eine geschlossene Schleife und können somit ein Bitmuster bereitstellen, wie das fürSet output signal Q of flip-flop F shows that one of the key switches of the second key group 200 has been operated.
According to FIG. 5, a sequential type counter can be used instead of the circulating register of the code signal generator 21. This counter sequential type flip-flops TF9 to TF 12 and the adder ADD form a closed loop and can thus provide a bit pattern, as for

ίο den Codesignalgenerator 21 der Fig.2 beschrieben wurde.ίο the code signal generator 21 of Fig.2 described would.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims (8)

Patentansprüche:Patent claims: 1. Vorrichtung zur Eingabe von Daten in eine Schaltung mittels einer Tastatur, mit einem Zifferntaktgenerator, der eine Mehrzahl von Zifferntaktfolgen erzeugt, von denen jede aus einem periodisch auftretenden Zifferntaktsignal besteht, dessen Phase von dem der anderen Zifferntaktsignalfolgen unterschiedlich ist, wobei die Zifferntaktsignalfolgen über Ausgangsklemmen der Schaltung den Eingängen der Tastenschalter der Tastatur zugeführt werden und die Ausgänge der Tastenschalter an eine gemeinsame Eingangsklemme der Schaltung angeschlossen sind und eine mit der gemeinsamen Eingangsklemme verbundene Empfangseinheit aufgrund eines ihr durch Betätigung eines Tastenschalters zugeführten Zifferntaktsignals die Eingabe eines der betätigten Faste entsprechenden binär kodierten Signals in eine Speichereinheit bewirkt, dadurch gekennzeichnet, daß der Zifferntaktgenerator einen Codesignalgenerator (21), der von einem Taktgenerator (30) fortgeschaltet wird und daraufhin fortlaufend unterschiedliche mehrstellige binäre Codesignale erzeugt, und eine Matrix (23) aufweist, deren Eingänge mit dem Ausgang des Codesignalgenerators (21) verbunden sind und deren Ausgänge die genannten Zifferntaktsignalfolgen führen, und daß die Empfangseinheit (24) aufgrund eines ihr durch Betätigung eines Tastenschalters (K 1 ... K 15) zugeführten Zifferntaktsignals (Tl ... Γ15) die Abgabe eines entsprechenden binären Codesignals aus dem Codesignalgenerator (21) in die Speichereinheit (25) veranlaßt.1. Device for entering data into a circuit by means of a keyboard, with a digit clock generator which generates a plurality of digit clock sequences, each of which consists of a periodically occurring digit clock signal, the phase of which is different from that of the other digit clock signal sequences, the digit clock signal sequences via output terminals the circuit are fed to the inputs of the key switches of the keyboard and the outputs of the key switches are connected to a common input terminal of the circuit and a receiving unit connected to the common input terminal, based on a digit clock signal fed to it by actuating a key switch, inputs a binary coded signal corresponding to the actuated fast effected in a memory unit, characterized in that the digit clock generator has a code signal generator (21) which is advanced by a clock generator (30) and then continuously different Generates multi-digit binary code signals, and has a matrix (23), the inputs of which are connected to the output of the code signal generator (21) and the outputs of which carry the said digit clock signal sequences, and that the receiving unit (24) on the basis of a key switch (K 1 ... K 15) supplied digit clock signal (Tl ... Γ15) causes the output of a corresponding binary code signal from the code signal generator (21) in the memory unit (25). 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Codesignalgenerator (21) ein Schieberegister (TFl ... TF4) enthält, welches eine mit der Stellenanzahl der der Matrix (23) zuzuführenden Codesignale übereinstimmende Anzahl von Speichereinheiten aufweist und von den von dem Taktgenerator (30) erzeugten Taktimpulsen (b) fortgeschaltet wird, und daß eine mit dem Ausgang mindestens einer (TFl, TF4) der Speichereinheiten verbundene Torschaltung (Gl, G 2) mit dem Eingang einer vorbestimmten (TFl) der Speichereinheiten zwecks Änderung des logischen Zustandes derselben verbunden ist.2. Apparatus according to claim 1, characterized in that the code signal generator (21) contains a shift register (TFl ... TF 4) which has a number of memory units corresponding to the number of digits of the code signals to be fed to the matrix (23) and of the number of memory units the clock generator (30) generated clock pulses (b) is advanced, and that a gate circuit (Gl, G 2) connected to the output of at least one (TFl, TF 4) of the memory units with the input of a predetermined (TFl) of the memory units for the purpose of changing the logical state of the same is connected. 3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Ausgang jeder Speichereinheit (TF 1 ... 7F4) des Schieberegisters mit dem zugeordneten Eingang der Matrix (23) über je eine Speichereinheit (TF5 ... TFi'·) eines Haltekreises (22) verbunden ist und eine Übertragung des jeweiligen Inhalts des Schieberegisters in den Haltekreis (22) nur einmal (a) während jeder durch eine vorbestimmte Anzahl (vier) von Taktimpulsen ^definierten Zifferneinheit (Tl... 715) erfolgt.3. Apparatus according to claim 2, characterized in that the output of each memory unit (TF 1 ... 7F4) of the shift register with the assigned input of the matrix (23) via a respective memory unit (TF5 ... TFi ') of a holding circuit ( 22) and the respective contents of the shift register are transferred to the hold circuit (22) only once (a) during each digit unit (Tl ... 715) defined by a predetermined number (four) of clock pulses ^. 4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die genannte Torschaltung eine NOR-Stufe (G I) enthält, deren beide Eingänge mit den Ausgängen der ersten und der letzten Speichereinheit (TFl bzw. TF4) des Schieberegisters verbunden sind und deren Ausgang mit dem einen Eingang einer NAND-Stufe (G2) verbunden ist, deren anderer Eingang mit einer an die Ausgänge der drei ersten Speichereinheiten (TF5- TF7) des Haltekreises (22) angeschlossenen ODER-Stufe verbunden ist und deren Ausgang mit der ersten Speichereinheit (TFl) des Schieberegisters verbunden ist.4. Apparatus according to claim 3, characterized in that said gate circuit contains a NOR stage (GI) , the two inputs of which are connected to the outputs of the first and the last memory unit (TFl and TF 4) of the shift register and whose output is connected to one input of a NAND stage (G 2) is connected, the other input of which is connected to an OR stage connected to the outputs of the first three memory units (TF5-TF7) of the holding circuit (22) and the output of which is connected to the first memory unit ( TFl) of the shift register is connected. 5. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Torschaltung zum Ändern des logischen Zustandes der vorbestimmten Speichereinheit (TF9) aus einem Addierer (ADD) besteht, der im Ansprechen auf einen pro vorbestimmte Anzahl von Taktimpulsen ^je einmal auftretenden Bittaktimpuls (t I) eine Summe des genannten Bittaktimpulses (t 1) und des Ausgangssignals des Schieberegisters (TF 9 ... TF12) dem Eingang (TF9) des Schieberegisters zuführt.5. The device according to claim 2, characterized in that the gate circuit for changing the logic state of the predetermined memory unit (TF9) consists of an adder (ADD) which, in response to a bit clock pulse (t I once occurring per predetermined number of clock pulses ^ ) a sum of said bit clock pulse (t 1) and the output signal of the shift register (TF 9 ... TF12) supplies the input (TF9) of the shift register. 6. Vorrichtung nach einem der Ansprüche 2-5, dadurch gekennzeichnet, daß die genannte Empfangseinheit (24) eine Torschaltung (G 3) aufweist, die im Ansprechen auf das jeweils durch Betätigung eines Tastenschalters (Ki ... K 15) ausgewählte Zifferntaktsignal (Tl ... 715) ein binär kodiertes Signal aus dem Schieberegister (TFl ... TF4) zu einem Umlaufregister (25a, G 4, G 5) durchläßt.6. Device according to one of claims 2-5, characterized in that said receiving unit (24) has a gate circuit (G 3) which, in response to the digit clock signal (Ki ... K 15) selected by actuation of a key switch (Ki ... K 15) Tl ... 715) passes a binary coded signal from the shift register (TFl ... TF4) to a circulating register (25a, G 4, G 5). 7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die vorgenannte Torschaltung (G 3) mit dem Ausgang einer vorbestimmten Speichereinheit (TF4) des Schieberegisters (TFl ... 7F4) verbunden ist und im Ansprechen auf das ausgewählte Zifferntaktsignal (Tl ... 715) die während des nachfolgenden Zifferntaktes von der genannten Speichereinheit (TF4) abgegebenen Ausgangssignale zu dem Umlauf register (25a, G 4, G 5) durchläßt.7. Apparatus according to claim 6, characterized in that the aforementioned gate circuit (G 3) is connected to the output of a predetermined memory unit (TF 4) of the shift register (TFl ... 7F4) and in response to the selected digit clock signal (Tl .. 715) passes the output signals emitted by said memory unit (TF4) during the following digit cycle to the circulating register (25a, G 4, G 5). 8. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Tastenschalter in mindestens zwei je an eine gemeinsame Eingangsklemme der Schaltung angeschlossene Gruppen unterteilt sind und die Tastenschalter jeder Gruppe den Zifferntaktsignalfolgen einzeln zugeordnet sind, dadurch gekennzeichnet, daß mit mindestens einer (P 17) der Eingangsklemmen (P 16, PM) ein Flipflop (F) verbunden ist, dessen Zustand anzeigt, ob der betätigte Tastenschalter (K 1 ... K35) zu der der Eingangsklemme (P'17) zugeordneten Gruppe gehört oder nicht.8. Device according to one of the preceding claims, wherein the key switches are divided into at least two groups each connected to a common input terminal of the circuit and the key switches of each group are individually assigned to the digit clock signal sequences, characterized in that with at least one (P 17) of the input terminals (P 16, PM) a flip-flop (F) is connected, the state of which indicates whether the actuated key switch (K 1 ... K 35) belongs to the group assigned to the input terminal (P '17) or not.