DE2451235A1 - Schaltungsanordnung fuer ein digitales filter - Google Patents
Schaltungsanordnung fuer ein digitales filterInfo
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- DE2451235A1 DE2451235A1 DE19742451235 DE2451235A DE2451235A1 DE 2451235 A1 DE2451235 A1 DE 2451235A1 DE 19742451235 DE19742451235 DE 19742451235 DE 2451235 A DE2451235 A DE 2451235A DE 2451235 A1 DE2451235 A1 DE 2451235A1
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0405—Recursive filters comprising a ROM addressed by the input and output data signals
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Description
Ein digitales Filter läßt sich durch eine Schaltungsanordnung verwirklichen,
in der die Bestimmung der Werte aufeinanderfolgender Proben y. eines gefilterten Signals Y durch Bildung der Summe der
algebraischen Produkte erfolgt. Genauer gesagt, wenn X1-1- eine
Probe zum Zeitpunkt (i-k) eines zu filternden Signals χ ist, dann läßt sich die Probe Y1 des gefilterten Signals zum Zeitpunkt i
aus dem Ausdruck
k-1
ak
i-k
(D
ableiten, wobei die a^ konstante Koeffizienten sind, die eine
Funktion der Kenneigenschaften des gewünschten Filters sind. Ein. Filter, das die Operation gemäß Gleichung (1) durchzuführen vermag,
wird als Transversalfilter mit η Koeffizienten bezeichnet.
Die Probe Y1 läßt sich aber auch aus einem Ausdruck ableiten, der
die zuvor berechneten Proben Yj _k verwendet. Dies läßt sich mit
einem sogenannten Rekursivfilter erreichen, das Proben die einen Ausdruck der Art
n/2
1 k=1
-k
n/2
Σ bk ' y
k=1 k
k=1 k
liefert,
(2)
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für eine Anzahl von η Koeffdienten befriedigen, die die gleiche
ist, wie für das obenerwähnte Transversalfilter»
Man sieht, daß unabhängig davon, ob das Filter ein Transversalfilter oder ein Rekursivfilter ist, die Proben y. des gefilterten
Signals ausgedrückt werden können als
Y1-S ak. Zi_k (3)
wobei et die Koeffizienten a und b und die z. . die Datenproben
1—IC
y. , und/oder x*r. darstellen.
Somit sind also zur Berechnung von y. im allgemeinsten Fall η
Multiplikationen und somit η Multiplizierer erforderlich. Da Multiplizierer recht teure Schaltungen sind, wäre es im höchsten
MaBe erwünscht, ihre Anzahl auf einen möglichst geringen Wert zu verringern. Es sind bereits einige Filterschaltungen vorgeschlagen
worden, bei denen die Anzahl der erforderlichen Multiplizierer um etwa 50 % herabgesetzt werden kann. Eine solche Verringerung
stellt eine wesentliche Verbesserung dar und wäre bei vielen Anwendungsgebieten bereits vollkommen zufriedenstellend.
Bei den Anwendungen jedoch, die eine beträchtliche Anzahl von Filtern erfordern, wären solche Schaltungen weniger vorteilhaft.
Es sind auch andere Filterschaltungen vorgeschlagen worden, mit denen unter Verwendung von Multiplexverfahren die verschiedensten
Funktionen verwirklicht werden können. Der Hauptbestandteil dieser bekannten Filter ist ein Speicher zur Abspeicherung der
Partialergebnisse der durch Gleichung (3) zusammengefaßten Operationen. Die Proben der Signale x.» k und Y1-1. werden in Schieberegistern
eingespeichert und dienen zum Adressieren eines Spei" chers, wobei das Ergebnis γ^ durch einfache Operationen erhalten
wird, die Daten aua dem Speicher geholt, akkumuliert und verschoben werden. Ein solches Filter ist beispielsweise in der
französischen Patentschrift 70 47123 beschrieben, das di« Anmelde-
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2A51235
rin am 17. Dezember 1970 angemeldet hat. Di© Koste» fföar diese
Filter können jedoch prohibitiv hooh werdea, da die Gröfia da«
erforderlichen Speichers eine Exponentialfunktion der Anzahl der Koeffizienten ist und weil. £uch der Akkumulator eins relativ
komplizierte Einrichtung darstellt. üuS®rdem# wenn Iraner die
übertragungsfunktion des Filters geändert werden muß, dann muß
auch der gesamte Speicherinhalt des Speichers modifiziert werden. Daraus ergibt sich, daß man einen Hllfsspelcher zur Abspeicherung
all der für die gewünschten übertragungsfunktionen zu verwendenden
Koeffizienten benötigt, sowie eine Recheneinheit, die auf Anforderung die im Hauptspeicher abzuspeicherten neuen partiellen
Ergebnisse berechnet. . .
Folglich ist es die Hauptaufgabe der vorliegenden Erfindung, ein digitales Filter unter Verwendung eines Speichers zu schaffen,
dessen Speicherinhalt von der übertragungsfunktion des Filters unabhängig ist.
Die Erfindung wird nunmehr anhand eines Ausführungsbeiepiels in
Verbindung mit den beigefügten Zeichnungen näher beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung sind in den
ebenfalls beigefügten Patentansprüchen im einzelnen angegeben.
In den Zeichnungen zeigt:
Fig. 1 ein schematisches Blockschaltbild einer bevorzugten
Aueführungsform eines gemäß der Erfindung aufgebauten Filters,
Fi9· 1a Taktimpulsdiagramme zur Darstellung der zeitlichen
Verhältnisse in der Schaltung gemäß Fig. 1,
Fig. 2a und 2b schematische Darstellungen eines in dem Filter
gemäß der Erfindung einsetzbaren Datenspeichers und
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Fig., 3 ©in Blockschaltbild einer weiteren Äusführungs
Filters.
Wie bereits erwälhaty ist di® Gleishmag B die di© Proben y. des
gefilterten Signals befriedigen müssen,? im wesentliche» die
gleich© ff "unabhängig davon,? ©b ein Transversalfilter oder ein Re
kursivfilter benmtst wird» Das Grundprinzip der vorliegenden
Erfindung läßt sich auf beide Arten won Filter anwenden. Der
Einfachheit halber wird im folgende» nur ein Transversalfilter
beschrieben,, Di© ©lasm solehen. Filter angeordnete Gleichung ist
Daher s
a » a 5 η
■ öi * ¥i + W (4)
wobei:
üi * \
^i-I+V2
n 2
Wird y. aus Gleichung (4} abgeleitet, so genügt eine einfache
addition, um den Ausdruck W1 zn erhalten, der für ein gegebenes
Filter konstant ist» Die beiden Ausdrücke U. und V. lassen sich
in relativ einfacher Weise dadurch erhalten, daß man als Grundschaltelement einen Speicher benutzt, der die Quadrate der
fferte einer Folge von digitalisierten Worten einspeichert, wobei lieser Speicher im folgenden als Quadraturspeicher bezeichnet
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m^ c „.
' soli. Will man nunmehr U. erhalten, so ist es lediglich nötig,
\ die Operation X, = xt-k + ak durcnzufuhren v^ ^e*1 Quadraturspeicher
mit dem Wert von X, zu adressieren und dann die aus , dem Speicher abgerufenen Worte aufzuaddieren. Die einzelnen EIejmente,
die den Ausdruck V. bilden, lassen sich auch aus dem QuadraturSpeicher in der Weise ableiten, daß man a. = 0 setzt.
Nimmt man beispielsweise an, daß die Eingangsworte, die die Proben in x-Form und auch die Koeffizienten darstellen, aus
drei signifikanten Bits bestehen, d.h. drei Bits zur Definition ihrer Amplitude, dann können alle Worte X mit Hilfe von vier
Bits definiert werden. Man erhält dann jedes X durch Adressieren des Speichers unter Verwendung des Wertes X = χ + a, wie dies
in Tabelle 1 dargestellt ist.
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TABELLE 1
Adresse | 22 | 21 | X | 27 | 26 | 25 | X2 | 23 | 22 | 21 | 2° |
23 | O | O | 2° | O | O | O | 24 | O | O | O | O |
O | O | O | O | O | O | O | O | O | O | O | 1 |
O | O | 1 | 1 | O | O | O | O | O | 1 | O | O |
O | O | 1 | O | O | O | O | O | 1 | O | O | 1 |
O | 1 | O | 1 | O | O | O | . O | O | O | O | O |
O | 1 | O | O | O | O | O | 1 | 1 | O | O | 1 |
O | 1 | 1 | 1 | O | O | 1 | 1 | O | 1 | O | O |
O | 1 | 1 | O | O | O | 1 | O | O | O | O | 1 |
O | O | O | 1 . | -·-■ ο | 1 | O | 1 | O | O | O | O |
1 | O | O | O | O | 1 | O | O | O | O | O | 1 |
1 | O | 1 | 1 | O | 1 | 1 | 1 | O | 1 | O | O |
1 | O | 1 | O | O | 1 . | 1 | O | 1 | O | O | 1 |
1 | 1 | O | . 1 | 1 | O | O | \ | O | O | O | O |
1 | 1 | O | O | 1 | O | 1 | 1 | 1 | O | O | 1 |
1 | 1 . | 1 | 1 . | 1 . | 1 . | O | O | O | 1 . | O | O |
1 | 1 . | I | . O | 1 | 1 | 1 | O | O | O | O | 1 |
1 | 1 . | O | |||||||||
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In Fig. 1 ist schematisch eine bevorzugte Ausführungsform der
Erfindung gezeigt. Für die folgende Beschreibung sei angenommen, daß die Proben der x-Fom des zu. filternden Signals in der
Weise codiert sind, daß der Code sowohl Vorzeichen als auch
Amplitude darstellt, etwa in der Weise, daß die entsprechenden
binären Worte ausschließlich aus einem, das Vorzeichen der
Probe und aus mehreren, die amplitude der Probe kennzeichnenden
Bits besteht. Die letztgenannten Bits werden sequentiell aufgenommen und einer Vorrichtung zugeführt, die eine zeitliche
Kompression der Daten durchführt* Diese Vorrichtung läßt die
Proben in solcher Weise umlaufen, daß während des Zeitintervalls zwischen zwei aufeinanderfolgenden Eingangsworten X1 und x,_.
am Eingang des Filters, wie dies noch im einzelnen beschrieben werden soll, eine Anzahl von früher aufgenommenen Proben zur
Verfügung steht. Diese Operation kann beispielsweise durch eine Kompressionsschaltung durchgeführt werden, wie sie in der
französischen Patentanmeldung Hr. 73 37741 der Anmelderin vom 23. Oktober 1973 beschrieben ist. Diese Schaltung enthält ein
schnell arbeitendes Schieberegister und zugeordnete logische Schaltkreise. Es sei jedoch darauf verwiesen, daß für die vorliegende
Erfindung alle Bits eines vorgegebenen Wortes χ in Parallelform vorliegen und den Α-Eingängen einer Paralleladdierstufe
ADD. zugeleitet werden, während an den B-Eingängen die Koeffizienten a. zugeführt werden, die von einem mit KOEF.
bezeichneten Speicher kommen. Das von ADD1 kommende Ausgangssignal
dient zur Adressierung des Quadraturspeichers, der hier
mit SQ-ROM bezeichnet ist. Das von diesem Speicher abgerufene Wort gelangt an eine Inverter stufe I... Jedes vom Speicher SQ-ROM
abgerufene Wort wird daher entweder unmittelbar oder nach Inversion
dem Eingang C einer zweiten parallein Addierstufe ADD2
zugeleitet. Der direkte übertragungsweg verläuft über ein UND-Glied A1, das durch ein logisches Signal T2 betätigt wird und
ein ODER-Glied 01. Wird Inversion verwendet, dann verläuft der
übertragungsweg über die Inverterstufe I, ein UND-Glied A2, das
durch den Komplementwert des Signals T2, d.h. T2 betätigt wird und das ODER-Glied 01. Das von der Addierstufe ADD. ausgansseitig
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abgegebene Wort wird entweder über eine Gruppe von Torschaltun- ;
gen G1 an ein Register Si abgegeben, wenn das Signal T3 eine lo- j
gische eins ist oder aber über ©ine Gruppe von Torschaltungen G2 |
an ein Register Rl4, wenn das Signal T3 den logischen Wert null '
hat. Die Ausgangssignale von R1 und R2 werden dem Eingang D j
der Addier stufe ADD0 über eine Gruppe von Tor schaltungen G3 zu- !
I geleitet«, Der Eingang D nimmt das von R1 kommende Ausgangs signal |
über ein UND-Glied A3 und ein ODER-Glied 02 auf, wenn das Signal |
ι T1 einen logischen Wert eins aufweist und nimmt andererseits
das Ausgangssignal von E2 über ein UND-Glied Ά4 und ein ODER-Glied
02 auf, wenn T1 den logischen Wert null aufweist» Außerdem
liefert das Ausgangssignal von R2 das gefilterte Signal Y am
Ausgang V„, während das Ausgangssignal von R1 Information
über die Energie des gefilterten Signals am Punkt V_ liefert.
Es sei darauf hingewiesen, daß die Schaltkreise, wie sie bei I1GI, G2 und G3 dargestellt sind, auf jeder der Leitungen vorhanden sind, über die die Bits des diese Leitungen zugeführten
Wortes laufen, da alle Bits eines gegebenen Wortes parallel verarbeitet werden.
Bevor die Arbeitsweise der in Fig. 1 dargestellten Schaltung näher beschrieben wird, erscheint es doch wertvoll zu sein,
darzulegen, daß weniger Operationen als angenommen notwendig sind, um den Ausdruck V. zu erhalten. Da
n 2 n 2 2 2
^ xi-k = "* x(i-1)-k " xi-1 + xi-n-1
ist, so folgt daraus:
2 2
Vi * Vi-1 " Xi-1 + xi-n-1·
Man kann V. daher einfach dadurch erhalten, daß man den Ausdruck
Vi-1' ^en man zuvor 2ur Bestimmung von ϊ.* berechnet hat, auf
den neuesten Stand bringt. Das erfordert aber nicht mehr als
zwei zusätzliche Bezugnahmen auf den Speicher SQ-ROM.
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Zur Erläuterung der Arbeitsweise des Filters sei beispielsweise angenommen, daß das Filter sechs Koeffizienten a- bis a,- hat
ι ο
und daß die Worte der Form χ in der in Fig. 1a gezeigten Folge
am Ausgang der Datenkompressionsschaltung verfügbar sind. Man kann sich dann den Datensignalzug von Datensignalen der Form χ
als aus Folgen bestehend vorstellen, deren Dauer gleich der Abtastperiode T des zu filternden Signals ist. Während jeder
dieser Perioden muß das Filter die Probe oder den Abtastwert Y. berechnen, der die Gleichung
Y = ν λ ν
I K-I
befriedigen muß.
'.Der während der zweiten, in Fig. 1a gezeigten Periode berechnete
Abtastwert kann daher ausgedrückt werden als
Y6 =
Wird dieser Abtastwert Y, aus dem Ausdruck
U1+X5)2 + (a2+x4)2 + U3+X3)2 + (a4+x2)2+ (a5+x.,)2 + (a6+xQ)2
berechnet, dann wird es erforderlich, den Korrekturausdruck (W+Vß), ausgedrückt als
(W+V6) * -x2 -x2 -x2 -x2 -x2 -x2 - σ a2
n2 222222
davon abzuziehen, wobei W= Σ a' = a*+a2+a3+a4+a5+a6 ist,
und w für jedes gegebene Filter einen konstanten Wert hat.
Der nächste Abtastwert oder die nächste Probe Y7- hat dann den
Wert
Y7 = ai3c6 + a2x5 + a3x4 -5-
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und demgemäß ist seia Korrekturwert
J 2· J 2 2 2
] 7
^4 3 2 1 t ak
6 O
Der Übergang von Y, auf Y_ erfordert also die neue Berechnung
des Korrekturwertes, die in einfachster Weise durch Addition
2 2
von Xq und Subtraktion von x, erzielt wird. Jede Folge von Operationen
zur Bildung eines Abtastwertes des gefilterten Signals endet mit einer partiellen Neuberechnung des Korrekturausdrucks.
Beispielsweise am Ende der Periode, die der Bildung von Y_ vorausging,
lag am Eingang A der Addierstufe ADD. das Signal xg,
während am Eingang B eine Null lag. Das Ausgangssignal der Addierstufe ADD1, X~xr wurde dann zur Adressierung des Speichers
SQ-ROM benutzt, der das Signal x' lieferte. Da das Signal T2 zu
diesem Zeitpunkt den logischen Wert eins (T2-0) hatte, wurde
2
x,. durch die Inverterstufe I invertiert und über das UND-Glied
x,. durch die Inverterstufe I invertiert und über das UND-Glied
A2, das ODER-Glied 01 an den Eingang C der Addierstufe ADD-abgegeben.
Da das Signal T1 ebenfalls den logischen Wert eins aufwies, wurden der Inhalt des Registers RT, nämlich der Korrekturausdruck
VW+Vg) dem Eingang D der Addierstufe ADD2 über UND-Glied
A3 und ODER-Glied 02 zugeleitet. Die Addierstufe ADD_
2 führte dann die Operation (W+Vg) - xß durch und lieferte das
Ergebnis an R1, da die Torschaltung G1 durch das Signal T3 betätigt
war, so daß dadurch der Korrekturausdruck partiell auf dem neuesten Stand gebracht wurde. Am Beginn der nächsten Periode,
d.h. der Periode, während der der Abtastwert Y7 gebildet werden
muß, wird das Signal xQ am Eingang A der Addierstufe ADD. aufgenommen
und eine Null am Eingang B. Das Ausgangssignal der Addierstufe ADD1, x_, adressiert den Speicher SQ-ROM, der das
2
Signal Xn liefert. Da das Signal T2 zu diesem Zeitpunkt einen
Signal Xn liefert. Da das Signal T2 zu diesem Zeitpunkt einen
2 logischen Wert eins aufweist, wird Xn unverändert dem Eingang
C der Addierstufa ADD2 über A1 und 01 zugeleitet, während am
Eingang D der Inhalt von R1 über G3, wi@ oben erläutert, ankommt. Man erhält somit den Korrekturausdruck (Έ-¥Ίη) , der dann im Re-
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gister R1 abgespeichert wird. Der nächste Ausdruck, X1 kommt
• dann am Eingang A der Addierstufe ADD1 an, während ag am SIn-
! gang B liegt. Der Speicher SQHRQM wird nunmehr durch (a^+x-)
ι 2 ei
adressiert und liefert das (ar+3C») entsprechende Wort an ADD2,
da das Signal T2 derzeit seinen logischen Wert 1 aufweist. Da
das Signal T1 ebenfalls einen logischen Wert 1 aufweist, liegt am Eingang D von ADD0 der Inhalt des. Registers R1 über 63. Die
' 2
Addierstufe ADD2 führt dann die Operation (W+V.J -fr (X1+ ag)
durch und das Ergebnis wird über G2 an das Register R2 abgegeben. Anschließend werden xo und a,- an den Eingängen von ADD1 aufge-
δ ο 2
nommen und der Speicher SQ-ROM liefert (x2 + a,-) . Dieses Wort
wird dem Register R2 zugeleitet, dessen Inhalt dann zu
2 2
(W+V-) + (X1 + ac) + (xo + ac) wird. Anschließend werden diese
Operationen wiederholt, bis R2 den folgenden Ausdruck enthält: (W+V7) + (x +afi)2 + (a,+a,.>2 + (a-+aj2 + (x,+ a-)2+
2 2
(x,+aj + (x<-+a1) = Y_.
O Δ
Ol /
Y7 wird dann durch eine, in Fig. 1 nicht gezeigte Torschaltung
am Ausgang VF durchgeschaltet.
Der Ausdruck X7 trifft dann am Eingang A der Addierstufe ADD1
ein. Der Korrekturausdruck für Yß wird dann partiell, wie oben
beschrieben, auf den neuesten Stand gebracht und ein. neuer Zyklus wird eingeleitet* Die meisten Bauelemente oder Bauteile
der Schaltung gemäß der vorliegenden Erfindung sind von üblicher Bauart und werden im einzelnen nicht beschrieben. Es genügt,
hier festzustellen, daß die Paralleladdierstufen ADD1 und ADD2
von der allgemeinen Bauart sein können, wie sie beispielsweise in dem Buch "Arithmetic Operations in Digital Computers", von
R. K. Richards und insbesondere im Zusammenhang mit Fig. 4-1 auf Seite 84 beschrieben sind, wobei die negativen Worte in Komplementärform
verarbeitet werden, oder in Fig. 4-28 Seite 123. Auch der Aufbau der Speicher kann von an sich üblicher Art sein. Um
jedoch die Kosten weitgehend klein zu halten, ist es notwendig,
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ihre Größe so weit als mögliefe zu verringern» Dies läßt sich
unter Anwendung der anschließend zu beschreibenden Operationsverfahren
erreichen. Da die Größe des Speichers, der alle erforderlichen
Worte abzuspeichern vermag s eine direkte Funktion
der Anzahl der Bits in der Adresse ist, kann das Eliminieren eines einzigen dieser Bits schon eine Halbierung der erforderlichen
Speichergröße zur Folge haben. Da ein Binärcode für Vorzeichen und Amplitude für dieses Beispiel ausgewählt wurde und
das vom Speicher SQ-ROM gelieferte Wort vom Vorzeichen unabhängig ist, braucht dieses in der Adresse nicht enthalten zu
sein. Wenn man ferner X als die Speicheradresse und X/O) ' xm '
X,2» usw. als die verschiedenen 0- oder 1-Bits bezeichnet, die
die Amplitude kennzeichnen, so kann man schreiben:
X = 2 .Χ*,-** "t 2 . X».·« + 2 . X,«i + 2. iXi.i + ... + 2 . X
X kann man auch schreiben als X = X ,-.+X1, wobei X' = 2 X.... +
4 X/ο) + ··· ist. Da das niedrigstwertige Bit von X' immer null
ist, wird die Wirkung immer die gleiche sein, wie wenn X1 ein
Bit weniger hätte als X. Außerdem, wenn X,Qi - Ό ist, dann ist
2 sein Beitrag für X ebenfalls null und X0=X* . Wenn dagegen
2
X/Q\ — 1 ist, dann kann man X aus der Gleichung X2 =1 +2X1 +X1 ableiten. Daher kann man einen Speicher zum Abspeichern der Werte X_ durch einen Speicher zur Abspeicherung
X/Q\ — 1 ist, dann kann man X aus der Gleichung X2 =1 +2X1 +X1 ableiten. Daher kann man einen Speicher zum Abspeichern der Werte X_ durch einen Speicher zur Abspeicherung
2
der Werte X* ersetzen. Man sieht, daß X' immer geradzahlig ist, so daß sein niedrigstwertiges Bit null ist. Dieses Bit ist daher in der Speicheradresse nicht erforderlich. Mit anderen Worten:
der Werte X* ersetzen. Man sieht, daß X' immer geradzahlig ist, so daß sein niedrigstwertiges Bit null ist. Dieses Bit ist daher in der Speicheradresse nicht erforderlich. Mit anderen Worten:
2
enthält die Adresse des die Werte X* enthaltenden Speichers
enthält die Adresse des die Werte X* enthaltenden Speichers
2 ein Bit weniger als die des die Werte X enthaltenden Speichers.
Dadurch kann die Speichergröße halbiert werden, doch muß man ein in Fig. 2a dargestelltes Schema benutzen, um den Wert
2
X zu erhalten. In dieser Schaltung steuert das Bit X,Qj die Torschaltung G. Wenn Χ/ο* = O ist, ist G gesperrt und der
X zu erhalten. In dieser Schaltung steuert das Bit X,Qj die Torschaltung G. Wenn Χ/ο* = O ist, ist G gesperrt und der
2
adressierte Speicher X1 speist eine Gruppe von Eingängen G1, einer Paralleladdierstufe ADD-, die X liefert. Es sei da-
adressierte Speicher X1 speist eine Gruppe von Eingängen G1, einer Paralleladdierstufe ADD-, die X liefert. Es sei da-
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' 2
! rauf verwiesen, daß der Speicher X1 die beiden niedrigstwertigen
\ Bits (mit der Gewichtung 1 und 2) nicht liefert, da diese immer
gleich null sind. Wenn X.-,. =1 ist, wird die Torschaltung G betätigt
und die zweite Gruppe von Eingängen G2 der Addierstufe ADD3 nimmt den Wert 2X1 auf, der von X1 dadurch erhalten wird,
daß man die Bits um eine Position nach der nächst höheren Stelle
2
; verschiebt. Um X zu halten, ist es lediglich notwendig, eine ; binäre Eins zwangsläufig in den übertragseingang dieser Stufe von I ADD3 einzuführen, die das niedrigstwertige Bit verarbeitet. Somit
; verschiebt. Um X zu halten, ist es lediglich notwendig, eine ; binäre Eins zwangsläufig in den übertragseingang dieser Stufe von I ADD3 einzuführen, die das niedrigstwertige Bit verarbeitet. Somit
!wird die Operation X2 = X'2 + 2X1 + 1 durchgeführt.
i 2
I Ist beispielsweise das Wort X= 1110 (so daß X = 196 in Dezimal-
! form ist) und ist X/O\ = °» dann bleibt die Torschaltung G gesperrt
und das am Ausgang auftretende Wort besteht nur aus
2
Nullen. Der Speicher X1 wird über den Wert 111 adressiert und liefert das Wort 110001 dem die beiden niedrigstwertigen Bits hinzuaddiert werden, die, wie bereits erwähnt, immer null sind. Somit erhält man den Wert X2 = 11000100, oder 196 als Dezimalzahl.
Nullen. Der Speicher X1 wird über den Wert 111 adressiert und liefert das Wort 110001 dem die beiden niedrigstwertigen Bits hinzuaddiert werden, die, wie bereits erwähnt, immer null sind. Somit erhält man den Wert X2 = 11000100, oder 196 als Dezimalzahl.
Wenn gemäß einem anderen Beispiel X = 1111, d.h. 15 als Dezimalzahl
ist, dann ist X/Q\ - 1 * die Torschaltung G ist betätigt und
die Gruppe G2 der Eingänge nimmt das Signal 11100 auf, während
2
der Speicher X1 , der durch den Wert 111 adressiert wird, wie im vorhergehenden Beispiel das Wort 110001 liefert. Da, wie bereits erwähnt, zu diesem Wert zwei Nullen hinzugefügt werden, kommt an der Gruppe G1 von Eingängen das Wort 11000100 an. Dieses Wort wird in ADD3 zu 11100 hinzuaddiert und man erhält 111000000. Da am Übertragseingang derjenigen Stufe von ADD3, die das niedrigstwertige Bit verarbeitet, zwangsweise eine binäre Eins eingeführt wird, erhält man sch:
225 als Dezimalzahl.
der Speicher X1 , der durch den Wert 111 adressiert wird, wie im vorhergehenden Beispiel das Wort 110001 liefert. Da, wie bereits erwähnt, zu diesem Wert zwei Nullen hinzugefügt werden, kommt an der Gruppe G1 von Eingängen das Wort 11000100 an. Dieses Wort wird in ADD3 zu 11100 hinzuaddiert und man erhält 111000000. Da am Übertragseingang derjenigen Stufe von ADD3, die das niedrigstwertige Bit verarbeitet, zwangsweise eine binäre Eins eingeführt wird, erhält man sch:
225 als Dezimalzahl.
wird, erhält man schließlich X2 = 11100000 + 1 = 11100001 oder
Somit wird, unabhängig davon, ob X = 1110 oder 1111 ist, die
gleiche Speicherposition adressiert, so daß sich dadurch auch die Speichergröße auf die Hälfte verringern läßt.
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Man sieht also, daß man die Speichergröße dadurch verringern
kann, daß man die darin abgespeicherten Worte reduziert. Die
Speichergröße könnte noch weiter dadurch reduziert werden, daß !
man die Anzahl der ein gespeichertes Wort bildenden Bits verrin- '
gert oder daß man dabei die Genauigkeit der erzielbaren Ergebnisse j
beeinflußt. Da das Bit X,o. als Bezugspunkt und nicht in der !
Adresse des Speicher Xs benutzt wird, kann man auch schreiben: !
+ "? Y 4. 4- 0^"V ■
wobei X n+1 Bits enthält.
Somit wird
(X· 2 _ T2O
K1-) - |2 X(1)
K1-) - |2 X(1)
so daß
X'2 β 20X +21 XO+ 21X X +...
2 2 3 4 -
^~ JL ι Ai1Ii -r & . O τ JL X/i\ * fo\
Die letzte Gleichung zeigt, daß man die Bits mit den Gewichtun-
2
gen 1, 2, 4, 8 und 16 in X' in einfachster Weise durch einfache logische Operationen erhält. Somit ist es nicht erforderlich,
gen 1, 2, 4, 8 und 16 in X' in einfachster Weise durch einfache logische Operationen erhält. Somit ist es nicht erforderlich,
2
daß diese Bits in den im Speicher X* eingespeicherten Worten enthalten sind. Dieser Speicher kann dann entsprechend der in Fig. 2b dargestellten Schaltung aufgebaut werden. Die Bits mit der Gewichtung 1, 2 und 8 sind immer null und können daher unbeachtet bleiben, d.h., die Eingänge der Gruppe G1, die diese Bits verarbeitet, erhalten keine Eingangssignale. Der Wert des Bits mit der Gewichtung 4 ist identisch mit X^, und den Wert des
daß diese Bits in den im Speicher X* eingespeicherten Worten enthalten sind. Dieser Speicher kann dann entsprechend der in Fig. 2b dargestellten Schaltung aufgebaut werden. Die Bits mit der Gewichtung 1, 2 und 8 sind immer null und können daher unbeachtet bleiben, d.h., die Eingänge der Gruppe G1, die diese Bits verarbeitet, erhalten keine Eingangssignale. Der Wert des Bits mit der Gewichtung 4 ist identisch mit X^, und den Wert des
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. Bits mit der Gewichtung 16 kann man durch Ausführen der logischen
Operation UND Xj1* ·χ/ο) erhalten. Die Tatsache, daß diese fünf
Bits nicht im Speicher X' gespeichert sein müssen, ergibt eine ganz wesentliche Einsparung an Speicherplatz. Das erklärt die
Verwendung einer Inverterstufe I in der Schaltung gemäß Fig. 2b
zur Inversion des Bit X/4\ und eines UND-Gliedes A. Die Schaltung
j in Fig. 2b erläutert also die oben besprochene Verfahrensweise.
I Aus der vorangegangenen Beschreibung erkennt man, daß der Hauptvorteil
der bevorzugten Ausführungsform der Erfindung darin besteht, die Kosten der erforderlichen Speicher so klein als
möglich zu halten. Jedoch wird dadurch die Anwendung der Erfin- .
dung nicht auf das bisher beschriebene Filter beschränkt. Sollten zukünftige technische Entwicklungen es ermöglichen, die Kosten
von Speichern weiter zu verringern, könnten andere Ausführungsformen der Erfindung bevorzugt werden. Beispielsweise könnte
es erwünscht sein, einen etwa geringfügig komplizierteren Quadraturspeicher
zu benutzen, um dadurch die Schaltung zu eliminieren die zur Neuberechnung der Korrekturausdrücke dient, da man aus
dem Ausdruck
η
Yi = * ak*xi-k
Yi = * ak*xi-k
η 2 η 2 η 2
ableiten kann.
Kombiniert man die Gleichungen (4) und (5), so erhält man
Σ (xiHc+ak) -
fr 973.007 509824/0579
Ein Blockschaltbild einer Schaltungsanordnung zur Durchführung
der durch Gleichung (6) ausgedrückten Operationen ist in Fig. 3
dargestellt. Die Worte χ werden gleichzeitig einem Eingang je einer der parallelen Addierstufen ADD1 und ADD1- zugeführt. Die
Koeffizienten werden ebenfalls diesen beiden Addierstufen zugeleitet, wobei die für die Addier stufe M)D'.. bestimmten Koeffizienten
zunächst in einer Inverterstufe I- invertiert werden.
Das am Ausgang der Addierstufe ADD. auftretende Wort dient der
Adressierung des gleichen Speichers SQ-ROM, wie bereits beschrieben.
Das am Ausgang des Speichers ADD'- auftretende Wort dient der Adressierung eines zweiten Speichers SQ'-ROM, der identisch
mit SQ-ROM aufgebaut ist. Da die Addierstufe ADD- und ADD'
identisch sind; könnte man eine von beiden weglassen und dafür
sorgen, daß die verbleibende Addierstufe alternativ ihre eigene
Funktion bzw. die der eliminierten Addierstufe unter Anwendung
von Multiplexverfahren ausführt. In gleicher Weise könnte einer der beiden identisch aufgebauten Speicher SQ-ROM oder SQ'-ROM
weggelassen werden. Eine weitere Möglichkeit würde jedoch darin bestehen, daß der verbleibende Speicher die beiden Eingangssignale
gleichzeitig iji der Weise verarbeitet, daß die Anzahl der Bits
des diesen Speicher zugeordneten Adreßdecodierers verdoppelt wird,
in welchem Fall die von diesem Speicher abgerufenen Worte in einer Stufe S voneinander abzuziehen wären und die durch S gelieferten
Daten η mal akkumuliert werden müßten. Diese Akkumulierung könnte wie zuvor unter Einsatz einer Paralleladdierstufe (ADD.)
und eines Registers (R) vorgenommen werden.
Die Eingangsdaten-Kompressionsschaltung in Fig. 3 ist etwas anders
aufgebaut als die zuvor beschriebene Schaltung, da die Koeffizienten nicht in der gleichen Reihenfolge wie zuvor auftreten,
weil die Koeffizienten Null weggelassen wurden, die zur Verar beitung des Korrekturausdrucks notwendig waren. Die neue Folge
ist a6 a5 a4 a3 a2 ai.
Bezüglich der Worte in der x-Form wird die Folge dadurch modifi ziert, daß zu jeder Wortzeit das gerade von der Eingangsleitung
fr 973 007 S 0 9 8 2 A / 0 B 7 9
■ ankommende Wort χ durch das sechs Worte früher eingetroffene
! Wort ersetzt wird. Somit wird:
i x0 X1 X2 X3 X4 X5 X1 X2 X3 X4 X5 X6 X2 X3 X4 X5 X6 X7 USW'
j Die Kompressionsschaltung, die diese Funktion durchführen kann,
! ist ähnlich aufgebaut, wie die zuvor erwähnte, mit der Ausnahme,
j daß die Kapazität des Kompressionsregisters und die Taktfrequenz,
S die den Umlauf der Worte innerhalb dieses Registers steuert, so modifiziert sind, daß die neue Folge der Worte in der x-Form berücksichtigt
,wird.
FR 973 007 S09824/0S79
Claims (1)
- P ATE.MIAHSPRÜCHE. Schaltungsanordnung für ein digitales Filter zum Bestimmen der Werte aufeinanderfolgender Signale y. eines zu filternden Signals aus den Eingangswerten x. und deren Koeffizienten a. ,dadurch gekennzeichnet, daß ein erster Paralleladdierer (ADD1), dem eingangsseitig (A, B) die Werte x. und a, zuführbar sind, und ein durch die Ausgangssignale (X) des Addierers adressierbarer Speicher (SQ-ROM)vorgesehen ist, der für jeden Wert Xj+a. = X den Wert X gespeichert hält,
daß eine zweite Äddierstufe (ADD0) mit dem Speicher (SQ-ROM) über eine Inverterstufe (II) in der Weise verbundenist, daß die aus dem Speicher abgerufenen Werte Xf dem ersten Eingang (C) der zweiten Addierstufe (ADD.) in normaler und in invertierter Form zuführbar sind und daß an der zweiten Addierstufe ausgangsseitig eine Akkumulatorschaltung (G1, Rl, G2, R2) angeschlossen ist, deren Ausgänge (VE, VF) über ein zweites Torschaltglied (G3) mit dem zweiten Eingang (D) der zweiten Addierstufe (ADD2) verbunden sind und außerdem die gewünschten Signale (y.) und ihren Energieinhalt liefern.Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Inverterstufe (11) aus einem ersten auftastbaren UND-Glied (A1) , aus einem zweiten auftastbaren UND-Glied (A2) und einen ah den Ausgängen der beiden UND-Glieder angeschlossenen ODER-Glied (O1) sowie einer die anderen Eingänge der beiden UND-Glieder untereinander verbindenden Inverterstufe (I) besteht, daß die Akkumulator schaltung zwei auftastbare UND-Glieder (G1, G2) enthält,fr 973 007 5 0 9 8 2 4/0579und daß das dritte Torschaltglied aus zwei parallelen auftastbaren UND-Gliedern (A3, A4) besteht, an deren Ausgängen ein ODER-Glied (02) angeschlossen ist.fr 973 007 * 509824/0579
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Legal Events
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D2 | Grant after examination | ||
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