DE2425218C2 - Schaltkreis mit Feldeffekttransistoren - Google Patents

Description

Die Erfindung betrifft einen Schaltkreis mit einem breiten dynamischen Bereich unter Verwendung von Feldeffekttransistoren (FEI).

Es wurde bereits ein Schaltkreis vorgeschlagen, wie er in F i g. 1 gezeigt ist Wenn bei Jem bekannten, in F i g. 1 gezeigten Schaltkreis die FETs 1 und 2 P-Kanal-Sperrschicht-FETs sind, werden diese leitend, wenn ihre Gate-Elektroden geerdet sind, während sie gesperrt werden, wenn ihre Gate-Elektroden eine Plus-Spannung erhalten.

Wenn bei dem bekannten, in F i g. 1 gezeigten Schaltkreis die FETs 1 und 2 leitend gemacht werden und die Eingangsspannung 0,7 Volt überschreitet, werden die FETs 1 und 2 von der Eingangsspannung zwischen ihrer Gate-Source-Strecke in Durchlaßrichtung vorgespannt, so daß der Gate-Strom fließt und dabei der Teil der Eingangsspannung, der größer als 0,7 Volt ist, abgeschnitten wird. Dies bedeutet, daß bei dem bekannten Schaltkreis in F i g. 1 der Nachteil auftreten kann, daß ein großes Eingangssignal abgeschnitten und der sog dynamische Bereich eingeengt wird.

Außerdem wird die Impedanz der FETs 1 und 2 zwischen ihrer Source-Drain-Strecke von dem Pegel eines Eingangssignals geändert, so daß strake Verzerrungen hervorgerufen werden können.

Dei* Erfindung liegt die Aufgabe zugrunde, einen Schaltkreis zu schaffen, der von den oben erwähnten Nachteilen des bekannten Schaltkreises frei ist, einen großen dynamischen Bereich hat, bei dem die Verzerrung vermieden wird, die durch die Änderung des Pegels eines Eingangssignals auftreten kann, und der leicht als integrierter Kreis ausgebildet werden kann.

Durch die Erfindung wird ein Schaltkreis geschaffen, bei dem die Source-Drain-Strecke eines ersten FETs zwischen einen Eingangsanschluß und einen Ausgangsanschluß geschaltet ist, die Source- und Drain-Elektroden des ersten FET über Widerstände mit einer Vorspannungsquelle verbunden sind, ein zweiter FET als Source-Folger geschaltet ist, die Gate-Elektrode des zweiten FET mit de Source-Elektrode des ersten FET verbunden ist, und die Source-Elektrode des zweiten FET mit der Gate-Elektrode des ersten FET verbunden ist Hierbei wird bei einer Änderung der Source-Spannung des zweiten FET der erste FET ein- und ausgeschaltet, um den Schaltvorgang durchzuführen. Die Erfindung wird nachstehend anhand der Figuren

1 und 2 beispielsweise erläutert Es zeigen

ίο F i g. 1 ein Schaltbild eines bekannten Schaltkreises, und

Fig. 2 ein Schaltbild einer Ausführungsform des Schaltkreises gemäß der Erfindung. Anhand der F i g. 2 wird nun eine Ausführungsform ctes Schaltkreises gemäß der Erfindung beschrieben. In Fig. 2 bezeichnen 1 bis 4 P-Kanal-Sperrschicht-FETs. Zwischen einer Eingangssignalquelle 11 und einen Ausgangsanschluß 21 sind die Source-Drain-Strecken der FETs 1 und 2 in Reihe geschaltet Die Source-Elektrode des FET 1, die Drain-Elektrode des FET 1, die Source-Elektrode des FET 2 und die Drain-Elektrode des FET

2 sind mit einer gemeinsamen Vorspannungsquelle 12 über Widerstände 31 bis 33 mit dem gleichen Widerstandswert verbunden.

Die Gate-Elektrode des FET 3 ist mit der Signalquelle 11 und auch mit der Source-Elektrode des FET 1 verbunden, ihre Drain- Elektrode ist geerdet und ihre Source-Elektrode ist über einen Widerstand 34 mit der Drain-Elektrode des FET 4 verbundea Die Source- Elektrode des FET 4 ist über einen Widerstand 35 mit einem Spannungsquellenanschluß 22 einer Spannung +Va/ und ihre Gate-Elektrode ist ebenfalls mit dem Anschluß 22 verbundea Der FET 4 bildet somit eine Konstantstromquelle und der FET 3 ist ein Emitterfol ger mit dem FET 4 als Last Die FETs 3 und 4 haben gleiche Kennlinien und ihre Widerstände 34 und 35 haben die gleichen Widerstandswerte. Die Vorspannungsquelle 12 dient auch als Gate-Vorspannungsquelle für den FET 3. Die Drain-Elektrode des FET 4 ist mit den Gate-Elektroden der FETs 1 und 2 und über einen Widerstand 36 und einen Schalter 41 mit dem Anschluß 22 verbundea

Bei einem Schaltungsaufbau gemäß der Erfindung, wie er ober beschrieben wurde, haben, da der Drain- Strom des FET 3 und der Drain-Strom des FET 4 gleich sind, wenn der Schalter 41 ausgeschaltet ist, die FETs 3 und 4 gleiche Kennlinien, und die Widerstände 34 und 35 gleichen Widerstandswert, während die Spannungen £j und Ei (siehe Fig. 2) hierbei = 0 sind. Da die Spannung £3 auch die Spannung über der Gate-Source-Strecke der FETs 1 und 2 ist, ist in diesem Fall die Spannung über der Gate-Source-Strecke der FETs 1 und 2 Null. Daher werden die FETs 1 und 2 leitend, und leiten das Signal von der Signalquelle 11 zu dem Ausgangsanschluß 21 über die FETsI und 2

Wenn dagegen der Schalter 41 eingeschaltet wird, wird von der Spannung +V^an dem Anschluß 22 der Zustand £ä> 0 geschaffen und damit werden die FETs 1 und 2 gesperrt Daher wird kein Ausgangssignal zu dem Ausgangsanschluß 21 übertragen.

Wie oben beschrieben wurde, wird der Schaltvorgang durch Ein- und Ausschalten des Schalters 41 durchgeführt Dabei wird jedoch die Vorspannung der Vorspannungsquelle 12 dem an die FETs 1 und 2 angelegten Ein- gangssignal überlagert, so daß das Abschneiden des Signals, das bei dem in F i g. 1 gezeigten Stand der Technik auftritt, nicht mehr auftritt, bis der Pegel des Eingangssignals gleich der Größe der Vorspannung wird.

Der dynamische Bereich des Schaltkreises gemäß der Erfindung ist daher groß.

Wenn der Schalter 41 ausgeschaltet ist und die FETs t und 2 im Ein-Zustand sind, ist die Spannung E₃ über der Gate-Source-Strecke der FETs 1 und 21 Null (E₃ =(U unabhängig von dem Pegel des Eingangssignals, so daß die Impedanz zwischen der Source-Drain-Strecke der FETs 1 und 2 von dem Pegel des Eingangssignals nicht geändert wird und daher keine Verzerrung durch die Änderung des Pegels des Eingangssignals hervorgerufen wird. Der FET 3 arbeitet daher als Source-Folger mit dem FET 4 als Last, und da die Source- und Gate-Elektroden der FETs 1 und 2 von der Signalquelle ti nach Phase und Pegel gleiche Signale erhalten, wird die Impedanz zwischen der Source-Drain-Strecke der FETs 1 und 2 nicht entsprechend dem Pegel des Eingangssignals geändert. Daher wird die Erzeugung jeder Ver-

15 zerrung, die durch die Änderung des Pegels des Eingangssignals hervorgerufen werden kann, verhindert

Da die Widerstände 31 bis 33 gleichen Widerstandswert haben, fließt kein Strom durch die Source-Drain-Strecke der FETs 1 und 2, wenn der Schalter 41 eingeschaltet ist Selbst wenn daher der Schalter 41 ein- und ausgeschaltet wird, wird die Gleichspannung an dem Ausgangsanschluß 2t nicht geändert bzw. es wird kein pulsierendes Störsignal beim Schalten erzeugt

Der Kreis gemäß der Erfindung kann außerdem aufgrund des oben erwähnten Schaltungsaufbaus leicht als integrierter Kreis hergestellt werden.

Anstelle der Verwendung des Schalters 41 und des Widerstandes 36 bei der gezeigten Ausführungsform ist es auch möglich, daß die Gate-Spannung des FET 4 geändert wird, um dessen Drain-Spannung zu ändern und damit die FETs 1 und 2 ein- und auszuschalten.

Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Schaltkreis, enthaltend einen ersten FET, dessen Source-Drain-Strecke zwischen einen Eingangsanschluß und einen Ausgangsanschluß geschaltet ist, gekennzeichnet durch eine Vorspannungsquelle (12) mit der die Source- und Drain-Elektroden des ersten FET (z. B. t) über Widerstände (31,32) verbunden sind, und einen zweiten FET (3), als Source-Folger, dessen Gate-Elektrode mit der Source-Elektrode des ersten FET (1) und dessen Source-Elektrode mit der Gate-Elektrode des ersten FET (1) verbunden ist, wobei die Source-Spannung des zweiten FET (3) geändert wird, um den ersten FET (1) zur Durchführung des Schaltvorganges ein- und auszuschalten.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der erste FET aus einer Reihenschaltung wenigstens zweier FET (1,2) besteht

3. Schaltkreis nach Anspruch 1, gekennzeichnet durch einen dritten FET (4) als Last für den zweiten FET (3).

4. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstände (31, 32, 33) gleichen Widerstandswert haben.