DE2423130A1 - Schaltungsanordnung zur umsetzung von digitalen siganlen, insbesondere pcm- signalen, in entsprechende analoge spannungen - Google Patents
Schaltungsanordnung zur umsetzung von digitalen siganlen, insbesondere pcm- signalen, in entsprechende analoge spannungenInfo
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Description
SIEI^EMS -AKTIENGESELLSCHAFT München 2,
Berlin und München Witteisbacherplatz 2
VPA 74/6069
Schaltungsanordnung zur Umsetzung von digitalen Signalen, insbesondere PCM-Signalen, in diesen entsprechende analoge
Spannungen
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Umsetzung von aus einzelnen Bits bestehenden digitalen Signalen,
insbesondere PCM-Signalen, in diesen entsprechende analoge Spannungen, unter Verwendung eines aus in Reihe geschaltenen
Querwiderständen und mit diesen verbundenen Ableitwiderständen bestehenden Widerstands-Kettenleiternetzwerkes,
dessen Querwiderstände jeweils einen Widerstandswert R besitzen und dessen Ableitwiderstände jeweils den
Widerstandswert 2R besitzan, wobei an diejenigen Enden der Ableitwiderstände, die den mit den Querwiderständen verbundenen
Enden gegenüberliegen, eine den Bits des jeweiligen digitalen Signals entsprechende Spannung anlegbar ist und
wobei von dem Verbindungspunkt eines Ableitwiderstands und zumindest eines Querwiderstands die dem jeweiligen digitalen
Signal entsprechende analoge Spannung abnehmbar ist.
Eine Schaltungsanordnung der vorstehend genannten Art ist bereits bekannt (US-PS 3 051 938J. Bei dieser bekannten Schaltungsanordnung
sind die Widerstände des Widerstands-Kettenleiternetzwerks aus einzelnen diskreten Widerständen aufgebaut.
Dies bringt jedoch einen nicht unerheblichen Platzbedarf
mit sich. Damit eignet sich diese bekannte Schaltungsanordnung nur schlecht für Schaltungen, die besonders klein
auszuführen sind.
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Es ist auch schon ein Digital-Analog-Wandler bekannt (US-PS 3 646 587), bei dem eine Vielzahl von aus Feldeffekttransistoren
bestehenden schaltbaren Widerständen mit jeweils einem Strompfad und einer Steuerelektrode derart miteinander
verbunden ist, daß alle Strompfade parallel zueinander liegen. Die Widerstandswerte der betreffenden Strompfade stehen dabei
im Verhältnis von Zweierpotenzen zueinander. Die Steuerelektroden der betreffenden Feldeffekttransistoren sind mit
den Ausgangselektroden von weiteren steuernden Feldeffekttransistoren verbunden, die individuell durch die Bits des
jeweils umzusetzenden digitalen Signals angesteuert werden und die dadurch den ihnen jeweils zugehörigen, als schaltbaren
Widerstand ausgenutzten Feldeffekttransistor leitend steuern. Mit den parallel zueinander liegenden Strompfaden
der erstgenannten Feldeffekttransistoren ist ein Verstärker eingangsseitig verbunden, der ausgangsseitig die dem jeweiligen,
digitalen Signal entsprechende Ausgangsspannung abgibt.
Obwohl sämtliche bei diesem bekannten Digitalsignal-Analogsignal-Wandler vorgesehenen Transistoren durch MOS-Feldeffekttransistoren
gebildet sein können, bringt die -Verwendung von Feldeffekttransistoren als schaltbare Widerstände mit Widerstandswerten,
die bei dem betreffenden bekannten Digitalsignal-Analogsignal-Wandler im Verhältnis von Zweierpotenzen zueinander
stehen, erhebliche Schwierigkeiten hinsichtlich der Realisierung einer solchen Schaltung mit sich, da nämlich eine
Vielzahl von unterschiedlich zu bemessenden Feldeffekttransistoren bereitgestellt werden muß.
Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie mit einer relativ geringen Anzahl von unterschiedlich
zu bemessenden Bauelementen ausgekommen werden kann, um in platzsparender Bauweise ein Digitalsignal in ein Analogsignal
umzusetzen.
Gelöst wird die vorstehend aufgezeigte Aufgabe ausgehend von VPA 9/610/4185 - 3 -
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einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäfi
dadurch, daß sämtliche "Widerstande des 7/iderstands-Kettenleiternetzwerkes
durch die Quelle-Senke-Strecken von MOS-Transistoren gebildet sind, von denen die die Querwiderstände
bildenden MOS-Transistoren stets im leitenden Zustand sind und mit ihren Quelle-Senke-Strecken javeils einen V/iderstandswert
von R besitzen und von denen die die Ableitwiderstände bildenden MOS-Transistoren im leitenden Zustand mit
ihren Quelle-Senke-Strecken jeweils einen Widerstandswert von 2R besitzen, daß mit den die Querwiderstände des Widerstands-Kettenleitemetzwerkes
bildenden MOS-Transistoren zwei Gruppen von die Ableitwiderstände des Y/iderstands-Kettenleiternetzwerks
bildenden MOS-Transistoren verbunden sind, von denen die
MOS-Transistoren der einen Gruppe von MOS-Transistoren mit ihren Enden, die den Endenjgegenüberliegen, welche mit den die
Querwiderstände des Widerstands-Kettenleiternetzwerkes bildenden
MOS-Transistoren verbunden sind, auf einem festen Potential liegen und von denen die MOS-Transistoren der anderen Gruppe
von MOS-Transistoren mit ihren Enden, die den Enden gegenüberliegen, welche mit den die Querwiderstände des Widerstands-Kettenleiternetzwerks
bildenden MOS-Transistoren verbunden sind, auf einem bestimmten anderen Potential liegen,
und daß die mit' ihrer jeweils einen Elektrode an ein und derselben
Elektrode eines einen Querwiderstand des Widerstands-Kettenleiternetzwerks
bildenden MOS-Transistors angeschlossenen MOS-Transistoren der beiden Gruppen von MOS-Transistoren mit ihren
Torelektröden an alternativ aktivierte Ausgänge einer Steuerschaltung angeschlossen sind, der eingangsseitig jeweils ein
Bit des jeweiligen digitalen Signals zuführbar ist.
Die Erfindung bringt den Vorteil mit sich, daß sie mit besonders wenigen, in unterschiedlicher Weise bemessenen und besonders
klein ausführbaren MOS-Transis.toren auskommt, um digitale
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Signale in diesen entsprechende analoge Spannungen umzusetzen.
Gemäß einer zweckmäßigen Ausgestaltung der Erfindung enthalten die Steuerschaltungen jeweils zwei in Reihe geschaltete Inverter,
an deren Ausgängen die Torelektroden der MOS-Transfetoren
angeschlossen sind, die gemeinsam an ein und derselben Elektrode eines als Querwiderstand des Y/'iderstands-Kettenleiternetzwerks
dienenden MOS-Transistors angeschlossen" sind, und außerdem ist dem in der Reihenschaltung der Inverter ersten
Inverter jeweils ein Bit des jeweiligen digitalen Signals zuführbar. Hierdurch ergibt sich der Vorteil eines besonders
geringen Steueraufwands.
Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung
sind die Inverter durch MOS-Transistoren gebildet. Hierdurch ergibt sich in vorteilhafter Y/eise ein besonders geringer
schaltungstechnischer Aufwand für die Inverter,
ft
Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung
sind mit den Quelle-Senke-Strecken der die Inverter bildenden MOS-Transistoren durch MOS-Transistoren gebildete
Lastwiderstände in Reihe geschaltet. Hierdurch ergibt sich der Vorteil, daß sämtliche Schaltungselemente der Schaltungsanordnung
gemäß der Erfindung durch MOS-Transistoren realisiert sind und damit mit besonders einfachen Verbindungen zwischen
den einzelnen Schaltungselementen ausgekommen werden kann.
Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung
sind die die genannten Lastwiderstände bildenden MOS-Transistoren durch KOS-Transistoren des Verarmungstyps gebildet.
Hierdurch ergibt sich der Vorteil, daß mit Tor-Ansteuerspannungen ausgekommen werden kann, die gleich den Senke-Spannungen
der die Inver-ter bildenden KOS-Transistoren sind.
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ung Gemäß einer noch weiteren Ausgestaltung der ErfmdCwird bei
Auftreten von/digitalen Signalen, die neben die Amplitude eixier
ihnen entsprechenden analogen Spannung angebenden Bits noch zumindest ein die Polarität dieser Spannung angebendes Yorzeichenbit
umfassen, das bestimmte andere Potential von zwei, durch das Vorzeichenbit wechselweise wirksam' geschalteten Potentialquellen
abgegeben, die Potentiale mit unterschiedlicher Polarität liefern. Hierdurch ergibt sich der Varte.il, daß auf
relativ einfache Weise auch Vorzeichenbies in digitalen Signalen
hinsichtlich der Abgabe entsprechender analoger Spannungen berücksichtigt werden können.
Gemäß einer noch weiteren· zweckmäßigen Ausgestaltung der Erfindung
ist den einen, an den Enden des Widerstands-Kettenleiternetzwerkes
liegenden, jeweils einen Ableitwiderstand bildenden MOS-Transistoren jeweils ein zusätzlicher MOS-Transistor
mit seiner Quelle-Senke-Strecke parallel geschaltet, die
stets im leitenden Zustand ist ürid" dabei"den" "
Widerstandswert 2R besitzt. Hierduch ist in relativ einfacher
Y/eise sichergestellt, daß jedem einem Ableitwiderstand entsprechenden
MOS-Transistor in dem Widerstands-Kettenleiternetzwerk
ein solcher gleichen Widerstandeswertes parallel geschaltet ist.
Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung
sind die die Querwiderstände des Widerstands-Kettenleiternetzwerkes
bildenden MOS-Transistoren durch MOS-Transistoren des Anreicherungstyps gebildet. Hierdurch ergibt sich
der Vorteil, daß die betreffenden MOS-Transistoren unter unmittelbarer Ausnutzung der höchsten negativen bzw. positiven
Speisespannung in den leitenden Zustand gesteuert werden können.
Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung
sind die die Ableitwiderstände des 7/iderstand's-Kettenleiternetzwerkes
bildenden MOS-Transistoren durch MOS-Transistoren des Anreicherungstyps gebildet. Hierdurch ergibt sich
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der Vorteil, daß auf relativ einfache Weise ohne gesonderten Schaltungsaufwand ausgekommen werden kann, um die betreffenden
ϊ/IOS-T ran sis tor en bei Nicht be darf in den nicht_JLeitenden Zustand
zu überführen.
Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung
sind sämtliche KOS-Transistoren in einer gemeinsamen
integrierten Schaltung enthalten. Hierdurch ergibt sich der Vorteil einer besonders geringen Baugröße für die gesamte
Schaltungsanordnung gemäß der Erfindung. Überdies eröffnet diese Maßnahme die Möglichkeit, in vorteilhafter Weise die
Schaltungsanordnung gemäß der -Erfindung in einem vollständig
integrierten, nach dem Iterativverfahren arbeitenden Codierer zu verwenden, wie er bereits an anderer Stelle vorgeschlagen
worden ist (Dt.-Anm. P 23 15 986.6-31).
Anhand einer Zeichnung wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert.
ft
Die in der Zeichnung dargestellte Schaltungsanordnung enthält
als wesentlichen Bestandteil ein Kettenleiternetzwerk, das, wie noch ersichtlich v/erden wird, ein V/iderstands-Kettenleiternetzwerk
darstellt. Dieses Kettenleiternetzwerk ist du rch MOS-Transistoren
realisiert. So gehören zu dem betreffenden Kettenleiternetzwerk die als Querwiderstände mit ihren Quelle-Senke-Strecken
ausgenutzten und in Reihe geschalteten MOS-Transistoren T1a bis T1m, die hier durch MOS-Transistoren des Anreicherungstyps
mit p-Kanal gebildet sein mögen. Ferner gehören zu dem
betreffenden Kettenleiternetzwerk die mit ihren Quelle-Senke-Strecken als Ableitwiderstände in dem erwähnten Kettenleiternetzwerk
ausgenutzten und mit ihren einen (Haupt-)Elektroden mit den Quelle-Senke-Strecken der MOS-Transistoren T1a bis T1m an den
Verbindungspunkten A, B bis E verbundenen MOS-Transistoren
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T2a, T2b bis T2n und T2a', T2b' bis T2n!, die hier durch MOS-Transistoren
des Anreicherungstyps mit p-Kanal gebildet sein mögen. Der Verbindungspunkt M kann dabei z.B. derjenige Verbindungspunkt sein, von dem eine analoge Spannung abnehmbar ist, die einem
digitalen Signal entspricht, dessen Bits - wie weiter unten noch ersichtlich werden wird - zur Ansteuerung des Widerstands-Kettenleiternetzwerks
ausgenutzt v/erden. Die MOS-Transistoren T2a*
bis T2n' gehören, wie noch weiter unten ersichtlich werden wird, zu einer ersten Gruppe von Ableitwiderstände bildenden
MOS-Transistoren, und die MOS-Transistoren T2a bis T2n gehören
zu einer zweiten Gruppe von Ableitwiderstände bildenden MOS-Transistoren. Die zu der ersten Gruppe gehörenden MOS-Transistoren
liegen mit ihren anderen (Haupt-)Elektroden auf einem festen Potential, insbesondere auf Masse; die zu der zweiten
Gruppe gehörenden MOS-Transistoren liegen, wie noch ersichtlich werden wird, auf einem bestimmten anderen Potential, dessen
Polarität'vorzugsweise änderbar ist.
Die als Querwiderstände in dem Widerstands-Kettenleiternetzwerk
mit ihren Quelle-Senke-Strecken ausgenutzten MOS-Transistoren T1a bis T1m besitzen im leitenden Zustand jeweils den
Widerstandswert R; die übrigen, als Ableitwiderstände ausgenutzten MOS-Transistoren der zuvor genannten MOS-Transistoren
besitzen im leitenden Zustand jeweils den Widerstandswert 2R. Im gesperrten Zustand besitzen sämtliche erwähnten MOS-Tran-
5 sistoren einen Widerstandswert, der größer ist als 10 R.
Den Quelle-Senke-Strecken der in dem Widerstands-Kettenleiternetzwerk
an den Enden liegenden MOS-Transistoren T2a' und T2nf
ist jeweils noch ein MOS-Transistor T2x b w. T2y mit seiner Quelle-Senke-Strecke parallel geschaltet. Diese MOS-Transistoren
T2x und T2y besitzen im leitenden Zustand zwischen ihrer
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Quelle und ihrer Senke jeweils den Widerstandswert 2R.
Die Torelektroden der MOS-Transistoren T2x, T2y und T1a bis
T1m sind gemeinsam an einem eine negative Spannung führenden Anschlußpunkt -U1 angeschlossen. Verwendet man für diese MOS-Transistoren
solche des Verarmungstyps mit einem p-Kanal, so sind die betreffenden MOS-Transistoren leitend, wenn an ihrer
Quelle-Senke-Strecke eine Potentialdifferenz vorhanden ist.
Die mit ihren einen Hauptelektroden - Quelle oder Senke - mit ein und derselben Hauptelektrode - Quelle oder Senke - eines der
die Querwiderstände des '.Vidarstands-Kettenleiternetzwerks bildenden
MOS-Transistoren T1a bis T1m verbundenen MOS-Transistoren T2a, T2a' bzw. T2b, T2b' bis T2n, T2n' - deren einer zu der einen
Gruppe von Ableitwiderstände bildenden MOS-Transistoren gehört und deren anderer zu der zweiten Gruppe von AbIeitwiderstände
bildenden MOS-Transistoren gehört - sind mit ihren Torelektroden jeweils an den Ausgängen einer zugehörigen Steuerschaltung St1,
St2 bis Stn angeschlossen. Diesen Steuerschaltungen St1, St2 bis
Stn werden eingangsseitig die Bits des jeweils in eine analoge Spannung umzusetzenden digitalen Signals zugeführt, und zwar
an Eingangsanschlüssen el bzw. e2 bzw. en»
Die Steuerschaltungen St1 bis Stn sind im vorliegenden Fall jiveils
durch zwei in Reihe geschaltete Inverter gebildet, die durch MOS-Transistoren realisiert sind; es sind dies die MOS-Transistoren
Ti11, Ti12 bzw. Ti21, Ti22 bzw. Tin1, Tin2, die vom Anreicherungstyp mit p-Kanal sein können. Die Quelle-Senke-Strecken dieser
MOS-Transistoren liegen jeweils in Reihe mit einem als lastwiderstand
ausgenutzten MOS-Transistor TU 1, T112, T121, T122, Tln1
bzw. Tln2 zwischen einem eine negative Spannung führenden Anschlußpunkt -U1 und einem eine positive Spannung führenden
Anschlußpunkt +U2. Die zuletzt genannten MOS-Transistoren sind hier vom Verarmungstyp mit p-Kanal,um die volle am Anschlußpunkt
-U1 vorhandene Spannung an der Torelektrode des jeweils anzusteuernden
MOS-Transistors der MOS-Transistoren T2a, T2a' bis T2n,
T2n· zur Verfügung zu haben. Die Torelektroden der einen
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MOS-Transistoren, nämlich der MOS-Transistoren Ti11, Ti21 bzw". Tin1 in den einzelnen Steuerschaltungen St1 bzw. St2 bzw.
Stn sind mit den Eingangsanschlüssen el , e2 bzw. en direkt verbunden.
Die Torelektroden der zu der jeweiligen Steuerschaltung
St1, St2 bis Stn noch gehörenden und als in Inverter ausgenutzten MOS-Transistoren Ti12, Ti22 bis Tin2 sind an dem
Verbindungspunkt der Quelle-Senke-Strecke des den jeweils anderen Inverter der betreffenden Steuerschaltung bildenden MOS-Transistors
Ti11 bzw. Ti21 bzw. Tin1 und des diesem zugehörigen,
einen ^astwiderstand bildenden MOS-Transistors T111 bzw. T121
bzw. Tln1 angeschlossen. Die Senke-Elektroden der zu jeweils einer Steuerschaltung St 1 bzw. St2/bzw. Stn gehörenden und
jeweils einen Inverter bildenden I'OS-Transistcren sind mit
den orelektroden der jeweils beiden MOS-Transistoren verbunden, die als Ableitwiderstände des Y/iderstands-Kettenleiternetzwerks
mit ihren Quelle-Senke-Strecken jeweils mit ein und derselben Elektrode eines einen Querwiderstand des betreffenden
Widerstands-Kettenleiternetzwerks bildenden MOS-Transistors
verbunden sind. ·
Im Zusammenhang mit den zuvor betrachteten Steuerschaltungen
St1 bis Stn sei noch bemerkt, daß in Abv/eichung von den zuvor erläuterten Verhältnissen gegebenenfalls auch in folgender Weise
vorgegangen sein kann: Die Torelektroden der mit ihren Quelle-Senke-Strecken an einer gemeinsamen Elektrode eines einen Querwiderstand
des Widerstands-Kettenleiternetzwerks bildenden MOS-Transistors angeschlossenen - und als Ableitwiderstände wirkenden MOS-Transistoren
können jeweils mit einer Steuerschaltung verbunden sein , in der das dieser jeweils zugeführte Bit des jeweils umzusetzenden
digitalen Signals zur direkten Steuerung der Torelektrode des einen der erwähnten MOS-Transistoren und über einen einzigen
Inverter zur Steuerung der Torelektrode des anderen der erwähnten
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!.!OS-Transistoren herangezogen wird.
Die zu der zweiten Gruppe der jeweils einen Ableitwiderstand des Widerstands-Kettenleiternetzwerks bildenden MOS-Transistoren
gehörenden MOS-Transistoren T2a, T2b bis T2n sind mit ihren Enden, die den Enden gegenüberliegen, mit denen die betreffenden
MOS-Transistoren mit den die Querwiderstände des 7/iderstands-Kettenleiternetzvverks bilderTlaOS-Transistoren T1a
bis Tim verbunden sind, gemeinsam an einer Leitung angeschlossen, an die ein bestimmtes Potential anlegbar ist. Mit der
betreffenden leitung sind im vorliegenden Fall zwei durch MOS-Transistoren
gebildete Spannungsteiler mit ihrem jeweiligen Abgriff verbunden. Die beiden Spannungsteiler s+ellen,
wie noch ersichtlich werden wird, gesonderte Potentialquellen dar, die alternativ wirksam schaltbar sind. Der eine Spannungsteiler
umfaßt die beiden KOS-Transistoren T3o und T3u; diese
MOS-Transistoren können solche des Anreicherungstyps mit p-Kanal
sein. Der andere Spannungsteiler umfaßt die beiden MOS-Transistoren
T4o und T4u; diese MOS-Transistoren können solche des Anreiche rung styps mit p-Kanal sein. Die den einen Spannungsteiler
bildenden MOS-Transistoren T3o und T3u sind mit ihren Quelle-Senke-Strecken in Reihe liegend zwischen dem eine negative
Spannung führenden Anschlußpunkt -U3 und Masse angeschlossen. Die zu dem anderen Spannungsteiler gehörenden MOS-Transistoren
T4o und T4u sind mit ihren Quelle-Senke-Strecken in Reihe liegend zwischen dem eine positive Spannung führenden Anschlußpunkt
+Ü2 und Masse angeschlossen. Die Verbindungspunkte der Quelle-Senke-Strecken der zu beiden Spannungsteilern gehörenden
MOS-Transistoren T3o, T3u, T4o, T4u sind miteinander verbunden. Die Torelektroden der zu jeweils einem Spannungsteiler gehörenden
MOS-Transistoren sind ebenfalls miteinander verbunden. Die Torelektroden der MOS-Transistoren T3o und T3u sind direkt an einem
Singangsanschluß ev angeschlossen; die Torelektroden der zu dem anderen Spannungsteiler
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gehörenden MOS-Transistoren sind ebenfalls miteinander verbunden.
Die Torelektroden der MOS-Transistoren T3° und T3u sind direkt an einem Eingangsanschluß ev angeschlossen; die Torelektroden der
zu dem anderen Spannungsteiler gehörenden MOS-Transistoren T4o
und T4u sind mit der Senke eines als Inverter betriebenen MOS-Transistors Tv verbunden, dessen Quelle auf Masse liegt und dessen
Torelektrode mit dem erwähnten Eingangsanschluß ev verbunden ist. Die Senke des MOS-Transistors Tv, der vom Anreicherungstyp mit
p-Kanal sein kann, ist über einen als Lastwiderstand ausgenutzten
MOS-Transistor TIv, der vom Verarmungstyp mit p-Kanal sein kann, mit einer eine negative Spannung führenden Spannungsklemme -U4
verbunden. Dem Eingangsanschluß ev wird jeweils ein als Vorzeichenbit zu befrachtendes Bit des jeweils umzusetzenden digitalen Signals
zugeführt, urü zwar unter der Voraussetzung, daß das
jeweilige digitale Signal neben die Amplitude eines ihm entsprechenden
analogen Signals angebenden Bits noch ein die Polarität bzw. das Vorzeichen dieses analogen Signals angebendes
Bit umfaßt.
Nachdem zuvor der Aufbau der in der Zeichnung dargestellten Schaltungsanordnung gemäß der Erfindung erläutert worden ist,
sei nunmehr die Arbeitsweise dieser Schaltungsanordnung näher betrachtet.
Bei Fehlen eines Eingangssignals an den Eingangsanschlüssen el
bis en - was dem Fehlen von "1"-Bits und damit dem Vorhandensein
von "O"-Bits entspricht - seien die MOS-Transistoren Ti12 bzw.
Ti22 bzw. Tin2 in den einzelnen Steuerschaltungen St1, St2 bzw. Stn leitend. Ein "O"-Bit sei hier durch eine positive Spannung
gebildet und ein "1"-Bit durch eine negative Spannung. Damit
sind also sämtliche zu der ersten Gruppe von MOS-Transistoren gehörenden und jeweils einen Ableitwiderstand in dem Widerstands-Kettenleiternetzwerk
bildenden MOS-Transistoren T2a', T2b! bzw. T2nf leitend. Tritt an einem der Eingangsanschlüase
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e1, e2 bis en ein "1"-Bit auf, so gelangt der dadurch jeweils
direkt angesteuerte MOS-Transistor Ti11 bzw. Ti21 bzw. Ti2i bzw.
Tin1 in den -leitenden Zustand. Dadurch wird der von diesem als Inverter betriebenen MOS-Transistor direkt gesteuerte
und ebenfalls als Inverter betriebene MOS-Transistor - der bisher
im leitenden Zustand war - in den nichtleitenden Zustand überführt. Dies bedeutet, daß der mit diesem zuletzt genannten
MOS-Transistor mit seiner Torelektrode verbundene MOS-Transistor der ersten Gruppe von jeweils einsn Ableitwiderstand bildenden
MOS-Transistoren T2a' bis T2nr in den nichtleitenden Zustand
gelangt. Dafür wird aber der zusammen mit diesem MOS-Transistor mit derselben Elektrode eines einen Querwiderstand des Widerstands-^eiternetzwerks
bildenden MOS-Transistors verbundene MOS-Transistor der zur zweiten Gruppe von jeweils einen Ableitwiderstand
bildenden MOS-Transistoren T2a bis T2n leitend gesteuert. Dadurch wird an den Verbindungspunkt , z.B. A, der
Quelle-Senke-Strecke dieses MOS-Transistors mit dem den betreffenden einen Querwiderstand des Widerstands-Ieiternetzwerks
bildenden MOS-Transistor eine bestimmte Spannung -angelegt. Diese Spannung wird durch die MOS-Transistoren des Widerstands-Kettenleiternetzwerks,
die sich im leitenden Zustand befinden, von Verbindungspunkt (z.B.A) zu Verbindungspunkt (ä.B. B) jeweils
um einen Paktor 2 kleiner.
Die Polarität der an den jev/eiligen Verbindungspunkt A, B bis M
jeweils zweier als Ableitwiderstände des Widerstands-Kettenleiternetzwerks
dienender MOS-Transistoren, wie der MOS-Transistoren T2a und T2a', und zumindest eines einen Querwiderstand
bildenden MOS-Transistors, wie des MOS-Transistors T1a* hängt davon ab, welcher der beiden oben erwähnten Spannungsteiler
wirksam ges-chaltet ist. Welcha? der beiden Spannungsteiler wrksam
geschaltet ist, hängt dabei davon ab, ob an dem Eingangsanschluß ev ein "O»-Bit oder ein "1"-Bit auftritt. Tritt ein
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»/angelegten Spannung
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"O"-Bit auf - das sei im vorliegenden Fall eine positive Spannung
- so sollen die MOS-Transistoren Tv und T3o, T3u gesperrt sein; in diesem Fall sind die IiOS-Transistoren T4o, T4u leitend,
wodurch an der mit ihren Senke-Quelle-Strecken gemeinsam verbundenen Leitung eine positive Spannung liegt. Tritt hingegen
an dem Eingangsanschluß ev ein "1"-Bit auf - das sei im vorliegenden Fall eine negative Spannung - so sollen die
MOS-Transistoren Tv und T3o, T3u im leitenden Zustand sein. In diesem Fall sind die MOS-Transistoren T4o, T4u im nichtleitenden
Zustand. Damit liegt an der zuvor erwähnten Leitung nunmehr eine negative Spannung.
Im Hinblick auf die in der Zeichnung dargestellte Schaltungsanordnung
sei abschließend noch bemerkt, daß diese nur aus direkt miteinander verbundenen MOS-Transistoren besteht. Damit
eignet sich die betreffende Schaltungsanordnung vorzüglich für
eine vollständige Integrierung. Wie eingangs bereits erwähnt, kann die betreffende Schaltungsanordnung gegebenenfalls auch
in einem nach dem Iterativverfahren arbeitenden Analogsignal-Digitalsignal-Wandler
mit eingebaut sein, und zwar in der Weise, daß ein nur dirch eine einzige monolithisch integrierte Schaltung
realisierter Analogsignal-Digital-signal-Wandler vorliegt, in welchem u.a. die Schaltungsanordnung gemäß der Erfindung
enthalten ist.
Für den Betrieb der oben erläuterten Schaltungsanordnung gemäß der Erfindung sind folgende Spannungen verwendet worden: An
dem Schaltungspunkt -ΪΓ1 eine Spannung von -24V, an dem Schaltungspunkt +U2 leine Spannung von +5V, an dem Schaltungspunkt -U3
eine Spannung von -5V und an dem Schaltungspunkt -U4 eine
Spannung von -12V.
Für die MOS-Transistoren können in Abweichung von den erläuterten
Verhältnissen auch solche des jeweils anderen Typs
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und/oder des jeweils anderen Kanals verwendet werden; in diesem
Fall erjßlgt eine entsprechende Änderung der Polarität und ggfs. der Höhe der bereitzustellenden Spannungen.
Bezüglich der Spannung, die den Torelektroden der die Ableitwiderstände
in dem Widerstands-Kettenleiternetzwerk bildenden MOS-Transistoren
?2a bis T2n und T2a* bis T2n' zuzuführen ist, sei abschließend
noch bemerkt, daß angestrebt wird, diese Spannung relativ hoch zu wählen; je höher diese Spannung/gewählt werden kann,
desto leichter sind nämlich Linearitätsanforderungen bezüglich der Steuerung der genannten MOS-Transistoren über einen großen Arbeitsbereich
zu erfüllen.
10 Patentansprüche
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Claims (10)
- 24231Pate ntansprüchef1)/ Schaltungsanordnung zur Umsetzung von aus einzelnen Bits bestehenden digitalen Signalen, insbesondere PCM-Signalen, in diesen entsprechende analoge Spannungen, unter Verwendung eines aus in Reihe: geschalteten Querwiderstanden und mit diesen verbundenen Ableitwiderständen bestehenden Widerstands-Kettenleiternetzwerkes, dessen Querwiderstände jeweils einen Y/iderstandswert R besitzen und dessen Ableitwiderstände jeweils einen Widerstandswert 2R besitzen, wobei an die jenigen ,,Enden der Able it v/i der stände, die den mit .äen Querwiderständen verbundenen Enden gegenüberliegen, eine den Bits des jeweiligen digitalen Signals entsprechende Spannung anlegbar ist und wobei von dem Verbindungspunkt eines Äbleitwiderstands und zumindest eines Querwiderstands eine dem jeweiligen digitalen Signal entsprechende analoge Spannung abnehmbar ist, dadurch gekennzeichnet, daß sämtliche Widerstände des 7/iderstands-Kettenleiternetzwerks durch die Quelle-Senke-Strecken von MOS-Transistoren gebildet sind, von denen die die Querwiderstände bildenden MOS-Transistoren (T1a bis T1b) stets im leitenden Zustand sind und mit ihren Quelle-Senke-Strecken jeweils einen Widerstandswert von R besitzen und von denen die die Ableitwidastände bildenden MOS-Transistoren (T2a, T2a·, T2b, T2b' bis T2n, T2n') im leitenden Zustand mit ihren Quelle-Senke-Strecken jeweils einen Y/iderstandswert von 2R besitzen, daß die die Ableitwiderstände des V/iderstands-Kettenleiter-;^'-. netzwerke bildenden MOS-Transistoren (T2a, T2a·, T2b, T2V bis T2n, T2n') zwei Gruppen von MOS-Transistoren bilden, von d_enen die MOS-Transistoren (T2a* bis T2nf) der einen Gruppe von. MOS-Transistoren mit ihren Enden, die den EndenVPA 9/610/4185 - 16 -3847/0643gegenüberliegen, welche mit den die Querwiderstände des Vriderstands-Kettenleiternetzv/erks bildenden MOS-Transistoren (T1a bis T 1m) verbunden sind, auf einem festen Potential liegen und von denen die MOS-Transistoren (T2a bis T2n) der zweiten Gruppe von MOS-Transistoren mit ihren Enden, die den Enden gegenüberliegen, welche mit den die Querwiderstände des Yfiderstands-kettenleiternetzwerks bildenden MOS-Transistoren (Tiabis T1m) verbunden sind, auf einem bestimmten anderen Potential liegen, und daß die mit ihrer jeweils einen Elektrode an ein und derselben Elektrode eines einen Querwiderstand des Yfiderstands-Kettenleiternetzwerks bildenden MOS-Transistors (z.B. T1a) angeschlossenen MOS-Transistoren (z.B. T2a, T2a') beider Gruppen von MOS-Transistoren mit ihren Torelektroden an alternativ aktivierte Ausgänge einer Steuerschaltung (St1, St2, Stn) angeschlossen sind, der eingangsseitig jeweils ein Bit des jeweiligen digitalen Signals zuführbar ist.
- 2) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungen (St1, St2 bis Stn) jeweils zwei in Reihe geschaltete Inverter enthalten, an deren Ausgängen die Torelektroden deiJMOS-Transistoren (z.B, T2a, T2a') angeschlossen sind, die gemeinsam an ein und derselben Elektrode eins als Querwiderstand des \7iderstands-Kettenleiternetzwerks dienenden MOS-Transistors (T1a) angeschlossen sind, und daß dem in der Reihenschaltung der Inverter ersten Inverter j jeweils ein Bit des jeweiligen digitalen Signals zuführbar ist.
- 3) Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Inverter durch MOS-Transistoren (Ti11, Ti12j Ti22; Tin1, Tin2) gebildet sind.VPA 9/610/4185 - 17 -509847/0643
- 4) Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß mit den Senke-Quelle-Strecken der die Inverter bildenden MOS-Transistoren durch MOS-Transistoren (TU 1, T112; T121, T122; Tn1,Tn2) gebildete Lastwiderstände in Reihe geschaltet sind.■>
- 5) Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet,daß die die genannten Lastwiderstände bildenden MOS-Transistoren durch MOS-Transistoren des Verarmungstyps gebildet sind.
- 6) Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß bei Auftreten von digitalen Signalen, die neben die Amplitude einer ihnen entsprechenden analogen Spannung angebenden Bits noch zumindest ein die Polarität "dieser Spannung angebendes vorzeichenbit umfassen, das beEfcLmmte andere Potential von zwei, durch das Yorzeichenbit wechselweise wirksam geschalteten Potentialquellen abgegeben wird, die Potentiale unterschiedlicher Polarität liefern.
- 7) Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß den einen, an den Enden des Widerstands-Kettenleiternetzwerks liegenden,, jeweils einen Ableitwiderstand bildenden MOS-Transistoren (T2a' T2n') jeweils ein zusätzlicher , stets im leitenden Zustand befindlicher MOS-Transistor (T2x, T2y) mit seiner Quelle-Senke-Strecke parallel geschaltet ist, die einen Widerstandswert 2R im leitenden Zustand dieses MOS-Transistors besitzt.
- 8) Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die die Querwiderstände des Widerstands-Kettenleiternetzwerks bildenden MOS-Transistoren (T1a bis T1m) durch MOS-Transistoren des Anreicherungstyps gebildet sind.VPA 9/610/4185 - 18 -503847/0643
- 9) Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die die Ableitwiderstände des Widerstandskettenleiternetzwerks bildenden MOS-Transistoren durch MOS-Transistoren des Anreicherungstyps gebildet sind.
- 10) Schaltungsanordnung nach einem der Ansprüche 1 bis 9, ,dadurch gekennzeichnet t daß sämtliche MOS-Transistoren in- einer gemeinsamen integrierten Schaltung enthalten sind.VPA 9/610/4185509847/0643
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EP0053193B1 (de) * | 1980-11-27 | 1985-04-17 | Deutsche ITT Industries GmbH | Monolithisch integrierbares R-2R-Netzwerk |
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