DE2412634C3 - Prozessor für eine Kleinstrechenanlage - Google Patents

Prozessor für eine Kleinstrechenanlage

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Description

Die Erfindung bezieht sich auf einen Prozessor für eine Kleinstrechenanlage der im Oberbegriff des Patentanspruchs angegebenen Gattung.
Bei derartigen Kleinstrechenanlagen wird heutzutage weitgehend mit integrierten Schaltungen gemäß der LSI-Technik gearbeitet. Wird das Kernstück einer solchen Kleinstrechenanlage, d. h. der Prozessor, auf jo einem einzigen Chip einheitlich integriert, was bei Anwendung der modernen LSI-Technik prinzipiell möglich ist, so tretei. Schwierigkeiten wegen der hohen Erwärmung im Betrieb sow λ we£>n des erhöhten Ausschusses bei der Fertigung derart umfangreicher js integrierter Schaltungen auf. Wird dagegen der Prozessor zur Vermeidung dieser Schwierigkeiten auf mehrere getrennte Chips integriert, so steigt offensichtlich die Anzahl der erforderlichen externen Anschlüsse zur Verbindung der einzelnen Chips untereinander, was -to insbesondere deshalb nachteilig ist, weil die räumliche Größe die einzelnen Chips weitgehend von der Zahl der externen Anschlüsse bestimmt wird und daher der gesamte Platzbedarf des Prozessors erheblich zunimmt.
Aus der deutschen Auslegeschrift 12 50 659 ist ein Prozessor für eine Kleinstrechenanlage der eingangs bezeichneten Gattung bekannt, der offenbar ein Leitwerk und ein Operationswerk aufweist und bei dem die Mikrobefehle aus mehreren Befehlsteilen zur Steuerung des Rechenwerks aufgebaut sind. Die Auslegeschrift sagt aber nichts darüber aus, wie der Prozessor räumlich aufgebaut ist. Insbesondere ist der Veröffentlichung nichts zu entnehmen, ob etwa die einzelnen Bauelemente wie Register, Decoder, Festspeicher, usw. aus diskreten Schaltelementen bestehen oder v> etwa für sich integriert sind oder ob etwa die gesamte Schaltung nach F i g. 1 der Veröffentlichung als Einheit integriert ist. Diese Veröffentlichung befaßt sich also nicht mit der genannten Problematik.
Der Erfindung liegt die Aufgabe zugrunde, einen en Prozessor für eine Kleinstrechenanlage zu schaffen, der in der LSI-Technik aufgebaut ist, dabei ein Maximum an Gesamtintegration mit einem Minimum an externen Anschlüssen der einzelnen Integrations-Baueinheiten verbindet und gleichzeitig eine hohe Arbeitsgeschwin- h-> digkeit gestattet.
Die Lösung dieser Aufgabe ergibt sich aus dem Kennzeichen des Patentanspruchs. Dadurch, daß der Prozessor nicht als eine einzige integrierte Einheit ausgebildet sondern auf zwei getrennte Baueinheiten integriert ist, wird das Problem der Erwärmung im Betrieb verringert Infolge der verringerten thermischen Belastung ist es andererseits möglich, mit hohen Geschwindigkeiten zu arbeiten. Trotz dieser Aufteilung des Prozessors, die grundsätzlich eine Erhöhung der Anzahl an externen Anschlüssen zur Übertragung der Mikrobefehle zwischen Leitwerk und Rechenwerk mit sich bringt, erlaubt es das weitere erfindungsgeiuäße Merkmal der zeitmultiplexen Übertragung der Befehlsteile, mit einer verhältnismäßig kleinen Anzahl von Anschlüssen auszukommen. Nimmt man beispielsweise an, daß jeder Mikrobefehl 30 Bits umfaßt, so wären grundsätzlich zwischen Leitwerk und Rechenwerk 30 externe Anschlüsse an jedem der beiden Werke erforderlich. Werden die Mikrobefehle aber beispielsweise in sechs Gruppen zu je fünf Bits zerlegt und diese ' Gruppen zeitmultiplex übertragen, so sind am Leitwerk und am Rechenwerk nur noch je fünf Anschlüsse für die verbindende Steuerleitung erforderlich. Die genannte zeitmultiplexe Übertragung einzelner Befehlsteile würde grundsätzlich die Arbeitsgeschwindigkeit des Prozessors herabsetzen; da aber gemäß dem weiteren kennzeichnenden Merkmal des Patentanspruchs das Rechenwerk eine Steuerung zur überlappten Ausführung der Befehlsteile umfaßt, ergibt sich aus der Tatsache, daß die Bciehlsteile einzeln übertragen werden, keine wesentliche Verringerung der Arbeitsgeschwindigkeit
Aus der US-Patentschrift 34 62 742 ist eine normale Rechenanlage (also im Gegensatz zur Erfindung keine Kleinstrechenanlage) bekannt, bei der zwar eine Aufteilung auf mehrere LSI-Einheiten verwirklicht ist. Bei der Anlage nach dieser Veröffentlichung sind aber anders als bei der Erfindung nicht ein einziges Leitwerk und ein einziges Rechenwerk jeweils für sich integriert; vielmehr umfaßt jede Integrationseinheit einen eigenen Pro7essorteil, einen eigenen Speicherteil usw. Jede der Integrationseinheiten hat dabei 30, 60 oder bis zu 100 externe Anschlüsse, wobei in der Veröffentlichung zum Ausdruck gebracht ist, daß auf jeder Einheit möglichst viele Schaltelemente integriert sein sollen. Unter Berücksichtigung der aus dieser Veröffentlichung zu entnehmenden Lehre würde der Fachmann dazu verleitet, bei einer Kleinstrechenanlage den gesamten Prozessor zu einer Einheit zu integrieren, wobei sich die eingangs genannten Probleme ergäben. Diese Veröffentlichung führt daher eher von der Erfindung weg.
Aus der deutschen Patentschrift 11 79 397 ist ferner des kennzeichnende Merkmal einer zeitlich überlappenden Arbeitsweise an sich bekannt, das dort für den Betrieb zweier Speicher angewendet wird. Im übrigen enthält diese Veröffentlichung keinerlei Hinweise auf den räumlichen Aufbau der Rechenanlage und hat daher auf die der Erfindung zugrunde liegende Problematik keinen Bezug.
Im folgenden wird ein Ausführungsbeispiel der Erfindung in Verbindung mit den Zeichnungen näher beschrieben. Es zeigt
Fig. 1 ein Prinzipblockschaltbild der Kleinstrechen-
F i g. 2 ein Blockschaltbild des Leitwerks,
F i g. 3 ein Blockschaltbild des Rechenwerks,
F i g. 4 ein Blockschaltbild der Halteschaltung und des
Decodierers,
Fig. 5 eine detaillierte Darstellung von Teilen der
Schaltung nach Fig. 4,
Fig,6 ein Irnpulsdiagramm Zl*r Erläuterung des Betriebs der Kleinstrechenanlage,
Fig.7a bis 7c schematische Darstellungen zur Erläuterung des Aufbaus verschiedener Arten von Mikrobefehlen und
Fig.8a, 8B;9a, 9b; 10a, 10b und 11a, lib jeweils ein Block- und ein Impulsdiagramm zur Erläuterung der Betriebssteuerung der Kleinstrechenanlage.
Der Prozessor der in F i g. 1 gezeigten Kletnstrechenanlage besteht aus zwei LSI-Bauteilen. Das eine der beiden Bauteile is ι ein Rechenwerk 1, das aus einem Operationsschaltnetz und Registern für die verschiedenen Operationen besteht Das andere Bauteil ist das Leitwerk 2, das aus einem Festspeicher zum Speichern eines Mikroprogramms, einem Steuerglied zur Ansteuerung des Festspeichers und einem Decodierer besteht
Die vollständige Kleinstrechenanlage besteht so also lediglich aus diesen beiden Bauteilen, dem Rechenwerk 1 und dem Leitwerk 2 in Verbindung mit einem Zentralspeicher 3 und einem EA-Werk 4.
Die drei Werke der Kleinstrechenanlage und der Zentralspeicher sind untereinander durch eine in zwei Richtungen übertragende Datensammelschiene 5 verbunden. Die Sammelschiene 5 dient der Übertragung einer Speicheradresse und einer Schreib- oder Leseinformation zwischen dem Rechenwerk 1 und dem Zentralspeicher 3, der Übertragung eines aus dem Zentralspeicher 3 gelesenen Befehlswortes aus dem Zentralspeicher in das Leitwerk und der Übertragung einer Peripherieadresse und von EA-Daten zwischen dem Rechenwerk 1 und dem EA-Werk 4.
Das Rechenwerk 1 und das Leitwerk 2 sind durch eine Steuerleitung 6 miteinander verbunden. Durch sie werden die aus dem Festspeicher des Leitwerks 2 gelesenen Informationen in das Rechenwerk 1 übertragen und die Ergebnisinformationen der vom Rechenwerk 1 ausgeführten Zustandsprüfungen an das Leitwerk 1 rückübertragen. Solche Zustandsprüfungen können beispielsweise das arithmetische Vorzeichen, den Übertrag oder den Überlauf eines Operationsergebnisses betreffen, das unter der übertragenen Steuerinformation erarbeitet worden ist.
Eine Speichersteuerungssammelschiene 7 verbindet das Leitwerk mit dem Zentralspeicher. Eine entsprechende Steuerinformationssammelschiene 8 verbindet das Leitwerk 2 mit dem EA-Werk und dem Rechenwerk 1. Die Schiene 7 löst das Lesen aus dem Zentralspeicher oder das Schreiben in den Zentralspeicher 3 aus. Die Schiene 7 dient weiterhin der Übertragung von Schnittstellensignalen, beispielsweise eines Signals zur Bestätigung der Abgabe gelesener Daten oder eines Signals, das den Abschluß eines Zyklus anzeigt. Die EA-Steuersammelschiene 8 dient der Übertragung von Betätigungssignalen, die für den Datenaustausch zwischen dem EA-Werk 4 und den anderen Werken erforderlich sind. Sie dient weiterhin der Übertragung einer Unterbrechungssteuerfunktion.
Im folgenden sind der Aufbau und der Betrieb des Leitwerks und des Rechenwerks näher beschrieben.
In Fig. 2 ist der konstruktive Aufbau des Leitwerks näher dargestellt. Ein durch eine im Adressenregister 21 stehende Adresse aufgerufener Mikrobefehl wird aus dem Festspeicher 22 gelesen und im Datenregister 23 gespeichert. Der Inhalt des Adressenregisters 21 bestimmt sich nach dem Adressenteil eines in das Datenregister 23 gelesenen Steuerbefehlswortes und dem Inhalt eines in den Figuren nicht dargestellten Stellerbefehlsregisters, eines Unterprogrammadressenregisters (in den Figuren nicht dargestellt) und anderer aus Gründen der überschaubaren Darstellung nicht im Detail dargestellter Bedingungen und Register,
Ein Mikrobefehlswort, das aus dem Festspeicher 22 gelesen wird, besteht aus 30 Bits, die durch einen Codierer 24 in sechs Gruppen zerlegt werden. Die in diese Gruppen zerlegten Befehlsteile werden im Multiplexbetrieb über die Verknüpfungsglieder 25a-25/ auf die Steuerleitung 6 gegeben. Die
ίο Verknüpfungsglieder werden durch Stufentaktimpulse ST\ — STt geöffnet und geschlossen.
Jedes Mikrobefehlswort wird also in sechs Befehlsteile zu Grundeinheiten von je fünf Bit zerlegt Das Rechenwerk 1 wird dann'durch jenen Fünf-Bit-Befehlsteil gesteuert, der jeweils zur Grundeinheit der Steuerung erklärt wird. Auf diese Weise besteht also das vom Leitwerk 2 in das Rechenwerk 1 zu übertragende Steuersignal aus lediglich 5 Bits. Dadurch werden also zum Steuersignalverkehr zwischen dem Leitwerk und dem Rechenwerk nur außerordentlich wenige Anschlüsse benötigt
Wie in F i g. 3 gezeigt, besteht das R fienwerk 1 im wesentlichen aus den drei Funktionseinheite: ί i, 12 und 13. In der Funktionseinheit 11 werden die verschiedenen Operationen unter Steuerung der Mikrobefehle ausgeführt. In der Funktionseinheit 12 werden die Mikrobefehle in df-·: Gliederung nach Grundeinheiten, wie sie vom Leitwerk 2 übergeben worden sind, decodiert Die Funktionseinheit 13 taktet und sequenziert das Rechenwerk 1.
In der Fig.4 ist die zweite Funktiowseinheit des Rechenwerks, die Funktionseinheit 12, detaillierter dargestellt Die Funktionseinheit 12 enthält eine Halteschaltung 121 und einen Decodierer 122. Die an
J5 das Rechenwerk 1 übergebenen 5-Bit-Befehlsteile werden von der Steuerleitung 6 ihrer Stelle entsprechend auf die Halteschallungen 121a-121/ unter Synchronisation der Stufentaktimpulse 571 — STf, gegeben und dort statisiert.
Die Halteschaltungen 121a-121/sind erforderi.ch, da die Steuerinformation im Multiplexbetrieb stufenweise übergeben wird und, wie später näher beschrieben ist, zumindest für eine bestimmte Mindestdauer zur Verfügung stehen muß, um die Betriebssteuerung unter
zeitlicher Überlappung mehrerer Befehlsteile durchführen zu können.
Für die einzelnen Stufen sind bestimmte Steuerfunktionen festgelegt. Die Befehlsteile werden von einem entsprechend zugeordneten Decodierglied 122a—122/ decodiert. Anschließend werden die vorbestimmten und vereinbarten Steuerungen bewirkt
In Fig.5 ist die Anordnung der Schaltnetze bzw. Bauelemente für ein Halleglied 121a der Halteschaltung 121 und für ein Decodierglied 122.a des Decodierers 122
>~i gezeigt. Oi-; Halteglieder 1216— 121/und die Decodierglieder \22b—122/ entsprechen dem gezeigten Halteglied 121 a bzw. dem gezeigten Decodierglied 122a.
Die 5 Bits Q-Q eines Befehlsteils, die einem Steuersignal entsprechen, werden über die Steuerlei-
bo tung 6 auf die Eingänge von 5 UND-Gliedern 1211a—1211e gegeben. Der jeweils andere Eingang dieser 5 zweifüßigen UND-Glieder werden gemeinsam mit dem Stufentaktimpuls ST beaufschlagt. An den Ausgängen der UND-Glieder 1211a- 121 Ie treten die
μ entsprechenden Steuersignalbits also nur während der Dauer des Stufentaktimoulses5Ti auf (ST =»1«).
Die an den Ausgängen der UND-Glieder auftretenden Steuersignalimpulse werden auf die Eingänge
Di - Di eines Halteregisters 1213 gegeben. Sie wurden im Halteregister 1213 durch die Ausgangssignale eines UND-Gliedes 1212 gesetzt, das den Stufentaktimpuls 571 mit jeweils einem von vier Mikrotaktimpulsen MPx-MPt vermindert. Durch diese Folge von vier Mikrotaktimpulsen wird das Steuersignal des Mikrobefehlsteils in weitere vier Untergruppen zerlegt.
Der Zusammenhang zwischen den Stufentaktimpulsen und den Mikrotaktimpulsen ist in nicht maßstablicher Darstellung in Fig. 6 gezeigt. Die Dauer des Stufentaktimpulses wird danach durch die vier Mikrotaktimpulse in vier gleich lange Abschnitte zerlegt Wenn also ein Stufentaktimpuls beispielsweise 200 ns lang ist, so wird er durch die Mikrotaktimpulse in vier Perioden gegliedert, die je 50 ns lang sind.
Weiterhin kann auf das Halteregister 1213 ein Signal GR gegeben werden, das als externes Signal das Rechnersystem rücksetzen kann. Die Ausgangssignalc der UND-Glieder 1211a—1211c und die Ausgangssi-
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gliaiC U*-3 I lailLI (.gl JIWI J ■ s. ■ -«, UIV Uli Ul.ll MUJgUMgJ(IIl Schlüssen Q\ - Q^ zur Verfügung stehen, werden durch die ODER-Glieder 1221a-1221e miteinander verknüpft. Durch diese Schaltung kann eine Verkürzung des effektiven Stufentaktes vermieden werden, die durch die Setzverzögerung des Halteregisters 1213 auftritt.
Die Ausgangssignale der ODF.R-Glieder 1221a- 1221 e werden von einem Decodierschaltnctz 1222 decodiert, das 32 Steuersignale erzeugt.
Durch die Schaffung solcher Schaltglieder 121a und 122a in Zuordnung zu den einzelnen Mikrobefehlsteilen, die während der entsprechenden Stufentaktimpulse als Steuersignale wirken, können die vom Leitwerk 2 übergebenen Mikrobefehlsteile zu wirksamen Steuerinformationen für die erste Funktionseinheit 11 des Rechenwerks 1 ausgenutzt werden, und zwar vom Augenblick der Übernahme an bis zu dem Zeitpunkt, zu dem dieser Mikrobefehl im Halteregister 1213 vom nächsten übergebenen Mikrobefehl überschrieben wird. Das Verfahren zur Steuerung der ersten Funktionseinheit 11 des Rechenwerkes 1 durch die Ausgangssignale der Decodierglieder 122a-122/" ist weiter unten im Detail beschrieben.
Die in Fig. 3 gezeigte erste Funktionseinheit U des Rechenwerks 1 enthält eine Eingangsverriegelung 111. in dem Operanden vorübergehend gespeichert werden können, ein Rechenglied 112, in dem arithmetische und logische Operationen durchgeführt werden können, eine Ausgangsverriegelung 113. in der vorübergehend ein im Rechenglied erzeugtes Ergebnis gespeichert werden kann, und ein Zustandsanzeigeregister 114, in dem beispielsweise als Zustandsanzeige das im Rechenglied 112 erarbeitete Ergebnis stehen kann. Die Verriegelungsregister 111 und 113 wirken gleichzeitig als Eingabepuffer bzw. Ausgabepuffer. Die Funktionseinheit 11 enthält weiterhin einen allgemeinen Zwecken dienenden Registerspeicher 115b, der als Speicher mit direktem Zugriff ausgebildet ist. Dieser Speicher wird im Rahmen der Operationsausführung in Übereinstimmung mit einem Programm verwendet, dient also im wesentlichen als Rechenwerksspeicher. Ein Datenregister 115a dient dem Speicher U5i> als EA-Puffer. Der Registerspeicher 116Z> ist ein Speicher mit direktem Zugriff, der im wesentlichen als Arbeitsspeicher des Mikroprogramms dient. Vor den Speicher 116ft ist ein Datenregister bzw. Speichen-egister 116a geschaltet, das den Informationsverkehr mit dem Speicher puffert. Das Datenregister 116a dient auch dem Hauptspeicher 3, der an der Datcnsammelschicne 5 liegt, al; Kifferregister.
Die erste Funktionseinheit 11 des Registerwerks 1 enthält weiterhin zwei Multiplexer 117a und 1176. vor denen der erste, also der Multiplexer 117a, eir sogenannter Demultiplexer, also ein Multiplexer mi weniger Informationseingangskanälen als Informations ausgangskanälen ist, während der andere Multiplexer der Multiplexer 1176, ein Multiplexer im engeren Sinm ist, der mehr Informationseingangskanälc als Informa tionsausgangskanäle aufweist. Die Multiplexer 117a um 1176 verbinden einen Programmzähler 118a und ein al: Befehlsregister und Speicheradressenregister dienende: Register 1186 mit der Sammelschiene 5. Aufgabe um Funktion der beiden Multiplexer sind nachstchem näher beschrieben.
Die Darstellung der internen Daten der Kleinstre ehenanlage erfolgt mit acht Bits. Entsprechend erfolg die Datenübertragung auf acht, den acht Bits entspre ί<^οη/Ιηη I αιΐιιηηηη P^*»r Pi-nnromtn7Öhlpr 1 1 Λ ιj 11 η/") r\a<
Adressenregister 1186 haben jedoch eine Länge von If Bits, so daß sie direkt den Hauptspeicher 3 erreichet können, dessen maximale Kapazität 65 K Byte beträgl Der Informationsaustausch zwischen den Register! 118a und 1186 und der Sammelschiene 5 muß daher fü die höheren und niedrigeren Bytestellen getrenn durchgeführt werden.
Schließlich enthält die Funktionseinheit 11 noch einci Adresse '.registerspeicher 119. in dem beim Aufruf voi Unterprogrammen die Rücksprungadressen gespei chert werden.
Die dritte Funktionseinheit 13 des Rechenwerks
enthält eine Steuerschaltung 131, mit der die verschiede nen an der Sammelschiene angeschlossenen Registe der Funktionseinheit 11 und das Rechenglied 1i: gesteuert werden können. Die Funktionseinheit Γ enthält weiterhin eine Zustandssteuerschaltiing 132, dii die Zustandssynchronisation im Rechenwerk 1 bewirki und eine EA-Steuerschaltung 133, die bei der Ausfüh rung von EA-Befehlen die verschiedenen EA-Nahtstel len steuert. Die Funktionen der einzelnen Schaltelemcn te der beschriebenen Schaltglieder kann der nächste henden Funktionsbeschreibung entnommen werden.
Nach dem im folgenden beschriebenen bevorzugtei Ausführungsbeispiel der Erfindung werden auf de Grundlage ihrer Steuerfunktionen vier verschieden! Arten von Mikrobefehlen unterschieden. Zur Verdeutli chung seien sie als Befehle vom Typ A. vom Typ M, von Typ EA und vom Typ T bezeichnet.
Die Befehle vom Typ A steuern im wesentlichen da Rechenglied 112. Die Befehle vom Typ M enthaltei Befehle, die den Betrieb mit dem Hauptspeic! :r : steuern. Die EA-Befehle steuern das EA-Werk. Dii Befehle vom Typ T enthalten Prüfbefehle, dii Operationsergebnisse prüfen und die Verzweigungei eines Mikroprogramms steuern.
Jedes 30-Bit-Mikrobefehlswort, das aus dem Festspei eher 22 gelesen wird, wird nach dem Lesen wieder zi einem Mikrobefehl einer der in den Fig. 7a —7i gezeigten Arten zusammengesetzt Dieser Mikrobefeh wird 5 bitweise synchron mit den Stufentaktimpulsei STi — STt an das Rechenwerk 1 übergeben.
Den Stufentaktimpulsen STi-STi sind vorab be stimmte Funktionen zugeordnet. Die entsprechende! Mikrobefehle liefern dann die Signale zu den jeweiliger den erforderlichen Funktionen entsprechenden Stufen laktimpuisen. Die zugeordneten Funktionen sind dii folgenden:
ST\: Aufruf der Prüfbedingung, Aufruf des Speicherverkehrs.
ST2: Aufruf der Steuerbedingung, EA-Aufruf.
Sr3: Aufruf des ersten Quellenregisters.
STa: Aufruf des zweiten Quellenregisters. ■-,
STi-. Aufruf einer arithmetischen und bzw. oder
logischen Operation.
STt: Aufruf des Bestimmungsregisters.
Zur Vereinfachung der Steuerschaltnetze ist eine vorangehende Festlegung der Steuerfunktionen der Signale zu den einzelnen Stufentaktimpuisen in der beschriebenen Weise außerordentlich wirkungsvoll. Da alle Mikrobefehle als Kombinationen mit einer oder mehreren Funktionen der Stufentaktimpulse ST\ — STh \ =, dargestellt werden, kann die Hardware-Steuerschaltung, die den einzelnen Funktionen entspricht, so ausgelegt werden, daß sie allen Mikrobefehlen gemeinsam zur Verfügung steht.
in der F i g. 7a ist ein rviikruuciciii ν um Typ β gezeigt, ^i der den Operationsablauf steuert, beispielsweise eine Addition oder Subtraktion, logische Verschiebungsoperationen und andere. Die Operation wird dabei durch das Feld A bestimmt bzw. aufgerufen. Die beiden Operandenregister bzw. Quellenregister werden durch den Inhalt der Felder X und Y angesteuert. Das Ergebnisregister ist durch den Inhalt des Feldes Z gekennzeichnet. Das Feld C dient entweder der Erneuerung des Inhalts des Programmzählers 18a oder bleibt besonderen Steuerfunktionen vorbehalten. jo
Die Grundfolge der Steuerungen, die durch die Mikrobefehle des Typs A bewirkt werden, sind nachstehend im Zusammenhang mit den F i g. 8a und 8b beschrieben.
(a) Wenn das erste vom Feld X aufgerufene Quellenregister der allgemeine Registerspeicher 115/) ist, wird der Inhalt zwischen den Stufentaktimpuisen ST3 und STt aus dem Speicher 115/> gelesen und in das Datenregister 115a geschrieben. Anschließend wird das Datenregister 115a als erstes Quellenregister (X) angesehen.
(b) Während der Leseperiode (ST3 und STt) bleibt die Datensammelschiene 5 unbelegt. Zur Nutzung dieser Freizeit wird das Register 116a als Datenregister, und zwar als zweites Quellenregister (Y) durch das Feld Y aufgerufen. Sein Inhalt wird über die Schiene 5 in das Eingangs Verriegelungsregister 111 übertragen.
(c) Zwischen den Stufentaktimpuisen Sfs und STf, wird ein Verknüpfungsglied Gi geöffnet Dadurch wird der Inhalt des Datenregisters 115a, das als erstes Quellenregister (X) aufgerufen wird, in das Rechenwerk 112 überführt
(d) Das die gewünschte Operation aufrufende Steuersignal wird nach dem Stufentakümpuls 5Ts in das Rechenwerk 112 eingegeben. Die durch dieses Steuerstgnal spezifizierte Operation wird also zwischen den Stufentaktimpuisen STS und ST6 ausgeführt Das erhaltene Ergebnis wird in die Ausgangsverriegelung 113 (Ausgangspuffer des Rechenwerks) geschrieben.
(e) Markierungen für das Vorzeichen, die nicht signifikanten Nullen, für den Obertrag und den Oberlauf des erhaltenen Ergebnisses werden im Zustandsanzeigeregister 114 gesetzt
(f) Während des Stufentaktimpulses 572 des nächsten Maschinenzyklus wird das Verknüpfungsglied G1 geöffnet Das durch die Ausführung der Operation erhaltene Ergebnis wird auf die Datenschiene 5 gegeben. Das Ergebnis wird in das Datenregister 115a eingeschrieben, das vom Feld Z als Bestimmungsregister aufgerufen wurde. Wenn der allgemeine Registerspeicher 115b als Bestimmungsregister aufgerufen wurde, wird die Adresse während des Stufentaktimpulses STf, angesteuert und der Schreibimpuls aufgeprägt.
Aus der vorangegangenen Beschreibung sind die zeitlichen Überlappungen der einzelnen Steuerfunktionen deutlich geworden. So werden während des Stufentaktimpulses STt beispielsweise parallel zueinander gesteuert und ausgeführt die Übertragung der im Datenregister 116a gespeicherten Information in den Eingangspuffer 111 und das Lesen der Daten aus dem Registerspeicher 1156 und ihr Einschreiben in das Datenregister 115a.
Zu einem anderen Zeitpunkt wird die Verarbeitungssteuerung unter Belegung der Datensammelschiene 5 und die Steuerung von Verarbeitungsabläufen, die die Schiene 5 nicht belegen, in ähnlicher Weise parallel durchgeführt.
Die Mikrobefehle vorn Typ M steuern den Verkehr mit dem Hauptspeicher 3 und die EA-Mikrobefehle den Verkehr mit dem EA-Werk 4. Die Signale im Feld M sind dem Stufentaktimpuls 57Ϊ, die Signale im Feld C dem Stufentaktimpuls ST2, die Signale im Feld X dem Stufentaktimpuls ST3 und die Signale im Feld Z dem Stufentaktimpuls ST6 in der in F i g. 7b gezeigten Weise zugeordnet. Die M-Befehle und die EA-Befehle unterscheiden sich durch zwei Bits im Feld M.
In Verbindung mit den F i g. 9a und 9b ist die durch die Mikrobefehle vom Typ M bewirkte Steuerfolge näher beschrieben.
Bei der Eingabe des niedrigstwertigen Bits des Feldes M zum Zeitpunkt des Stufentaktimpulses 572 werden der Programmzähler 118a oder das Register II8/7, das als Adressenregister verwendet wird, angesteuert. Der Inhalt des so angesteuerten Registers wird als Adresse gedeutet, die zum Hauptspeicher übergeben werden soll. Die ermittelte Adresseninformation wird je nach Aufruf durch das Steuersignal des Feldes M aus dem Zähler 118a oder dem Register 1186 Ober den Multiplexer 117/? auf die Datensammelschiene 5 gegeben. Da die Datenschiene für den 8-Bit-Betrieb eingerichtet ist während die Adresse für den Hauptspeicher 3 16 Bits enthält wird die Gesamtadresse zu zwei 8 Bit-Teilen übertragen. Das auswählende Steuersignal des Multiplexers 117/) überführt dabei die acht höherwertigen Bits der Adresse während des Stufentaktimpulses ST3 und überführt die acht niedrigerwertigen Bits während des Stufentaktimpulses ST^. Auf der Seite des Hauptspeichers 3 wird die während der Stufentaktimpulse ST3 und 5Γ4 übergebene Adresse in ein in den Figuren nicht dargestelltes Speicheradressenregister geschrieben.
Wenn Information in den Hauptspeicher 3 geschrieben werden soll, wird das Quellenregister durch das Feld X des Mikrobefehls aufgerufen. Wenn beispielsweise das Datenregister 116a als Quellenregister angesteuert wird, wird dessen Inhalt über das Verknüpfungsglied G3, das während der Stufentaktimpulse STs und 576 geöffnet ist, auf die Datensammelschiene 5 übertragen. Auf der Speicherseite werden die Daten in der zweiten Hälfte des Stufentaktimpulses 57s in ein in den Figuren nicht dargestelltes Datenregister geschrieben.
Beim Lesen von Daten aus dem Hauptspeicher 3 wird während der Stufentaktimpulse ST3 und 5T4 ebenfalls eine Adresseninformation übergeben. Während des Stufentaktimpuises STs fällt das System dann automatisch in einen Wartezustand. Der Hauptspeicher 3
übergibt die gelesenen Daten dann an die Datensammelschiene und liefert gleichzeitig ein Aktivierungssignal für die Datensammelschiene, wodurch der Wartezustand aufgehoben wird. Die der Datenschiene 5 übergebenen Daten werden in das durch das Feld Z des Mikrobefehls angegebene Bestimmungsregister geschrieben. Wenn beispielsweise das Datenregister 116a als Bestimmungsregister aufgerufen ist, gelangt ein Z-Ladesignal in ''as Register 116a, und zwar wie bei einem Befehl des Typs A während des Stufentaktimpulses ST-i. Dadurch können die Daten aus der Schiene 5 im Register 116a gespeichert werden.
Anhand der Fig. 10a und IOb ist die durch die EA-Mikrobefehle ausgelöste Steuerfolge beschrieben. Im Feld C der EA-Befehle ist die Adresse des EA-Werkes enthalten. Unter Steuerung einer EA-Werksadresse in einem EA-Mikrobefehl wird der Multiplexer 1 Mb so gesteuert, daß das niedrigerwertige Byte des Befehlsregisters 118Z) auf die Datensammelschiene 5 gegeben wird. Anschließend wird das Verknüpfungsglied Gi geöffnet und der Inhalt des als Quellenregister X angesteuerten Datenregisters 116a übertragen.
Bei Eingabe von Daten aus dem EA-Werk 4 wird ebenfalls während des Stufentaktimpulses STj eine Aufrufinformation für das EA-Werk übertragen, woraufhin das System in den Wartezustand verfällt. Anschließend überträgt das EA-Werk die Daten auf die Datensammelschiene und liefert gleichzeitig ein Aktivierungssignal für die Datensammelschiene, wodurch der Wartezustand aufgehoben wird. Die Daten werden dann in das durch die Information im Feld Z angesteuerte Bestimmungsregister, beispielsweise in das Datenregister 116a^übertragen.
Das Rechenwerk 1 enthält ein Schaltglied 133, das die für die Ausführung der EA-Befehle erforderlichen Eingabesignale und Ausgabesignale erzeugt, die den Datenverkehr mit dem EA-Werk 4 steuern. Der Fluß der EA-Daten unterscheidet sich nicht wesentlich vom Datenfluß, wie er in Verbindung mit der Steuerung des Hauptspeichers 3 beschrieben wurde. Das EA-Werk 4 ist hinsichtlich der Stufentaktimpulse jedoch nicht mit dem Prozessor gekoppelt, wie das im Fall des Hauptspeichers 3 der Fall ist. Für jeden Informationsaustausch mit dem EA-Werk ist daher ein Übergabebestätigungssignal erforderlich. Aus diesem Grund fällt das EA-Werk also stets in den Wartezustand, in dem das Bestätigungssignal erwartet wird. Lediglich für die Stufentaktimpulse .9T6 und 5Ti ist dieses Bestätigungssignal nicht erfordc .'lieh.
Der Mikrobefehl des Typs T dient der Zustandsprüfung eines im Rechenwerk erzeugten Ergebnisses. Die entsprechenden Steuerbefehle sind im Befehlsfeld Γ enthalten, das in der in Fig. 7c gezeigten Weise dem Stufentaktimpuls STi entspricht. Das Register 114 dient der Aufnahme der Zustandsinformation. In diesem Register werden das Vorzeichen oder Null, der Übertrag oder der Überlauf eines in den Figuren nicht dargestellten Akkumulators angezeigt, der das erarbeitete Ergebnis enthält. Ein Bit des Registers 114, das getrennt geprüft werden kann, entspricht einer Markierung, die eine Unterbrechung der Operation verbietet.
Durch die vier Bits des Feldes Tkann der Mikrobefehl vom Typ T die nächste Prüfbedingung aufrufen.
bezüglich
Akkumulatorinhalt
(a)0001 Null
ib)0010 Vorzeichen
(cjOOll Übertrag
(d)OlOO Überlauf
(e)OlOl Unterbrechungsverbotsmarkierung
(f) 0110 Inhalt angezeigt durch
niedrigeres Byte des
Befehlsregisters
118b
(g) Nullschiebezähler
Das Rechenwerk 1 ist weiterhin mit einer Prüfmatrixschaltung 120 versehen, mit deren Hilfe die verschiedenen Zustandsinformationen geprüft werden können. Die Testbedingungen werden durch das Feld T des Mikrobefehls und durch das niedrigerwertige Byte des Befehlsregisters 118Z> festgelegt. Auf der anderen Seite wird die zu prüfende Zustandsinformation aus dem Register 114 in die Matrix 120 gegeben. Als Ausgangssignal wird das Prüfergebnis der aufgerufenen Prüfbedingung an das Leitwerk 2 gegeben. Auf der Grundlage des erhaltenen Prüfergebnisses bestimmt das Leitwerk 2 die Adresse des nächsten auszuführenden Miki jbefehls.
Die Formen und die Steuerfunktionen der verschiedenen Arten von Mikrobefehlen, die vorstehend beschrieben wurden, sind in der folgenden Tabelle I zusammengefaßt.
Typ Zustand
ST,
STi
STi
SU
STi
Sie
LESEN
0
0000
SCHREIBEN 0000
EA
LESEN
SCHREIBEN
I 0 Oi
1 01
I
i ι oi
1
1 ο il
i ο Ii
i ο 0
CCCC XXXXX YYYYY AAAAA ZZZZZ
CCCC 0 0 0 ZZZZZ
CCCC
XXXXX
JEi
0 0 0 0 ZZZZZ
0 XXXXX 0 0 0
0 0 0 0 0
11 24 .ST.· 12 634 .V 7 · 12 .NTi.
Aufruf der Aufruf des Aufruf des
Forlsi'! 'U'iji ST, Prüfbe Quellen si > Bestimmu.ngs
Typ /"usliind Prüfung dingung .V/i registers Aufruf der registers
Funktion von (CCCC) Aufruf des (YYYYY) Rechen (ZZZZZ)
Bedingung Quellen werks-
(TTTT) Aufruf registers funktion
EA (XXXXX) (AAAAA)
Aufruf des
Speicher Aufruf der
verkehrs Adressen
quelle
Hierzu '' Bhiit Zeichnungen

Claims (1)

  1. Patentanspruch:
    Prozessor für eine Kleinstrechenanlage mit einem einzigen Leitwerk, das einen Festspeicher zur Aufnahme mehrerer Mikrobefehle enthält, und einem einzigen Rechenwerk, das über eine mehrere Bits parallel übertragende Steuerleitung mit dem Leitwerk verbunden ist, wobei jeder Mikrobefehl aus mehreren Befehlsteilen zur Steuerung des Rechenwerks aufgebaut ist, dadurch gekennzeichnet, daß Leitwerk (2) und Rechenwerk (1) auf zwei getrennten Baueinheiten integriert sind, daß das Leitwerk (2) eine Steuerung (24, 25) zur zeitmultiplexen Übertragung der Befehlsteile über die Steuerleitung (6) aufweist und daß das Rechenwerk (1) eine Steuerung (12, 13) zur Decodierung und überlappten Ausführung der Befehlsteile umfaßt
DE2412634A 1973-03-16 1974-03-15 Prozessor für eine Kleinstrechenanlage Expired DE2412634C3 (de)

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DE2412634B2 DE2412634B2 (de) 1977-12-08
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ID=12294315

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5811653B2 (ja) * 1974-08-01 1983-03-04 三洋電機株式会社 マイクロプログラム制御方式
CA1059639A (en) * 1975-03-26 1979-07-31 Garvin W. Patterson Instruction look ahead having prefetch concurrency and pipe line features
US4156925A (en) * 1976-04-30 1979-05-29 International Business Machines Corporation Overlapped and interleaved control store with address modifiers
DE2835261C2 (de) * 1978-08-11 1982-04-15 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Datenverarbeitungseinheit
JPS5538150A (en) * 1978-09-11 1980-03-17 Toppan Printing Co Ltd Towel and towel ket with pattern
JPS5847054B2 (ja) * 1978-10-31 1983-10-20 富士通株式会社 デジタル信号処理用デ−タ処理装置
JPS5572253A (en) * 1978-11-22 1980-05-30 Fujitsu Ltd Instruction assigning method
JPS5621242A (en) * 1979-07-28 1981-02-27 Fujitsu Ltd Pipeline control method for computer operation
JPS57182850A (en) * 1981-05-07 1982-11-10 Hitachi Ltd Data processing system
FR2789247B1 (fr) * 1999-01-28 2004-10-15 St Microelectronics Sa Circuit electronique modulaire a synchronisation amelioree
TWI298834B (en) * 2006-02-14 2008-07-11 Neotec Semiconductor Ltd Battery management system

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3462742A (en) * 1966-12-21 1969-08-19 Rca Corp Computer system adapted to be constructed of large integrated circuit arrays
US3665411A (en) * 1970-06-08 1972-05-23 Singer Co Computer
US3806880A (en) * 1971-12-02 1974-04-23 North American Rockwell Multiplexing system for address decode logic
US3760369A (en) * 1972-06-02 1973-09-18 Ibm Distributed microprogram control in an information handling system
US3832694A (en) * 1972-08-31 1974-08-27 Ex Cell O Corp Processor unit for data retrieval and processing
US3839705A (en) * 1972-12-14 1974-10-01 Gen Electric Data processor including microprogram control means
US3786434A (en) * 1972-12-20 1974-01-15 Ibm Full capacity small size microprogrammed control unit
US3821715A (en) * 1973-01-22 1974-06-28 Intel Corp Memory system for a multi chip digital computer

Also Published As

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US3947822A (en) 1976-03-30
JPS5247976B2 (de) 1977-12-06
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DE2412634B2 (de) 1977-12-08
JPS49120554A (de) 1974-11-18

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