DE2411553C3 - Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer - Google Patents
Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden CodiererInfo
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Description
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einer eniisprechenden negativen Analogsignal-Abtastprobe
entsprechendes Digitalsignal lediglich durch das Vorzeichenbit unterscheidet
Bei deir Umsetzung von Digitalsignalen in Analogsignale
wird aus dem jeweiligen Digitalsignal ein Analogsignal reproduziert, das mit dem ursprünglichen
Analogsignal im Mittel am besten dann übereinstimmt, wenn auF das einem bestimmten Amplitudenintervall
entsprechende Digitalsignal hin jeweils der arithmetische Mittelwert des betreffenden Amplitudenintervalls
als reproduziertes Analogsignal ausgegeben wird. Dem steht jedoch im allgemeinen aus Gründen des
schaltungstechnischen Aufwandes die Forderung entgegen, zur Umsetzung von Digitalsignalen in Analogsignale
die gleichen normierten Amplitudenwerte zu benutzen, die auch zur Umsetzung von Analogsignalen
in Digitalsignale benutzt werden. Dann ergibt sich aber eine im Falle der üblichen nichtlinearen Umsetzkennlinie
von der Aussteuerung abhängige zusätzliche Abweichung zwischen dem reproduzierten Analogsignai
und dem ursprünglichen Analogsignal, die bei kleinen Aussteuerungen relativ am größten ist
Bei der Umsetzung von Digitalsignalen in Analogsignale
ist es außerdem in der Praxis (aufgrund von Null verschiedener Offsetspannungen) vielfach nicht ohne
weiteres möglich, unmittelbar Analogsignale der Amplitude Null auf die Zuführung eines an sich einer
Analogsignalamplitude Null entsprechenden Digitalsignals hin abzugeben. Bei der bei der Digital Analog-Umsetzung
benutzten nichtlinearen Knickkennlinie, die jo an eine logarithmische Knickkennlinie angenähert ist
beginnt dann die erste positive bzw. negative Amplitudenstufe nicht bei Null, sondern bei einem davon
versetzten bestimmten Mindest- Analogsignalamplitudenwert; mit anderen Worten ausgedrückt heißt dies, J5
daß bei der Digital-Analog-Umsetzung Analogsignale der Amplitude Null trotz an sich exakter Codierung und
Decodierung nicht exakt reproduziert werden können.
Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie ein Digital-Analog-Umsetzer
gemäß dem Hauptpatent auszubilden ist, um die mit der Auswertung von sehr kleinen Analogsignakmplituden
bzw. von bei Null liegenden Analogsignalamplituden entsprechenden Digitalsignalen verknüpften Probleme
der vorstehend aufgezeigten Art zu umgehen.
Zur Lösung dieser Aufgabe geht die Erfindung aus von einem Digital-Analog-Umsetzer zur Umsetzung
von jeweils η + m + 1 Bits umfassenden Digitalsignalen
in Analogsignale, mit einer nichtlinearen Knickkennlinie, die aus 2m + ' Bits linearen Abschnitten mit jeweils so
2" Amplitudenstufen besteht insbesondere für einen nach dem Iterativverfahren arbeitenden Codierer,
wobei durch die π + m Bits des jeweiligen Digitalsignals
die Amplitude des entsprechenden Analogsignals und durch das übrige eine Bit die Polarität des
betreffenden Analogsignals bestimmt wird, unter Verwendung einer Shannon-Decoderschaltung mit
einem aus einem Kondensator und einem parallel zu diesem geschaltetem Widerstand bestehenden RC-Glied,
mit welchem ein 2™ + η in Reihe geschaltete Registerstufen aufweisendes Schieberegister ausgangsseitig
verbunden ist, welches in seinen ausgangsseitigen π benachbarten Registerstufen durch die jeweils durch
eine binäre »1« gebildete /7-Bits des jeweiligen Digitalsignals in da« Setzzustand gesteuert wird, wobei ω
die den η Registerstufen unmittelbar benachbarte Registerstufe in dem Fail in den SetzzUstartd gesteuert
wird, daß wenigstens eines der /n-Bits des jeweiligen
Digitalsignals eine binäre »1« ist, wobei von den übrigen 2™— 1 Registerstufen des Schieberegisters jeweils ein«!,
durch die jeweils durch eine binäre »1« gebildeten jn-Bits des jeweiligen Digitalsignals festgelegte Registerstufe
in den Setzzustand steuerbar ist, wobei die von den π + 1 Registerstufen am weitesten entfernt
liegende Registerstufe in dem Fall in den Setzzustand steuerbar ist daß kein Bit oder das Bit höchster
Wertigkeit der m-Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet ist und wobei der
Kondensator des ÄC-Gliedes durch die Ausgangssignale
in den π + 1 benachbarten Registerstufen aufladbar und durch das Ausgangssignal der im Setzzustand
befindlichen Registerstufe der 2ra— 1 Registerstufen mit
dem Decoderausgang verbunden wird (nach Patent 23 15 987).
Kennzeichnend für den vorstehend angegebenen Digital-Analog-Umsetzer ist erfindungsgemäß, daß das
Schiebereg-ster ausgangsseitig über eine weitere Registerstufe mit dem ÄC-Glied verbund . 1 ist und daß diese
weitere Regisiersrufe vor einem gegebenenfalls zur
Aufladung des Kondensator des i?C-Gliedes führenden Aufladevorgang in den Setzzustand gesteuert wird.
Die Erfindung bringt den Vorteil mit sich, daß mit relativ geringem schaltungstechnischen Aufwand bei
dem Digital-Analog-Umsetzer gemäß dem Hauptpatent 23 15 987 erreicht werden kann, daß auch sehr kleinen
Analogsignalamplituden entsprechende Digitalsignale bei einer Umsetzung für die Abgabe entsprechender
Analogsignale berücksichtigt werden können.
Anhand von Zeichnungen wird die Erfindung nachstehend an einem Ausführungsbeispiel näher
erläutert
Fig. 1 zeigt in einem Blockschaltbild einen nach dem
Iterativverfahren arbeitenden Codierer, in welchem der Digital-Analog-Umsetzer gemäß der Erfindung anwendbar
ist
F i g. 2 zeigt eine Ausführungsform des Digital Analog-Umsetzers
gemäß der Erfindung.
Der in F i g. 1 dargestellte, nach dem Iteratiwerfahren arbeitende Codierer enthält eine durch einen
Vergleicher Vgl gebildete Eingangsstufe, der an einem Eingang EV jeweils in ein Digitalsignal umzusetzende
analoge Eingangssignaie zugeführt werden. Der Vergleicher Vgl ist ein analog arbeitender Vergleicher, der
das am Eingang EV jeweils vorhandene analoge Eingangssignal mit einem Analogsignal vergleicht das
ihm an einem weiteren, nicht näher bezeichneten Eingang zugeführt wird. An dem Ausgang des
Vergleichers Vgl sind acht UND-Glieder GUI, GU2, GU3, GUA, GUS, GUf,, GUl und GUS mit ihrem
jeweils einen Eingang angeschlossen. Die anderen Eingang» dieser UND-Glieder GU1 bis GUS sind an
Ausgänge A 2, A 3, A 4, A 5, A 6, A 7, A 8 bzw. A 9 eines
Ringzählers RZ argeschlossen, der von untm Taktgenerator
TG derart angesteuert wird, daß er an seinen Ausgängen nacheinander jeweils ein Signal abgibt Die
Ausgänge der UND-Glieder GU1 bis GUS sind an
Rückstelleingängeii von ein Register Reg bildenden
bistabilen Kippschaltungen FFl, FF2, FF3, FF4, FF5,
FF6, FF7 bzw. FF8 angeschlossen. Die Setzeingänge
dieser Flipflops FF; bis FF8 sind an den Ausgängen A 1
bis A 8 des Ringzählers RZ angeschlossen. An die den Setzeingängen zugehörigen Ausgänge der Flipflops
FFl bis FF8 ist ein Digital-Analog-Umsetzer DADmH Eingängen 5, ml, m2, m3, η Ι, π 2, π 3 und π 4
angeschlossen. Ein Ausgang AD des Digital-Analog-Umsetzers DAD ist mit dem genannten weiteren
Eingang des Vergleichers Vgl verbunden. An die Ausgänge der Flipflops FFl bis FFS ist noch ein
Parallel-Serien-Wandler PSW mit Eingängen Ar\ bis ArS angeschlossen« An den betreffenden Eingängen
ArI bis Ar8 treten, wie nachstehend noch ersichtlich
werden wird, nach jeweils einem Umlaufzyklus des Ringzählers RZ die Bits eines dem am Eingang EV
auftretenden Analogsignal entsprechenden Digitalsignals auf. Der Parallel-Serien-Wandler PSWvermag die
ihm gewissermaßen parallel zugeführten Bits von einem Ausgang As als Serien-Bits abzugeben. Zu diesem
Zweck könnte einfach der Ausgang As des Parallel-Serien-Wandlers
PSW mit sämtlichen Eingängen art bis
Ar 8 dieses Parallel-Serien-Wandlers PSW - und zwar hier über Entkopplungsschaltmittel, wie Dioden —
verbunden sein.
Nachdem zuvor der Aufbau des in F i g. 1 dargestellten
Codierers erläutert worden ist sei nunmehr dessen Arbeitsweise betrachtet Dabei sei zunächst angenommen,
daß sämtliche bistabilen Kippschaltungen FFl bis FF8 im zurückgestellten Zustand sind, in welchem von
ihren gemäß F i g. 1 beschalteten Ausgängen jeweils eine binäre »0« abgegeben wird. Nunmehr sei
angenommen, daß am Eingang EV ein analoges Eingangssignal liegt und daß der Taktgenerator TG
Taktimpulse an den Ringzähler RZ abgibt, der sich in einer solchen Stellung befinden mag, daß mit dem
Auftreten des ersten Taktimpulses von dem Taktgeber TG her am Ausgang A 1 ein Signal auftritt Dieses
Signal führt dazu, daß eine bistabile Kippschaltung FFl
gesetzt wird Dies wiederum führt dazu, daß dem Eingang »s« des Digital-Analog-Umsetzers DAD ein
»1«-Bit zugeführt wird, auf das hin vom Ausgang AD dieses Umsetzers DAD ein entsprechendes Analogsignal
an den Vergleicher Vgl abgegeben wird. In diesem Vergleicher Vgl wird das betreffende Analogsignal
mit dem am Eingang EV noch liegenden analogen Eingangssignal verglichen, wobei als Ergebnis dieses
Vergleiches ein Ausgangssignal abgegeben werden mag, welches anzeigt daß das betreffende analoge
Eingangssignal größer ist als das am anderen Eingang de» Vci gleichere Vgl Hegende Ausgangssignal. Dies
führt dazu, daß mit Auftreten des nächsten Signals von dem Ringzähler RZ, d. h. eines Signals am Ausgang A 2
des Ringzählers RZ, das UND-Glied GUi nicht
übertragungsfähig gemacht werden kann, weshalb die bistabile Kippschaltung FFl gesetzt bleibt Außerdem
wird die bistabile Kippschaltung FF2 durch das am Ausgang A 2 des Ringzählers RZ nunmehr auftretende
Signal gesetzt Dadurch wird zusätzlich dem Eingang mi« des Digital-Analog-Umsetzers DAD ein »1«-Bit
zugeführt Der anschließend ablaufende Vorgang entspricht dem zuvor erläuterten Vorgang, wobei
nunmehr angenommen sei, daß der Vergleicher Vgl Un
Ausgangssignal abgibt welches anzeigt daß das am Eingang f; fliegende analoge Eingangssignal kleiner sei
als das dem anderen Eingang vom Ausgang AD des Digital-Analog-Umsetzers DAD zugeführte Analogsignal.
Dies hat zur Folge, daß das Auftreten eines Signals am Ausgang A 3 des Ringzählers ÄZdazu führt daß das
UND-Glied GU2 übertragungsfähig gemacht wird, wodurch die bistabile Kippschaltung FF2 wieder
zurückgesetzt wird. Außerdem wird die bistabile Kippschaltung FF3 nunmehr gesetzt die jetzt ein
»1«-Bit an den Eingang »m2« des Digital-Analog-Umsetzers
DAD abgibt In der zuvor beschriebenen Weise wird das am Eingang EV liegende analoge Eingangssignal
schrittweise mit entsprechenden, vom Ausgang AD des Digital-Analog-Umsetzers DAD abgegebenen Ana*
logsignalen verglichen, bis schließlich vom Ausgang A 9 des Ringzählers ÄZein Signal abgegeben worden ist. Zu
diesem Zeitpunkt befinden sich die bistabilen Kippschaltungen FFl bis FF8 des Registers Reg in Stellungen,
Welche den Bits eines Digitalsignals entsprechen, das dem äfn Eingang EV vorhandenen analogen Eingangssignal
entspricht
In F i g. 2 ist eine erfindungsgemäße Ausführungsform
In F i g. 2 ist eine erfindungsgemäße Ausführungsform
ίο des bei der Schaltungsanordnung gemäß Fig.1.
vorgesehenen Digital-Analog-Umsetzers DAD näher gezeigt Der Digital-Analog-Umsetzer DAD gemäß
F i g. 2 weist wie der in F i g. 1 dargestellte Digital-Analog-Umsetzer Eingänge s, m 1, m 2, m 3, η 1, η 2, η 3 und
π 4 auf. Zusätzlich weist der in Fig.2 gezeigte Digital-Analog-Umsetzer noch einen Eingang χ auf. An
den Eingängen s,mi,m23m3,n2,n3 und η4 treten in
der angegebenen Reihenfolge die 1 + m + η Bits des
jeweiligen Digigtalsignals (mit m = 3 und η = 4) mit
abnehmender Wertigkeit auf. Dies bedeutet, daß die Λ-Bits die Bits niedrigster Wertigkeit des jeweiligen
Digitalsignals sind und daß die den n-Bits unmittelbar benachbarten /η-Bits in der Wertigkeit den betreffenden
/7-Bits vorangehen. Das übrige eine Bit des jeweiligen Digitalsignals besitzt hier die höchste Wertigkeit des
jeweiligen Digitalsignals. Der Digital-Analog-Umsetzer DAD enthält u. a. ein zwölf in Reihe geschaltete
Registerstufen R 1, R 2, R 3, R 4, R 5, R 6, R 7, R 8, R 9,
R 10, All und R 12 aufweisendes Schieberegister SR,
dessen Registerstufen an ihren Setzeingängen durch die η + m Bits des jeweiligen Digifalsignals angesteuert
werden. Der ersten Registerstufe R1 ist noch eine
(gleiche) Registerstufe Rx vorgeschaltet Die Setzeingänge Se der Registerstufen Ri bis R 4 des
Schieberegisters SR — das sind die am ausgangsseitigen Ende des Schieberegisters SR liegenden π = 4 benachbarten
Registerstufen des Schieberegisters — sind mit den Eingängen π 4 bzw. π 3 bzw. η 2 bzw. η 1 des
betreffenden Digital-Analog-Umsetzers DAD verbunden. Der Setzeingang Se der Registerstufe Rx ist mit
einem Ausgang Va 4 eines Impulsverteilers V verbunden, was uuruh zwei, jeweils mit einem y bezeichnete
Leitungen veranschaulicht ist Parallel zu der Registerstufe Rx liegt ein normalerweise geschlossener Schalter
Sx, dessen Betätigungseingang mit dem Eingang χ verbunden ist; dem Eingang χ (ggf. manuell) zugeführte
Betätigungssignale in Form von »!«-Bits bewirken die Öffnung des Schalters und damit die Wirksammachung
der Registerstufe Rx, worauf weiter unten noch eingegangen wird. Der Setzeingang Se der der vier
Registerstufen Al bis RA unmittelbar nachfolgenden
Registerstufe R 5 ist mit dem Ausgang eines Negationsgliedes GJV verbunden, das zu einem Ausgang O eines
Steuerdecoders CD hin führt, der eingangsseitig an den Eingängen mi,m2 und m 3 des Digital-Analog-Umsetzers
DAD angeschlossen ist und dem über die betreffenden Eingänge die /η-Bits des jeweiligen
Digitalsignals zugeführt werden. Wie ersichtlich, weist
der Steuerdecoder CD neben dem betrachteten Ausgang 0 noch weitere Ausgänge 1 bis 7 auf, von denen
die Ausgänge 7,6,5,4,3 und 2 jeweils direkt mit einem
Setzeingang Se einer der zuletzt betrachteten Registerstufe
R 5 unmittelbar benachbarten Registerstufen R 6, R7, R8, R9, RW bzw. All des Schieberegisters SR
verbunden sind. Der .Ausgang 1 des Steuerdecoders CD
ist zusammen mit dem Ausgang 0 dieses Steuerdecoders CD über ein ODER-Glied GO mit dem Setzeingang Se
der letzten Registerstufe R12 des Schieberegisters SR
verbunden. Auf die Bedeutung des ODER-Gliedes GO und des Negationsgliedes GN wird weiter unten noch
eingegangen werden.
Die Registerstüfen Rx Und Ri bis R12 des
Schieberegisters SR weisen jeweils noch einen gesonderten Rückstelleingang Re auf; die Rückstelleingänge
sämcficher Registerstufen Λ1 bis /? 12 des Schieberegisters
SR sind gemeinsam an einem Schaltungspunkt r angeschlossen, dem ein zur Zurückstellung sämtlicher
Registerstufen Rx und R 1 bis R 12 des Schieberegisters
SR dienender Rückstellimpuls zugeführt werden kann. In diesem Zusammenhang sei bemerkt, daß bei der
weiter unten noch näher erläuterten Betriebsweise des in F i g. 2 dargestellten Digital-Analog-Umsetzers DAD
ohne eine solche Rückstellung ausgekommen wird, da das Schieberegister SR bei einem Umsetzvorgang stets
mit einer der Anzahl seiner Registerstufen entsprechenden Anzahl von Schiebe-iiiipuisen beaufschlagt wird,
wodurch erreicht ist, daß nach jeweils einem Schiebezyklus
sämtliche Registerstufen Rx und R 1 bis R 12 des Schieberegisters SR zurückgestellt sind.
Der in F i g. 2 nicht näher bezeichnete Ausgang der am ausgangsseitigen Ende des Schieberegisters SR
liegenden Registerstufe R ist an den einen Eingängen zweier UND-Glieder GUc und GUd angeschlossen, die
jeweils noch einen weiteren Eingang aufweisen. Diese weiteren Eingänge der beiden UND-Glieder GUc und
GLW sind an Ausgänge Va 1, Va 2 des Impulsverteilers
V angeschlossen, der mit einem Eingang an dem Au>gang eines Konstantstrom-Impulsgenerators CG
angeschlossen ist An dem Ausgang des Konstantstrom-Impulsgenerators CG ist ferner die eine Seite eines
Schalters S1 angeschlossen, an dessen anderer Seite ein
weiterer Schalter 52 mit seiner einen Seite angeschlossen ist Der Betätigungseingang des Schalters S1 ist mit
dem Ausgang des UND-Gliedes GDc verbunden, und der Betätigungseingang des Schalters 52 ist mit dem
Ausgang des UND-Gliedes GLW verbunden. An dem
Verbindungspunkt der genannten einen Seite des Schalters 52 und der genannten anderen Seite des
Schalters Si ist ein RC-GYiRd anjxpsphlnsspn wplrhp«
aus einem Kondensator C und einen diesem parallel geschalteten Widerstand R besteht, der im vorliegenden
Fall einstellbar sein kann. Der zuletzt betrachtete Schaltungsteil, umfassend das /?C-Glied, die beiden
Schalter 51 und 52, die beiden UND-Glieder GLfcund
GLW sowie den Konstantstrom-Impulsgenerator CG und den impulsverteiler V, stellt eine Shannon-Decoderschaltung
dar. Bezüglich des IrnulsVerteilers V sei
noch bemerkt, daß dieser mit einem Ausgang Va 3 mit einem Schiebeeingang c des Schieberegisters SR
verbunden ist Durch dem Schiebeeingang c des Schieberegisters SR jeweils zugeführte Impulse wird
stets der Inhalt sämtlicher Registerstufen Rx und R1 bis
R12 des Schieberegisters SR verschoben.
Mit der bisher noch nicht betrachteten anderen Seite
des Schalters 52 ist der Eingang eines Umschalters 53 verbunden, dessen beide Ausgänge an zwei gesonderten
Eingängen (+) und (—) eines Verstärkers Vangeschlossen sind, welcher ausgangsseitig an dem Decoderausgang
DA des Digital-Analog-Umsetzers DAD angeschlossen ist Der Umschalter 53, der wie die anderen
beiden Schalter 51 und 52 durch einen elektronischen
Schalter gebildet: sein kann, ist mit seinem Betätigungseingang an dem Eingang s des Digital-Analog-Umsetzers
DAD angeschlossen. Dem Eingang s wird das übrige eine Bit des jeweiligen Digitalsignals zugeführt,
es bestimmt die Polarität des von dem Digital-Analog-Umsetzer DAD jeweils abgegebenen Analogsignals.
Nachdem vorstehend der Aufbau des in F i g. 2 dargestellten Digital-Analog-Umsetzers DAD erläutert
worden ist, sei nunmehr dessen Arbeitsweise betrachtet.
In diesem Zusammenhang sei angenommen, daß sämtliche Registerstufen Al bis Λ12 des Schieberegisters
SR sich im zurückgestellten Zustand befinden. Ferner sei angenommen, daß der Schalter Sx geöffnet
ist; dies Wird hier angestrebt, wenn der Digital-Analog-Umsetzer
DAD nicht in einem nach dem Uerativverfahren
arbeitenden Codierer benutzt wird bzw. wenn der betreffende Codierer nicht zur Umsetzung von A nalogsignalen
in Digitalsignale benutzt wird, sondern lediglich zur Umsetzung von Digitalsignalen in Analogsignale.
Entsprechend den an den Eingängen n\ bis π 4
auftretenden, jeweils durch eine binäre »1« gebildeten n-Bits des jeweiligen Digitalsignals werden die Regisiersiuieu
ni bis A4 gescizL Weiche der übrigen
Registerstufen R 5 bis R 12 des Schieberegisters SR gesetzt werden, hängt davon ab, ob und gegebenenfalls
welche Bits der an den Eingängen ml, m2 und m3
auftretenden m-Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet sind. Nimmt man an, daß an
keinem Eingang der Eingänge m 1, m 2. m 3 eine binäre
»1« liegt, so gibt der Steuerdecoder CD von seinem Ausgang O ein »1 «-Signal ab, durch das die Registerstufe
Λ12 des Schieberegisters SR gesetzt wird. Tritt
hingegen an zumindest einem Eingang der Eingänge mi, /η 2, m3 eine binäre »1« auf, so gibt der
Steuerdecoder an irgendeinem Ausgang seiner Ausgänge 1 bis 7 und damit an dem Setzeingang Se einer der
Registerstufen R 6 bis Λ12 ein »1«-Signal ab, und
zusätzlich wird dem Setzeingang Se der Registerstufe R 5 des Schieberegisters SR ein »1 «-Signal von dem
Negationsglied GN her zugeführt, wodurch dit betreffende Registerstufe R 5 gesetzt wird.
Nachdem die Registerstufen des Schieberegisters SR entsprechend den jeweils durch eine binäre »1«
gebildeten Bits π + m des jeweiligen Digitalsignalf
•ίο gesetzt sind, wird zunächst die Registerstufe Rx gesetzt,
und zwar durch einen Impuls ρO. der am Ausgang Va 4
des Impulsverteilers V auftritt Ordnet man in der Wertigkeit der Registerstufe R1 die Bedeutung 1 zu, so
hat die Registerstufe Rx hinsichtlich ihrer Auswirkung auf die Shannon-Decoderschaltung die Bedeutung V*
Sodann beginnt ein Schiebevorgang, durch den der Inhalt des Schieberegisters SR aus diesem herausgeschoben
wird. Zu diesem Zweck werden ebenfalls von dem Konstantstrom-Impulsgenerator CG abgegebene
Impulse ausgenutzt Dabei gehören jeweils dreizehn aufeinanderfolgende, also 1 + η + 2m von dem Konstantstrom-Impulsgenerator
CG abgegebene Impulse zu einer Impulsperiode. Wie am Ausgang Va 3 des Impulsverteilers V in F i g. 2 durch den Klammerausdruck
(pi + ρ 13) angedeutet, werden dem Schiebeeingang
c des Schieberegisters SR sämtliche Impulse einer dreizehn (= 1 + π + 2m) aufeinanderfolgende Impulse ·
umfassenden Impulsperiode zugeführt Demgegenüber treten an dem Ausgang Va 1 des Impulsverteilers Vnur
die ersten sechs Impulse (pi ■+· ρS) der dreizehn
Impulse einer Impulsperiode auf. An dem Ausgang Va 2 des Impulsverteilers V treten die weiteren sieben
Impulse (p7 -s- ρ 13) der dreizehn Impulse der
jeweiligen Impulsperiode auf. Aufgrund der somit an den Ausgängen Va 1, Va 2 und Va 3 des Impulsverteilers
Vauftretenden Impulse wird zum einen der Schalter 51
während des Auftretens jedes der genannten ersten sechs Impulse ρ 1 -5- ρ 6 geschlossen, wenn zusätzlich zu
dem betreffenden Zeitpunkt die entsprechende Registerstufe der Registerstufen Rx und Al bis R5 des
Schieberegisters SR gesetzt ist. Ist der Schalter 51
geschlossen, so wird der Kondensator C des diesen und defl Widerstand /? umfassenden ÄGGliedes durch einen
zu demselben Zeilpunkt von dem Konstantstrom-Impulsgenerator
CG abgegebenen Konstantstromimpuls geladen. Die ÄC-Zeitkonstante des ÄC-Gliedes ist dabei
so bemessen bzw. durch den Widerstand R so eingestellt, daß nach Ablauf der Zeitspanne zwischen
dem Auftreten zweier aufeinanderfolgender Konstantstromimpulse der von dem Konstantstrom-Impulsgenerator·
CG erzeugten Konstantstromimpule die zu Beginn dieser Zeitspanne an dem Kondensator C des
flC-Gliedes liegende Spannung jeweils auf die Hälfte
ihres jeweilgen Anfangswertes abgesunken ist
Mit Auftreten eines »1 «-Signals am Ausgang des Schieberegisters SR zu einem Zeitpunkt, zu dem einer
I .1 -
iiiipuiac fs ι
fS IhJ UCI
jeweils (1 + π + 2m =) dreizehn Impulse umfassenden
Impulsperiode am Ausgang Va 2 des Impulsverteilers V auftritt, wird der Schalter 52 geschlossen. Das am
Ausgang des Schieberegisters SR zu dem betreffenden Zeitpunkt auftretende »1 «-Signal entspricht dabei dem
Setzzustand eines der 2m— 1 Registerstufen R 6 bis R 12
des Schieberegisters SR. Durch das Schließen des Schalters 52 wird das ÄC-Glied über den Umschalter
53 und den Verstärker Vmit dem Decoderausgang DA verbunden. Dies bedeutet, daß zum Zeitpunkt der
Schließung des Schalters 52 die den η + m Bits des jeweiligen Digitalsignals in der Amplitude entsprechende
analoge Spannung dem Decoderausgang DA zugeführt wird, wobei durch den Umschalter 53 und
den Verstärker Vdem betreffenden Ausgangssignal die eine oder die andere Polarität gegeben wird, und zwar
je nachdem, ob das an dem Eingang s des Digital-Analog-Umsetzers DAD auftretende übrige eine Bit des
jeweiligen Digitalsignals eine binäre »1« oder eine binäre »0« ist
Das Setzen der Registerstufe Rx jeweils vor einem Aufladevorgang des Kondensators C (bei geöffnetem
Schalter Sx) führt dazu daß Digitalsignale, die Analogsignalen mit Amplituden entsprechen, welche in
dem ersten von Null aus positiven bzw. negativen Amplitudenintervall der benutzten Umsetzkennlinie
liegen berücksichtigt werden können; ihnen wird nämlich eine definitive Analogsignalamplitude zugeordnet,
und zwar die Amplitude, die in der Mitte des durch das jeweilige Vorzeichenbit bestimmten ersten positiven
oder ersten negativen Amplitudenintervalls liegt. Der hierdurch auftretende Verzerrungsfehler ist vernachlässigbar
klein.
to Der vorstehend erläuterte Digital-Analog-Umsetzer DAD besitzt aufgrund seines Aufbaus und seines
Betriebs eine nichtlineare Knickkennlinie, die aus 2<n+ ι _ ig linearen Abschnitten mit jeweils 2" = 16
Amplitudenstufen besteht Durch das Setzen der den ausgangsseitigen π — 4 benachbarten Registerstufen
Al bis RA des Schieberegisters SR benachbarten
Registerstufe Λ 5 in dem Fall, daß zumindest eines der m-Bits durch eine binäre »1« gebildet ist, wird, wenn
: ι ι ri i:„i im χ ι ι ι
man einmal vuit ucn uiapi uiigutiicii £ vui iiaiiuciicn
linearen Abschnitten der Knickkennlinie ausgeht, ab dem ursprünglich zweiten linearen Abschnitt dieser
Knickkennlinie von dem Koordinatenursprung des Koordinatenfeldes, in welchem die betreffende Knickkennlinie
liegt, zu der an dem Kondensator C des ÄC-Gliedes liegenden Spannung eine Spannung hinzuaddiert,
durch die der betreffende ursprünglich zweite lineare Abschnitt der Knickkennlinie sich an den
ursprünglich ersten Abschnitt dieser Knickkennlinie unmittelbar anschließt Da im übrigen die Registerstufe
R12 des Schieberegisters SR von den beiden Ausgängen
0 und 1 des Steuerdecoders CD über das ODER-Glied GO angesteuert wird, ist somit erreicht
daß die jeweils beiden ersten Abschnitte zu beiden Seiten des Koordinatenursprungs des Koordinatenfeldes,
in dem die Knickkennlinie liegt zusammen nur einen einzigen linearen Abschnitt bilden. An den somit
gebildeten, praktisch durch den Koordinatenursprung des erwähnten Koordinatenfeldes laufenden einzigen
linearen Abschnitt schließen sich dann die weiteren linearen Abschnitte der Knickkennlinie in der Weise an,
daß sich die Steigung jeweils benachbarter Abschnitte um den Paktor 2 unterscheidet Damit sind also
tatsächlich nur 13 lineare Abschnitte vorhanden.
Hierzu 2 Blatt Zeichnungen
Claims (1)
- Patentanspruch:Digital-Analog-Umsetzer für Umsetzung von jeweils η + m + 1 Bits umfassenden Digitalsignalen in Analogsignale, mit einer nichtlinearen Knickkennlinie, die aus 2m + > linearen Abschnitten mit jeweils 2" Amplitudenstufen besteht, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer, wobei durch die η + m Bits des jeweiligen Digitalsignals die Amplitude des entsprechenden Analogsignals und durch das übrige eine Bit die Polarität des betreffenden Analogsignals bestimmt ist, unter Verwendung einer Shannon-Decoderschaltung mit einem aus einem Kondensator und einem parallel zu diesem geschalteten Widerstand bestehenden ÄC-GIied, mit welchem ein 2m + η in Reihe geschaltete Registerstufen aufweisendes Schieberegister ausgangsseitig verbunden ist, welches in seinen ausgangsseitigen π benachbarten Registerstufen durch die jeweils durch eine binäre »1« gebildeten /j-Bits des jeweiligen Digitalsignals in den Setzzustand gesteuert wird, wobei die den »n« Registerstufen unmittelbar benachbarte Registerstufe in dem Fall in den Setzzustand gesteuert wird, daß wenigstens eines der m-Bits des jeweiligen Digitalsignals eine binäre »1« ist, wobei von den übrigen 2m—1 Registerstufen des Schieberegisters jeweils eine, durch die jeweils durch eine binäre »1« gebildeten m-Bits des jeweiligen Digitalsignals festgelegte Registerstufe in den Setzzustand Steuer- jo bar ist, wob-=;i die von den η + 1 Registerstufen am weitesten entfernt liegende Registerstufe in dem Fall in den Setzzustand steuerbar ist, daß kein Bit oder das Bit höchster Wertigkeit der m-Bits des jeweiligen Digitalsignals durt. 1 eine binäre »1« gebildet ist, und wobei der Kondensator des i?C-Gliedes durch die Ausgangssignale in den η + 1 benachbarten Registerstufen aufladbar und durch das Ausgangssignal der im Setzzustand befindlichen Registerstufe der 2m—1 Registerstufen mit dem Decoderausgang verbunden wird (nach Patent 23 15 987, dadurch gekennzeichnet, daß das Schieberegister (SR) ausgangsseitig über eine weitere Registerstute (Rx) mit dem ÄC-Glied verbunden ist und daß diese weitere Registerstufe (Rx) vor einem gegebenenfalls zur Aufladung des Kondensators des ÄC-GIiedes führenden Aufladevorgang in den Setzzustand gesteuert wird.Das Hauptpatent 23 15 987 bezieht sich auf einen Digital-Analog-Umsetzer zur Umsetzung von jeweils π + m + 1 Bits umfassenden Digitalsignalen in Analog-Signale, mit einer nichtlinearen Knickkennlinie, die aus 2™ + ' linearen Abschnitten mit jeweils 2" Amplituden-Stufen besteht, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer, wobei durch die η + m Bits des jeweiligen Digitalsignals die Amplitude des entsprechenden Analogsignals und durch das übrige eine Bit die Polarität des betreffenden Analogsignals bestimmt wird.Kennzeichnend für den vorstehend betrachteten Digital-Analog-Umsetzer ist, daß bei Verwendung einer Shannon-Decoderschaltung mit einem aus einem Kondensator und einem parallel zu diesem geschalteten Widerstand bestehenden ßC-Glied, dessen Kondensat tor zu durch Taktimpulse festgelegten Taktzeitpunkten entsprechend jeweils durch eine binäre »1« gebildeten Bits des jeweiligen Digitalsignals aufladbar und nach Berücksichtigung der jeweils in Frage kommenden Bits des jeweiligen Digitalsignals mit einem Decoderausgang verbindbar ist, von dem Bit niedrigster Wertigkeit des jeweiligen Digitalsignals ausgehend der Kondensator des /?C-Gliedes zu π aufeinanderfolgenden Taktzeitpunkten durch die jeweils durch eine binäre »1« gebildeten η-Bits niedrigster Wertigkeit des jeweiligen Digitalsignals jeweils mit einem Konstantstrom aufgeladen wird, daß zu einem auf die η aufeinanderfolgenden Taktzeitpunkte unmittelbar folgenden Taktzeitpunkt der Kondensator des ÄC-Gliedes in dem Fall zusätzlich mit einem Konstantstrom aufgeladen wird, daß zumindest eines der den n-Bits in der Wertigkeit unmittelbar vorangehenden /n-Bits des jeweiligen Digitalsignals eine binäre »1« ist, und daß dL- an dem Kondensator des i?C-Gliedes liegende Spannung zu einem durch die jeweils durch eine binäre »1« gebildeten /n-Bits des jeweiligen Digitslsignals festgelegten Taktzeitpunkt von 2m—1 nachfolgenden Taktzeitpunkten dem Dekoderausgang zugeführt wird.An dem ÄC-Glied ist dabei ausgangsseitig ein 2m + η in Reihe geschaltete Registerstufen ausweisendes Schieberegister angeschlossen, welches in seinen ausgangsseitigen π benachbarten Registerstufen durch die jeweils durch eine binäre »1« gebildeten n-Bits des jeweiligen Digitalsignals in den Setzzustand gesteuert wird. Dabei wird die den π Registerstufen unmittelbar benachbarte Registerstufe in dem Fall in den Setzzustand gesteuert, daß wenigstens eines der /n-Bits des jeweiligen Digitalsignals eine binäre »1« ist Von den übrigen 2m— 1 Registerstufen des Schieberegisters ist jeweils eine, durch die jeweils durch eine binäre »1« gebildeten m-Bits des jeweiligen Digitalsignals festgelegte Registerstufe in den Setzzustand steuerbar, wobei die von den η + 1 Registerstufen am weitesten entfernt liegende Registerstufe in dem FaI! in den Setzzustand steuerbar ist, daß kein Bit oder das Bit höchster Wertigkeit der m-Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet ist. Der Kondensator des ÄC-GIiedes ist durch die Ausgangssignale in den n+1 benachbarten Registerstufen aufladbar und durch das Ausgangssignal der im Setzzustand befindlichen Registerstufe der 2m— 1 Registerstufen mit dem Decoderausgang verbunden.Bei der Umsetzung von Analogsignalen in Digitalsignale wird der zur Übertragung kommende Amplitudenbereich in eine Anzahl von Amplitudenintervallen unterteilt Die Grenzen der Amplitudenintervalle sind durch die Lage von Entscheiderschwellwerten festgelegt, die durch Addition von in ihrer Größe nach der geometrischen Reihe 1, 2, 4, 8,... gestuften normierten Amplitudenwerten erzeugt werden. Für jede in ein bestimmtes Amplitudenintervall fallende Analogsignal-Abtastprobe wird ein dem die untere (oder die obere) Grenze dieses Amplitudenintervalls bildenden Entscheiderschwellwert entsprechendes Digitalsignal abgegeben. So kann beispielsweise für die von Null aus innerhalb des ersten Amplitudenintervalls auftretenden Analogsignale der Entscheiderschwellwert Null festgelegt sein; auf die innerhalb des sich vom Nullpunkt der benutzten Umsetzkennlinie aus erstreckenden ersten positiven Amplitudenintervalls auftretenden positiven Analogsignal-Abtastproben hin wird dann jeweils ein der Analogsignalamplitude Null entsprechendes Digitalsignal abgegeben, von dem sich gegebenenfalls ein
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2411553A DE2411553C3 (de) | 1973-03-30 | 1974-03-11 | Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer |
Applications Claiming Priority (2)
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DE2315987A DE2315987C3 (de) | 1973-03-30 | 1973-03-30 | Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer |
DE2411553A DE2411553C3 (de) | 1973-03-30 | 1974-03-11 | Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer |
Publications (3)
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DE2411553A1 DE2411553A1 (de) | 1975-09-18 |
DE2411553B2 DE2411553B2 (de) | 1979-02-08 |
DE2411553C3 true DE2411553C3 (de) | 1979-10-04 |
Family
ID=32178150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2411553A Expired DE2411553C3 (de) | 1973-03-30 | 1974-03-11 | Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2411553C3 (de) |
-
1974
- 1974-03-11 DE DE2411553A patent/DE2411553C3/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE2411553B2 (de) | 1979-02-08 |
DE2411553A1 (de) | 1975-09-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
8340 | Patent of addition ceased/non-payment of fee of main patent |