DE2344019A1

DE2344019A1 - Verfahren und einrichtung zur bestimmung des fehlerorts

Info

Publication number: DE2344019A1
Application number: DE19732344019
Authority: DE
Inventors: Hans Dipl Ing Haeusele
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-08-31
Filing date: 1973-08-31
Publication date: 1975-03-13
Also published as: DE2344019B2

Description

Verfahren und Einrichtung zur Bestimmung des Fehlerorts.,

Die Erfindung bezieht sich auf ein Verfahren zur Bestimmung der Lage eines bei der Übertragung oder Speicherung eines insbesondere aus acht Bytes mit je acht Bits bestehenden Datenblocks gefälschten Bits durch paarweise.!!. Vergleich von Korrekturbits verschiedener binärer Wertigkeit, die am Anfang der Übertragung?; strecke bzw. beim Einschreiben in den Speicher · mit Hilfe von modulo-2-Addition ausgewählter Datenbits gebildet sind,- mit in gleicher Weise am Ende der Übertragungsstrecke bsw. beim Lesen des Speichers gebildeten Korrekturbits und durch Bildung der Summe von Zahlen, die der Wertigkeit der gegebenenfalls ungleichen Korrektur bits entsprechen. Ferner bezieht sich die Erfindung auf eine Einrichtung zur Durchführung des Verfahrens.

Es ist bekannt, daß Daten durch redundante Verschlüsselung gegen Fälschungen durch Störeinflüsse oder fehlerhafte Bauelemente gesichert v/erden können» Codes, die die Korrektur von Einfachfehlern und die Erkennung von Doppelfehlern su-Iassen und unter der Bezeichnung SEC-DED-Codes bekannt ge«» worden sind, wurden unter anderen von Hamming ("The bell system technical journal", vol* 26, April 1950, Seiten 147-160) und Hsiao ("IBM journal cf research and development", vol. 14» Juli 1970, Seiten 595-400) vorgeschlagen. Durch Vergleich von Korrekturbits, die am Anfang einer Übertragungsßtrccke,»beispielsweise auch beim Einschreiben in einen Speicher nach bestimmten Algorithmen aus den Bits eines Datenblocks abgeleitet und ebenfalls übertragen bzw. gespeichert werden$ mit am Ende der Übertragungsstrecke bzw* bein Lesen des Datenblocks in gleicher Weise gebildeten Korrekturbits werden zunächst so-

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genannte Syndrombits erzeugt. Wenn während der Übertragung bzw. Speicherung keine Fehler aufgetreten sind, sind die Syndrombits alle "0". Syndrombits mit deia Binärwert "1^W zeigen das Vorhandensein von Fehlern an« Im Fall eines Einfachfehlers läßt sich aus den Syndrombits das fehlerhafte Datenbit ermitteln. Die Ermittlung wird durch, den sogenannten Fehlerortdecoder durchgeführt. Durch Inversion des gefundenen Datenbits wird der Fehler korrigiert. Darüber hinaus läßt die Bestimmung der Lage eines gefälschten Datenbits innerhalb eines Datenblocks weitgehende Rückschlüsse auf die Entstehung- der Fälschung und damit auf den Ort der Entstehung zu.

Durch die für die Erkennung und Korrektur von Fehlern notwendigen Maßnahmen darf die Datenverarbeitung nicht nennenswert verzögert werden. Das gilt vor allem für den Lesezyklus bei der Speicherung von Daten. Bei der Auswahl von Fehlerkorrektur« schaltungen für schnelle Speicher, die mit wahlfreiem Zugriff adressiert werden, müssen besonders folgende Gesichtspunkte beachtet werden:

a) Durch die Fehlerkorrektur darf weder die Zugriffszeit noch die Zykluszeit des Speichers wesentlich erhöht werden. Die Fehlerkorrekturschaltungen sollen daher eine geringe Signallaufzeit besitzen.

b) Der Aufwand an Bauelementen für die Fehlerkorrekturschaltung muß so gering wie möglich sein. Diese Forderung hat nicht nur wirtschaftliche Gründe* Vielmehr muß man dafür sorgen, daß die Fehlerkorrekturschaltung selbst wesentlich zuverlässiger ist als der Speicher, der durch sie verbessert werden soll. Geringer Aufwand und Übersichtlichkeit der Schaltung sind dafür wichtige Beiträge.

c) Die Fehlerkorrelrfrurschaltung soll möglichst leistungsfähig sein, also mit möglichst wenig Redundanz und möglichst wenig Bauelementen möglichst viele Fehler korrigieren und erkennen können.

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Bisher wurden die Algorithmen für die Bildung der Korrektur-"bits so ausgewählt, daß der Aufwand für die Schaltungsanordnungen zur Korrekturbiterzeugung möglichst klein ist. Demgegenüber ist es die Aufgabe der Erfindung, für die Bildung der Korrekturbits solche Algorithmen anzugeben, daß ein Korrekturschema entsteht, welches einen minimalen Aufwand für den Fehlerortdeeoder zuläßt. Dabei sollen die vorher erwähnten Forderungen erfüllt sein und der Schaltungsaufwand für die Korrekturbitbildung gegenüber den bekannten Ausführungen nicht vergrößert werden. Es ist weiterhin die Aufgabe der Erfindung, einen entsprechenden Fehlerortdecoder anzugeben.

Ausgehend von dem eingangs genannten Verfahren wird diese Aufgabe gemäß der Erfindung dadurch gelöst, daß bei der Bildung der miteinander zu vergleichenden Korrekturbits folgende Datenbits berücksichtigt werden, wobei eine bei 0 beginnende Zählung zugrunde liegt:

a) Für das Korrekturbit C0 alle ungeradzahligen Stellen,

b) für das Korrekturbit 01 die Stellen 2, 3, 6, 7, 10, 11, 14, 15 usw.,

c) für das Korrekturbit C2 die Stellen 4 - 7, 12 - 15, 20 - 23 usw.,

d) für das Korrekturbit C3 die Stellen 8 - 15, 24 - 31, 40 - 47 usw.,

e) für das Korrekturbit C4 die Stellen 16-31 und 48-63,

f) für das Korrekturbit C5 die Stellen 32 - 63,

g) für das Korrekturbit 06 die Stellen 8-63,

ferner die Datenbits 0-7 bei der Bildung von zwei oder drei der Korrekturbits 03 - 05.

Nachstehend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigt ·
Fig. 1 eine schematische Darstellung des Fehlerkorrektursystems

in Verbindung mit einem Datenspeicher, Fig. 2 ein Schema für die Bildung der Korrekturbits,

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Pig. 3 ein Schema für die Berücksichtigung der Datenbits 0-7» Fig. 4 ein Schema für die Bildung von Korrekturbits aus 32

Datenbits,
Pig. 5 eine Einrichtung zur Bestimmung der Lage eines fehler- ·

haften Datenbits (Fehlerortdeeoder) und Pig. 6 eine weitere Ausführung eines Pehlerortdecoders.

Zum besseren Verständnis der Erfindung ist in Pig. 1 ein Korrektursystem in Verbindung mit einem Speicher schematisch dargestellt. Der auf dem Leitungsbündel 1 ankommende Datenblock mit beispielsweise 64 Bit wird gleichzeitig dem Speicher 2 und einer Schaltungsanordnung 3 zur Erzeugung der Korie kturbits zugeführt. Die Schaltungsanordnung 3 für die Erzeugung der Korrekturbits bildet aus dem Datenblock acht Korrekturbits C0 - C7, die ebenfalls in den Speicher eingegeben werden. Beim Lesen des Speichers werden gleichzeitig mit dem Datenblock auf dem Leitungsbündel 4 auch die KorrekturMts auf dem Leitungsbündel 5 ausgegeben. Eine weitere Schaltungsanordnung 6 für die Erzeugung von Korrekturbits leitet aus dem gelesenen Datenblock eine zweite Gruppe von Korrekturbits C0'bis C7¹ ab. Beide Gruppen von Korrekturbits werden in einer Vergleichseinrichtung 7 paarweise miteinander verglichen. Die die Vergleichsergebnisse kennzeichnenden sogenannten Syndrombits S0 - S7 stehen an den gleichnamigen Ausgangsleitungen zur Verfugung. Ein mit einem bestimmten Index bezeichnetes Syndrombit hat dann den binären Wert ^U1", wenn die durch die gleichen Indices bezeichneten Korrekturbits verschieden waren. Die Syndrombits werden sowohl einer Schaltungsanordnung 8 für die Erkennung des Fehlertyps als auch dem Pehlerortdecoder 9 zugeführt. Die Schaltungsanordnung 8 für die Erkennung des Fehlertyps gibt an ihren Ausgängen 8.1, 8.2 und 8.3 Signale entsprechend den Fällen ."kein Fehler", "Einfachfehler" und "Doppelfehler" ab. Der Eehlerortdecoder 9 entschlüsselt die durch die Syndrombits gegebene Information und kennzeichnet das gefälschte Datenbit durch ein der binären "1" entsprechendes Signal auf einer

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seiner 64 Ausgangsleitungen. Die Ausgangsleitungen des Pehlerortdecoders stehen mit einer Korrekturschaltung 10 in Verbindung, über die-der gelesene Datenblock geführt wird. In der Korrekturschaltung 10 wird das als gefälscht erkannte Datenbit invertiert und somit korrigiert«

Wie schon vorher angedeutet wurde, sind die für die Bildung der Korrekturbits -gewählten Algorithmen entscheidend für den Aufbau der dazu und zur Entschlüsselung der Syndrombits erforderlichen Einrichtungen. Die Pig. 2 zeigt in Form einer Matrix das Schema, nach dem gemäß der Erfindung die Korrekturbits C0 - 07 von den Datenbits abgeleitet werden. Zur Erleichterung der Übersicht ist der Datenblock in acht Bytes 0 - 7 au je acht Bits 0-7 aufgeteilt.

Die Striche unter den Bit-Iummern kennzeichnen diejenigen Bits, die bei der Bildung des Korrekturbits, dem die betreffende Zeile zugeordnet ist, im Sinne einer modulo-2-Addition berücksichtigt werden. Man erkennt, daß die Yerteilung der berücksichtigten Datenbits für die Korrekturbits C0 - C2 rein binär ist. Eine binäre Verteilung besteht mit Ausnahme der Datenbits 0-7 auch für die Korrekturbits 03 - 06.

Die in der Korrektur ma tr ix im Bereich des Byte 0 eingetragenen Kreuze sollen darauf hinweisen, daß für die Auswahl der an der Ableitung der Korrekturbits 03 - 05 beteiligten Datenbits besondere Regeln gelten, die von dem sonstigen Binärschema abweichen. Es gibt für die Beteiligung der Datenbits 0-7 (in Byte 0) vier verschiedene, praktisch gleichwertige Versionen A bis D, die in Pig. 3 gesondert dargestellt sind. Man erkennt aus Pig. 3, daß im Pall A alle Datenbits zur Bildung der Korrekturbits 03 - 05 beitragen, während sie in den Pällen B, C und D jeweils nur bei der Ableitung von zwei der drei zuletzt genannten Korrekturbits mitv/irken. In keinem der Pälle werden die Datenbits 0-7 bei der Bildung des Korrekturbits 06 berücksichtigt.

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Zur Erkennung von. Doppelfehlern wird ein weiteres Korrekturbit C7 gebildet. In seine Bildung werden alle diejenigen Bitstellen einbezogen, die bei der Ableitung der Korrekturbits C0 - 06 insgesamt mit einer geradzahligen Häufigkeit berücksichtigt werden. Mit anderen Worten bedeutet das, daß alle Datenbits k-mal an der Bildung von Korrekturbits beteiligt sind, wobei k eine ungerade Zahl < 7 ist.

Eine weitere Korrekturmatrix auf der Grundlage eines Datenblocks mit 32 Bit ist in der Fig. 4 gezeigt. Analog zu der Darstellung in Pig. 2 ist hier der Datenblock in vier Bytes 0-3 mit jG acht Datenbits 0-7 aufgeteilt. Die Belegung der Korrekturmatrix ist wieder mit Ausnahme des Byte 0 binär. Für die Belegung in Byte 0 existieren nunmehr keine Varianten. Entsprechend dem verkürzten Datenblock werden nur 6 Korrekturbits K0 - K5 benötigt; das Korrekturbit K6 bildet die Ergänzung für die Doppelfehlererkennung.

Die Bildung der Korrekturbits nach den beschriebenen Algorithmen läßt sich in an sich bekannter Weise durch Verknüpfungsnetzwerke und/oder Paritybit-Schaltungen realisieren. Der hierzu benötigte Aufwand übersteigt den für die bekannten SEC-DED-Codes erforderlichen Aufwand nur ganz geringfügig. Andererseits bilden die vorgeschlagenen Algorithmen für die Korrekturbitbildung die Voraussetzung für einen besonders aufwandarmen Aufbau des Pehlerortdecoders, der in Pig. 5 schematisch dargestellt ist.

Der Pehlerortdecoder, dem ein Datenblock mit 64 Bit zugrunde liegt, enthält neun binäre 1 aus 8-Einzeldecoder Dec 0 bis Dec 8 in handelsüblicher Ausführung. Jeder Einzeldecoder be-

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sitzt drei Eingänge 2 , 2 und 2 für die binär codierte Eingangsinformation und acht Ausgänge. Abhängig von der anliegenden Information entsteht auf einem der Ausgänge 0-7 ein der logischen "1" entsprechendes Signal, wenn gleichzeitig am Freigabeeingang E ein ebensolches Signal anliegt.

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Jeweils die gleichwertigen Eingänge der Einzeldecoder Dec 0 Dec 7 sind parallel geschaltet und mit den Eingangsleitungen S0 - S2 für die gleichnamigen SyndromMts verbunden. Entsprechend der "binären Wertigkeit liegen somit das Syndrombit S0

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an den Eingängen 2 , das Syndrombit S1 an den Eingängen 2

und das Syndrombit S2 an den Eingängen 2 der Einzel de co der Dec 0 - Dec 7 an.

Die Syndrombits S3» S4 und S5 werden in der Reihenfolge ihrer

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Benennung den Binär eingängen 2 , 2 und 2 des zusätzlichen Einzeldecoders. Dec 8 zugeführt, dessen Freigabe eingang E durch das Syndrombit S6 gespeist wird. Die Ausgänge 1-7 sind mit den Freigabeeingängen der in jeweils gleicher Weise numerierten Einzel decoder Dec 1 bis Dec 7 verbunden. Der Ausgang 8 des Einzeldecoders Dec 8 bleibt frei.

Der Freigabeeingang E des Einzeldecoders Dec 0 ist an den Ausgang eines TXSD-Yerknüpfungsglieds G- angeschlossen, welches das mit Hilfe des Inverters 11 in jedem Fall invertierte Syndrombit S6 und die nur unter gewissen Voraussetzungen invertierten Syndrombits S3 - S5 verknüpft. Durch die Darstellung der Inverter 12 - 14 mittels unterbrochener Striche soll zum Ausdruck gebracht werden, daß nicht alle drei Syndrombits S3 - S 5 gleichzeitig invertiert werden. Vielmehr wird die Invertierung eines dieser Syndrombits nur erforderlich, wenn bei der Bildung der zugeordneten Korrekturbits das Datenbyte 0 nicht beteiligt war.

So bedarf es nach dem Bildungsschema A in Fig. 3 keiner Inversion, während im Fall B der Inverter 12, im Fall C der Inverter 13 und im Fall D der Inverter 14 benötigt wird. Die jeweils nicht erforderlichen Inverter (12, 13, 14 bzw. 13, 14 oder 12, 14 oder 12, 13) sind in Fig. 5 als nicht vorhanden und durch eine Durchverbindung ersetzt zu denken.

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Die Pig. 6 zeigt einen Fehlerortdecoder, dem ein Datenblock mit 32 Bit zugrunde liegt. An seinem Eingang stehen die SyndromMts T0 - T5 zur· Verfugung, die durch den paarweisen Vergleich der Korrekturbits K0 - K5 entstanden sind, welche nach dem in Pig.4dargestellten Schema gebildet wurden.

Die Eingänge 2,2 und 2² für die binär codierte Eingangsinformation von vier Einzeldecodern Dec 0 - Dec4 sind wieder in gleichrangige Gruppen zusammengefaßt. Die Freigabeeingänge E dieser Einzeldecoder sind mit den Ausgängen 3> 5, 6 und 7 eines weiteren gleichartigen Einzeldecoders Dec 9 in der Reihenfolge ihrer Aufzählung verbunden. Der Einzeldecoder Dec entschlüsselt die durch die Syndrombits T3 - Ϊ5 gebildete Binärinformation» Sein Preigabeeingang E liegt ständig an einem dem Potentialwert der logischen "1" entsprechenden Potential. Das Freigabesignal könnte indes auch weniger vorteilhaft durch die ODER-Verknüpfung der Syndrombits Ϊ3 - Ϊ5 erzeugt werden.

Die beschriebenen und in den Figuren 5 und 6 dargestellten Ausführungsbeispiele von Fehlerortdecodern sind unter Verwenöungvon 1 aus 8-Einzeldecodem aufgebaut, die als integrierte Bausteine auf dem Markt erhältlich sind, wie schon erwähnt wurde. Selbstverständlich können unter Beibehaltung des angegebenen Schemas auch 1 aus η-Decoder mit n=2 (k=1...6) eingesetzt werden.

Das vorgeschlagene Korrekturschema ermöglicht nicht nur eine Verringerung des erforderlichen Schaltungsaufwands für das Korrektursystem, insbesondere für den Fehlerortdecoder, sondern es macht auch die Zuordnung eines fehlerhaften Datenbits zum Syndrom durchsichtiger. Aus der Anzeige der Syndrombits kann ein einigermaßen geübter Wartungsmann ohne Zuhilfenahme einer Tabelle Rückschlüsse auf die Fehlerursache ziehen.

6 Figuren

3 Patentansprüche

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Claims

Patentansprüche

π. /Verfahren zur Bestimmung der Lage eines bei der Übertragung oder Speicherung insbesondere eines aus acht Bytes mit je acht Bits bestehenden Datenblocks gefälschten Bits durch paarweisen Vergleich von Korrekturbits verschiedener binärer Wertigkeit, die am Anfang der Ubertragungsstrecke bzw. beim Einschreiben in den Speicher mit Hilfe von modulo-2-Addition ausgewählter Datenbits gebildet sind, mit in gleicher Weise am Ende der Ubertragungsstrecke bzw. beim Lesen des Speichers gebildeten Korrekturbits und durch Bildung der Summe von Zahlen, die der Wertigkeit der gegebenenfalls ungleichen Korrekturbits entsprechen, dadurch gekennzeichnet, daß bei der Bildung der zu vergleichenden Korrekturbits folgende Datenbits berücksichtigt werden, wobei eine bei 0 beginnende Zählung zugrundeliegt:

a) für das Korrekturbit C0 alle ungeradzahligen Stellen,

b) für das Korrekturbit C1 die Stellen 2, 3, 6, 7, 10, 11, 14j 15 usvi.,

c) für das Korrekturbit C2 die Stellen 4-7, 12-15, 20-23 usw.,

d) für das Korrekturbit C3 die Stellen 8-15, 24-31, 40-47 usw.,

e) für das Korrek-Lurbit C4 die Stellen 16-31 und 48-63,

f) für das Korrekturbit 05 die Stellen 32-63,

g) für das Korrekturbit C6 die Stellen 8-63,

ferner die Datenbits 0 -7 bei der Bildung von zwei oder drei der Korrekturbits C3 bis C5.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Peststellung von Doppelfehlern innerhalb des Datenblocks ein weiteres Korrekturbit C7 gebildet wird unter Berücksichtigung derjenigen Stellen, die bereits bei der Bildung einer geraden Anzahl von Korrekturbits geringerer Wertigkeit berücksichtigt v/erden.

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Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, der die durch eine Anordnung für den paarweisen Vergleich von Korrekturbits gleicher Wertigkeit erzeugten Syndrombits zugeführt v/erden, dadurch gekennzeichnet daß die Syndrombits S0 - S2 an die Decodiereingänge (2 - 2^) einer G-ruppe von acht 1 aus 8-Einzelde codern (Dec0 - Dec7) parallel entsprechend ihrer Wertigkeit angelegt sind, daß Eingänge für die Syndrombits S3-S5 sowohl mit den Eingängen eines UND-Verknüpfungsglieds (G) als auch mit den Decodiereingängen (2 - 2 ) eines weiteren 1 aus 8-Einzeldecoders (Dee8) verbunden sind, dessen Ausgänge (1-7) mit Ausnahme des niedrigstwertigen mit den Preigabeeingängen (E) der Decoder entsprechender Wertigkeit (Dec1 - Dec7) der Gruppe von Einzeldecodern verbunden sind, daß das höchstwertige Syndrombit S6 am Freigäbe eingang des weiteren Einzeldecoders (Dec8)und über einen Inverter (11) an einem Eingang des UHD-Verknüpfungsglieds anliegt, dessen Ausgang mit dem Freigabeeingang E des ersten Einzeldecoders (Dec0) der Gruppe von Einzeldecodern verbunden ist und daß ein Inverter (12, I3> 14) zwischen dem entsprechenden Eingang des UMD-Verknüpfungsglieds und dem Eingang für das die Ungleichheit jener Korrekturbits anzeigende Syndrombit (S3, S4» S5) angeordnet ist, für deren Bildung die Datenbits 0 bis 7 nicht berücksichtigt wurden.

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