DE2337356C3 - Multiplier circuit working in the dual system - Google Patents

Description

5 ^J ί5 ^J ί

wenn eine Vielzahl von aufeinanderfolgenden Ope- fern oder Stellen wird in der Einheit gespeichert undif a large number of consecutive offerings or digits is stored in the unit and

randenpaaren miteinander multipliziert wird. steht an der Ausgangsleitung 32 zur Verfügung. Daspairs of margins is multiplied with one another. is available on output line 32. The

Wenn dies erwünscht ist, kann die zeitliche Ver- Symbol 40 in Fig. Id stellt eine Additionsschaltung Setzung der Operanden selbstverständlich mit Hilfe dar, die eine Eingangsleitung 41, eine Eingangsvon geeigneten Schieberegisterstufen eingeführt oder 5 leitung 42 und eine Ausgangsleitung 43 aufweist. Die beseitigt werden. Additionsschaltung 40 weist weiterhin eine Übertrag-Ausführungsbeispiele der Erfindung werden im Eingangsleitung 44 und eine Übertrag-Ausgangsleifolgenden anhand der Zeichnungen noch näher er- tung 45 auf. Dieser Baustein empfängt -'jane Infor- -p^ läutert. In der Zeichnung zeigen inationsstelle an der Leilung 41ΪΜπ1β zweite Infor- ; - J}/If this is desired, the temporal shift symbol 40 in FIG. Which will be eliminated. Addition circuit 40 also has a carry. Embodiments of the invention are explained in more detail in the input line 44 and a carry-output circuit 45 based on the drawings. This module receives -'jane information- -p ^ purifies. In the drawing show inationsstelle on the division 41ΪΜπ1β second information; - J} /

Fig. la bis Id vier Symbole, die vier grund- i° mationsstelle an der'Lieifling^^^einelt^itrags-^^^Fig. La to Id four symbols, the four basic i ° mationsstelle an der'Lieifling ^^^ single ^ itrags - ^^^

legende Bausteine darstellen, d. h. eine Schieberegi- stelle oder Ziffer'^:vdn|einem;'wMh«rge|ienäan| J^Ldäie- φφ represent legendary building blocks, ie a shift register or digit ' ^: vdn | ein;' wMh «rge | ienäan | J ^ Ldäie- φφ

sterstufe, eine invertierende Schieberegisterstufe, einen rer an der Leitung ^iA^aiit^^Jtm^^ikiisäßtt·' Jj|||stage, an inverting shift register stage, a rer on the line ^ iA ^ aiit ^^ Jtm ^^ ikiisäßtt · ' Jj |||

Produktgenerator bzw. eine Additionsschaltung, die impulsesy-sixu^i^rßm^mf^ftm^^ümmieniiSer^·^^^ Product generator or an addition circuit, the impulses y-sixu ^ i ^ rßm ^ mf ^ ftm ^^ ümmieniiSer ^ · ^^^

beim Aufbau der Multiplizierschältung verwendet t'äie an''äer^lMi^ng^iS^im^^^^j^^iie^'some-"^^!. when building the multiplier circuit, t'äie an '' äer ^ lMi ^ ng ^ iS ^ im ^^^^ j ^^ iie ^ 'some - "^^ !.

werden, isline Übertrag-Zifferfdiean der^^ ^iäJ be, isline carry-digit fdiean the ^^ ^iäJ

F i g. 2 eine schematische Darstellung einer im fügung steht.F i g. 2 is a schematic representation of one attached.

Handel erhältlichen D-Flip-Flop-Schaltung, die als In den F i g. 2 bis 5 sind logische SchaltungenCommercially available D-type flip-flop known as In Figs. 2 to 5 are logic circuits

eine Stufe einer Schieberegistereinheit verwendet dargestellt, die zeigen, wie die symbolisch in Fig. 1a stage of a shift register unit used, which show how the symbolic in Fig. 1

wird, dargestellten Einheiten aus Elementen aufgebautis made up of the units shown from elements

F i g. 3 eine schematische Darstellung einer im ao _sj_nd, die in einfacher Weise auf dem Markt zur VerHandel erhältlichen D-Flip-Flop-Schaltung, die als fügung stehen. Diese im Handel erhältlichen Baueine Stufe einer invertierenden Schieberegistereinheit steine sind am Ende der Beschreibung der Fig. 2 verwendet wird, bis 5 erläutert. F i g. 2 zeigt, wie das übliche, bei 10F i g. The D flip-flop circuit available in a simple manner on the market VerHandel standing 3 is a schematic representation of an in ao _s j d _n, as a stroke. These commercially available building blocks of an inverting shift register unit are used at the end of the description of FIG. 2 to 5 are explained. F i g. 2 shows, like the usual, at 10

F i g. 4 ein logisches Diagramm eines Teilprodukt- in F i g. 1 a dargestellte Schieberegister aus einemF i g. 4 is a logic diagram of a partial product in FIG. 1 a shown shift register from a

generators, *5 flankengetriggerten Flip-Flop aufgebaut ist, das auch jgenerator, * 5 edge-triggered flip-flop, which also j

F i g. 5 das logische Schaltbild einer Additions- als D-Flip-Flop bekannt. Die Eingangsleitung 11 ist jF i g. 5 shows the logic diagram of an addition flip-flop known as a D flip-flop. The input line 11 is j

einheit von der Art, die symbolisch in F i g. 1 d ge- mit dem D-Eingang verbunden, und die Ausgangs- -1unit of the kind symbolically shown in FIG. 1 d ge connected to the D input, and the output -1

zeigt ist, leitung 12 ist mit dem Q-Ausgang verbunden. Alle jshows line 12 is connected to the Q output. All j

Fig. 6 eine vollständige Ausführungsform der Flip-Flop-Schaltungen nach den Fig. 2 bis 5 weisen !Fig. 6 shows a complete embodiment of the flip-flop circuits according to Figs. 2 to 5!

Multiplizierschaltung unter Verwendung der Bau- 30 einen Takteingang auf. Wenn ein Taktimpuls der mitMultiplier circuit using the component 30 on a clock input. If a clock pulse of the

steine nach den Fig. la bis Id, Takt bezeichneten Leitung zugeführt wird, wird diestones according to Fig. La to Id, clock designated line is fed, the

F i g. 7 ein weiteres Ausfühningsbeispiel der Multi- zu dieser Zeit an den Eingangsleitungen vorhandeneF i g. 7 a further exemplary embodiment of the multi-input lines available at this time

plizierschaltung nach Fig. 6 zur Verarbeitung nega- Information verarbeitet, und das Ergebnis wird an ]6 for processing negative information is processed, and the result is sent to]

tiver Zahlen. die Ausgangsleitungen übertragen und dort festgehal-tiver numbers. the output lines are transferred and held there

Es sei zunächst bemerkt, daß in der folgenden 35 ten, bis der nächste Taktimpuis angelegt wird. Fig. 3 ; Beschreibung vorausgesetzt wird, daß alle Einheiten zeigt die logische Schaltung für das invertierende und Bausteine synchron arbeiten, d. h., daß sie unter Register 20 nach Fig. Ib. Es wird die gleiche Flipdem Einfluß von Taktsteuerimpulsen arbeiten, die Flop-Schaltung verwendet wie in dem Schieberegister von einem Haupt-Taktsteuerimpuls-Generator er- nach F i g. 2, jedoch mit der Ausnahme, daß die Auszeugt werden. Dieses Verfahren ist für den Fach- 4° gangsleitung 22 an dem invertierenden Ausgang ange- j mann gut bekannt. Zur Vereinfachung der Zeichnun- schlossen ist, der mit 5 bezeichnet ist Die Eingangs- j gen wurden die Taktsteuerimpulsverbindungen in leitung 21 ist mit dem D-Eingang wie die Leitung 11 j vielen der Zeichnungen fortgelassen. Aus dem glei- in Fig. 2 zugeführt Fig.4 zeigt eine Ausführungs- ! chen Grunde wurden außerdem die Leistungsversor- form einer logischen Schaltung, die für den Produkt- ) gung und die zugehörigen Verbindungen fortge- 45 Generator 30 nach Fig. Ic verwendbar ist. Die logi- j lassen sehe Schaltung umfaßt ein NAND-Gatter 34 und eine IIt should first be noted that in the following 35 th, until the next clock pulse is applied. Fig. 3; Description assumes that all units shows the logic circuit for the inverting units and blocks work synchronously, d. that is, that they are under register 20 according to Fig. Ib. It'll be the same Flipdem Influence of clock control pulses work, the flop circuit used as in the shift register from a main clock control pulse generator according to FIG. 2, but with the exception that Auszeugt will. This method is applied to the specialist trunk line 22 at the inverting output man well known. To simplify the drawing, which is denoted by 5, the input j gen were the clock control pulse connections in line 21 is to the D input like line 11 j many of the drawings are omitted. From the same in Fig. 2, Fig.4 shows an embodiment! For other reasons, the power supply of a logic circuit that is responsible for the product) 45 Generator 30 according to FIG. 1c can be used. The logi- j let see circuit comprises a NAND gate 34 and an I.

In Fig. 1 sind vier Symbole dargestellt, die die D-Flip-Flop-Schaltung 35. Die beiden Eingangsleitun- ίIn Fig. 1 four symbols are shown which the D flip-flop circuit 35. The two input lines ί

vier Hauptbausteine zeigen, die bei dem Aufbau der gen 31 und 32 sind jeweils mit den beiden Eingängen { show four main building blocks that are involved in the construction of genes 31 and 32, each with the two inputs {

vollständigen Multiplizierschaltung verwendet wer- des NAND-Gatters verbunden, und der Ausgang des ;'" \ complete multiplier circuit are used to connect the NAND gate, and the output of the; '" \

den. Der erste Baustein, der in Fig. la gezeigt ist, 5° NAND-Gatters 34 wird dem D-Eingang der Flip- !the. The first component, which is shown in Fig. La, 5 ° NAND gate 34 is the D input of the flip!

ist ein üblicher Schieberegisterabschnitt 10, der eine Flop-Schaltung 35 zugeführt. Weil das NAND-Gatter - , is a conventional shift register section 10 to which a flop circuit 35 is supplied. Because the NAND gate - ,

Eingangsleitung 11 und eine Ausgangsleitung 12 auf- 34 den Ausgang invertiert, d. h., eine Eins an jedem . .]Input line 11 and an output line 12 to 34 inverted the output, d. i.e., a one for everyone. .]

weist. Diese Einheit nimmt einen Pegel an ihrer Ein- Eingang erzeugt eine Null am Ausgang Jieses Gat- ^<; "ishows. This unit takes a level at its input generates a zero at the output Jieses Gat- ^<; "i

gangsleitung 11 während eines Taktsteuerimpulses an ters, muß nochmals invertiert werden, um die richtige ' 1output line 11 during a clock control pulse at ters, must be inverted again to get the correct '1

und speichert diesen Pegel an seiner Ausgangsleitung 55 Polarität zu erzeugen. Dieser erneut invertierte Aus- 1and stores this level on its output line 55 to generate polarity. This again inverted output 1

für eine Taktsteuerimpulsperiode. Das in F i g. 1 b bei gang kann an dem 2-Ausgang gewonnen werden, mit - ■ "S^>;: \ for one clock pulse period. The in Fig. 1 b at gang can be obtained at the 2 output with - ■ "S ^>;: \

20 gezeigte Symbol stellt eine übliche invertierende dem die Ausgangslcitnng 33 verbunden ist. 1The symbol shown in FIG. 20 represents a conventional inverting one to which the output line 33 is connected. 1

Schieberegisterstufe dar, die eine Eingangsleitung 21 Fig. 5 zeigt das logische Schaltbild für die Addi- 1Shift register stage, which has an input line 21. FIG. 5 shows the logic circuit diagram for the Addi- 1

und eine Ausgangsleitung 22 aufweist. Während eines tionsschaltung 40 nach Fig. Id. Diese Schaltung ' ' '■ % and an output line 22. During a tion circuit 40 according to Fig. Id. This circuit '''■%

Taktsteuerimpulses wird ein Informationsimpuls an ^6o umfaßt drei Inverter 51, SZ, 53, drei NAND-Gatter 1Clock control pulse is an information ^pulse at 6o comprises three inverters 51, SZ, 53, three NAND gates 1

der Eingangsleitung 21 empfangen, und die inver- 54, 55 und 56 mit zwei Eingängen, vier NAND- --'-1the input line 21 received, and the invers 54, 55 and 56 with two inputs, four NAND- --'- 1

tiertft Information wird an die Ausgangsleitung 22 Gatter 57, 58, 59 und 60 mit drei Eingängen, ein 4 Information is sent to output line 22 gates 57, 58, 59 and 60 with three inputs, a 4

übertragen. Das Symbol 30 in Fig. Ic stellt einen NOR-Gatter 61 mil drei Eingängen, ein NOR-Gatter Λ transfer. The symbol 30 in Fig. Ic represents a NOR gate 61 with three inputs, a NOR gate Λ

Teilprodukt-Generator dar. Während eines Takt- 62 mit vier Eingängen und zwei D-Flip-Flop-Schal- -JjSPartial product generator. During a clock 62 with four inputs and two D-flip-flop-Schal- -JjS

Steuerimpulsintervalls wird eine Information von ⁶5 tungen 63 und 64. Diese Schaltung, die Überträge ?!Control pulse interval is an information of ⁶ 5 lines 63 and 64. This circuit, the carries?!

einer ersten Ziffernquelle an der Eingangsleitung 31 von einem vorhergehenden Addierer an der Leitung via first source of digits on input line 31 from a previous adder on line vi

und von einer zweiten Ziffernquelle an der Eingangs- 44 und zwei Additionseingänge zn den Anschlüssen : '% and from a second source of digits at input 44 and two addition inputs to the connections: '%

leitung 32 empfangen. Das Produkt der beiden Zif- 41 und 42 empfängt, erzeugt einen Summenausgäng *ö^line 32 received. Receiving the product of the two digits 41 and 42 generates a sum output * ö ^

abschnitten■ 609,$W imä 611'ist"^örgeSenin/ilni'äii ^sections ■ 609, $ W imä 611'ist "^ örgeSenin / ilni'äii ^

erste'RetoeVontT^^^first 'RetoeVontT ^^^

zweite" Reih«? vöriflMoäükig^ ^to second "row"? vöriflMoäükig ^ ^to

am Anschluß 43 und einen Übertrag-Ausgang am plikators vorgesehen. Ete^Sstz'von^chiebieregisteii ^u* provided at terminal 43 and a carry output on the plikators. Ete ^ Sstz'von ^ chiebieregisteii ^u *

Anschluß 45 -u-^t.-!»«.- Äjvira &te£: ;'£fa^44 ;_«.->.v.__is.iux^'^^i'jüj. --ϊ·-Terminal 45 -u- ^ t .-! »« .- Äjvira & te £:; '£ fa ^ 44 ; _ «.->. V .__ is.iux ^' ^^ i'jüj. --ϊ · -

Nur als Beispiel kann das bistaöHe Speicher- oder ,.;■ D-Flip-Flop, das mit 13Jin Fi g\ J;?231ta-Fiig, 3,*35 in Fig, 4 und 63 ^!imd^4. in Fi'gj^löraeichnet'ist, eine Hälfte des »- · -^»--^^*^—-'^«^!- Flops mit der Be
von der Firma 'Only as an example can the bistahe memory or,.; ■ D flip-flop, which starts with 13Jin Fi g \ J;? 231ta-Fiig, 3, * 35 in Figs, 4 and 63 ^! imd ^ 4. in Fi'gj ^ löraeichnet'is, one half of the "- · - ^" - ^^ * ^ - '^ " ^! - Flops with the Be
by the company '

Das mit 34 in Figi^f^MbezeichnetelI
kann
zwei
nungThe ^34-f ^ MbezeichnetelI in Figi
can
two
tion

-schaltung^ „ . _{r r} ,circuit ^ ". _rr ,

kann ein Abschnitt' eines' 4-Bit-BinMr-Vdliddierers; sein.can be a portion of 'a' 4-bit BinMr compiler; being.

Obwohl die vorstehend genannten Bausteine inte- Schieberegisterabschnitten 641 und 646 erzeugt, die grierte TTL-Schaltungen sind, ist zu erkennen, daß die niedrigstwertigen Stellen des Multiplikanden und andere Formen von integrierten Schaltungen unter des Multiplikators enthalten. Dieses Teilprodukt wird Einschluß von integrierten DTL-, RTL- und MOS- in dem Teilprodukt-Generator 602 während eines Schaltungen sowie Schaltungen mit diskreten Tran- » Taktsteuerimpulsintervalls gebildet und dann wähsistor- oder Röhrenbauteilen verwendet werden rend des darauffolgenden Taktimpu'.smtervalls an können. den Schieberegisterabschnitt 611 übertragen. In glei-Although the aforementioned building blocks create inte shift register sections 641 and 646 which integrated TTL circuits, it can be seen that the least significant digits of the multiplicand and other forms of integrated circuits included under the multiplier. This partial product becomes Inclusion of integrated DTL, RTL and MOS in partial product generator 602 during one Circuits and circuits with discrete tran- »clock control pulse interval formed and then wähsistor- or tube components are used rend of the subsequent clock pulse interval be able. the shift register section 611 is transferred. In the same

Fig. 6 ist eine schematische Darstellung einer eher Weise empfängt der Teilprodukt-Generator 601 vollständigen Multiplizierschaltung zur Multiplika- Eingänge von den Schieberegisterabschnitten 636 und tion von zwei dreisteiligen Zahlen und zur Bildung »S 647 und leitet seinen Ausgang an den Schieberegistereines fünfstelligen Produktes hiervon. Die Multipli- abschnitt 610 weiter. Der Teilprodukt-Generator 609 zierschaltung besteht aus den in F i g. ϊ dargestellten empfängt Eingänge von den Sehieberegisterabschnit-Blöcken. Die Multiplizierschaltung besieht aus einer ten 631 und 648 und überträgt seinen Ausgang an Matrix von Teilprodukt-Generatoren 600, 601, 602, den Schieberegisterabschnitt 609. In gleicher Weise 603, 604, 605, 606, 607 und 603. Weiterhin ist eine 3° sind die Eingänge der Teilprodukt-Generatoren 69S, Matrix von Additionsschaltungen 612,613,614,615, 604, 603, 60S, 607 und 606 mit den Schieberegisier-616 und 617 vorhanden, die allen Teilprodukt-Gene- abschnitten 659, 643, 651, 638, 652 und 633 and ratoren, mit Ausnahme der ersten Reihe, entspricht. den Schieberegisterabschnitten 655, 645, 656, 640,Fig. 6 is a schematic representation of a more likely manner, partial product generator 601 receives full multiplier circuitry for multiplying inputs from shift register sections 636 and two three-part numbers and forming S 647 and routes its output to the shift register of a five-digit product thereof. The multipli- section 610 continues. The partial product generator 609 consists of the circuit shown in FIG. ϊ receives inputs from the viewing register section blocks. The multiplier circuit consists of a 631 and 648 and transmits its output to the matrix of partial product generators 600, 601, 602, the shift register section 609. In the same way 603, 604, 605, 606, 607 and 603. Furthermore, a 3 ° are The inputs of the partial product generators 69S, matrix of addition circuits 612,613,614,615, 604, 603, 60S, 607 and 606 with the shift registers 616 and 617 are present, which contain all partial product gene sections 659, 643, 651, 638, 652 and 633 and with the exception of the first row. the shift register sections 655, 645, 656, 640,

Es sind zwei Sätze von Eingangsanschlüssen vor- 657 und 635 verbunden. Die Ausgänge dieser Teilgesehen. Die Anschlüsse 620, 621 und 622 an der 35 produkt-Generatoren sind jedoch mit den AdditionsThere are two sets of input ports pre-657 and 635 connected. Seen the outputs of this part. The connections 620, 621 and 622 on the 35 product generators are however with the additions

g Die Anschlüs ,g The connections

oberen rechten Hälfte von F i g. 6 sind für die Stellen des Multiplikators vorgesehen, wobei die niedrigstwertige Stelle MPV dem Anschluß 620 und die höchstwertige Stelle MPV dem Anschluß 622 zugeführt wird. Die Anschlüsse 623, 624 und 625 an der oberen linken Hälfte nach Fig. 6 sind fSr die Stellen des Multiplikanden vorgesehen, wobei die niedrigstbewertete Stelle MC2· dem Anschluß 623 und die höchstbewertete Stelle MCV dem Anschluß 625 zu-upper right half of FIG. 6 of the multiplier are provided for the locations, said least significant digit MPV the terminal 620 and the most significant digit MPV the terminal is supplied to the 622nd The connections 623, 624 and 625 on the upper left half of FIG. 6 are provided for the positions of the multiplicand, the lowest-valued digit MC2 being assigned to connection 623 and the highest-valued digit MCV being assigned to connection 625.

schaltungen 614, 613, 612, 617, 616 bzw. 615 verbunden. Das Teilprodukt von dem Schieberegisterabschnitt 611 wird dem Schiebcregisterabschnitt 65S zugeführtcircuits 614, 613, 612, 617, 616 and 615, respectively. The partial product from the shift register section 611 becomes the shift register section 65S fed

In gleicherweise leitet derSchieberegisterabschnitt 610, der einen Eingang von dem Teilproduktgenerator 601 empfängt, diesen an die AdditionsschsUusg 614 weiter, und der Schieberegistersbschnitt 609Likewise, the shift register section conducts 610, which receives an input from the partial product generator 601, sends this to the addition circuit 614, and the shift register section 609

_wwm empfängt einen Emgang von dem Teilprocakt-Gene- _wwm receives an entry from the partial procakt gene

geführTwirdrZusäteHch fei ein Satz von Ausgangs- « iator 600 und leitet ihn zur Additionsschaitung 613 : anschlüssen 626, 627, 62S, 629 und 630 in der unte- weiter.A set of output generator 600 is fed to the accessories and forwards it to the addition circuit 613 : connections 626, 627, 62S, 629 and 630 below.

ren rechten Hälfte nach Fig.6 vorgesehen, um die Anders als die Additionsschaltang nach Fig. IdRen right half provided according to Fig.6 to the other than the Additionsschaltang according to Fig. Id

Stellen der Produkte abzugeben. Die niedrigstbewer- tmd Fig. 5 weisen bestimmte AdditionsschaltungenPlace the products to deliver. The lowest-rated md Fig. 5 have certain addition circuits

J tete Stelle PV erscheint am Anschluß €36, and die keinen Übertrag-Ausgang und --Eingang auf. DieThe last digit PV appears at connection € 36, which has no carry output and input. the

höchstbewertete Stelle P2* erscheint am Anschluß 5« Additionsschaltungen 614 und 617 haben keinenhighest valued digit P2 * appears at connection 5 «Adders 614 and 617 do not have any

«30. EmSatzvcmSchieberegisterabschnitten631,632, Übertrag-EingangsansdilnS. Die einzigen Additions-«30. EmSatzvcmShift Register Sections631,632, Carry-In Inputs. The only addition

/•33, 634 und 635 in der foVien Hälfte von Fig. 6 ,schaltungen mit vollständigen Anschlüssen unter Ein-/ • 33, 634 and 635 in the following half of Fig. 6, circuits with complete connections under

#ist zur Speicherung und zehäefc Ksteaerten Abgabe , >ÖihiS von zwei Eingingen, emem Ubertrag-Ent-#is for storage and tenant delivery,> ÖihiS of two inputs, one transfer-ent

T "der höchstbewerteten Stelle MCV des Multiphkan- ^«gangsaascHuß, einem Überträg-Ausgangsanscluüß T "of the highest rated position MCV of the multiphase gangsaascHuss, a transfer output terminal

den vorgesehen. Einsatz von Schieberegisterabscnnit- 55 und emem Summen-Ai—~ -™"° ~^{A x}~ ^ΛΛ the intended. Use of shift register section 55 and a sum Ai— ~ - ™ "° ~ ^{A x} ~ ^ΛΛ

ten 636, 637, 638,639 und 64»'rechts von der ersten dMonsscbaiiungen^la
Gruppe ist für die mittlere Stelle MCV des MnM- *" ' " '—"--"th 636, 637, 638,639 and 64 '' to the right of the first dMonsscaiiung ^ la
Group is for the middle position MCV of the MnM- * "'"' - "-"

plikanden vorgesehen, während ein Satz von Scmeberegjsterabschniften 641, «2,643,644 und 645 noch weiter rechts für die niedrigsibewertete Stelle MCV des Multiplikanden vorgesehen ist. Ein Ssäz von Schieberegisteraoscbjutten '6J6, 647 und 64*^J4mks oben in Fig.6 ist ffc dfe'^edrigsibewertete Stelle ~. MPV des Multiplikators vor^»nen> Schieberegister-• abschnitte **· ^txn «^ "^λ·«·Χ «inrf fifr die-mittlere Stelleplicands are provided, while a set of Scmeberegjster paragraphs 641, «2,643, 644 and 645 is provided even further to the right for the low- weighted position MCV of the multiplicand. A set of shift register messages '6J6, 647 and 64 * ^J 4mks above in Fig. 6 is ffc dfe' ^ edrigsi-valued position ~. MPV of the multiplier in front of the shift register sections ** · ^txn «^" ^ λ · «· Χ« inrf for the middle digit

tSchiebere^steratechniäeiiSS,^
%sbd für die hödxsüiein&ic&iältMPV destSlide ^ steratechniäeiiSS, ^
% sbd for the Hödxsüiein & ic & iältMPV des

weist zwei mn οέαΐ Ί assigns two mn οέαΐ Ί

bzw. mit dem Obertng^aos^mgor with the obertng ^ aos ^ mg

verbundene UbertragseingMnl^inidianenfSnBatzr fachen Eingang zumconnected transferring Mnl ^ inidianenfSnBatzr multiple entrance to

generators 606 ιgenerator 606 ι

dierer 615 weistder 615 has

noch
Schieber«still
Slider «

oder AmgangsänscalüMeror AmgangsänscalüMer

können die nicht verwendeten Anschlüsse mit Erde verbunden sein, um zu verhindern, daß Störsignale einen fehlerhaften Betrieb hervorrufen. Alternativ kann die Schaltung nach-Fig.5 in geeigneter Weise »modifiziert Werden, um derartige Eingangsanschlüsse zu beseitigen.the unused connections can be connected to earth in order to prevent interfering signals cause incorrect operation. Alternatively, the circuit according to Figure 5 can be used in a suitable manner »Be modified to include such input connections to eliminate.

«Es sei weiterhin auf die Schiebefegisterabschnitte“It was still on the sliding register sections

'«3$f& 641, 647, 636, Ml, 650, 643, 651, 638, 633,'«3 $ f & 641, 647, 636, Ml, 650, 643, 651, 638, 633,

'-':5ί55 ,und 656 aufmerksam gemacht,; bei denen zwei Ausgangsleitungen mit. dem einzigen Ausgangs-'-': 5ί55, and 656 made aware; where two Output lines with. the only exit

/«nschluß verbunden sind. Dieses Verfahren ist in ^der Technik der integrierten Schaltungen gut,bekannt '«und ist als Fan-Out bekannt, insbesondere als Fan- ■'■ «Öut von zwei. ·/ «Connection are connected. This process is well in ^ the art of integrated circuits known '' and is known as fan-out, especially as a fan ■ '■ "Öut of two. ·

-! 'AeEs ist ein Taktgenerator-670-gezeigt, dessen Ausgang 671 mit der Additionsschaltung 617 verbunden ist. Es bestehen aus Vereinfachungsgründen nicht gezeigte Verbindungen von dem Taktsteuer-Generator-Ausgang an alle anderen Blöcke der Multiplizierschaltung. Für die passenden Verbindungsanschlüsse sollte auf die mit Takt in den F i g. 2 bis 5 bezeichneten Anschlüsse Bezug genommen werden. Bei der nun folgenden Beschreibung der Betriebsweise dsr Schaltung sei zunächst angenommen, daß ein Satz von Eingangszahlen kontinuierlich an den Eingangsanschlüssen zur Verfügung steht, bis alle Stellen der Zahl von den Schieberegisterabschnitten 641, 636, 631, 646, 649 und 653 aufgenommen wurden. Es sei auf die Zeitlinie 680 entlang des rechten Teils der Zeichnung aufmerksam gemacht. Die Zeichnung ist so angeordnet, daß in irgendeinem Zeitintervall alle die Blöcke, die in einer horizontalen Zeile hegen, gleichzeitig Informationen von Blöcken empfangen, die in der unmittelbar darüberliegenden horizontalen Zeile liegen. Somit werden zum Zeitpunkt T₀ die niedrigstbewerteten Stellen des Multiplikators und des Multiplikanden jeweils den Anschlüssen 620 und 623 zugeführt. Zum Zeitpunkt T_x werden die zweithöchst bewerteten Stellen des Multiplikators und des Multiplikanden den Anschlüssen 621 und 624 zugeführt. Zur gleichen Zeit wird die niedrigstbewertete Stelle des Multiplikators in den 'Schieberegisterabschnitt 646 übertragen, und die niedrigstbewertete Stelle des Multiplikanden wird in , den Schieberegisterabschnitt 641 übertragen.
'■" Zum Zeitpunkt T₂ werden die höchstbewerteten Steilen des Multiplikators und des Multiplikanden 'den Anschlüssen 622 und 625 zugeführt. Die roitt- '- leren Stellen des Multiplikators und des Multiplikan- s den werden den Schieberegisterabschnitten 649 und 636 zugeführt. Die niedrigstbewertete Stelle des =i Multiplikators wird an den Schieberegisterabschnirt * '647 und den Produktgenerator 602 zugeführt, wähv -,rend die niedrigstbewertete Stelle des Multiplikanden -Ordern Schieberegisterabechnitt 642 und dem Produkt-„' fenerator-602 zugeführt wird..3E)äs durch die Multi- -spiitaiion defiit den=: Scbk^e^gjsferabschsittea 641 ~>wad 646 gebildete Tjeflprodukt-wird in dem Teil--! A clock generator 670 is shown, the output 671 of which is connected to the addition circuit 617. For reasons of simplicity, there are connections (not shown) from the clock control generator output to all other blocks of the multiplier circuit. For the appropriate connection connections, refer to the clock in FIG. 2 to 5 designated connections are referred to. In the description of the operating mode of the circuit that follows, it is initially assumed that a set of input numbers is continuously available at the input connections until all digits of the number have been picked up by the shift register sections 641, 636, 631, 646, 649 and 653. Attention is drawn to the timeline 680 along the right-hand part of the drawing. The drawing is arranged in such a way that, at any time interval, all of the blocks lying in a horizontal line receive information simultaneously from blocks lying in the horizontal line immediately above it. Thus, at time T _0, the lowest-weighted digits of the multiplier and of the multiplicand are fed to the connections 620 and 623, respectively. At the time T _x , the second highest valued digits of the multiplier and the multiplicand are fed to the connections 621 and 624. At the same time, the least significant digit of the multiplier is transferred to the shift register section 646 and the least significant digit of the multiplicand is transferred to the shift register section 641.
The terminals' ■ "At the time T ₂ is the highest rated Steep of the multiplier and multiplicand are 'fed 622 and 625 roitt-' -.-Sized digits of the multiplier and the Multiplikan- s to be fed to the shift register sections 649 and 636, the least significant digit. des = i multiplier is fed to the shift register section * '647 and the product generator 602, while the lowest- valued digit of the multiplicand order shift register section 642 and the product generator 602 is fed. -spiitaiion defiit den =: Scbk ^ e ^ gjsferabschnittsittea 641 ~> wad 646 formed tjeflproduct-is in the part-

produktgenerator 602/giMdet _si~
~ y, -Zum Zeitpunkt 3£ -werdea die Stellen des Melti-■ plikators, !beginnend -mit den. niedrigstbewerteten ^rSteHen, m diftSchieberegLsterabscnidtte 648,650 bzw.product generator 602 / giMdet _si ~
~ y, -at time 3 £ -be the digits of the Melti- ■plikator,! -starting with the. least significant ^r stand, m diftSchieberegLsterabscnidtte 648.650 or

be- m&feti inbe m & feti in

generator' 601 gebildet. Das in 'lerngenerator '601 formed. That in 'learn

generator 602 gebildete Produkt wird in ιgenerator 602 formed product is in ι

registerabschnitt 611 übertragen.register section 611 transferred.

. Zum Zeitpunkt T₁ werden die miiucren^-un« ^ψ . At time T ₁ , the miiucren ^ -un « ^ ψ

höchstbewerteten Stellen des Multiplikators )μϊώ$.<&1ί highest valued digits of the multiplier ) μϊώ $. <& 1ί

ScJ.ieberegisterabschnitte 651 bzw. 6S4"übcrtriÄn^pScJ. Register sections 651 or 6S4 "transferred ^ p

Die Stellen des Multiplikanden, beginnend, ψί',^/βφ The digits of the multiplicand starting with, ψί ', ^ / βφ

-niedrigsten Wertigkeit, werden in die Schktete&it$jb!)$lß -Low significant, are in the box & it $ jb!) $ lß

abschnitte 644, .638 bzw..632 übertragen/Die'-'med-"ÄSTransfer sections 644, 638 or 632 / The '-' med- "AS

ίο rigstbewertete Stelle P₁V, des Produkts tίο rigst-rated point P ₁ V, of the product t

deutig das einzelne Teilprodukt,,das hi'dt..·,.^—r^w legisferabschnitt 611 enthalten ist, undjwir^nuö *£jif,4 den Schieberegisterabschnitt 658 übertragfln.'jlD^fi^iclearly the single partial product ,, which is contained in hi'dt .. ·,. ^ - r ^ w legislator section 611, undjwir ^ nuö * £ jif, 4 transfer the shift register section 658.'jlD ^ fi ^ i

; ;|Teilprodukii der ,mittleren Stelle ,des. Multiplikator! ^M·- ; ; | Partial product of the, middle point, of the. Multiplier! ^M -

is⁴ünd der niedrigätbewerteteri Stelle "des'MultipHkas-'" den wird in dem Produktgenerator 605 gebildet. Das von der niedrigstbewerteten Stelle des Multiplikators mit der höchstbewerteten Stelle des Multip'ikanden gebildete Teilprodukt wird in dem Te'lprodukt-is ⁴ and the lower-valued digit "des'MultipHkas-" is formed in the product generator 605. The partial product formed by the lowest valued digit of the multiplier with the highest valued digit of the multiplexer is in the partial product

*o generator 600 gebildet. Das in dem Produktgenerator 601 gebildete Teilprodukt wird in aen Schiebsregisterabschnitt 610 übertragen.* o generator 600 formed. That in the product generator The partial product formed 601 is transferred to a shift register section 610.

Zum Zeitpunkt T. wird die niedrigstbewert
Stelle PV des Produktes in den Lchieberegisierabschnitt 659 übertragen, die höchste Stelle des Multiplikators wird in den Schieberegisterabschnitt 655 übertragen, und die mittlere Stelle des Multiplikators wird in den Schieberegisterabschnitt 652 übertragen. Die Stellen des Multiplikanden werden, be-At time T. the lowest is valued
The digit PV of the product is transferred to the shift register section 659, the highest digit of the multiplier is transferred to the shift register section 655, and the middle digit of the multiplier is transferred to the shift register section 652. The digits of the multiplicand are

ginnend mit der niedrigsten Wertigkeit, in die Schiebsregisterabschnitte 645, 639 bzw. 633 übertragen. Das Teilprodukt zwischen der mittleren Stelle des Multiplikanden und der mittleren Stelle des Multiplikators wird in dem Teilprodukt-Generator 604 gebildet Diestarting with the lowest value, in the shift register sections 645, 639 or 633 transferred. The partial product between the middle digit of the multiplicand and the middle digit of the multiplier is formed in the partial product generator 604

Additionsschaltung 614 bildet die Summe des in dem Produktgenerator 605 gebildeten Teilproduktes und des in dem Schieberegjsterabschnitt slO enthaltenen Teilproduktes. Der Schieberegisterabschnitt 609 empfängt das in dem Teilprodükigenerator 6§0 erzeugte The addition circuit 614 forms the sum of the partial product and formed in the product generator 605 contained in the shift register section sl0 Partial product. The shift register section 609 receives that generated in the partial product generator 6§0

«ο Teilprodukt.«Ο partial product.

Zum Zeitpunkt T₈ erscheint die niedrigstwertigste Stelle PV des Produktes am Ausgangsanschluß 626. Die zweitniedrigste Stelle P2» des Produktes wurde in der Additionsschaltucg 6*4 gebildet und wird asAt time T ₈ , the lowest significant digit PV of the product appears at the output connection 626. The second lowest digit P2 »of the product was formed in the addition circuit 6 * 4 and is as

den Schieberegisterabschnitt 660 übe tragen. Die höchste Stelle des Multiplikators wird an den Schieberegisterabschnitt 656 übertragen, und die beiden höchsten Stellen des Multiplikanden werden an die Schieberegeterabschnitte 640 bzw. 634 Übertrages.carry the shift register section 660. The highest digit of the multiplier goes to the shift register section 656 and the two highest digits of the multiplicand are transferred to the Shift register sections 640 and 634 transfer.

Die Additionsscbaiiung 613 empfängt das in demThe addition circuit 613 receives the in

■ Schieberegäterabschnitt 609 gespeicherte TeilproduktPartial product stored in shift register section 609

ijmd das in dem Generator 604 gebildete. Teilproduktijmd that formed in generator 604. Partial product

-zusammen nrit dem Obertrag von der Additions--together with the carryover from the addition-

Jjsehaltung 614. Der Teilproduktgenerator 60t bildetJjs circuit 614. The partial product generator 60t forms

das Teilprodukt zv*""*¹"*-" ^J— t^-i—.— c-t-n« >w·-the partial product zv * "" * ¹ "* -" ^J - t ^ -i —.— ctn «> w · -

Multiplikavors und'-___v Multiplikavors and '-__ _v

plikäudcn. Der Teiijprgdulä^leriera.
TeDprodukt zwisfehea der^ nuttleren -«^^
pUkators und derihwätsterteSffelie des MjMg plikäudcn. The Teiijprgdulä ^ leriera.
TeDprodukt zwisfehea der ^ nuttleren - «^^
pUkators and derihwätsterteSffelie des MjMg

Zum Zeätpjinkisfy el^e^t jdie ~ ^To Zeätpjinkisfy el ^ e ^ t jdie ~ ^

höchsten
plikanden werdenhighest
be plikand

a aa a

1212th

produkt-Generator 60S und die Summe von der Multiplikatoren und der Multiplikanden, die in die Additionsschaltung 613. Die Additionsschaltung 612 Eingangeanschlüsse eingeführt werden, sollten außerempfängt das in dem Teilprodukt-Generator 603 ge- dem zeitlich versetzt sein.product generator 60S and the sum of the multipliers and the multiplicands that are in the Adder circuit 613. The adder circuit 612 input ports should be introduced that are out of service which may be offset in time in the partial product generator 603.

bildete Teilprodukt und den in der Additionsschal- Es wurde weiter oben gesagt, daß die Gründe für tong 613 erzeugten Übertrag. 5 die Schieberegisterabschnitte 6SP, 659 und 660 an Zum Zeitpunkt T₈ erscheint die dritte Stelle P2⁸ den Pegeln T₄, T_s und T₆ später erläutert würden, des Produktes am Anschluß 628, und das durch die Es kann gesehen werden, daß die niedrigstwertige beiden höchsten Stellen des Multiplikators und des Stelle P 2° des Produktes in dem Schieberegister-Multiplikanden gebildete Produkt wird in dem Teil- abschnitt 611 zwei Zeitintervalle höher erscheint, als iprodukt-Generator 606 gebildet. Der Schieberegister- ip die zweitniedrigste Stelle P2^l in der Additionsschallabschnitt 619, empfängt den Übertrag von der Addi- tung 614 gebildet wird, daß jedochι die4nächsth/)here itioi"sschaltung,6i2, die Additionsschaltung 616 emp- Stelle P2³ in der Additionsschaltung 616 lediglich !fängt das in dem Teilprodukt-Generator 607 erzeugte ein Zeitintervall früher gebildet ^ird, -als^die höchste !Teilprodukt, die int der Additionsschaltung 612 er- !Stelle Pl* in der Additipns^haUungjöiS gebildet zcugteSumme und den in derÄddiiiönsschaltung617 15' -wird. Somit ist die zeitliche Versefeubg der niedrigeerzeugten Übertrag. ren Stellen des Prodrktes unterschiedlich von der Zum Zeitpunkt T₉ erscheint die nächsthöhere zeitlichen Versetzung u r höheren Steⁿ-i. Die Einstelle P2³ des Produktes am Anschluß 629. Die fügung der Schieberegisterabschnitte 6 , 659 und j Additionsschaltung 615 summiert das Teilprodukt 660 verzögert die Abgabe der niedrigst η Stellen, so j vom Teilprodukt-Generator 606, die in dem Schiebe- *o daß der Schräglauf oder die zeitliche Versetzung registerabschnitt 619 gespeicherten Überträge und aller Stellen des Produktes gleich ist. Das heißt, jede j den in der Additionsschaltung 616 erzeugten Über- Stelle erscheint lediglich ein Zeitintervall vor der trag. nächsthöheren Stelle.It was said earlier that the reasons for tong 613 were carried over. 5 the shift register sections 6SP, 659 and 660 at time T ₈ , the third digit P2 ^{8 appears to} the levels T ₄ , T _s and T ₆ would be explained later, of the product at terminal 628, and that by the. It can be seen that the The lowest two highest digits of the multiplier and the digit P 2 ° of the product formed in the shift register multiplicand appears in the sub-section 611 two time intervals higher than the iproduct generator 606. The shift register ip the second lowest point P2 ¹ in the addition sound section 619, receives the carry from the addition 614, but that the addition circuit 6i2 receives the addition circuit 616 P2 ³ in the addition circuit 616 only! starts the one time interval generated in the partial product generator 607 earlier, -as the highest! partial product that is created in the addition circuit 612! Place Pl * in the additipns ^ haUungjöiS and the sum formed in the addiion circuit 617 15 ' -is. Thus, the temporal Versefeubg the niedrigeerzeugten transfer. ren sites of Prodrktes different from the time t _9, the next higher time shift for higher Ste appears ⁿ -i. the adjusting P2 ³ of the product at terminal 629. the addition of the shift register portions 6 , 659 and j addition circuit 615 adds the partial product 660 delays the output of the lowest η digits, so j from partial product generator 6 06, the transfers stored in the shift * o that the skew or the time offset register section 619 and all positions of the product are the same. This means that each of the superscripts generated in the addition circuit 616 only appears one time interval before the next higher position.

Schließlich erscheint zum Zeitpunkt J₁₀ die höchste Der Schräglauf oder die zeitliche Versetzung der Stelle P 2* des Produktes am Anschluß 630. (Der «5 Stellen des Produktes kann durch die Hinzufügung Zweck des Schieberegisterabschnittes 672 und der zusätzlicher Schieberegisterabschnitte an den richti-Answhlusses 673 wird weiter unten erläutert.) gen Ausgangsanschlüssen beseitigt werden. Wenn ein Zu jedem Zeitpunkt ist die vollständige Informa- zusätzlicher Schieberegisterabschnitt zwischen der tion über zwei Zahlen und deren Produkt in den Addilionsschaltung 616 und dem Anschluß 629 anverschiedenen Stufen der Berechnung ^:n eine' ein- 30 geschaltet wird, zwei zusätzliche Schieberegisterzigen horizontalen Zeile oder einem horizontalen abschnitte zwischen der Additionsschaltung 617 und Pegel enthalten. Somit wird die Multiplizierschaltung dem Anschluß 628 eingeschaltet werden, drei zufür diesen speziellen Satz von Zahlen in anderen sätzliche Schieberegisterabschnitte zwischen dem Zeilen oder Ebenen nicht benötigt. Daher können Schieberegisterabschnitt 660 und dem Anschluß 627 ^ä andere Zeilen oder Ebenen der Multiplizierschaltung 35 eingeschaltet werden und vier zusätzliche Schiebezur Erzeugung anderer Produkte verwendet werden. registerabschnitte zwischen dem Schieberegister-So ist es zu erkennen, daß, wenn die Ebene oder abschnitt 659 und dem Anschluß 626 eingeschaltet Zeile T₈ in der sechsten Stufe der Multiplikation werden, so ist der zeitliche Schräglauf des Produktes eines ersten Salzes von Zahlen verwendet wird, die beseitigt, und das Produkt erscheint im Parallel-Bauteile, die in der Ebene T₄ liegen, in der fünften 4° format.Finally, at time J _10, the highest skew or the time offset of the position P 2 * of the product at connection 630 appears explained below.) output connections. If at any point in time the complete information is an additional shift register section between the tion over two numbers and their product in the addition circuit 616 and the connection 629 at various stages of the calculation ^: n a 'is switched on, two additional shift register two horizontal lines or one horizontal sections between the addition circuit 617 and levels included. Thus, the multiplier circuit of terminal 628 will be turned on, three to three for that particular set of numbers in other additional shift register sections between rows or levels. Therefore, the shift register section 660 and the terminal can be turned on 35 and four additional Schiebezur production of other products are used 627 ^like other rows or levels of the multiplier. Register sections between the shift register - So it can be seen that when the level or section 659 and the terminal 626 are switched on row T ₈ in the sixth stage of the multiplication, the time skew of the product of a first salt of numbers is used, which is eliminated, and the product appears in the parallel components, which _{lie in the plane T 4} , in the fifth 4 ° format.

Stufe der Multiplikation eines zweiten Satzes von Ähnliche zusätzliche Schieberegisterabschnitte kön-Zahlen verwendet werden, während die Bauteile, die nen mit den Eingangsanschlüssen verbunden werden, in der Ebene T_s liegen, in der vierten Stufe der Multi- wenn die zu multiplizierenden Zahlen lediglich in plikation eines weiteren dritten Satzes von Zahlen Parallelformat zur Verfugung stehen und daher eine verwendet werden können. 45 zeitliche Versetzung oder einen Schräglauf erfordern. Auf diese Weise ist es möglich, daß alle Stufen der Die in Fig. 6 dargestellte Multiplizierschaltung ist Multiplizierschaltung voller Infonnationsbits sind, die lediglich zur Multiplikation positiver Zahlen ververschiedene Stufen der Multiplikation verschiedener wendbar. Bei einigen Ar >*n von Multiplikations-Sätze von Zahlen umfassen. Weil in der dargestellten vorgängen, insbesondere bei denen, die zur Fourier-Multiplizierschaltung horizontale Gruppen oder Ebe- 5o Analyse oder für Transformationsarbeiten verwendet nen vorhanden sind, die elf Zeitintervallen entspre- 'Jßwerden, bei denen eine der MultipJikationszahlen chen, können elf unterschiedliche Sätze von Zahlen " Sinus- oder Cosinusfunktionen darstellt, ändern sich in den verschiedenen Stufen der Multiplizierschaltung die Zahlen von positiven Werten z-_ negativen Werin verschiedenen Zuständen der Rechenoperation ten und zurück zu positiven Wertet, in einem Satz gespeichert sein. Es kann weiterhin gesehen werden, 55 von Zahlen. Um die Notwendigkeit komplizierter daß in aufeinanderfolgenden Zeitintervallen beispiels- logischer Netzwerke zur Berücksichtigung der Vorweise aufeinanderfolgende Stellen, die der niedrigst- Zeichenänderung zu vermeiden, wird in vielen Fällen wertigen Stelle eines Produktes sntsprechen, am die Zweier-Komplement-Arithmetik verwendet. Fig. 7 Ausgangsanschluß 626 für jedes aufeinanderfolgende zeigt eine Multiplizierschaltung, die der nach F i g. 6 Zeitintervall erscheinen. Weiterhin erscheint zu einem ^6o ähnlich ist, wobei jedoch Änderungen vorgenommen vorgegebenen Zeitintervall die dritte Stelle eines wurden, damit sie in der Zweier-Komplementersten Produktes am Anschluß 628 gleichzeitig mit Rechentechnik arbeiten kann. Die Zweier-Kompledem Erscheinen der zweiten Stelle eines zweiten ment-Multiplikation ist, beginnend mit Seite 161, in Produktes arc Anschluß 627 und dem Erscheinen der vorstehend genannten Literaturstelle unter dem der ersten Stelle eines dritten Produktes am An- ⁶5 Kapitel »Background« beschrieben.
Schluß 626. Aus diesem Grunde wird gesagt, daß Es gibt vier Unterschiede zwischen der F i g. 7 und die Stellen eines bestimmten Produktes zeitlich ver- der F i g. 6. Zunächst sind die drei Schieberegistersetzt sind oder schräg latfen, und die Stellen der abschnitte 735, 740 und 745 nunmehr invertierendeStage of the multiplication of a second set of similar additional shift register sections can numbers be used, while the components which are connected to the input _{terminals lie in the plane T s} , in the fourth stage of the multi- if the numbers to be multiplied are only in plication Another third set of parallel format numbers are available and therefore one can be used. 45 require a time shift or a skew. In this way it is possible that all stages of the multiplier circuit shown in FIG. 6 are a multiplier circuit full of information bits which can only be used to multiply positive numbers in different stages of the multiplication of different ones. For some Ar > * n of multiply sets of numbers include. Because in the processes shown, especially in those which are used for the Fourier multiplier circuit, horizontal groups or level analysis or for transformation work, the eleven time intervals correspond to which one of the multiplication numbers can be eleven different sets of Numbers "represents sine or cosine functions, the numbers change in the various stages of the multiplier circuit from positive values z-negative values in different states of the arithmetic operation and back to positive values, stored in a sentence. It can also be seen 55 of numbers 7 output terminal 626 for each successive one shows a multiplier circuit similar to that of FIG. 6 time interval appear. Furthermore, appears to ^be similar to a 6o, with changes being made, however, to the third digit of a predetermined time interval so that it can work simultaneously with computing technology in the two's complement first product at connection 628. The two's complete appearance of the second digit of a second ment multiplication is described, beginning with page 161, in product arc connection 627 and the appearance of the above cited reference under the first digit of a third product on the ⁶ 5 chapter "Background" .
Conclusion 626. For this reason it is said that there are four differences between the FIG. 7 and the locations of a certain product differ in time. 6. First of all, the three shift registers are set or slanted, and the positions of sections 735, 740 and 745 are now inverting

Schieberegisterabschnitte, wie es in F i g. 1 b und 3 gezeigt ist. Zweitens ist der Schieberegisterabschnitt 609 nunmehr eine Additionsschaltung 709. und es besteht eine Verbindung zwischen dem _;hieberegisterabschnitt 754 und der Additionsschaltung 709 für die Übertragung der höchsten Stelle des Multiplikators an die Additionsschaltung, die mit dem Produktgenerator 700 verbunden ist, der das Produkt zwischen der niedrigsten Stelle des Multiplikators und der höchsten Stelle des Multiplikanden bildet. Drittens wurde der Schieberegisterabschnitt 619 nach F i g. 6 in die Additionsschaltung 719 umgewandelt, und der Schieberegisterabschnitt 672 und der Anschluß 673 wurden fortgelassen.Shift register sections as shown in FIG. 1b and 3 is shown. Second, the shift register section 609 is now an addition circuit 709. and there is a connection between the shift register section 754 and the addition circuit 709 for the transmission of the highest digit of the multiplier to the addition circuit, which is connected to the product generator 700 , which produces the product between the the lowest digit of the multiplier and the highest digit of the multiplicand. Third, the shift register section 619 of FIG. 6 is converted to the addition circuit 719, and the shift register section 672 and the terminal 673 are omitted.

Viertens wurden die Additionsschaltung 718 und die Schieberegisterabschnitte 761, 762 und 763 hinzugefügt. Das Register 761 speichert den Ausgang des Produktgenerators 700 für einen Taktsteuerzyklus und leitet es dann an einen Eingang der Additionsschaltung 718 zur Addition mit irgendwelchen in der Additionsschaltung 709 erzeugten Überträgen. In ähnlicher Weise speichern die Schieberegisterabschnitte 762 und 763 die Ausgänge des Produktgenerators 703 bzw. der Additionsschaltung 718 für eine Taktimpulsperiode und leiten sie dann an die Eingänge der Additionsschaltung 719 weiter.Fourth, addition circuit 718 and shift register sections 761, 762 and 763 have been added. The register 761 stores the output of the product generator 700 for one clock control cycle and then routes it to an input of the adder circuit 718 for addition with any carries generated in the adder circuit 709. Similarly, the shift register sections 762 and 763 store the outputs of the product generator 703 and the addition circuit 718, respectively, for one clock pulse period and then pass them on to the inputs of the addition circuit 719.

Der Zweck der ersten beiden Änderungen besteht darin, daß die Multiplizierschaltung negative Multiplikatoren verarbeiten kann, und der Zweck der letzten beiden Änderungen besteht darin, daß die Multiplizierschaltung negative Multiplikanden verarbeiten kann.The purpose of the first two changes is to make the multiplier circuit negative multipliers can handle, and the purpose of the last two changes is to make the Multiplier circuit can process negative multiplicands.

Um die Erläuterung des Überganges von F i g. 6 zum Ausführungsbeispiel nach F i g. 7 zu vereinfachen, wurde für das Ausführungsbeispiel nach F i g. 6 eine Schaltung gewählt, die nur Ausgangsanschlüsse 626 bis 630 aufweist, an denen die aufeinanderfolgenden Stellen eines fünfstelligen Produktes erscheinen. Es ist jedoch möglich, ein sechsstelliges Produkt von zwei dreistelligen Binärzahlen zu bilden. Wenn daher die Multiplizierschaltung nach F i g. 6 ein sechsstelliges Produkt erzeu°en können soll, ist ein Übertrag-Ausgangsanschluß an der Additionsschaltung 615, ein P2⁵-Ausgangsanschluß 673 und ein Schieberegisterabschnitt 672 vorzusehen, um irgendwelche in der Additionsschaltung 615 erzeugte Überträge an den zusätzlichen Ausgangsanschluß 673 um ein Taktimpulsintervall später (d. h. zur Zeit TIl) zu übertragen. Im Gegensatz hierzu reichen beim Ausführungsbsispiel nach Fig.7 die fünf Produkt-Stellenanschlüsse P 2° bis P 2* aus, weil eine Stelle jeder Zahl im Zweier-Komplement zur Vorzeicheninformation verwendet wird und daher das Produkt von zwei dreistelligen Zweier-Komplement-Zahlen niemals fünf Stellen überschreiten muß.In order to explain the transition from FIG. 6 to the embodiment according to FIG. 7 to simplify, was for the embodiment according to F i g. 6, a circuit is chosen which has only output connections 626 to 630 at which the successive positions of a five-digit product appear. However, it is possible to form a six-digit product of two three-digit binary numbers. Therefore, when the multiplier circuit of FIG. 6 is to be able to generate a six-digit product, a carry output connection is to be provided at the addition circuit 615, a P2 ⁵ output connection 673 and a shift register section 672 in order to transfer any carries generated in the addition circuit 615 to the additional output connection 673 by one clock pulse interval later ( ie at the time TIl) to be transferred. In contrast to this, the five product digit connections P 2 ° to P 2 * are sufficient in the exemplary embodiment according to FIG must exceed five digits.

Obwohl Multiplizierschalrungen für dreistellige Zahlen mit dreistelligen Zahlen in den F i g. 6 und 7Although multipliers for three-digit numbers with three-digit numbers in Figs. 6 and 7

ίο gezeigt sind, ist es offensichtlich, daß die beschriebenen Prinzipien in bekannter Weise auf irgendeine Anzahl von Stellen entweder beim Multiplikator oder beim Multiplikanden oder bei beiden ausgedehnt werden kann. Typischerweise sind Multiplikatoren mit acht Stellen und sechzehn Stellen nicht ungewöhnlich. Die vorstehend beschriebenen Schaltungen sind insbesondere in Rechnern zur Durchführung der Fourier-Transformation oder zur Berechnung einer Fourier-Analyse einer Schwingungsform oder bei Vocoder-Verarbeitungsvorgängen brauchbar. Die beschriebene Multiplizierschaltung ist insbesondere bei der Vorrichti: .g nützlich, die in der US-Patentschrift 37 06929 der gleichen Anmelderin beschrieben ist. Es gibt ein anderes Verfahren, um einige derίο are shown, it is evident that the principles described can be extended in a known manner to any number of digits in either the multiplier or the multiplicand or both. Typically, multipliers with eight digits and sixteen digits are not uncommon. The circuits described above are particularly useful in computers for performing the Fourier transformation or for calculating a Fourier analysis of a waveform or in vocoder processing operations. The multiplier circuit described is particularly useful in the apparatus described in commonly assigned US Pat. No. 3,70,6929. There is another procedure to some of the

2£ Blöcke nach Fig. 6 so umzuändern, daß die Zweier-Komplement-Multiplikation möglich wird. Die Schieberegisterabschnitte 648, 652, 645, 635, 657 und 640 werden in invertierende Registerabschnitte umgewandelt. Der Schieberegisterabschnitt 609 wird in eine Additionsschaltung umgewandelt, wobei einer der Eingänge mit dem Ausgang des Produktgenerators 600 und der andere Eingang mit dem Ausgang des Scbfeberegisterabschnittes 632 verbunden ist. Der Übertrag-Eingang ist mit dem Ausgang des Schieberegisterabschnittes 654 verbunden. Der Übertrag-Ausgang ist mit einem zusätzlichen Schieberegisterabschnitt in der Zeitlinie T_B und dann mit dem zweiten Eingang der Additionsschaltung 612 verbunden. Der Summenausgang ist mit einem der Eingänge der Additionsschaltung 613 verbunden.2 blocks of Fig. 6 to change so that the two's complement multiplication is possible. The shift register sections 648, 652, 645, 635, 657 and 640 are converted into inverting register sections. The shift register section 609 is converted into an addition circuit, one of the inputs being connected to the output of the product generator 600 and the other input being connected to the output of the scbfeb register section 632 . The carry input is connected to the output of the shift register section 654. The carry output is connected to an additional shift register section in the time line T _B and then to the second input of the addition circuit 612. The sum output is connected to one of the inputs of the addition circuit 613.

Auf Seite 162 der vorstehend genannten Literatur-On page 162 of the aforementioned literature

U^WAlV I/IAIU +ΦΛ-Λ+^Λ U ^ WAlV I / IAIU + ΦΛ-Λ + ^ Λ *mm*M*M *mmm W* Wa *- ^^ mm m**mp^ + VWBlU *· tf ψψ %Ί * mm * M * M * mmm W * Wa * - ^^ mm m ** mp ^ + VWBlU * tf ψψ % Ί

Verfahren zur Durchführung dei Muliplikation unter Verwendung von negativen Zahlen in dem Multiplihanden beschrieben. Dieses alternative Ausführungsbeispiel verwendet das erste beschriebene Verfahren, während die F i g. 7 das zweite beschriebene Verfahren verwendet.Procedure for performing the multiplication under Use of negative numbers in the multiple described. This alternative embodiment uses the first described method, while the F i g. 7 uses the second method described.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims (5)

γ »Τγ »Τ Patentansprüche:Patent claims: I. ta Dualsystem arbeitende Multiplizierschaltang zur Multiplikation eines Mx»ttiplikators mit «inem Multiplikanden, deren Binärstellen durch ■ jeweilige Signale dargestellt sind, die an jeweils "; unterschiedlichen Eingangsanschlüssen zugeführt -jwerden, mit einer Matrix von logischen Ver- I. A dual system working multiplier circuit for the multiplication of an Mx multiplier by a multiplicand, the binary digits of which are represented by respective signals that are fed to different input connections, with a matrix of logical connections. knüpfungsschaltungen und Zwischenspeichern, *° ISlurch die die jeweiligen Signale zeitgesteuert : f-jündurchgeleiist werden, dadurch gekenn- -.' zeichnet, daß zur zeitlich schnell aufeinanderfolgenden Multiplikation von Operandenpaarenlogic circuits and intermediate storage, * ° By means of which the respective signals are time-controlled : f-be carried through, thereby identified- -. ' draws that to the temporally rapidly successive Multiplication of pairs of operands a) die Matrix eine Reihe von Tvilproduktgeneratoren (600 bis 608) für jede Stelle (MP2° bis MP2²) des Multiplikators aufweist, daß jede Reihe eine Ordnung aufweist, die der Ordnung der entsprechendem *> Stelle des Multiplikators entspricht, daß die Anzahl der Produktgeneratoren in jeder Reihe gleich der Anzahl der Stellen (MC2° bis MC22) des Multiplikanden ist, daß jeder Teilproduktgenerator in jeder der keinen as eine i'osition in dieser Reihe aufwf die der Ordnung der entsprechenden Steile des Multiplikanden entspricht, daß jeder Teilproduktgenerator einen ersten und einen zweiten Eingang und einen Ausgang aufweist, a) the matrix has a series of video product generators (600 to 608) for each digit (MP2 ° to MP2 ² ) of the multiplier, that each row has an order that corresponds to the order of the corresponding *> digit of the multiplier, that the number of Product generators in each row is equal to the number of digits (MC2 ° to MC22) of the multiplicand, so that each partial product generator in each of the none as a position in this row corresponds to the order of the corresponding part of the multiplicand, that each partial product generator has a first and has a second input and an output, b) daß erste Einrichtungen (646 bis 657) .zur Zuführung jedes der die Stallen des Multiplikators darstellenden Signale zu jeder einer ersten Anzahl von festgelegten aufeinanderfolgvndei Zeiten (Γ2, Γ3, Γ4; Γ4, Γ5, T6; 76, Γ7, Γ8) an die Produktgeneratoren vorgesehen sind, vjrobei cue erste Anzahl gleich der Anzahl der Ste'Jc 1 in dem Multiplikanden ist und aufeinanderfolgende Zeiten 4» durch eine Taktzeit getrennt sind und wobei zu diesen aufeinanderfolgenden Zeiten das Signal, das eine Stelle vorgegebener Ordnung des Multiplikators darstellt, dem ersten Eingang aufeinanderfolgender Teilproduktgeneratoren zugeführt wird, die in der Reibe von Teilproduktgeneratoren angeordnet sind, die der vorgegebenen Ordnung entspricht, daß zweite Einrichtungen (63Ϊ bis 645) zur Zuführung jedes der die Stellen (MC2° bis 5» MCl²) des Multiplikanden darstellenden Signale zu jeder einer zweiten Anzahl von vorgegebenen aufeinanderfolgenden Zeiten an die Produktgeneratoren vorgesehen sind, wobei die zweite Anzahl gleich der Anzahl der Stellen in dem Multiplikator ist und aufeinanderfolgende der vorgegebenen aufeinanderfolgenden Zeiten einen Abstand von zwei Taktzeiten aufweisen und wobei zu diesen aufeinanderfolgenden Zeiten das Signal, das eine Stelle festgelegter Ordnung des Multiplikanden darstellt, dem zweiten Eingang der in Spaltenrichtung aufeinander-b) first means (646 to 657) for supplying each of the signals representing the positions of the multiplier at each of a first number of predetermined consecutive times (2, Γ3, Γ4; Γ4, Γ5, T6; 76, Γ7, Γ8) the product generators are provided, vjrobei cue first number is equal to the number of Ste'Jc 1 in the multiplicand and successive times 4 »are separated by a clock time and at these successive times the signal that represents a position of a predetermined order of the multiplier, the is supplied to the first input of successive partial product generators, which are arranged in the grater of partial product generators, which corresponds to the predetermined order that second devices (63Ϊ to 645) for supplying each of the digits (MC2 ° to 5 » MCl ² ) representing signals of the multiplicand each of a second number of predetermined consecutive times are provided to the product generators, the two th number is equal to the number of digits in the multiplier and successive of the predetermined successive times have an interval of two clock times and at these successive times the signal that represents a position of a fixed order of the multiplicand is the second input of the ,#.s folgenden Teüproduktgeneratqren zugeführt Kif^'· wird, die m-derfReihevon'Teüproduktgene- P"'⁷'~ cratoren in den jeweiligen Stellen angeordnet, # fed. s following Teüproduktgeneratqren kif ^ '* is the m-derfReihevon'Teüproduktgene- P "' ⁷ '~ cratoren disposed in the respective points sind, die der festgelegten Ordnung ent-which correspond to the established order sprechen,to speak, c) daß eine Anzahl von geordneten Reihen von Addtfionsächaltungen (612 bis 617), so angeordnet ist, daß die Reihe niedrigster Ordnung der Additionsschaitungen der zweitniedrigsten Stelle (MP2¹) des Multiplikators entspricht, wobei eine Reihe von Additionsschaltungen weniger vorgesehen ist als Reihen von Teilproduktgeneratoren vorhanden sind, daß jede Additionsschaltung in jeder Reihe von Additionsschaltungen eine Position ta dieser Reihe aufweist, die der Ordnung der entsprechenden Stelle des Multiplikanden entspricht, daß jede Additionsschaiiung einen ersten Eingang und eines Summenausgang sowie einen Übertragsausgang autweist, daß jede Additionsschaltung mit Ausnahme der Additionsschaltung (612) der höchsten Ordnung in der Reihe niedrigster Ordnung der Additionsschaltung einen zweiten Eingang aufweist, daß jede Additionsschaltung mit Ausnahme de? Additionsschaltung (614, 617) in der Position niedrigster Ordnung in jeder Reihe der AdditionsschäliungcD einen Jbcrtragscisgang aufweist daß jede Additionsschaltung mit Ausnahme der Additionsschaltung (614, 617) in der Position niedrigster Ordnung in jeder der Reihen von Additionsschaltungen einen Übertragseingang von der Additionsschaltang in der Position nächstniedrigerer Ordnung in der Reihe empfängt, daß den Additionsschaltungen in ^er Reihe niedrigster Ordnung als zweite Eingänge die Ausgänge der Teilproduktgeneratoren (603,604, 695) mit der jeweils entsprechenden Position in der Reihe zweitniedrigster Ordnung von Teilproduktgeneratoren zugeführt wird, daß jeder Additionsschaltung in der Reihe niedrigster Ordnung von Additionsschaltungen mit Ausnahme der Additionsschaltung (612) in der Position höchster Ordnung in dieser Reihe als erster Eingang der Ausging des Teilproduktgenerators in der Position nächsthöherer Ordnung in ^er Reihe niedrigster Ordnung von Teilproduktgeneratoren (600 bis 602) zugeführt wird, daß jeder Additionsschaltuug in den übrigen Reihen von Additionsschaltungen, die den Stellen dritterc) that a number of ordered rows of addition circuits (612 to 617) is arranged so that the lowest order row of the addition circuits ^{corresponds to the second lowest digit (MP2 1} ) of the multiplier, one row of addition circuits being provided less than rows of partial product generators that each addition circuit in each row of addition circuits has a position ta of this row which corresponds to the order of the corresponding digit of the multiplicand, that each addition circuit has a first input and a sum output as well as a carry output, that each addition circuit with the exception of the addition circuit ( 612) of the highest order in the lowest order series of the addition circuit has a second input that each addition circuit with the exception of the? The addition circuit (614, 617) in the lowest order position in each row of the addition circuit has a carry input from the addition circuit in the position, except for the addition circuit (614, 617) in the lowest order position of the next lower order in the series receives that the addition circuits in the lowest order series are supplied as second inputs with the outputs of the partial product generators (603, 604, 695) with the respective corresponding position in the series of the second lowest order of partial product generators, that each addition circuit in the series lowest Order of addition circuits with the exception of the addition circuit (612) in the highest order position in this row as the first input the output of the partial product generator in the next higher order position in the lowest order row of partial product generators (600 to 602) is supplied that each addition circuit in the remaining rows of addition circuits that the positions third * a_ut Λ—J -1~~_ m JT--lt*-<M- - . . * a_ut Λ — J -1 ~~ _ m JT - lt * - <M- - . . Uno nonercr vjiuiuiug ucs muiupuiuiiuiaUno nonercr vjiuiuiug ucs muiupuiuiiuia entsprechen, als erster Eingang der Ausgang des Teilproduktgenerators in der gleichen Position in der Reihe gleicher Ordnung von Teilprorfuktgeneratoren zugefünrt wird, daß allen Additionsschaltungen mit Ausnahme der Additionsschaitung in der Position höchster Ordnung in jeder der übrigen Reihen von Additionsschaltungen als zweiter Eingang der Summenausgang der Additionsschaitung in der Position nächsthöherer Ordnung" in der Reihe nächstniedriger Ordnung von Additionsschaltungen zugeführt wird, daß den Additionsschaltungen in der Position höchster Ordnung in jeder der übrigen Reihen von Additionsschaltungen als zweiter Eingang der Übertragsausgang der Additionsschaltung in der Position höchster Ordnung in der vorhergehenden Reihe von Additionsschaltungen zugeführt wird.correspond, the output of the partial product generator in the same as the first input Position in the series of the same order of partial profit generators is added that all addition circuits with the exception of the addition circuit in the highest position Order in each of the other rows of addition circuits as a second input the sum output of the addition circuit in the next higher order position "in the next lower order series from addition circuits that the addition circuits in the highest order position in each of the remaining rows of addition circuits as the second input, the carry output of the addition circuit in the highest position Order in the previous series of addition circuits is supplied. d) daß eine Amah! von Ausgangsanschlüssen dersn Binärstcllen durch jeweilige Signale dargestellt (626 bis 630, 673) vorgesehen ist, daß der sind, v2ie an jeweils unterschiedlichen Eingangs-Ausgangsanschluß höchster Ordnung mit anschlüssen zugeführt werden, mit einer Matrix von dem Übertragsausgang der Additionsschal- logischen Verknüpfungsschaltungen und Zwischentung (615) in der Position höchster Ordnung 5 speichern, durch die die jeweiligen Signale zeitgein der Reihe höchster Ordnung von Addi- steuert hindurchgeleitet werden,
tionsschaltungen verbunden ist, daß jeder Es sind bereits Multipliziarschaltungen der einder Summenausgänge jeder Additionsschal- gangs genannten Art bekannt (Literatursiellen »Electung (615 bis 617) in der Reihe höchster tronic Letters«, Vol. 5, 12. Juni 1969, S. 263, und Ordnung der Additionsschaltung mit einem io »IEEE Transactions of Computers«, August 1972, entsprechenden Ausgaagsanschluß verbun- S. 880 bis 886), die eine Matrix von Vsrknüpfungsden ist, daß jeder Summenausgang der Ad- gliedern und gegebenenfalls Zwischenspeichern verditionsschaltungen in den jeweiligen Positio- wenden, durch die die einzelnen Stellen des Multiplinen niedrigster Ordnung in jeder Reihe kators und des Multiplikanden zeitgesteuert hinniedrigerer Ordnung der Additionsschaltun- 15 durchgeleitet werden. Bei diesen bekannten Multigen mit enen- entsprechenden Ausgangs- plizierschaltungen werden die einzelnen Stellen des anschluß verbunden ^ici und daß der Aus- Multiplikators und des Multiplikanden gleichzeitig gangsanschiüß aied/j -.ter Ordnung mit dem an die Eingäage der Multiplizierschaltung angelegt, Ausgang des Teilpiuduktgenerators (602) in und die Summen werden in einer Richtung vorwärts der Position niedrigster Ordnung in der ao bewegt, während die Überträge in einer hiervon abReihe nie-·· jester Ordnung der Teilprodukt- weichenden Richtung durch die Matrix hindurchgeneatoreü verbunden ist. geführt werden. Hierbei werden verschiedene Teii-d) that an amah! of output connections of the binary digits represented by respective signals (626 to 630, 673) it is provided that they are supplied to different input-output connections of the highest order with connections, with a matrix of the carry output of the addition logic gating circuits and intermediate ( 615) in the highest order position 5, through which the respective signals are passed in time in the highest order row by Addi-controls,
There are already multiplier circuits of the type named sum outputs of each addition circuit known (literature series "Electung (615 to 617) in the series of highest tronic letters", Vol. 5, June 12, 1969, p. 263, and order of the addition circuit with an io "IEEE Transactions of Computers", August 1972, corresponding output connection, pp. 880 to 886), which is a matrix of links that each sum output of the ad elements and, if necessary, intermediate storage, output circuits in the respective positions - turn, through which the individual digits of the lowest order multipline in each row cator and the multiplicand time-controlled lower order of the addition circuit are passed through. The individual parts of the connection are plizierschaltungen In these known multigene with enen- corresponding output connected ^ici and that the initial multiplier and multiplicand AIED simultaneously gangsanschiüß / j -.ter order with the applied to the Eingäage of the multiplier circuit, the output of the Teilpiuduktgenerators ( 602) in and the sums are moved in a direction forward of the position of the lowest order in the ao, while the carries are geneatoreu connected through the matrix in a direction from which the partial product is deviating from the order. be guided. Different parts are produkte gleichzeitig gebildet. Es ist zwar möglich,products formed at the same time. It is possible 2. Multiplizierschs»!tung nach Anspruch 1, da- mehrere Sätze von Multiplikatoren und Multiplikandurch gekennzeichnet, daß jeder Teilprodukt- 25 den in diesen Multipüzierschaltungen zeitlich aufgenerator und jede Addiiionsschaltung Speicher- einanderfolgend zu verarbeiten, doch müssen diese einrichtungen zum Speichern der von dem Teil- Sätze von Multiplikatoren und Multiplikanden knerproduktgenerator bzw. der Addiiionsschaltung halb der Matrix einen erheblichen Abstand voneinerzeugten Ausgänge für zumindest eine Taktze> ander aufweisen, so daß die Rechenzeit derartiger aufweist. 30 Multiplizierschaltungen relativ lang ist.2. Multiplier circuit according to Claim 1, there being several sets of multipliers and multipliers characterized in that each partial product generator is timed in these multiplying circuits and each addition circuit to process memories sequentially, but these must means for storing the core product generator of the sub-sets of multipliers and multiplicands or the addition circuit half of the matrix generated a considerable distance from one another Outputs for at least one clock time> other, so that the computing time of such having. 30 multiplier circuits is relatively long. 3. Multiplizierschaltung nach Anspruch 1 Der Erfindung liegt die Aufgabe zugrunde, eine oder 2, dadurch gekennzeichnet, daß die ersten Multiplizierschaltung der eingangs genannten Art zu bzw. zweiten Einrichtungen erste bzw. zweite schaffen, bei der eine Multiplikation von zeitlich Sätze von Schieberegistern (646 bit 657 bzw. 631 schnell aufeinanderfolgenden Operandenpaaren mögbis 645) umfassen. 35 lieh ist.3. Multiplier circuit according to claim 1 The invention is based on the object of a or 2, characterized in that the first multiplier circuit of the type mentioned above and second devices create first and second, respectively, in which a multiplication of time Sets of shift registers (646 bit 657 or 631 rapidly successive operand pairs possible 645). 35 is borrowed. 4. Multiplizierschaltung nach Anspruch 3, da- Diese Aufgabe wird durch die im Patentanspruch 1 durch gekennzeichnet, daß der erste Satz von angegebene Erfindung gelöst.4. Multiplier circuit according to claim 3, that this object is achieved by the in claim 1 characterized in that the first set of specified invention is solved. Schieberegistern ein Schieberegister (646 bis 648, Weitere vorteilhafte Ausgestaltungen und Welier-Shift registers a shift register (646 to 648, further advantageous refinements and Welier 649 bis 652, 653 bis 657) für jede Stelle (MP 2° bildungen der Erfindung ergeben sich aus den Unter-649 to 652, 653 to 657) for each point (MP 2 ° formations of the invention result from the sub- bis MPZ²) des Multiplikators umfaßt, daß jedes 40 ansprüchen.to MPZ ² ) of the multiplier includes that each 40 claims. Schieberegister in dem ersten Satz von Schiebe- Durch die aufeinanderfolgende zeitlich versetzte registern eine Anzahl von Abschnitten aufweist, Zuführung der Stellen der Operanden an die Eindie gleich der Summe von (a) der An :ahl der gänge der Multiplizierschaltung ist es möglich, Ope-Stellen in dem Multiplikanden und (b) der Potenz randenpaare unmittelbar aufeinanderfolgend durch von 2, die der Ordnung der Multiplikatorstelle 45 die Multiplizierschaltung hindurchzuleiten, wobei die entspricht, die durch dieses Schieberegister zeit- Stellen jedes Ergebnisses ebenfalls zeitlich versetzt licL gesteuert zugeführt whd, ist, daß der zweite an dea Ausgängen der rviultiplizierschaliung auf-Satz von Schieberegistern ein Schieberegister (641 treten. Dies bedeutet, daß verschiedene Stellen der bis 645, 636 bis 640, 631 bis 635) für jede Stelle Binärziffer darstellende Signale in getrennten Signal- (MC 2° bis MC2²) des Multiplikanden umfaßt 50 pfaden erscheinen, wie in einem parallelen System, und daß jedes Schieberegister in dem zweiten daß jedoch die Stellen eines vorgegebenen Operanden Satz von Schieberegistern eine Anzahl von Ab- zu unterschiedlichen Zeitintervallen in den getrennten schnitten aufweist, die gleich dem Doppelten der Pfaden oder Signaiwegen auftreten. In dieser Hin-Anzahl von Stellen in dem Multiplikator abzug- sieht ähnelt die erfindungsgemäße Multiplizierschalliich 1 ist. 55 tung einem seriellen System. Weiterhin können inShift register in the first set of shifting registers having a number of sections, supplying the digits of the operands to the one by the successive time-shifted registers, which is equal to the sum of (a) the number of gears of the multiplier circuit, it is possible to use Ope digits in the multiplicand and (b) the power of pairs of edges immediately following one another through of 2, the order of the multiplier position 45 to pass the multiplier circuit, whereby that which corresponds to the shift register time positions of each result is also controlled by this shift register, is that the second at the outputs of the multiplier circuit set of shift registers a shift register (641. This means that different digits of the signals representing up to 645, 636 to 640, 631 to 635) for each digit represent binary digits in separate signal (MC 2 ° to MC2 ² ) the multiplicand comprises 50 paths appear as in a parallel system , and that each shift register in the second, however, that the digits of a given operand set of shift registers has a number of down to different time intervals in the separate sections, which occur equal to twice the paths or signal paths. The multiplier sound according to the invention is similar to 1 being deducted from this number of digits in the multiplier. 55 a serial system. Furthermore, in 5. Binäre Multiplizierschaltung nach einem dsr vielen elektronischen Geräten viele Operanden aufvorhcrgchssdsn Ansprüche, dadurch gekenn- einanderfolgend durchgeführt werden, wenn eine zeichnet, daß den Teilproduktgeneratoren (606 zeitlich versetzte Arithmetih verwendet wird. Daher bis 608) in der Reihe höchster Ordnung als zwei- können durch die erfindungsgemäße Multiplizierter Eingang das Einer-Komplement der Stellen 60 ,«"^haltung beträchtliche Einsparungen an Geräten und des Multiplikanden zugeführt wird. Bauteilen erzielt werden, wenn jedes Operationselement die zeitlich verseizien Signale am Eingang 5. Binary multiplier circuit after many electronic devices have many operands available Claims, characterized by being carried out one after the other if one shows that the partial product generators (606 time-shifted arithmetic is used. Hence to 608) in the highest order series than two- can by the multiplier according to the invention Input the ones complement of digits 60, "" ^ attitude considerable savings in equipment and of the multiplicand is supplied. Components are achieved when each operational element receives the time-delayed signals at the input oder an den Eingängen empfängt und zeitlich versetzte Signale am Ausgang liefert. Die erfindungs-65 gemäße Multiplizierschaltung ist zwar etwas lang-or receives at the inputs and delivers time-shifted signals at the output. Invention 65 proper multiplier circuit is a bit long- Pie Erfindung bezieht sich auf eine im Dual- samer als ein paralleler Multiplizierer, wenn er ledigsystem arbeitende Multiplizierschaltung zur Multipli- lieh zur Multiplikation von zwei Operanden miteinkatioa eines Multiplikators mit einem Multiplikanden, ander verwendet wird, sie ist jedoch extrem schnell,Pie invention relates to a dual system than a parallel multiplier when it is single system working multiplier circuit to multiply borrowed to multiply two operands miteinkatioa a multiplier with a multiplicand, other is used, but it is extremely fast,