DE2309994B2 - Circuit arrangement for establishing a specific combination of values for the output signals of a circuit with a memory function - Google Patents

Description

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Die Erfindung betrifft eine Schaltungsanordnung zum Festlegen einer bestimmten Wertekombination der Ausgangssignale einer Schaltung mit Speicherfunktion, deren Ausgangssignaie sich in Abhängigkeit von den anliegenden Eingangssignalen ändern, mit einem ersten Verknüpfungsglied, an dessen einem Eingang das Signal eines Signalgenerators liegt, mit einem zweiten Verknüpfungsglied, dessen Eingänge mit den Ausgängen der Schaltung mit Speicherfunktion verbunden sind und das bei Erreichen der bestimmten Wertekombination der Ausgangssignale der Schaltung mit Speicherfunktion ein Steuersignal erzeugt, das am anderenThe invention relates to a circuit arrangement for establishing a specific combination of values Output signals of a circuit with a memory function, the output signals of which are dependent on the change pending input signals, with a first logic element, at one input of which the signal of a signal generator is located, with a second logic element, the inputs of which are connected to the outputs of the circuit with memory function and that when the specific combination of values of the output signals of the circuit with memory function is reached, a control signal is generated which is transmitted to the other Eingang des ersten Verk, nfipfungsgjiedes liegt, und mit einer Schalteinrichtung, die eine bestimmte Wertekoni' bination der Ausgangssignale der Schaltung mit Speicherfunktion auswählt und zwischen die Ausgänge der Schaltung mit Speicherfunktion und das zweite Verknüpfungsglied geschaltet ist.Receipt of the first Verk, nfipfungsgjiedes is, and with a switching device that has a certain value cone bination of the output signals of the circuit with Selects memory function and between the outputs the circuit with memory function and the second Link is switched.

Eine derartige als vorwählbarer Umkehrzähler arbeitende Schaltungsanordnung ist aus' Siemens »Halbleiterschaltbeispiele« 1969 Seite 141 — 144 bekannt Bei der bekannten Schaltungsanordnung erfolgt die Festlegung einer bestimmten Wertekombination der Ausgangssignaie der Schaltung mit Speicherfunktion derart, daß bei Erreichen der bestimmten Wertekombination der Ausgangssignale der Schaltung mit Speicherfkaktion sich diese Wertekombination nicht mehr ändert, was dadurch erreicht wird, daß die Zuführung von Eingangssignalen über das erste Verknüpfungsglied unterbrochen wird. Dazu ist das zweite Verknüpfungsglied vorgesehen, das das erste Verknüpfungsglied sperrt, wenn die anliegenden Signale zeigen, daß die bestimmte Wertekombhiation erreicht ist.Such a circuit arrangement operating as a preselectable reversing counter is from 'Siemens "Semiconductor switching examples" 1969 pages 141 - 144 known In the known circuit arrangement takes place the definition of a certain combination of values for the output signals of the circuit with memory function in such a way that when the specific combination of values of the output signals of the circuit with memory function is reached, this combination of values is no longer identical changes what is achieved by the feeder is interrupted by input signals via the first logic element. For this purpose, the second link is provided, which is the first link blocks when the signals present show that the specific value combination has been reached.

Aus der DE-OS 19 21 425 ist weiterhin ein Umkehrzähler bekannt, dem Aufwärts- und Abwärtszählimpulse zuführbar sind, wobei dem Impulseingang eine Sperrvorrichtung zugeordnet ist, die bei Erreichen des oberen bzw. unteren Zählerendwertes die Zuführung von weiterem Aufwärts-oder Abwärtszählimpulsen verhindertFrom DE-OS 19 21 425 a reversing counter is also known, the up and down counting pulses can be supplied, the pulse input being assigned a locking device which, when the upper or the lower end of the counter prevents the supply of further upward or downward counting pulses

Beide oben beschriebenen bekannten Schaltungsanordnungen stellen Zähler dar, bei denen durch eine bestimmte Ausbildung erreicht ist, daß sie den Zählvorgang bei Erreichen eines bestimmten Zählerstandes unterbrechen und den erreichten Zählerstand beibehalten, um in Abhängigkeit davon bestimmte Schaltvorgänge durchzuführen. In diesem Sinne sind derartige Zähler Bauteile elektronischer Steuerungen.Both known circuit arrangements described above represent counters in which by a certain training is achieved that they interrupt the counting process when a certain count is reached and the count reached retained in order to carry out certain switching operations as a function of this. With that in mind are such counter components of electronic controls.

Demgegenüber befaßt sich die Erfindung mit der Möglichkeit der Überprüfung der Arbeitsweise einer Schaltung mit Speicherfunktion, um zu bestimmen, ob die Schaltung mit Speicherfunktion beim Anliegen bestimmter Eingangssignale Ausgangssignale abgibt deren Pegel einer bestimmten Wertekombination entspricht.In contrast, the invention is concerned with the possibility of checking the operation of a Circuit with memory function to determine whether the circuit with memory function is applied certain input signals output signals emits their level of a certain combination of values is equivalent to.

Um das zu erreichen, könnten der Eingangsseite der Schaltung mit Speicherfunktion Signale in einem vorbestimmten Zeitablaufschema zugeführt werden. Um derartige Eingangssignale zu erhalten, muß beispielsweise ein Impulsgruppengenerator entsprechend programmiert werden. Eine zu diesem Zweck geeignete Vorrichtung wäre jedoch unvermeidlich kompliziert und platzraubend und mit außerordentlich hohen Kosten verbunden. Wenn insbesondere die Arbeitsweise einer Schaltung mit zahlreichen Eingangsoder Ausgangsklemmen und einem komplizierten Aufbau, beispielsweise die Arbeitsweise einer hochintegrierten Schaltung geprüft werden soll, muß eine Vielzahl von Prüfeinrichtungen je nach der jeweiligen Art der zu prüfenden integriertes? Schaltung verwandt werden.To achieve this, the input side of the circuit could be used as a memory function for signals in one predetermined timing scheme. In order to obtain such input signals, must For example, a pulse group generator can be programmed accordingly. One for that purpose however, a suitable device would inevitably be complicated and bulky and extremely expensive associated high costs. In particular, when the operation of a circuit with numerous input or output terminals and a complicated Structure, for example, the operation of a large-scale integrated circuit is to be tested, must be a Variety of test equipment depending on the particular type of test integrated? Circuit related will.

Die der Erfindung zugrundeliegende Aufgabe besteht daher darin, die Schaltungsanordnung der eingangs genannten Art so weiterzubilden, daß mit ihr die Schaltung mit Speicherfunktion auf ihre Funktion überpfüft werden kann, d. h. überprüft werden kann, ob die Schaltung mit Speicherfunktion Ausgangssignale mit einer bestimmten jedoch beliebig vorgebbaren Wertekombination an ihren Ausgangsklemmen liefert, wenn entsprechende Eingangssignale anliegen.The object on which the invention is based is therefore to modify the circuit arrangement of the above called type so that with it the circuit with memory function on its function can be checked, d. H. it can be checked whether the circuit with memory function output signals with a certain but freely definable combination of values at its output terminals, if corresponding input signals are present.

Diese Aufgab» wird gemäß der Erfindung dadurch gelöst, daß die Schalteinrichtung wenigstens eine Umschalteinrichtung aufweist, die aus einem Umschalter und einem Inverter derart aufgebaut ist, daß der Umschalter je nach seiner Schaltstellung das Ausgangssignal der Schaltung mit Speicherfunktion direkt oder über den Inverter an den Eingang des zweiten Verknüpfungsgliedes legt This task »is achieved according to the invention in that the switching device has at least one switching device which is constructed from a changeover switch and an inverter in such a way that the changeover switch, depending on its switching position, sends the output signal of the circuit with memory function directly or via the inverter to the input the second link sets

Im Gegensatz za der eingangs genannten bekannten Schaltungsanordnung, bei der ein numerischer Schalter ι ο vorgesehen ist, der auf eine dezimale Zahl einstellbar ist, die dann denjenigen Zählerstand angibt, an dem der Zähler seinen Zählvorgang beenden soll, besteht bei der erfindungsgemäßen Schaltungsanordnung die Möglichkeit, irgendeine beliebige Kombination logischer Werte vorzugeben, die dann durch das Anlegen von Eingangssignalen über das' erste Verknüpfungsglied an die Schaltung mit Speicherfunktion erreicht werden kann. Bei Erreichen dieser Kombination der logischen Werte wird das Anlegen der Eingangssignaie über das erste Verknüpfungsglied unterbrochen, so daß anschließend geprüft werden kann, ob die logische Wertek^wibination beibehalten wird, was ein Maßstab dafür ist, ob die Schaltung mit Speicherfunktion fehlerfrei arbeitet oder nicht Dabei sind alle beliebigen Kombinationen logischer Werte der Ausgangssignale wählbar, indem die Ausgangssignale mit Speicherfunktion entweder direkt oder über einen Inverter an das zweite Verknüpfungsglied gelegt werden.In contrast to the known ones mentioned at the beginning Circuit arrangement in which a numerical switch ι ο is provided, which can be set to a decimal number, which then indicates the counter reading at which the counter is to end its counting process, exists in the Circuit arrangement according to the invention the possibility of any combination of logical values to specify which then by applying input signals via the 'first logic element to the Circuit with memory function can be achieved. When this combination of logical values is reached the creation of the input signal is interrupted via the first logic element, so that then it can be checked whether the logical values k ^ wibination is maintained, which is a measure of whether the The circuit with memory function works or does not work properly. All combinations are included logical values of the output signals can be selected by adding the output signals with either a memory function can be connected to the second link directly or via an inverter.

Bevorzugte Weiterbildungen der erfindungsgemäßen Schaltungsanordnung sind Gegenstand der Patentansprüche 2 und 3.Preferred developments of the circuit arrangement according to the invention are the subject of the claims 2 and 3.

Im folgenden werden anhand der zugehörigen Zeichnung bevorzugte Ausführungsbeispiele der Erfindung näher erläutert:In the following, preferred exemplary embodiments of the invention are described with reference to the accompanying drawings explained in more detail:

F i g. 1 zeigt in einem Blockschaltbild ein erstes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung. F i g. 1 shows a first exemplary embodiment of the circuit arrangement according to the invention in a block diagram.

Fig.2A zeigt in einem Blockschaltbild ein we' res Ausführungsbeispiel der erfindungsgemäßen Schal- *o tungsanordnung, wobei dieses Ausführungsbeispiel so ausgelegt ist daß es die Pegel der Ausgangssignale der jeweiligen Stufen eines Zählers festlegt die zu einem bestimmten Zeitpunkt erhalten werden.2A is a block diagram of a WE 'res embodiment of the formwork according to the invention * o processing arrangement, this embodiment is designed so that the levels of the output signals of the respective stages of a counter sets which are obtained at any given time.

F i g. 2B zeigt die Wellenform der an den jeweiligen « Stufen des in Fig.2A dargestellten Zählers erzeugten Signale.F i g. 2B shows the waveform of the Levels of the counter shown in Fig.2A generated Signals.

Fig.3 zeigt in einem Blockschaltbild ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung mit einer Schaltung zum Messen des so Stromes und der Spannung der Ausgangssignale der Schaltung mit Speicherfunktion.3 shows a further exemplary embodiment of the circuit arrangement according to the invention in a block diagram with a circuit for measuring the current and the voltage of the output signals of the Circuit with memory function.

Fig.4 zeigt in einem Blockschaltbild ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung. FIG. 4 shows a further exemplary embodiment of the circuit arrangement according to the invention in a block diagram.

Wie es in Fig. 1 dargestellt ist liegt ein Ausgangssignal 2 von einem Signalgenerator 1 ?.n den Eingängen von drei UND-Gliedern 3, deren Ausgangssignale an einer zu prüfenden Schaltung 4 mit Speicherfunktion liegen. Die Ausgangssignale Sa, 56 und 5c dieser so Schaltung mit Speicherfunktion 4 haben Pegel, die sich in Abhängigkeit davon, welche Eingangssignale vom Signalgenerator 1 empfangen werden, ändern. Fig. 1 zeigt Ausgangssignale, deren Pegel wahlweise auf H, L und H jeweils festgcief t sind. Mit den Ausgangsklem- &s men 8a, 86 und 8c sind Inverter 6a, 66 und 6c jeweils verbunden. Die Ausgangssiynale der Inverter liegen an Ausgangsklemmen 7a, 76 und 7c jeweils. Es sind weiterhin Schalter 9a, 9b, 9c vorgesehen, deren Kontakte «wischen den jeweiligen JCIenunengruppen 7a-8e, 7&-8Ö und 7c8e umgeschaltet werden können, Die Schalter 9a 9b und 9c sind mit der Eingangsseite eines NAND-Gliedes 10 verbunden. Weiterhin ist ein Schalter 11 vorgesehen, dessen Kontakt zwischen den Klemmen Ua und 11b umgeschaltet werden kann und der gemeinsam mit den Eingangsklemmen der drei UND-Glieder 3 verbunden ist Die Klemme 11a ist mit der Ausgangsklemme des NAND-Gliedes 10 verbunden, während die Klemme 116 an einer nicht dargestellten positiven Energieklemme liegt As shown in FIG. 1, an output signal 2 from a signal generator 1? .N is applied to the inputs of three AND gates 3, the output signals of which are applied to a circuit 4 to be tested with a memory function. The output signals Sa, 56 and 5c of this circuit 4 with memory function 4 have levels which change as a function of which input signals are received by the signal generator 1. Fig. 1 shows output signals whose levels are optionally fixed at H, L and H, respectively. Inverters 6a, 66 and 6c are connected to the output terminals 8a, 86 and 8c, respectively. The output terminals of the inverters are connected to output terminals 7a, 76 and 7c, respectively. There are also switches 9a, 9b, 9c, the contacts of which can be switched between the respective JCIenun groups 7a-8e, 7 & -8Ö and 7c8e. The switches 9a, 9b and 9c are connected to the input side of a NAND element 10. Furthermore, a switch 11 is provided, the contact of which can be switched between the terminals Ua and 11b and which is jointly connected to the input terminals of the three AND gates 3. The terminal 11a is connected to the output terminal of the NAND element 10, while the terminal 116 is due to a positive energy terminal, not shown

Das oben beschriebene Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung kann nicht nur mit positiver sondern auch mit negativer Logik arbeiten. Der Signalgenerator 1 kann von einem Typ sein, der 2"-CodesignaIe oder statistische Signale sowie eine Kombination aus derartigen 2»-Codesignalen und statistischen,Signalen erzeugt Wenn die Ausgangssignale 5a, 56 und 5c der Schaltung 4 .-jf einen hohen Pegel H, einen niedrigen Pegel L und emon hohen Pegel //jeweils festgelegt sind, dann sind die Schalter 9a, 9b, 9c mit den Klemmen 8a, 8b und 8c jeweils verbunden. Wenn unter diesen Umständen der Kontakt des Schalters ti von der Klemme Ha auf die Klemme 116 umgeschaltet wird, weiden die drei UND-Glieder 3 geöffnet so daß verschiedenartige Signale vom Signalgenerator 1 zur Schaltung 4 geleitet werden können. Wenn die Schaltung 4 nach einsr bestimmten Zeitspanne auf die normalen Arbeitsbedingungen gebracht ist wird der Kontakt des Schalters 11 zur Klemme 11a umgeschaltet In dem Augenblick, in dem die Ausgangssignale 5a, 56 und 5c die Pegel H, L und H jeweils bekommen, erreichen sämtliche Ausgangssignale der Schalter 9a, 96 und 9c den Pegel H. Wenn das NAND-Glied 10 mit Ausgangssignalen mit demselben Pegel H versorgt wird, liefert es ein Ausgangssignal mit dem Pegel L, wodurch die Zuführung von Eingacjjssignalen 2 vom Impulsgenerator 1 zur Schaltung 4 unterbrochen wird. Da die Schaltung 4 mit Speicherfunktiun infolge ihrer Speichertätigkeit den vorherigen Zustand beibehält sind die Ausgangssignale 5a, 56 und 5c der Schaltung 4 auf die vorgeschriebenen Pegel H, L und //jeweils festgelegt Daher kann die Arbeitsweise der Schaltung 4 dadurch bewertet werden, daß überprüft wird, ob die Ausgangssignale 5a, 56 und 5cder Schaltung 4 auf den vorgeschriebenen Pegeln H₁ L und //jeweils bleiben.The exemplary embodiment of the circuit arrangement according to the invention described above can work not only with positive but also with negative logic. The signal generator 1 can be of a type which generates 2 "code signals or statistical signals and a combination of such 2" code signals and statistical signals. When the output signals 5a, 56 and 5c of the circuit 4.-Jf have a high level H, a low level L and emon a high level // are respectively set, the switches 9a, 9b, 9c are connected to the terminals 8a, 8b and 8c, respectively 116 is switched over, the three AND gates 3 are opened so that various signals can be conducted from the signal generator 1 to the circuit 4. When the circuit 4 is brought to normal working conditions after a certain period of time, the contact of the switch 11 is switched to the terminal 11a At the moment when the output signals 5a, 56 and 5c become the levels H, L and H, respectively, all the output signals of the switches 9a, 96 and 9c reach the level H. When the NAND gate 10 is supplied with output signals with the same level H , it supplies an output signal with the level L, whereby the supply of input signals 2 from the pulse generator 1 to the circuit 4 is interrupted. Since the memory function circuit 4 maintains the previous state due to its memory operation, the output signals 5a, 56 and 5c of the circuit 4 are set to the prescribed levels H, L and //, respectively. Therefore, the operation of the circuit 4 can be judged by checking whether the output signals 5a, 56 and 5c of the circuit 4 remain at the prescribed levels H ₁ L and //, respectively.

Bei dem oben beschriebenen Ausführungsbeispiel sind die Eingangsverknüpfungsglieder UND-Glieder 3 und ist das Verknüpfungsglied 10 als NAND-Glied ausgebildet. Wenn die Eingangsverknüpfungsglieder jedoch UND- oder NAND-Glieder sind, kann das Verknüpfungsglied 10 entweder aus einem NAND-Glied oder einem ODER-Glied bestehen Wenn weiterhin die Eingangsverknüpfungsglieder aus ODER- oder NOR-Gliedern besteht, kann das Verknüpfungsglied 10 entweder aus einem NOR-Glied oder einem UND-Glied besteheti. Wenn das Verknüpfungsglied 10 jedoch aus einem ODER- oder einem NOR-Glied besteht, müssen die Kontakte der Schalter 9a, 96 9c in eine Richtung umgeschaltet werden, die der in F i g. 1 dargestellten Richtung entgegengesetzt ist.In the exemplary embodiment described above, the input logic elements are AND elements 3 and the logic element 10 is designed as a NAND element. If the input links however, AND or NAND elements are, the logic element 10 can either consist of a NAND element or an OR element If the input logic elements continue to consist of OR or NOR elements, the logic element 10 can either consist of a NOR element or a AND element existsi. However, if the logic element 10 consists of an OR or a NOR element exists, the contacts of the switches 9a, 96, 9c must be switched in a direction that corresponds to that shown in FIG. 1 direction shown is opposite.

F i g. 2A zeigt den Aufbau eines weiteren Ausführungsbeispiels der ertindungsgemäßen Schaltungsanordnung zum Festlegen einer bestimmten Wertekombination eines binären Zählers 13. Der Zähler 13 besteht aus JK-Flip-Fiop-Schaitungen F.FX — F.F4, die an derF i g. 2A shows the structure of a further exemplary embodiment of the circuit arrangement according to the invention for determining a specific combination of values of a binary counter 13. The counter 13 consists of JK flip-fiop circuits F.FX-F.F4, which are connected to the

abfallenden Flanke eines Eingangsimpulses getriggert werden. Ein Ausgangssignal vom Signalgenerator 1 wird Ober ein NAND-Glied 10a, das dann bevorzugt ist, wenn an der abfallenden Flanke des Impulssignals getriggert wird, und über Inverter 6</ und 6e der Flip-Flop-Schaltung EFi geliefert Die Ausgangssignale 5/bis 5/von den Punkten B, C, Dund Fliegen an den Klemmen 8/bis 8/und gleichfalls an den Invertern 6/bis 6/1 Die Ausgangssignale der Inverter 6/ bis 6/ werden den Klemmen 7/bis 7/zugeführt und die Ausgangssignale der Schalter 9fb\s 9/werden an das NAND-Glied 106 abgegeben. Ein Ausgangssignal des NAND-Gliedes 106 wird als Steuersignal dem NAND-Glied 1Od rückgeführt. F i g. 2A zeigt einen Schaltungszustand, in dem die Pegel der Ausgangssignale 5fbis 5/auf L, L, H und L jeweils festgelegt sind. In diesem Fall sind die Schalter 9/T)is 9; in der dargestellten Weise geschaltetfalling edge of an input pulse. An output signal from the signal generator 1 is supplied via a NAND element 10a, which is preferred when the pulse signal is triggered on the falling edge, and via inverters 6 </ and 6e of the flip-flop circuit EFi . The output signals 5 / to 5 / from points B, C, D and flies to terminals 8 / to 8 / and also to inverters 6 / to 6/1 The output signals of inverters 6 / to 6 / are fed to terminals 7 / to 7 / and the Output signals from the switches 9fb \ s 9 / are output to the NAND gate 106. An output signal of the NAND element 106 is fed back as a control signal to the NAND element 10d. F i g. 2A shows a circuit state in which the levels of the output signals 5f to 5 / are set to L, L, H and L, respectively. In this case the switches are 9 / T) is 9; switched in the manner shown

Fig.2B zeigt die Wellenform der an den Punkten A bis E erzeugten Signale für den FaIL daß die Arbeitsweise des binären Zählers 13 dadurch bewertet wird, daß die Pegel der an den Punkten B bis E erhaltenen Ausgangssignale auf L, L, H und L jeweils festgelegt werden. Um die Ausgangssignale 5f, 5g, 5Λ und 5; auf die Pegel L, L, Wund L jeweils festzulegen, ist es lediglich erforderlich, die Schalter 9/bis 9/ in der in Fig.2A dargestellten Weise zu schalten. Wenn die Ausgangssignalpegel L, L, H und L nicht erreicht werden, bleibt das Ausgangssignal des NAND-Gliedes 106 auf dem Pegel H, was den Durchgang eines Ausgangssignals vom Signalgenerator 1 ermöglicht Wenn die Ausgangssignale 5/" bis 5/ jedoch die oben beschriebenen Pegel haben, kommt das Ausgangssignal des NAND-Gliedes 106 auf den Pegel L wodurch die Weiterleitung eines Ausgangssignals vom Generator 1 zum binären Zähler 13 unterbrochen wird. Das hat zur Folge, daß die Ausgangssignale Sf, 5g, 5h und 5/ die jeweils vorgeschriebenen Pegel L, L, Hund L aufweisen. Wenn das Ausgangssignal des NAND-Gliedes 106 den Pegel L hat, kann dem binären Zähler 13 eine fehlerfreie Arbeitsweise bestätigt werden. Wenn andererseits das Ausgangssignal des NAND-Gliedes 106 auf dem Pegel H bleibt wird der binäre Zähler 13 als fehlerhaft bewertetFig. 2B shows the waveform of the signals generated at points A to E for the case that the operation of the binary counter 13 is evaluated by setting the levels of the output signals obtained at points B to E to L, L, H and L, respectively be determined. To the output signals 5f, 5g, 5Λ and 5; To set the levels L, L, and L in each case, it is only necessary to switch the switches 9 / to 9 / in the manner shown in FIG. 2A. If the output signal levels L, L, H and L are not reached, the output signal of the NAND gate 106 remains at the level H, which enables the passage of an output signal from the signal generator 1 have the output of the NAND circuit 106 comes to the L level whereby the forwarding of an output signal from the generator 1 to the binary counter 13 is interrupted. this has the consequence, that the output signals Sf, 5g, 5h and 5 / each prescribed level L , L, Hund L. If the output signal of the NAND gate 106 has the level L , the binary counter 13 can be confirmed to have operated without errors. On the other hand, if the output signal of the NAND gate 106 remains at the level H , the binary counter 13 becomes rated as faulty

F i g. 3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung, bei der die Pegel der Ausgangssignale 5/ Sk, 5/und 5m eines binären Zählers 15 auf L, H, H und H jeweils festgelegt sind und zusätzlich ein Detektor für den Ausgangssignalpegel vorgesehen ist Das Ausgangssignal vom Signalgenerator 1 wird über ein NAND-Glied 10c dem binären Zähler 15 zugeführt Es ist ein Pegelvorwähler 16 vorgesehen, der die Pegel L, H, H und H für die Ausgangssignale S/' 5k 5! und 5m jeweils vorgibt Die Ausgangssignale des Pegelvorwählers 16 liegen an einem NAND-Glied 10d Die Ausgangssignale 5/bis 5/n liegen andererseits an einer Meßeinrichtung 17, die Spannungs- und Strommeßschaltungen 17a bis 17ct von denen jede aus einem Amperemeter /, das über einen Schalter S mit einer Energiequelle Em Reihe geschaltet ist und einem Voltmeter V besteht das mit Masse und den jeweiligen Klemmen für die Ausgangssignale 5/bis 5/77 verbunden ist und ein gemeinsames Relais 18 aufweist um die jeweiligen Schalter S simultan zu betätigen- Das Ausgangssignal des NAND-Gliedes 10</ liegt nicht nur am Eingangs-NAND-Glied 10 sondern auch am gemeinsamen Relais 18. Die Spannung der Energiequelle E für die Spannungs- und Strommeßschaltungen 17a bis 17t/können frei gewählt werden.F i g. 3 shows an exemplary embodiment of the circuit arrangement according to the invention, in which the levels of the output signals 5 / Sk, 5 / and 5m of a binary counter 15 are each set to L, H, H and H and a detector is also provided for the output signal level. The output signal from the signal generator 1 is fed to the binary counter 15 via a NAND element 10c. A level preselector 16 is provided which sets the levels L, H, H and H for the output signals S / '5k 5! The output signals of the level preselector 16 are applied to a NAND element 10d Switch S is connected to an energy source Em in series and a voltmeter V is connected to ground and the respective terminals for the output signals 5 / to 5/77 and has a common relay 18 to operate the respective switch S simultaneously NAND element 10 </ is not only on the input NAND element 10 but also on the common relay 18. The voltage of the energy source E for the voltage and current measuring circuits 17a to 17t / can be freely selected.

Wenn der Pcgclvorwählcr 16 so betätigt wird, daß er eine Festlegung der Pegel der Ausgangssignale 5j, 5k, 5/ und 5/n des binären Zählers 15 in der dargestellten Weise auf L, H, H und H bewirkt dann verhindert ein Ausgangssignal des NAND-Gliedes 10c/ jede weitere Zuführung eines Signals vom Signalgenerator 1 zum binären Zähler 15, so daß die Ausgangssignale 5/ bis 5/n auf den oben genannten Pegeln L, H, H und H bis zu einer weiteren Betätigung des Vorwählers 16 festliegen. Zu diesem Zeitpunkt wird das gemeinsame Relais 18 erregt um die Schalter S der Spannungs- und Strommeßschaltungen 17a bis 17</zu schließen, so daß eine Messung des Stromes der Ausgangssignale Sj bis 5/n möglich wird. Während die Spannung der Ausgangssignale Sj bis 5/n gemessen wird, wird das gemeinsame Relais 18 entregt gehalten und sind die Schalter S geöffnet Zur Erhöhung der Genauigkeit der Messung wird vorzugsweise ein Verknüpfungsglied 10c/ mit hoher Impedanz verwandt Wenn es erforderlich ist. die Ausgangssignale 5/bis 5/n des binären Zählers 15 auf Pegel festzulegen, die sich von der genannten Pegelkombination L, H, H und H unterscheiden, dann wird der Pegelvorwähler 16 automatisch im voraus betätigt Bei dem oben beschriebenen Ausführungsbeispiel können der Strom und die Spannung der Ausgangssignale, die verschiedene Pegel zeigen, schnell über die Meßschaltungen 7a bis Tb bestimmt werden.If the Pcgclvorwählcr 16 is operated so that it causes the level of the output signals 5j, 5k, 5 / and 5 / n of the binary counter 15 to be L, H, H and H in the manner shown, then an output signal of the NAND- Member 10c / each further supply of a signal from the signal generator 1 to the binary counter 15, so that the output signals 5 / to 5 / n are fixed at the above-mentioned levels L, H, H and H until the preselector 16 is actuated again. At this point in time, the common relay 18 is energized in order to close the switches S of the voltage and current measuring circuits 17a to 17 / n, so that the current of the output signals Sj to 5 / n can be measured. While the voltage of the output signals Sj to 5 / n is measured, the common relay 18 is kept de-energized and the switches S are open. To increase the accuracy of the measurement, a logic element 10c / with high impedance is preferably used if necessary. the output signals 5 / to 5 / n of the binary counter 15 to set levels that differ from the mentioned level combination L, H, H and H , then the level preselector 16 is automatically operated in advance. In the embodiment described above, the current and the Voltage of the output signals showing different levels can be quickly determined via the measuring circuits 7a to Tb .

Fig.4 zeigt das Blockschaltbild eines weiteren Ausführungsbeispiels der erfindungsgemäßen Schaltungsanordnung mit einer Einrichtung zum Steuern einer peripheren Einrichtung. Der durch eine unterbrochene Linie 19 in F i g. 4 umgeben» Teil der Schaltungsanordnung ist mit dem Schaltungsteil in F i g. 3 identisch. Die Ausgangssignale 5j, 5k, 5/ und 5/n des binären Zählers 15, deren Pegel auf L, H, H und H jeweils festgelegt sind, werden einem Dekodierer 20 geliefert Der Pegelvorwähler 16 und der Dekodierer 20 werden über eine Steuereinrichtung 21 angesteuert F i g. 4 zeigt den Schaltungszustand, in dem die Pegel der Ausgangssignale Sj bis 5/n auf L, H, H und H jeweils festgelegt sind. Wenn in diesem Fall die Eingangssignale des Dekodierers 20 die Pegel L, H, H und H haben, und durch die Steuereinrichtung 21 das Ausgangssigna] 23 des Dekodierers 20 vorher so bestimmt ist, daß es einen Motor 24 in Betrieb setzen kann, dann wird das resultierende Ausgangssignal 23 vom Dekodierer 20 den Motor 24 antreiben können. Wenn sich die Pegel der Eingangssignale des Dekodierers 20 auf L (SkX L (51) und H(Sm) geändert haben, kann das resultierende Ausgangssignal 25 vorn Dekodierer 20 den Motor 24 anhalten. Wenn sich die Pegel der Eingangssignale Jes Dekodierers weiter in L(SjX H(SkX H(Sl) und L(5m) geändert haben, betätigt das resultierende Ausgangssignal 26 vom Dekodierer 20 ein Instrument 27, um eine erste Messung zu beginnen. Wenn sich die Pegel der Eingangssignale des Dekodierers 20 in H(5jX L(SkX H(SI) und L (5m) geändert haben, dann setzt das resultierende Ausgangssignal 28 vom Dekodierer 20 ein anderes Instrument 29 in Betrieb, um eine zweite Messung einzuleiten. Wenn die gewünschten Prüfungen nacheinander an dem Prüfobjekt beispielsweise einer integrierten Schaltung durchgeführt werden sollen, indem das Objekt beispielsweise durch die Drehung des Motors 24 auf einer Fördereinrichtung verschoben wird, können die erste und die zweite Messung aufeinanderfolgend durchgeführt werden, indem die Ausgangssignale des binären Zählers 15 auf eine geeignete Pegelkombination durch die Steuereinrichtung 214 shows the block diagram of a further exemplary embodiment of the circuit arrangement according to the invention with a device for controlling a peripheral device. The by a broken line 19 in F i g. 4 surrounded »part of the circuit arrangement is with the circuit part in F i g. 3 identical. The output signals 5j, 5k, 5 / and 5 / n of the binary counter 15, the levels of which are respectively set to L, H, H and H , are supplied to a decoder 20. The level preselector 16 and the decoder 20 are controlled via a control device 21 i g. 4 shows the circuit state in which the levels of the output signals Sj to 5 / n are set to L, H, H and H, respectively. In this case, if the input signals of the decoder 20 have the levels L, H, H and H , and the output signal 23 of the decoder 20 is previously determined by the control device 21 so that it can operate a motor 24, then that will be resulting output signal 23 from decoder 20 can drive motor 24. If the levels of the input signals of the decoder 20 have changed to L (SkX L (51) and H (Sm) , the resulting output signal 25 from the decoder 20 can stop the motor 24. If the level of the input signals Jes decoder continues to L ( SjX H (SkX H (Sl) and L (5m) have changed, the resulting output signal 26 from the decoder 20 actuates an instrument 27 to begin a first measurement. When the levels of the input signals to the decoder 20 change to H (5jX L ( SkX H (SI) and L (5m) have changed, then the resulting output signal 28 from decoder 20 activates another instrument 29 to initiate a second measurement, when the desired tests are to be carried out successively on the test object, for example an integrated circuit by displacing the object on a conveyor device, for example by rotating the motor 24, the first and second measurements can be carried out successively using the output signals of the binary counter 15 to a suitable level combination by the control device 21

festgelegt werden. Es ist auch ein Zeitabstand zwischen der ersten und der zweiten Festlegung der Pegelkombination möglich, indem der Vorwähler 16 durch die Steuereinrichtung 21 voreingestellt wird. Das in F i g. 4 dargestellte Ausführungsbeispiel kann die Ausgangssignale des binären Zählers 15 auf 16 Pegelkombinationen festlegen, was eine große Vielzahl verschiedener Steigungen, Prüfungen und Messungen ermöglicht.be determined. There is also a time interval between the first and the second definition of the level combination possible by selecting the preselector 16 through the Control device 21 is preset. The in Fig. 4, the output signals of the binary counter 15 can be set to 16 level combinations define what allows for a wide variety of different slopes, tests, and measurements.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (3)

Patentanspruchs;Claim; l_r Schaltungsanordnung zum Festlegen einer bestimmten Wertekombination der Ausgangssjgna-Ie einer Schaltung mit Speicherftwktion, deren Ausgangssignale sich in Abhängigkeit von den anliegenden Eingangssignalen ändern, pit einem ersten Verknüpfungsglied, an dessen einem Eingang das Signal eines Signalgenerators liegt, mit einem zweiten Verknüpfungsglied, dessen Eingänge mit "> den Ausgängen der Schaltung mit Speicherfunktion verbunden sind und das bei Erreichen der bestimmten Wertekombination der Ausgangssignale der Schaltung mit Speicherfunktion ein Steuersignal erzeugt, das am anderen Eingang des ersten is Verknüpfungsgliedes liegt, und mit einer Schalteinrichtung, die eine bestimmte Wertekombination der Ausgangssignale der Schaltung mit Speicherfunktion auswählt und zwischen die Ausgänge der Schaltung jküt Speicherfunktion und das zweite Verknüpfungsglied geschaltet ist, didurch gekennzeichnet, daß die Schalteinrichtung wenigstens eine Umschalteinrichtung (6, 7, 8, 9; 16) aufweist, die aus einem Umschalter (7, 8, 9) und einem Inverter (6) derart aufgebaut ist, daß der Umschalter (7,8,9) je nach seiner Schaltstellung das Ausgangssignal der Schaltung mit Speicherfunktion (4, 13, 15) direkt oder über den Inverter (6) an den Eingang des zweiten Verknüpfungsgliedes (10, 106, lO^legtl _r circuitry for specifying a certain combination of values of the Ausgangssjgna-Ie a circuit with Speicherftwktion whose output signals change in response to the applied input signals, pit a first gate, to whose one input the signal from a signal generator is located, with a second logic element whose inputs are connected to "> the outputs of the circuit with memory function and that, when the specific value combination of the output signals of the circuit with memory function is reached, generates a control signal that is at the other input of the first is logic element, and with a switching device that generates a specific value combination of the output signals of the Selects a circuit with a memory function and is connected between the outputs of the circuit jkut memory function and the second logic element, characterized in that the switching device has at least one switching device (6, 7, 8, 9; 16), which is constructed from a changeover switch (7, 8, 9) and an inverter (6) in such a way that the changeover switch (7,8,9), depending on its switch position, the output signal of the circuit with memory function (4, 13, 15) directly or via the inverter (6) to the input of the second logic element (10, 106, lO ^ sets 2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine weitere Schalteinrichtung (18), die durch das Ausgangssignal des zweiten Verknüpfungsgliedes (1Od/ angesteuert wird, wenn die Ausgangssignale der Schaltung mit Speicherfunktion (15) Pegel haben, die der gewählten Wertekombination entsprechen, und durch eine Meßschaltung (17), die die Pegel der Ausgangssignale der Schaltung mit Speicherfunktion (15) in Form von Spannungen und Strömen mißt (F i g. 3). «o2. Circuit arrangement according to claim 1, characterized by a further switching device (18), which is controlled by the output signal of the second logic element (1Od / when the Output signals of the circuit with memory function (15) have levels that correspond to the selected combination of values, and by a measuring circuit (17) showing the level of the output signals of the circuit with memory function (15) in the form of Measures voltages and currents (Fig. 3). "O 3. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch einen Dekodierer (20), der die gewählte Wertekombination, die durch die Umschalteinrichtung (16) vorgegeben ist, entschlüsselt und ein Ausgangssignal erzeugt, über das die Arbeit peripherer Einrichtungen zflr Durchführung von mehreren Prüfungen an der Schaltung mit Schalterfunktion (15) bei einer entsprechenden Anzahl von Wertekombinationen gesteuert wird, und durch eine Steuereinrichtung (21), die sowohl die Umschalteinrichtung (16) als auch den Dekodierer (20) ansteuert (F ig. 4).3. Circuit arrangement according to claim 1, characterized by a decoder (20) which the selected combination of values, which is specified by the switching device (16), decrypted and generates an output signal via which the work of peripheral devices for performing several tests on the circuit with switch function (15) with a corresponding number of Value combinations is controlled, and by a control device (21) which controls both the switching device (16) and the decoder (20) (Fig. 4).