DE2302649A1 - PULSE GENERATOR - Google Patents

Description

Priorität: 21. Januar 1972, Japan, Nr. 7593/72Priority: January 21, 1972, Japan, No. 7593/72

Die Erfindung betrifft einen Impulsgenerator, insbesondere zur Erzeugung von Zeit- oder Taktimpulsen.The invention relates to a pulse generator, in particular for Generation of time or clock pulses.

Ein Ziel der Erfindung besteht darin, einen neuartigen, sehr flexiblen Impulsgenerator oder n-zähligen Zähler zu schaffen, der vielseitig und für viele verschiedene Zwecke verwendbar ist. Dabei sollen diese Ziele durch leichte Modifikationen des Aufbaus eines speziellen Teils erreicht werden· Ferner soll der Impulsgenerator bzw. Zähler in Form einer integrierten Halbleiterschaltung herstellbar sein. Ziel der Erfindung ist speziell ein Taktimpulsgenerator, der eine Vielzahl von Ausgangsimpuls-Folgen mit beliebigen Perioden und beliebigen Phasen erzeugt.An object of the invention is to provide a novel, very flexible pulse generator or n-fold counter, that is versatile and usable for many different purposes. These goals should be achieved through slight modifications of the Construction of a special part to be achieved · Furthermore, the pulse generator or counter should be in the form of an integrated semiconductor circuit be producible. The aim of the invention is specifically a clock pulse generator which has a large number of output pulse sequences generated with any periods and any phases.

Bei einem erfindungsgeaäßen Generator bzw. n-zähligen Zähler werden die Ausgangssignale eines Schieberegisters durch einen Signalumsetzer in ihrer Zählweise umgesetzt, die umgesetzten Signale werden einer logischen Gattereinrichtung zugeführt, und ein Ausgangssignal der logischen Gattereinrichtung wird auf das Schieberegister rückgekoppelt und ändert den Inhalt des Schieberegisters. Die imderungsperiode für den Inhalt des SchieberegisternIn a generator according to the invention or an n-fold counter the output signals of a shift register through a signal converter converted in their counting, the converted signals are fed to a logic gate device, and an output signal the logic gate device is fed back to the shift register and changes the content of the shift register. The period of change for the content of the shift register

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läßt sich durch leichte Änderung im Aufbau der logischen Gattereinrichtung willkürlich einstellen, und die Zählbasis η des Zählers läßt sich willkürlich auswählen.can be changed by a slight change in the structure of the logical gate device set arbitrarily, and the counting base η of the counter can be chosen arbitrarily.

Die Erfindung wird in der folgenden Beschreibung bevorzugter Ausführungsbeispiele im einzelnen erläutert; in den Zeichnungen zeigen The invention is described in the following description of preferred exemplary embodiments explained in detail; show in the drawings

Fig. 1 ein Blockschaltbild für eine Ausführungsform des grundsätzlichen Aufbaus eines erfindungsgemäßen Impulsgenerators oder n-zähligen Zählers;Fig. 1 is a block diagram for an embodiment of the basic structure of an inventive Pulse generator or n-fold counter;

Fig. 2 einen Verdrahtungsplan für eine Ausführungsform.2 shows a wiring diagram for an embodiment.

des konkreten Aufbaus der erfindungsgemäßen Schaltung nach Fig. 1; the concrete structure of the circuit according to the invention according to FIG. 1;

Fig.5- ein Impulsdiagramm zur Darstellung der Eigenschaften des Impulsgenerators nach Fig. 2;Fig. 5 - a pulse diagram to illustrate the properties the pulse generator of Figure 2;

Fig. 4 eine Ausführungsform für den konkreten Aufbau der beiden Signalumsetzer nach Fig. 2;Fig. 4 shows an embodiment for the concrete structure of the two signal converters according to FIG. 2;

Fig. 5 ein Schieberegister mit Invertern, wobei sämtliche Elemente aus Feldeffekttransistoren mit isolierter Steuerelektrode aufgebaut sind;5 shows a shift register with inverters, all Elements are constructed from field effect transistors with an isolated control electrode;

Fig. 6 ein Schieberegister, das aus Flip-Flops und UND-Gattern aufgebaut ist;6 shows a shift register made up of flip-flops and AND gates;

Fig. 7 einen Verdrahtungsplan einer weiteren Ausführungsform für den zweiten Signalumsetzer gemäß Fig. 2 mit modifizierter Anordnung der Kopplungselemente;FIG. 7 shows a wiring diagram of a further embodiment for the second signal converter according to FIG. 2 with a modified arrangement of the coupling elements;

Fig. 8 ein charakteristisches Impulsdiagramm für den i'all,' daß für den zweiten Signalumsetzer (23) in Fig. 2 der Signalumsetzer nach Fig. 7 verwendet wird; und8 shows a characteristic pulse diagram for the i'all, ' that the signal converter according to FIG. 7 is used for the second signal converter (23) in FIG. 2; and

Fig. 9 eine modifizierte Ausführungsform, die sich durch gewisse Änderungen des Impulsgenerators bzw. Zählers nach Fig. 2 ergibt.Fig. 9 shows a modified embodiment, which is shown by certain changes to the pulse generator or counter according to Fig. 2 results.

Gemäß Fig. 1 werden die Ausgangssignale eines Schieberegisters 1 ■durch einen Signalumsetzer 2 bei jedem. Bit umgesetzt und einer logischen Gatterschaltung 3 zugeführt» Die Ausgangssignale der Gatterschaltung 3 werden auf das Schieberegister 1 rückgekoppelt.According to Fig. 1, the output signals of a shift register 1 ■ by a signal converter 2 at each. Bit converted and fed to a logic gate circuit 3. The output signals of the gate circuit 3 are fed back to the shift register 1.

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Durch die rückgekoppelten Signale wird der in dem Schieberegister 1 gespeicherte Inhalt in dom jeweiligen Moment geändert und nach einer festen Periode in den ursprünglichen Inhalt rückgeführt. Erfindungsgemäß lassen sich mittels der logischen Gatterschaltung 3 durch leichte Änderungen der Anordnung bzw. des Musters bestimmte Eingangsbedingungen auswählen, so daß es möglich wird, den Inhalt des Schieberegisters Λ mit jeder beliebigen Periode zu verschieben.As a result of the feedback signals, the content stored in the shift register 1 is changed at the respective moment and returned to the original content after a fixed period. According to the invention, certain input conditions can be selected by means of the logic gate circuit 3 by slight changes in the arrangement or the pattern, so that it is possible to shift the content of the shift register Λ with any period.

In Fig. 2 ist mit 21 ein 4-Bit-Serienschieberegister bezeichnet, mit 22 eine erste Signalumsetzerstufe uvid mit 23 eine logische Gatterschaltung bzw. die zweite Signalunsetzerstufe. Das Schieberegister 21 umfaßt Speicherelemente 111 bis M4 , wobei bei jedem Auftreten eines Schiebeimpulses Gp der Inhalt des Speicherelements einer gegebenen Stufe in aas Speicherelement einer nachfolgenden Stufe geschoben wird.In Fig. 2, 21 denotes a 4-bit series shift register, with 22 a first signal converter stage uvid with 23 a logical Gate circuit or the second signal converter stage. The shift register 21 includes storage elements 111 to M4, each Occurrence of a shift pulse Gp the content of the storage element of a given level in aas storage element next stage is pushed.

Atisgangskleinmen S1 bis S4 von den einzelnen Bit-Stellen des Schieberegisters 21 sind mit Eingangskleinmen d8, d4, d2 bzw. d1 direkt sowie über Inverter 11 bis 14- mit Eingangsklemmen dB¹, d4', d2' bzw. d1' der ersten Signalumsetzerstufe 22 verbunden. Beispielsweise ist die Ausgangsklemme 81 der ersten Bit-Stelle des Schieberegisters 21 mit der Eingangsklemme d8 der Signalumsetzerstufe 22 direkt und mit der Eingangsklemme d8' über den Inverter 11 verbunden. Die Signalumsetzerstufe 22 weist Aiisgangsklemmen aO bis a15 auf, die jeweils an Eingangsklenmen aO¹ bis a15' der zweiten Signalumsetzerstufe 23 angeschlossen sind. In diesen Umsetzerstufen 22 und 23 sind in l'ig. 2 an den mit einem kleinen Kreis versehenen Stellen Kopplunfvselemente vorgesehen, die zwischen die jeweiligen Eingangs- und Ausgangnleitungen eingeschaltet sind. Die Signaluinsetz erstufe 23 weist neun Ausgangsklemmen 00 bis 016' auf, wobei die Ausgangskienne CC mit einer weiteren Eingangsklemme des Speicherelements M1 verbunden ist.Input small items S1 to S4 from the individual bit positions of the shift register 21 are directly connected to input small items d8, d4, d2 or d1 and via inverters 11 to 14- to input terminals dB ¹ , d4 ', d2' and d1 'of the first signal converter stage 22 tied together. For example, the output terminal 81 of the first bit position of the shift register 21 is connected directly to the input terminal d8 of the signal converter stage 22 and to the input terminal d8 'via the inverter 11. The signal converter stage 22 has output terminals a0 to a15 which are each connected to input cycles a0 ¹ to a15 'of the second signal converter stage 23. In these converter stages 22 and 23 are in l'ig. 2 coupling elements are provided at the places marked with a small circle, which are connected between the respective input and output lines. The signal setting stage 23 has nine output terminals 00 to 016 ', the output terminal CC being connected to a further input terminal of the storage element M1.

Gemäß dem konkreten Ausführungsbe i;;jo el nach Fig. 4 vie-ii-t die Signalumsefczer.stufe 22 Eingancsleitunken 11 bis 18 und AiAccording to the concrete Ausführungsbe i ;; jo el according to Fig. 4, the Signalumsefczer.stufe vie-ii-t 22 Eingancsleitunken 11 to 18 and Ai

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leitungen mO bis m15 auf, zwischen denen die mit A bezeichneten Kopplungselemente einen ROM-Speicher (read only memory - Speicher, in dem nur Lesen möglich ist) mit einefi vorbestimmten Muster bilden. Die Kopplungselemente bestehen aus Feldeffekttransistoren mit isolierter Steuerelektrode, die im folgenden als IG-FETs bezeichnet werden. Die Steuerelektroden der jeweiligen IG-EETs sind an die Eingangsleitungen 11 bis 18 angeschlossen, die Drain-Elektroden sind mit den Ausgangsleitungen mO bis m15 verbunden, und sämtliche Source-Elektroden sind geerdet. Weitere . IG-PETs AlO bis A115 dienen als Lastwiderstände. Die Source-Elektroden dieser Last-IG-FETs sind an die betreffenden Ausgangsleitungen mO bis m15 angeschlossen, während die Steuer- und Drain-Elektroden über eine Leitung Ie mit einer Gleichspannung -Vdd versorgt werden.lines mO to m15, between which those marked with A. Coupling elements a ROM memory (read only memory - memory, in which only reading is possible) with a fi form a predetermined pattern. The coupling elements consist of field effect transistors with insulated control electrodes, which are referred to below as IG-FETs will. The control electrodes of the respective IG-EETs are connected to the input lines 11 to 18, the Drain electrodes are connected to the output lines mO to m15, and all sources are grounded. Further . IG-PETs AlO to A115 serve as load resistors. The source electrodes these load IG-FETs are connected to the relevant output lines m0 to m15, while the control and drain electrodes are supplied with a direct voltage -Vdd via a line Ie.

In ähnlicher Weise umfaßt die Signalumsetzerstufe 23 Eingangsleitungen mO¹ bis m15' und Ausgangsleitungen nO bis n8, zwischen die mit B bezeichnete IG-FETs als Kopplungselemente eingefügt sind. Die Eingangsleitungen aO¹ bis a15^f» die Ausgangsleitung nO und die,zwischen diese Leitungen eingeschalteten Kopplungselemente bilden eine logische Gatterschaltung,und. zwar in der dargestellten Ausführungsform ein NOR-Gatter, dessen Ausgänge auf das Schieberegister 21 rückgekoppelt sind. Weitere IG-FETs BIO bis B18 dienen als Lastwiderstände. Die Eingangsleitungen mO¹ bis m15' der Ümsetzerstufe 23 sind über ihre Eingangsklemmen aO¹ bis a15' und die Ausgangsklemmen aO bis a15 der Umsetzerstufe 22 an die Ausgangsleitungen m1 bis m15 der Stufe 22 angeschlossen. Similarly, the signal converter stage 23 comprises input lines mO ¹ to m15 'and output lines nO to n8, between which IG-FETs labeled B are inserted as coupling elements. The input lines aO ¹ to a15 ^f »the output line nO and the coupling elements connected between these lines form a logic gate circuit, and. a NOR gate, the outputs of which are fed back to the shift register 21, in the embodiment shown. Further IG-FETs BIO to B18 serve as load resistors. The input lines mO ¹ to m15 'of the converter stage 23 are connected ^{to the output lines m1 to m15 of the stage 22 via their input terminals aO 1} to a15' and the output terminals aO to a15 of the converter stage 22.

In dem vorliegenden Ausführungsbeispiel sind die Signalumsetzerstufen 22 und 23 in dem Substrat eines einzelnen Halbleiterkristalls geformt. Die gegenseitigen Verbindungen zwischen den Stufen sowie die inneren Verbindungen der verschiedenen Ausgangsund Eingangsleitungen sind durch Aluminium-Auf dampfung hergestellt. In the present embodiment, the signal converter stages are 22 and 23 in the substrate of a single semiconductor crystal shaped. The mutual connections between the stages as well as the internal connections of the different starting and Input lines are made by vapor deposition.

Im folgenden soll der Arbeitsmechanismus des erfindungsgemäßenThe following is the working mechanism of the invention

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Impulsgenerators oder n-zähligen Zählers nach Fig. 2 "beschrieben werden.Pulse generator or n-fold counter according to Fig. 2 "described will.

Es sei angenommen, daß in dem Schieberegister 21 ein binär-codiertes Signal "OOOO" gespeichert ist. V/erden nun die Taktimpulse Cp angelegt, so wird ein Ausgangssignal VOO von der Ausgangsklemme 00 des Signalumsetzers 25 der Eingangsklemme der ersten Bit-Stelle des Schieberegisters 21 zugeführt. Infolgedessen wird dem Speicherelement M1 an der ersten Bit-Stelle des Schieberegisters 21 der Zustand des Ausgangssignals VOO aufgeprägt. In ähnlicher Weise werden die vor Auftreten der Taktimpulse Cp vorhandenen Zustände der Speicherelemente M1 bis M3 den jeweils nachfolgenden Speicherelementen M2 bis M4 aufgeprägt. Enthält nun das Ausgangssignal VOO eine "0", so ist der Inhalt des Schieberegisters .21 als nächstes noch unverändert "0000", während dann, wenn das Ausgangssignal VOO eine "1" enthält, der Inhalt des Schieberegisters 21 in "1000" umgeschrieben wird. In der obigen Erläuterung ist als Beispiel angenommen worden, daß das in dem Schieberegister 21 gespeicherte binärcodierte Signal vor Anlegen der Taktimpulse Cp "0000" beträgt. Die Zustände in den übrigen Fällen sind in. Tabelle 1 zusammengestellt. It is assumed that in the shift register 21 a binary-coded Signal "OOOO" is stored. Now ground the clock pulses Cp is applied, an output signal VOO is obtained from the output terminal 00 of the signal converter 25 is supplied to the input terminal of the first bit position of the shift register 21. Consequently the state of the output signal VOO is impressed on the memory element M1 at the first bit position of the shift register 21. In a similar way, the states of the memory elements M1 to M3 which exist before the clock pulses Cp occur impressed on the respective subsequent storage elements M2 to M4. If the output signal VOO now contains a "0", the content of the shift register .21 is next unchanged "0000", while when the output VOO contains "1", the content of the shift register 21 is rewritten to "1000" will. In the above explanation it has been assumed as an example that the stored in the shift register 21 is binary-coded Signal before applying the clock pulses Cp is "0000". The conditions in the other cases are summarized in Table 1.

In der Tabelle bedeutet Qⁿ den Inhalt des Schieberegisters 21 vor Anlegen der Taktimpulse Cp, während Q den Zustand des Schieberegisters 1 nach Auftreten der Taktimpulse Cp darstellt. Der Bequemlichkeit halber ist jedes der binär-codierten 4-Bit-Signale als Dezimalzahl ausgedrückt.In the table, Q ⁿ denotes the content of the shift register 21 before the application of the clock pulses Cp, while Q represents the state of the shift register 1 after the occurrence of the clock pulses Cp. For convenience, each of the 4-bit binary-encoded signals is expressed as a decimal number.

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Tabelle 1Table 1

_Qn₊1 _Q n ₊ 1 ^V00 ⁼ ° ^V 00 ⁼ ° ^VOO ~ ' ^V OO ~ ' OO 00 88th 11 00 88th 22 11 99 _ 3_ 3 11 99 44th 22 1010 55 22 1010 66th 33 1111 77th 33 1111 88th 44th 1212th 99 44th 1313th 1010 55 1313th 1111 LfNLfN 1414th 1212th 66th 14
1514th
15th 1313th 66th 1515th 1414th 77th 1515th 77th

In der Signalumsetzerstufe 22 sind die durch. IG-FETs gebildeten Kopplungseinrichtungen gemäß dem Muster angeordnet, das in Fig. · 2 durch die kleinen Kreise angedeutet ist. Das von dem Schieberegister 21 zugeführte binär-codierte Signal wird je nach diesem Muster in ein anderes Signal, im vorliegenden Ausführungsbeispiel in ein Dezimalsignal, umgesetzt. Als Beispiel sei der Fall betrachtet, daß der in dem Schieberegister 21 gespeicherte Inhalt "0101" ist, das binär-codierte Signal "1" einem Spannungspegel von -V Volt und das binär-codierte Signal "O" einem Spannungspegel von 0 Volt entspricht. Die Spannung -V Volt liegt dann an den Eingangsklemmen d8', d4, d2' und d1 der Signalumsetzerstufe 22 und entsprechend an den Eingangs leitungen 17, 16, 13 und 12. UaIn the signal converter stage 22 they are through. IG-FETs formed Coupling devices arranged according to the pattern which is indicated in Fig. 2 by the small circles. That from the shift register 21 is fed binary-coded signal depending on this pattern in another signal, in the present embodiment converted into a decimal signal. As an example, consider the case that the content stored in the shift register 21 "0101" is the binary-coded signal "1" is a voltage level of -V volts and the binary coded signal "O" a voltage level of 0 volts. The voltage -V volts is then applied to the input terminals d8 ', d4, d2' and d1 of the signal converter stage 22 and accordingly to the input lines 17, 16, 13 and 12. Ua

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zwischen den Eingangs leitungen 17» 16, 15, 12 und sämtlichen Ausgangsleitungen mit Ausnahme von m5 eine IG-FET-Kopplungseinrichtung eingeschaltet ist, fallen diese Ausgangsleitungen auf Erdpotential und nehmen den Wert "O" an. Dahex erscheint ein Ausgangssignal "1" nur an der Ausgangsklemme a5· In gleicher Weise erscheint das Ausgangssignal "1" in dem Fall, daß der Inhalt des Speicherregisters 21 eine Dezimalzahl η enthält, nur an der Ausgangsklemme a der Signalumsetzerstufe 22,.während alle übrigen Ausgangsklemmen eine "0" führen.between the input lines 17 »16, 15, 12 and all output lines with the exception of m5 an IG-FET coupler is switched on, these output lines fall to ground potential and assume the value "O". An output signal appears "1" only at output terminal a5 · Appears in the same way the output signal "1" in the case that the content of the memory register 21 contains a decimal number η, only at the output terminal a of the signal converter stage 22, while all other output terminals have a "0".

Im folgenden sei das Ausgangssignal VOO betrachtet, das an der Ausgangsklemme 00 der Signalumsetzerstufe 23 auftritt und auf das Schieberegister 21 rückgekoppelt wird. IS-FET-Kopplungseinrichtungen sind zwischen der an die Ausgangskleaime 00 angeschlossenen Ausgangsleitung n0 und den Eingangsleitsngen m1', m2', m5', m7' , m9', m11', m13' und m15' vorgesehen. V/imd daher das Signal "1" mindestens einer dieser AusgangsIeitungsn zugeführt, so nimmt das Aus&anp.ssignal VOO den Wert "0" an. In allen übrigen Fällen wird das Ausgangssignal VOO zu "1". Es ist also ein NOR-Gatter vorgesehen,dessen Eingangssignale die den Eingangsleitungen m1', m2', m5^f , m7', m9', mil¹, m13' und m15" zugeführten Signale bilden. Die Eingangsbedingungen werden von dem Muster bestimmt, in dem die IG-FETs zwischen die Eingangsleitungen mO¹ bis m15' und die Ausgangsleitung nO eingeschaltet sind. Diese IG-FET-Anordnung läßt sich leicht dadurch erzeugen, daß bei der Fabrikation der integrierten Halbleiterschaltung eine Maske zum Ätzen der isolierten Gate-Schicht mit dem vorgegebenen Muster geformt wird, wobei diese Isolierschicht an den Stellen, an denen IG-FETs vorgesehen werden sollen, dünn gemacht wird, um die Schwellenspannung niedrig zu machen, während sie an den Stellen, an denen keine IG-FSTs bestehen sollen, dick gemacht wird, so daß die Schwellenspannung einen Wert erhält, der über der tatsächlichen Betriebsspannung liegt. Es kann auch ein Verfahren angewandt werden, bei dem eine Maske mit vorgegebenem Muster an der Verbindung der Steuerelektroden mit Aluminium verwendet wird. Bestehen die Kopplungselemente aus Bipolartransistoren oder Dioden, so kann ferner beispielsweire ein Verfahren angewandt werden, bei dem ein hoher Strom durch ^stimmte an die Elemente angeschlossene Sicherungen fließt undIn the following, the output signal VOO will be considered, which occurs at the output terminal 00 of the signal converter stage 23 and is fed back to the shift register 21. IS-FET coupling devices are provided between the output line n0 connected to the output climate 00 and the input lines m1 ', m2', m5 ', m7', m9 ', m11', m13 'and m15'. If the signal "1" is therefore supplied to at least one of these output lines, the output signal VOO assumes the value "0". In all other cases, the output signal VOO becomes "1". A NOR gate is therefore provided, the input signals of which form the signals fed to the input lines m1 ', m2', m5 ^f , m7 ', m9', mil ¹ , m13 'and m15 ". The input conditions are determined by the pattern in where the IG-FETs are connected between the input lines mO ¹ to m15 'and the output line nO. This IG-FET arrangement can easily be produced by using a mask for etching the insulated gate layer with the during the manufacture of the integrated semiconductor circuit predetermined pattern, this insulating layer is made thin at the places where IG-FETs are to be provided to make the threshold voltage low, while it is made thick at the places where IG-FETs are not to exist , so that the threshold voltage is given a value which is higher than the actual operating voltage. A method can also be used in which a mask with a predetermined pattern at the connection of the control electrode en is used with aluminum. If the coupling elements consist of bipolar transistors or diodes, then, for example, a method can also be used in which a high current flows through correct fuses connected to the elements

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diese durchbrennen.burn this through.

Nimmt man nun an, daß der in dem Schieberegister 21 gespeicherte Inhalt "0000" ist, so erscheint das Signal "1" nur an der Ausgangsklemme aO der Signalumsetzerstufe 22, d.h. an der Eingangsklemme aO¹ der Signalumsetzerstufe 23, und das Ausgangssignal VOO wird im wesentlichen gleich der Versorgungsspannung -Vdd, d.h. ¹¹I". Werden anschließend die Taktimpulse Cp angelegt, so ändert sich der Zustand oder Inhalt des Schieberegisters 21 in "1000". Infolgedessen erscheint das Signal "1" nur an der Eingangsklemme a8' der Signalumsetzerstufe 23, und das Ausgangssignal VOO wird zu "1". Daher ist als nächstes der Inhalt des Schieberegisters 21 gleich "1100". Auf diese Weise wird der Inhalt des Schieberegisters 21 fortlaufend umgeschrieben und ändert sich gemäß der Dezimalzahlen-Folge: 0-8-12-14-15-7-3-9-4--10-13-6-11-5-2-1. Ist der Inhalt des Schieberegisters 21 "1" (als Dezimalzahl),.so kehrt er im nächsten Moment zu "0" (als Dezimalzahl) zurück. Der Inhalt des Schieberegisters 21 ändert sich also zyklisch. Wie ersichtlich, wird der Inhalt durch sechzehnmaliges Anlegen der Taktimpulse. Cp in den Originalzustand zurückgeführt»Assuming now that the content stored in the shift register 21 is "0000", the signal "1" appears only at the output terminal aO of the signal converter stage 22, ie at the input terminal aO ^{1 of} the signal converter stage 23, and the output signal VOO is in essentially equal to the supply voltage -Vdd, ie ¹¹ I ". If the clock pulses Cp are then applied, the state or content of the shift register 21 changes to" 1000 ". As a result, the signal" 1 "appears only at the input terminal a8 'of the signal converter stage 23 , and the output VOO becomes "1." Therefore, next, the content of the shift register 21 is "1100." In this way, the content of the shift register 21 is continuously rewritten and changes according to the decimal number sequence: 0-8-12 -14-15-7-3-9-4-10-13-6-11-5-2-1. If the content of the shift register 21 is "1" (as a decimal number), it will be returned in the next moment Returns "0" (as a decimal number). The content of the shift register 21 changes as o cyclically. As can be seen, the content is obtained by applying the clock pulses sixteen times. Cp returned to its original state »

Sind Kopplungseinrichtungen beispielsweise zwischen der Ausgangsleitung n7 der Signalumsetzerstufe und sämtlichen Eingangsleitungen mit Ausnahme von aO¹ vorgesehen, so erscheint eine "1" an der Ausgangsklemme 016 nur dann, wenn der Inhalt des Schieberegisters 21 ""0" ist. Mit anderen Worten heißt dies, daß das an der Ausgangsklemme 016 erscheinende Ausgangssignal V016 gemäß Fig. 3 einmal zu "1" wird, wenn die Taktimpulse Cp sechzehnmal angelegt werden (d.h. jedesmal, wenn der Inhalt des Schieberegisters die Dezimalzahl "1" annimmt). Somit lassen sich Ausgangsimpulse erzeugen, deren Periode das Sechzehnfache der Taktimpulse Cp beträgt. Wie ersichtlich, arbeitet die Schaltung als Hexadezimal-Zähler. Wird ferner der mit der Eingangsleitung mV verbundene IG-FET nicht mit?ilieser Leitung sondern statt dessen mit der Eingangsleitung mO¹ verbunden, so läßt sich an der Ausgangsklemme 016¹ ein Ausgangssignal V016' abnehmen, das gegenüber dem Ausgangssignal V016 um eine halbe Periode phasenverschoben ist„If coupling devices are provided, for example, between the output line n7 of the signal converter stage and all input lines with the exception of aO ¹ , a "1" appears at the output terminal 016 only if the content of the shift register 21 is "" 0. that the output signal V016 appearing at the output terminal 016 according to FIG. 3 becomes "1" once when the clock pulses Cp are applied sixteen times (ie each time the content of the shift register assumes the decimal number "1"). whose period is sixteen times the clock pulse Cp. As can be seen, the circuit works as a hexadecimal counter. Furthermore, if the IG-FET connected to the input line mV is not connected to this line but instead to the input line mO ¹ , then on can be from the output ^{terminal 016 1 take} an output signal V016 'which is phase-shifted by half a period with respect to the output signal V016 pushed is "

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Sind zwischen die Eingangsleitungen mO¹ bis m15' und die Ausgangsleitung, beispielsweise n5, sowie zwischen.die Eigangsleitungen mO¹ bis m.15¹ "und eine weitere Ausgangsleitung, beispielsweise n6, gemäß einem vorgegebenen Muster, etwa nach Fig. 2, zwei Gruppen mit jeweils 14- IG-PE¹Ts eingeschaltet, so werden Ausgangssignale V08 und V08¹ erzeugt, deren Periode gemäß Pig. 3 das Achtfache der Periode der Taktimpulse Cp beträgt, und die sich in der Phase um eine halbe Periode voneinander unterscheiden. Ähnlich werden von den Ausgangsklemmen 04- und 04-' Ausgangssignale ¥04- und VOA-¹ abgeleitet, deren Periode das Vierfache der Taktimpulse Cp beträgt, sowie von den Ausgangsklemmen 02 und 02' Ausgangssignale V02 und V02¹ mit der doppelten Periode. Das Muster für die Anordnung der Kopplungselemente in der Signalumsetzerstufe 23 läßt sich dabei nach den oben erwähnten Verfahren leicht erzeugen. Wird ferner das Muster der Kopplungselemente in Bezug auf die Verbindungen mit den Ausgangsleitungen n1 bis n8 umgekehrt, so wird das entgegengesetzte Ausgangssignal erzeugt.Are between the input lines mO ¹ to m15 'and the output line, for example n5, and between.die input lines mO ¹ to m.15 ¹ "and a further output line, for example n6, according to a predetermined pattern, for example according to FIG. 2, two groups each with 14-IG-PE ¹ Ts switched on, output signals V08 and V08 ^{1 are} generated whose period according to Figure 3 is eight times the period of the clock pulses Cp, and which differ in phase by half a period derived from the output terminals 04- and 04- 'output signals ¥ 04- and VOA- ¹ , the period of which is four times the clock pulse Cp, and from the output terminals 02 and 02' output signals V02 and V02 ¹ with double the period The arrangement of the coupling elements in the signal converter stage 23 can easily be produced by the methods mentioned above lines n1 to n8 reversed, the opposite output signal is generated.

Fig. 5 zeigt ein Beispiel für eine konkrete Ausfuhrungsform eines 4-Bit-Taktsteuer-Schieberegisters 51 mit Invertern 11 bis 14-, wobei sowohl das Schieberegister als auch die.Inverter aus IG*-FETs aufgebaut sind. Wird das Schieberegister 51 bei dem Impulsgenerator nach Fig. 2 verwendet, so wird die Impulsbreite der an den Ausgangsklemmen der Signalumsetzerstufe 23 erzeugten Ausgangssignale im wesentlichen gleich der Periode der Taktimpulse 02. Da in dem gewählten Ausführungsbeispiel beide Signalumsetzerstufen 22 und 23 aus IG-FETs aufgebaut sind, hat die Verwendung des in Fig. 5 gezeigten Schieberegisters mit Invertern den Vorteil, daß die Fabrikation der integrierten Halbleiterschaltung einfach wird. Jedoch braucht das Schieberegister nicht aus IG-FETs aufgebaut zu sein, sondern kann auch mit Bipolartransistoren oder Magnetkernen arbeiten.Fig. 5 shows an example of a specific embodiment of a 4-bit clock control shift register 51 with inverters 11 to 14-, where both the shift register and the inverters from IG * -FETs are constructed. Becomes the shift register 51 in the pulse generator 2 used, the pulse width of the output signals generated at the output terminals of the signal converter stage 23 is essentially equal to the period of the clock pulses 02. Since both signal converter stages in the selected embodiment 22 and 23 are made up of IG-FETs, the use of the in Fig. 5 shown shift register with inverters has the advantage that the fabrication of the integrated semiconductor circuit is simple will. However, the shift register does not need to be made up of IG-FETs, but can also be made up of bipolar transistors or Magnetic cores work.

Fig. 6 zeigt ein weiteres erfindungsgemäß verwendbares Schieberegister 61, das vier Flip-Flops PF1 bis FF4- sowie UND-Gatter G1 bis G4- und G1' bis GV umfaßt. Da die Flip-Flops FF1 bis FF4- zwei entgegengesetzte Ausgangssignale erzeugen, erübrigt sich in die-. sem Fall die Verwendung der Inverter.6 shows a further shift register 61 which can be used according to the invention and which has four flip-flops PF1 to FF4 and AND gates G1 to G4- and G1 'to GV. Since the flip-flops FF1 to FF4- two generate opposite output signals, is unnecessary in the-. In this case the use of the inverter.

30983 2/107 7 ORIGINAL INSPECTED30983 2/107 7 ORIGINAL INSPECTED

- 1ο -- 1ο -

Mit der in SIg. 2 gezeigten Schaltung werden Ausgangsimpulse erzeugt, deren Perioden das Doppelte, das Vierfache, Achtfache und Sechzehnfache der Taktimpulse Cp betragen,"""d.h. es werden zweizählige (binär-), vier-, acht- und sechzehn-zählige Zähler erzeugt. Durch Ändern des Musters, in dem die Kopplungseinrichtungen zwischen die Eingangs- und Ausgangsleitungen der Signalumsetzerstufe 23 eingeschaltet sind, lassen sich leicht Ausgangsimpulse mit unterschiedlichen Perioden-erzeugen.With the in SIg. 2 output pulses are generated, the periods of which are twice, four times, eight times and sixteen times the clock pulses Cp, that is, "" "becomes two-digit (binary), four-, eight- and sixteen-digit counters generated. By changing the pattern in which the coupling devices between the input and output lines of the signal converter stage 23 are switched on, output pulses can be easily generated with different periods-generate.

In Tabelle 2 ist ein Beispiel für periodische Änderungen des Inhalts Q des Schieberegisters zur Erzeugung von Impulsen mit beliebigen Perioden zusammengestellt. T bedeutet darin das Verhältnis der Periode der erzeugten Aus gangs impulse zu der Periode der Taktimpulse Cp.In Table 2 is an example of periodic changes to the content Q of the shift register for generating pulses with any periods. T means the relationship the period of the generated output pulses to the period of the clock pulses Cp.

T a b e 1 1 e 2T a b e 1 1 e 2

TT 00 88th 44th 22 11 11 QQ 11 11 11 11 11 -- 11 55 00 "8"8th 1212th 66th 33 22 33 33 33 33 33 3 13 1 66th 00 88th 44th 1o1o 55 66th 77th 66th 77th 77th 66th 73 173 1 77th 00 88th 44th 1o1o 1313th 1212th 11 1212th 1414th 1515th 1313th 1414th 15 7 3 115 7 3 1 88th 00 88th 44th 22 99 1212th 33 1212th 1414th 1111 1313th 1414th 99 00 88th 44th 22 99 22 66th 1212th 77th 1010 1313th 1010 00 88th 44th 1010 55 22 1414th 1515th 55 1010 1111 00 88th 44th 1010 55 22 99 1111 55 12 *12 * 00 88th 44th 1010 55 1212th 99 1111 1313th 00 88th 44th 22 99 1212th 99 1414th 00 88th 44th 22 99 1212th 1414th 1515th 00 88th 44th 22 99 66th 1616 66th

Die Änderung des Inhalts des Schieberegisters 21 läßt sich auf diese Weise leicht erreichen, indem, wie oben dargelegt, die Eingang sbedingungen des aus den Eingangsleitungen mO' bis m15' der Ausgangsleitung nO der Signalumsetzer stufe 25 und den dazwischen eingeschalteten Kupplungselementen aufgebauten NOR-Gatter s bestimmt werden.The change of the content of the shift register 21 can be easily achieved this way by, as stated above, the input Conditions of the from the input lines mO 'to m15' of the output line nO of the signal converter stage 25 and the one in between activated coupling elements built-up NOR gate s to be determined.

3098 32/107 73098 32/107 7

ORJQtNAt. INSPECTEDORJQtNAt. INSPECTED

In Fig. 7 ist beispielsweise eine Signalumsetzerstufe 73 zur gleichzeitigen Erzeugung von Ausgangsimpulsen mit T = 12, T = 6, T = 3 und T = 2 gezeigt. Bei Verwendung dieser Signalumsetzerstufe 73 ändert sich der Inhalt des Schieberegisters 23 gemäß der in Tabelle 2 angegebenen Dezimalzahlen-Folge 0-8-4-10-5-2-9-12-14-7-3-1· Gemäß der Erläuterung der Arbeitsweise der Schaltung nach Fig. 2 werden datier bei Verwendung der Umsetzerstufe 73 nach Fig. 7 die in Fig. 8 gezeigten Ausgangsimpulse erzeugt.In Fig. 7, for example, a signal converter stage 73 is for simultaneous generation of output pulses with T = 12, T = 6, T = 3 and T = 2. When using this signal converter stage 73 changes the content of the shift register 23 according to the decimal number sequence given in table 2 0-8-4-10-5-2-9-12-14-7-3-1 According to the explanation of the operation of the circuit according to FIG. 2, dates are given when the converter stage is used 73 of FIG. 7 generates the output pulses shown in FIG.

Wie ersichtlich, werden in diesem Fall gleichzeitig zwölf-, sechs-_} drei- und zwei-zählige Zähler geschaffen.As can be seen, in this case twelve-, six- _} three- and two-digit counters are created at the same time.

Hat das Schieberegister 21 mit dem Aufbau nach Fig. 2 eine Speicherkapazität von n1 Bits, so werden Impulse erzeugt, derenThe shift register 21 with the structure of FIG. 2 has a storage capacity of n1 bits, pulses are generated whose

2
längste Periode das n1 -fache der Periode der Taktimpulse Cp2
longest period n1 times the period of the clock pulses Cp

beträgt; d.h. es wird ein n-zähliger Zähler (mit η = n1 ) geschaffen. Außerdem werden gleichzeitig mehrere Folgen (oder Perioden) von Ausgangsimpulsen innerhalb dieses Bereiches geliefert .amounts to; i.e. an n-fold counter (with η = n1) is created. In addition, several sequences (or periods) of output pulses are delivered simultaneously within this range .

Fig. 9 zeigt eine Ausführungsform, in der ein Teil des Impülsgenerators oder Zählers nach Fig. 2 in gewisser Weise modifiziert ist. Gemäß Fig. 9 ist ein Serienschieberegister 91 über ein statisches oder Parallelregister 94 mit der ersten Signalumsetzerstufe 22 verbunden. Die Schaltung unterscheidet sich nicht wesentlich von dem Impulsgenerator nach Fig. 2« Wird im vorliegenden Fall die Speicherkapazität des Schieberegisters 91 mit n2 Bits gewählt, so werden Ausgangsimpulse erzeugt, deren Periode maximal das (n2 + 1) -fache der Periode der Taktimpulse 02 beträgt;Fig. 9 shows an embodiment in which a part of the pulse generator or the counter of FIG. 2 is modified in a certain way. 9, a series shift register 91 is a static one or parallel register 94 with the first signal converter stage 22 connected. The circuit does not differ significantly from the pulse generator according to FIG Case the storage capacity of the shift register 91 with n2 bits selected, output pulses are generated whose period is a maximum of (n2 + 1) times the period of the clock pulses 02;

ο d.h. es wird ein n-zähliger Zähler mit η = (n2 + 1) geschaffen. ^v ο ie an n-number counter with η = (n2 + 1) is created. ^v

In der obigen Beschreibung ist zur Vereinfachung nur der Fall erläutert worden, daß die erste Signalumsetzerstufe 22 als bekannter Decoder zur Binär-Dezimal-Transformation festgelegt ist, und daß das Huster variiert wird, in dem die Kopplungselemente der zweiten Signalumsetzerstufe 23 angeordnet sind. Jedoch beschränkt sich dieIn the above description, only the case is explained for the sake of simplicity that the first signal converter stage 22 is defined as a known decoder for binary-decimal transformation, and that the cough is varied in which the coupling elements of the second Signal converter stage 23 are arranged. However, that is limited

i.rste Signalumsetzerstufe 22 keineswegs auf diese Form; vielmehr ilßt sich auch dort jedes beliebige Muster für die Anordnung deri first signal converter stage 22 by no means to this form; much more Any pattern for the arrangement of the

Kopplungrelersnte verwenden. 309832/1077Use coupling relay. 309832/1077

ORiGtNALORiGtNAL

Claims (3)

P_a_t_e_n_t_a_n_s_£_a?_u_c_hP_a_t_e_n_t_a_n_s_ £ _a? _U_c_h Impulsgenerator, gekennzeichnet durch ein Schieberegister (1,51» 9Ό mit mehreren Speicherelementen (M), eine erste Signalumsetzerstufe (2, 22) mit mehreren logischen Gatter-•schaltunren, wobei die Ausgangssignale der Speicherelemente direkt oder über Inverter (I) an den Eingangsklemmen (d) der ersten Signalumsetzerstufe liegen, ferner eine zweite Signalumsetzerstufe (25, 73) mit mindestens einer logischen Gatterschaltung (3)i wobei mindestens zwei Ausgangssignale der ersten Signalumsetzerstufe an Eingangsklemmen (a¹) der. logischen Gatterschal tungi en) der zweiten Signal umsetzerstufe liegen und ein Ausgangssignal der bzw. einer der logischen Gatterschaltung(en) auf eine" Eingangsklemme (S) eines der Speicherelemente des Schieberegisters rückgekoppelt ist, so daß sich der Inhalt des Schieberegisters sequentiell ändert.Pulse generator, characterized by a shift register (1.51 »9Ό with several storage elements (M), a first signal converter stage (2, 22) with several logic gates • switching, the output signals of the storage elements directly or via inverters (I) at the input terminals (d) the first signal converter stage, furthermore a second signal converter stage (25, 73) with at least one logic gate circuit (3) i with at least two output signals of the first signal converter stage at input ^{terminals (a 1} ) of the logic gate circuit devices) of the second signal converter stage and an output signal of the or one of the logic gate circuit (s) is fed back to an "input terminal (S) of one of the storage elements of the shift register, so that the content of the shift register changes sequentially. 3 0 9 8 :i 2 / 1 0 7 73 0 9 8: i 2/1 0 7 7