DE2253328C2 - Device for recognizing data - Google Patents

Description

Die Erfindung betrifft eine weitere Ausbildung einer Einrichtung zur Erkennung von Datensignalen entsprechend dem Oberbegriff des Patentanspruchs 1. Eine derartige Einrichtung ist Gegenstand des (Haupt-)Patents2141 714.The invention relates accordingly to a further embodiment of a device for recognizing data signals the preamble of claim 1. Such a device is the subject of the (main) patent 2141 714.

Die Datenerkennung bei Signalen mit verschiedenen Zuständen mit Hilfe der Integration hat gegenüber derjenigen mit einer Auswertung der Signallänge den Vorteil einer geringeren Störempfindlichkeit sowie einer größeren Empfindlichkeit gegenüber den Datensignalen. In vielen Systemen ist das Signal auf zwei verschiedene Zustände beschränkt, die jeweils einen der beiden Binärwerte darstellen (NRZ-Signale). Bei einer anderen Ausführungsform sind ein Übergang zwischen den Signalzuständen als der eine Binärwert und das Ausbleiben dieses Übergangs an einer bestimmten Stelle als der andere Binärwen gekennzeichnet (NRZI-Signale). Weitere Darstellungsmöglichkeiten für Datensignale sind bekannt, so z. B. phasencodierte Signale, frequenzmodulierte Signale usw.The data recognition for signals with different states with the help of the integration has opposite those with an evaluation of the signal length have the advantage of lower sensitivity to interference as well greater sensitivity to the data signals. In many systems the signal is on two different states that each represent one of the two binary values (NRZ signals). At a Another embodiment are a transition between the signal states as the one binary value and the The absence of this transition at a certain point is marked as the other binary (NRZI signals). Further display options for data signals are known, such. B. phase encoded Signals, frequency modulated signals, etc.

Mit steigender Geschwindigkeit der Daten werden die Anforderungen an die Empfindlichkeit und Zuverlässigkeit der Erkennungssysteme ebenfalls größer. Bei einer zur Erkennung der Daten vorgenommenen Integration der Datensignale muß bei den bekannten Systemen ein Teil der Erkennungsperiode dazu verwendet werden, das Ausgangssignal des Integrationsgliedes auf einen Bezugswert zurückzuführen. Dieser Teil ist um so größer, je höher die Datengeschwindigkeit bei gleichbleibender Rückführzeit ist.As the speed of the data increases, so do the requirements for sensitivity and reliability the recognition systems are also larger. In the case of one made to recognize the data In the known systems, integration of the data signals must be part of the recognition period for this can be used to return the output signal of the integration element to a reference value. This part is bigger, the higher the data speed if the return time remains the same.

Es wurde daher die anfangs genannte Einrichtung zur Erkennung von Datensignalen mit Hilfe von Integrationsgliedern vorgeschlagen, bei der der nachteilige Einfluß der Rückführzeit der Ausgangssignale der Integrationsglieder nicht gegeben ist und somit während der ganzen Erkennungsperiode eine Integration stattfinden kann. Der vorliegenden Erfindung liegt dabei die Aufgabe zugrunde, eine weitere besonders vorteilhafte schr.ltungstechnische Ausgestaltung der Einrichtung nach dem Hauptpatent anzugeben. So soll die Anzahl der verwendeten Integrationsglieder so gering wie möglich gehalten werden. Auch soll sich die Einrichtung in einfacher Weise als integrierte Halbleiterschaltung herstellen lassen. Diese Aufgabe wird bei der anfangs genannten Einrichtung erfindungsgemäß dadurch gelöst, daß für die Integration beider Datensignalzustände während eines Taktsignalzustandes nur ein Integrationsglied vorgesehen ist. Vorzugsweise sind die Eingänge jedes Integrationsgliedes in Abhängigkeit vom Taktsignal abwechselnd mit jeweils einer Konstantstromquelle verbunden, wohei die eine dieser Konstantstromquellen für die Integration und die andere für die Rückführung des Ausgangssignales des Intcgrationsglicdes vorgesehen ist. |cdes Integrationsfrf glierl weist vorteilhaft zwei f'.ingiinge auf. wobei jeweils einer der beiden Eingänge in Abhängigkeit vom Datensignalzustand während der jeweiligen Integra tionszeiten mit einer Konstantstromquelle verbundenIt was therefore the device mentioned at the beginning for the detection of data signals with the aid of integration elements proposed in which the adverse influence of the feedback time of the output signals Integration links are not given and thus an integration during the entire recognition period can take place. The present invention is based on the object, a further one in particular indicate advantageous circuit-technical design of the device according to the main patent. So should the number of integration links used can be kept as low as possible. The Can be made device in a simple manner as an integrated semiconductor circuit. This task is carried out at the initially mentioned device according to the invention achieved in that for the integration of both Data signal states only one integration element is provided during a clock signal state. Preferably are the inputs of each integration element depending on the clock signal alternating with each connected to a constant current source, where one these constant current sources for the integration and the other for the feedback of the output signal of the Intcgrationsglicdes is provided. The integration formula advantageously has two factors. where each one of the two inputs depending on the data signal status during the respective Integra connection times with a constant current source

Die Erfindung wird im folgenden anhand eines in den Figuren dargestellten Ausführungsbeispieles näher erläutert Es zeigtThe invention is explained in more detail below with the aid of an exemplary embodiment shown in the figures explained it shows

Fig. 1 das Blockschaltbild der bereits vorgeschlagenen Einrichtung zur Erkennung von Datensignalen,Fig. 1 shows the block diagram of the already proposed Device for recognizing data signals,

F i g. 2 eine größere Anzahl von idealisierten Kurvenzügen der in der Einrichtung nach Fig.! auftretenden Signale,F i g. 2 a larger number of idealized curves of the in the device according to Fig.! occurring Signals,

Fig.3 nähere einzelheiten aus der Einrichtung nach Fig. 1,Fig. 3 for more details from the facility Fig. 1,

F i g. 4 und 5 die Umwandlung von phasencodierten Signalen in NRZ-Signale und frequenzmodulierten Signalen in NRZI-Signale,F i g. 4 and 5 the conversion of phase-coded signals into NRZ signals and frequency-modulated Signals in NRZI signals,

Fig.6 ein Blockschaltbild einer beanspruchten Einrichtung und6 is a block diagram of a claimed Establishment and

Fi g. 7 eine größere Anzahl von idealisierten Kurvenzügen der in der Einrichtung nach F i g. 6 auftretenden Signale.Fi g. 7 a larger number of idealized curves in the facility according to F i g. 6 occurring signals.

Die auf einem magnetischen Aufzeichnungsträger 11 in Fig. 1 gespeicherten Daten werden über einen Lesekopf i2 abgefühlt. Sie werden in einer Differentiationsstufe 13 differenziert und anschließend einem Phasenschieber und Begrenzer 14 zugeleitet. Die Differentiationsstufe 13 kann zusätzlich Kompensationskreise für Störsignale enthalten. Der Phasenschieber und Begrenzer 14 erzeugt amplitudenbegrenzte Signale ( + D) 10 aus den aufgenommenen Signalen und stellt sie auf einer Leitung 15 zur Verfugung. Entsprechende komplementäre, d. h. in der Polarität umgekehrte Signale (—d) werden gleichzeitig auf eine Leitung 16 abgegeben. In beiden Signalzügen bedeutet ein Wechsel zwischen den Signalzuständen innerhalb einer Datenperiode von + nach — oder umgekehrt eine binäre 1, während das Fehlen eines solchen Signalüberganges innerhalb einer Datenperiode eine binäre 0 anzeigt.The data stored on a magnetic recording medium 11 in FIG. 1 are sensed via a reading head i2. They are differentiated in a differentiation stage 13 and then fed to a phase shifter and limiter 14. The differentiation stage 13 can also contain compensation circuits for interference signals. The phase shifter and limiter 14 generates amplitude- limited signals (+ D) 10 from the recorded signals and makes them available on a line 15. Corresponding complementary signals (-d) , that is to say reversed in polarity, are output simultaneously on a line 16. In both signal trains, a change between the signal states within a data period from + to - or vice versa means a binary 1, while the absence of such a signal transition within a data period indicates a binary 0.

Das Signal 10 auf der Leitung 15 und ebenso das komplementäre Signal auf der Leitung 16 werden einem Taktgeber 20 mit veränderbarer Frequenz zugeführt, wodurch dieser Taktsignale 21 und 22 liefert. Das Taktsignal 21 hat eine Periode, die der Datenperiode entspricht. Bei Geschwindigkeitsänderungen <Jes Aufzeichnungsträgers 11 ändert der Taktgeber 20 die Frequenz der von ihm erzeugten Taktsignale in entsprechender Weise. Das Taktsignal 22 ( + C) wird vom Taktsignal 21 abgeleitet und auf eine Leitung 23 gegeben. Das hierzu komplementäre Signal ( — C) tritt auf einer Leitung 24 auf. Das Taktsignal 21 wird über eine Leitung 25 einer Vergleichsschaltung 40 zugeführt und bewirkt dort die Abtastung der Datensignale.The signal 10 on the line 15 and also the complementary signal on the line 16 are fed to a clock generator 20 with a variable frequency, as a result of which the latter supplies clock signals 21 and 22. The clock signal 21 has a period corresponding to the data period. When the speed changes <Jes recording medium 11, the clock generator 20 changes the frequency of the clock signals generated by it in a corresponding manner. The clock signal 22 (+ C) is derived from the clock signal 21 and sent to a line 23. The complementary signal (- C) appears on a line 24. The clock signal 21 is fed to a comparison circuit 40 via a line 25, where it causes the data signals to be sampled.

Die Datensignale 10 sowie die Taktsignale 22 und die entsprechenden komplementären Signale werden Integratoren 30 und 31 zugeleitet. Das Verhältnis der Ausgangsamplituden dieser beiden Integratoren zeigt die Polarität des Signals 10 während der unmittelbar vorhergehenden Abtastperiode an. Die Abtastperiode erstreckt sich zwischen jeweils aufeinanderfolgenden Bitzellenmitten. Der Integrator 30 integriert die positiven Anteile des Datensignals 10 ( + D). Der Integrator 31 integriert die negativen Anteile des Signals 10 ( — D). indem er die positiven Anteile des vom Datensignal 10 komplementären Signals auf der Leitung 16 integriert. Dadurch, daß beide Integratoren Signale gleicher Polarität verarbeiten, erhält man eine vereinfachte SchaltkreisausicRiing und eine erhöhte Zuverlässigkeit. The data signals 10 as well as the clock signals 22 and the corresponding complementary signals are fed to integrators 30 and 31. The ratio of the output amplitudes of these two integrators indicates the polarity of signal 10 during the immediately preceding sample period. The sampling period extends between successive bit cell centers. The integrator 30 integrates the positive components of the data signal 10 (+ D). The integrator 31 integrates the negative components of the signal 10 (- D). by integrating the positive components of the signal on line 16 which is complementary to data signal 10. The fact that both integrators process signals of the same polarity results in a simplified circuit design and increased reliability.

Da beide Integratoren 3? und 31 identisch aufgebaut sind, erhalten die in ihnen verwendeten Teile die gleichen Bezugszeichen, wobei diejenigen im Integrator 31 zusätzlich noch mit einem Strich versehen sind. Jeder Integrator besitzt zwei Integrationsglieder 33, 34 bzw. 33', 34'. Das Integrationsglied 33 ist wirksam, wenn sowohl das Datensignal 10 als auch das Taktsignal 22 den positiven Signalzustand besitzen (+D, +C) Das Integrationsglied 34 ist dann eingeschaltet, wenn das Datensignal 10 den oberen und das Taktsignal 22 den unteren Signalzustand besitzen (+D,—C) Die Integrationsglieder im Integrator 31 sind dann wirksam, wenn das Datensignal 10 den unteren Zustand aufweist Das Integrationsglied 33' arbeitet dann, wenn zusätzlich das Taktsignal 22 den höheren Signalzustand besitzt (—D, + C) und das Integrationsglied 34' dann, wenn das Taktsignal 22 sich zusätzlich im unteren Signalzustand befindet (—D, —C) Die beiden Integrationsglieder eines Integrators werden also abwechselnd durch das Taktsignal betätigt, wenn sich das Datensignal 10 in einem seiner beiden Zustände befindet Auf diese Weise kann die ganze Datenperiode für die Er :.<;nnung benutzt werden. Es gehen keine Anteile dieser Daftr '.periode für die Rückführung der Integrationsglieder verloren. Die Verwendung eines wesentlichen Teiles der nachfolgenden Erkennungsperiode erlaubt eine langsame Rückführung des Ausgangswertes eines Integrationsgliedes. Hierdurch werden die Frequenzanforderungen an den Rückführkreis und das Auftreten von Störsignalen verringert sowie ein stark geglättetes Ausgangssignal der Integratoren ermöglicht.Since both integrators 3? and 31 are constructed identically, the parts used in them are given the same reference numerals, with those in the integrator 31 additionally being provided with a prime. Each integrator has two integration elements 33, 34 or 33 ', 34'. The integration element 33 is effective when both the data signal 10 and the clock signal 22 have the positive signal state (+ D, + C). The integration element 34 is switched on when the data signal 10 has the upper signal state and the clock signal 22 has the lower signal state (+ D, -C) The integration elements in the integrator 31 are effective when the data signal 10 has the lower state. The integration element 33 'works when, in addition, the clock signal 22 has the higher signal state (- D, + C) and the integration element 34' when the clock signal 22 is also in the lower signal state ( -D, -C) The two integration elements of an integrator are thus alternately actuated by the clock signal when the data signal 10 is in one of its two states. In this way, the entire data period for which he:. <; can be used. No parts of this period are lost for the return of the integration links. The use of a substantial part of the subsequent recognition period allows the output value of an integration element to be slowly returned. This reduces the frequency requirements for the feedback loop and the occurrence of interference signals and enables a highly smoothed output signal from the integrators.

Das Signal 35 in F i g. 2 ist das Ausgangssignal des Integrationsgliedes 33. Es zeigt immer dann, wenn das Datensignal 10 und das Taktsignal 22 ihren oberen Zustand besitzen, einen linearen Anstieg. Das Signal 36 ist das Ausgangssignal des Integrationsgliedes 34. Es besitzt einen positiven Anstieg, wenn das Datensignal 10 den oberen Signalzustand und das Taktsignal 22 den unteren Signalzustand aufweisen. Ensprechend ist das Signal 35' das Ausgangssignal des Integrationsglic des 33' und das Signal 36' dasjenige des Integrationsgliedes 34'. Die Ausgänge der Integrationsglieder 33 und 34 werdc.i in einer analogen ODER-Schaltung 38 zusammengefaßt. Das Ausgangssignal dieser ODER-Schaltung wird über eine Leitung 39 der Vergleichsschaltung 40 zugeführt. Die Analog-ODER-Schaltung läßt jeweils dasjenige von den an seinen Eingängen liegenden Signalen passieren, das die größte Amplitude einer gegebenen Polarität besitzt. Im vorliegenden Beispiel ist dies die positive Polarität. Auf der Leitung 39 tritt somit das in Fig. 2 gezeigte Signal 41 auf, das aus den Signalen 35 und 36 zusammengesetzt ist und jeweils demjenigen von diesen beiden Signalen entspricht, das eine höhere Amplitude als das andere aufweist.The signal 35 in FIG. 2 is the output signal of the integration element 33. It always shows when the Data signal 10 and clock signal 22 have their upper state, a linear increase. The signal 36 is the output of the integrator 34. It has a positive slope when the data signal 10 have the upper signal state and the clock signal 22 have the lower signal state. That is accordingly Signal 35 'the output signal of the integration link 33' and the signal 36 'that of the integration link 34 '. The outputs of the integration elements 33 and 34 werdc.i combined in an analog OR circuit 38. The output signal of this OR circuit is via a line 39 of the comparison circuit 40 supplied. The analog OR circuit leaves each that of the signals lying at its inputs pass that has the greatest amplitude of a given polarity. In the present example this is the positive polarity. On the line 39 thus occurs the signal 41 shown in Fig. 2, which is composed of the signals 35 and 36 and respectively corresponds to that of these two signals which has a higher amplitude than the other.

Das Ajigangssignal des Integrationsgliedes 33 wird in den Zeitspannen, in denen das Taktsignal 22 den unteren Zustand besi'st, auf einen Bezugsweil zurückgeführt. Dementsprechend findet diese Rückführung beim Integrationsglied 34 dann statt, wenn das Taktsignal 22 den oberen Zustand aufweist. Die Rückführung beansp: Jcht vorzugsweise einen wesentlichen Teil der auf eine Integration folgenden Abtastperiode, beispielsweise 75% von dieser. Eine AbtastpTiodc entspricht vorteilhaft einer Bitperiode der Dalcnsi gnalc.The Ajigangssignal of the integration element 33 is in the time periods in which the clock signal 22 has the lower state, returned to a reference value. Correspondingly, this feedback takes place in the case of the integration element 34 when the Clock signal 22 has the upper state. The repatriation claims preferably a substantial one Part of the sampling period following an integration, for example 75% of this. A sampling pTiodc advantageously corresponds to a bit period of the Dalcnsi signal.

Die Abtastung, el. h. die l'rkcnnung der Datensignal^, crfolpt unmiueioar n;ui. jeder Abtastperiode, d. Ii. ':>. jeder Zcllcnmitlc. Der Abtast/citpunkt ist gcgehen durch den nach oben gehenden Übergang im TaktsignalThe scanning, el. H. the recognition of the data signal ^, crfolpt unmiueioar n; ui. every sampling period, d. Ii. ':>. each declaration. The sampling / cit point is passed through the upward transition in the clock signal

21. Fin Schaltkreis 45, der auf diese positiven I Ibergänge anspricht, bringt über eine ' eitung 104 einen Transistor 46 kurzzeitig in den leitenden Zustand. Hierdurch wird el ie Vergleichssehaltung 40 angeregt, wie nachfolgend noch erläutert wird. Zwischen diesen Abtastzeitpunkten > ist der Transistor 46 nichtleitend, wodurch die Vergleichsschaltung 40 gesperrt ist. Durch diese selektive Ansteuerung der Vergleichsschaltung 40 erhält man das Signal 125 in F-' i g. 2 auf einer Ausgangsleitung 47 und das dazu komplementäre Signal in auf einer Leitung 48.21. Fin circuit 45 that transitions to these positive inputs responds, brings a transistor 46 briefly into the conductive state via a line 104. This will The comparative attitude 40 suggested, as follows will be explained. Between these sampling times> the transistor 46 is non-conductive, whereby the Comparison circuit 40 is blocked. This selective control of the comparison circuit 40 one obtains the signal 125 in FIG. 2 on one Output line 47 and the complementary signal in on a line 48.

Im folgenden wird die selektive Absteuerung der Intcgrationsglieder 33 und 34 sowie die Rückführung ihrer Ausgangssignalc näher beschrieben. Zwei spezielle UND-Schaltungen 55 und 56 sind an die Leitungen 15 ιϊ und 2.3 bzw. 15 und 24 angeschlossen und liefern während vorbestimmter Zeitabschnitte konstante Fingangssignale an die Integrationsglicder 33 und 34. Eine solche spezielle UND-Schaltung wird noch anhand der F-" ι g. 3 erläutert werden. F)ie konstanten Eingangssigna- >n Ic der Intcgrationsglieder bewirken, daß deren Ausgangssignale linear mit der Zeit ansteigen und so eine zuverlässige Anzeige der Dauer jedes Signalzustandes des Datensignals 10 während einer Abtastperiode geben. Wenn das Taktsignal 22 auf der Leitung 23 bzw. • las hierzu komplementäre Signal auf der Leitung 24 den unteren Signalzustand besitzen, dann wird über die zugeordnete UND-Schaltung 55 bzw. 56 eine Konstantstromquelle 57 bzw. 58 mit dem Eingang des Integrationsgliedes 33 bzw. 34 verbunden, wodurch das κι Ausgangssignal des jeweiligen Integrationsgliedes mit vorgegebener Geschwindigkeit auf ein vorgegebenes Bczugspotentia! zurückgeführt wird Wenn dieses erreicht ist, wird die Wirksamkeit der entsprechenden Konstantstromquclle 57 bzw. 58 aufgehoben. Wenn das )5 Taktsignal 22 den oberen und das Datensignal 10 auf der Leitung 15 den unteren Zustand besitzen, dann wird im Intcgrationsglied 33 kein Eingangssignal /ugelührt. ledoch ist die vorgeschaltete Impedanz so groß, daß das Ausgangssignal des Inlegrationsgliedes den erreichten Wert beibehält. Dies ist in F i g. 2 bei 64, 65 und 71 dargestellt.In the following, the selective shutdown of the Integration elements 33 and 34 and the feedback of their output signals are described in more detail. Two special ones AND circuits 55 and 56 are connected to lines 15 ιϊ and 2.3 or 15 and 24 and supply constant input signals during predetermined time periods to the Integrationsglicder 33 and 34. Such a special AND circuit is still based on the F- "ι g. 3 are explained. F) The constant input signals-> n Ic of the integration elements cause their output signals to increase linearly with time and so one reliable indication of the duration of each signal state of the data signal 10 during a sampling period give. If the clock signal 22 on the line 23 or • read this complementary signal on the line 24 den Have the lower signal state, then a constant current source is provided via the associated AND circuit 55 or 56 57 or 58 connected to the input of the integration member 33 or 34, whereby the κι Output signal of the respective integration element at a given speed to a given speed Attention potentials! When this is achieved, the effectiveness of the corresponding Constant current sources 57 and 58 are canceled. If the) 5 clock signal 22 is on the top and the data signal 10 is on the Line 15 have the lower state, then no input signal is fed into the integration element 33. However, the upstream impedance is so great that the Output signal of the integration link reached the Maintains value. This is in FIG. 2 shown at 64, 65 and 71.

Die genannte Fälligkeit, das Ausgangssignal auf einem erreichten Wert zu halten, ist von Vorteil bei eier Beseitigung von Störsignalen im Datensignal 10. Die 4> strichlierten Kurvenzüge 60 und 61 in F i g. 2 zeigen zwei derartige Störsignale. Das Störsignal 61 setzt das Integrationsglied 33 in Tätigkeit, wie durch den Anstieg 62 im Kurvenzug 35 angedeutet ist. Nach Beendigung des Störimpulses behält das Ausgangssignal dieses Intcgrationsgliedes seinen Wert bei. w ie der waagrechte Abschnitt 64 des Kurvenzuges 35 zeigt. Das Integrationsglied 33' wird durch diesen Störimpuls 61 ebenfalls beeinflußt. Während des Auftretens dieses Störimpulses arbeitet das Integrationsglied 33' nicht, sein Ausgangssignal hält sich jedoch auf dem bereits erreichten Wert. Dieser entspricht dem Potential 65 im Kurvenzug 35'. Nach Beendigung des Störimpulses wird die Integration fortgesetzt, wie der Anstieg 67 zeigt.The stated maturity of keeping the output signal at a value that has been reached is an advantage with eier Elimination of interference signals in the data signal 10. The 4> dashed curves 60 and 61 in FIG. 2 show two such spurious signals. The interference signal 61 sets that Integration link 33 in action, as indicated by the rise 62 in curve 35. After completion of the interference pulse, the output signal of this integration element retains its value. like the horizontal one Section 64 of the curve 35 shows. The integration element 33 'is also affected by this interference pulse 61 influenced. During the occurrence of this interference pulse, the integration element 33 'does not work, its output signal however, remains at the value already achieved. This corresponds to the potential 65 in the curve 35 '. After the end of the interference pulse, the integration is continued, as the rise 67 shows.

Zum Zeitpunkt der nachfolgenden Eitzellenmitte 68 werden die Amplituden der Signale 41 und 4Γ miteinander verglichen. Da die Amplitude des Signals 4Γ bei 70 größer ist als diejenige des Signals 41 bei 71, wird der untere Zustand im Datensignal (-D) angezeigt. Dies bedeutet, daß kein Zustandswechsel im Datensigna! stattgefunden hat und somit in der Zellenmitte 68 eine binäre 0 abgetastet wurde. Das Störsignal hat jedoch eine Verkleinerung der Differenz der beiden Signale 4Γ und 41 zur Folge Fin ähnliches Problem tritt auf. wenn im Datensignal 10 eine Verschiebung der I ^;bergänge stattfindet, lüne solche Verschiebung ist begeben, wenn der 1 Ibergang 72 nicht in der Zellenmitt·.·. sondern beispielsweise erst später erfolgt, wie durch 7 3 angedeutet ist. Die vorliegende F-'.rkennungseinrichtung kann solche Phasenverschiebungen kompensieren, die bis an die durch 74 gekennzeichnete Zellengrenze /wischen /wci Zellenmitten hergehen. Solche starken Verschiebungen von 50% treten jetloch gewöhnlich nicht auf. Typische Verschiebungen liegen bei etwa 25%. Fin Phasenfehler kann angezeigt .verden. wenn die Ausgangsamplituden der Analog-ODER-Schaltungen 38 und 38' etwa gleich sind.At the point in time of the subsequent central cell 68, the amplitudes of the signals 41 and 4Γ are compared with one another. Since the amplitude of the signal 4Γ at 70 is greater than that of the signal 41 at 71, the lower state is displayed in the data signal (-D). This means that there is no change of state in the data signal! has taken place and thus a binary 0 was scanned in the cell center 68. The interference signal has, however, a reduction in the difference between the two signals 4Γ and 41 as a result of a similar problem occurs. if in data signal 10 there is a shift in I ^; transitions takes place, no such shift occurs when the transition 72 is not in the middle of the cell. but for example only takes place later, as indicated by 7 3. The present detection device can compensate for such phase shifts which go as far as the cell boundary / wischen / wci cell center indicated by 74. Such large displacements of 50% usually do not occur in the jet hole. Typical shifts are around 25%. Fin phase errors can be displayed. when the output amplitudes of the analog OR circuits 38 and 38 'are approximately the same.

Um eine solche Störunempfindlichkeit zu erreichen, müssen eine relativ empfindliche Vergleichsschaltung sowie lineare und identische Integratoren vorgesehen sein. Die Fig. 3 zeigt ein vorteilhaftes linear wirkendes Integrierglicd und eine bevorzugte Vergleichsschaltung mit hoher Empfindlichkeit. Fs wird im folgenden der Integrator 30 näher beschrieben, wobei vorausgesetzt ist. daß der Integrator 31 in gleicher Weise aufgebaut ist. Das Intcgrationsglied 34. die UND-Schaltung 56 und die Taktschaltung 80/t fur das Integrationsglied 34 sind ebenfalls nur blockweise dargestellt. Das Datensignal 10 auf der Leitung 15 wird über einen Inverter 81 der UND-Schaltung 55 am Emitter eines Transistors 82 zugeführt. Fine Taktschaltung 80 bringt den Transistor 82 in den leitenden Zustand, so daß dieser ein Signal mit konstanter Amplitude vom Inverter 81 zum Integrationsglied 33 übermitteln kann. Die Taktschaltung 80 erhält über die Leitung 23 ein Taktsignal am Basisanschluß eines Transistors 83. Immer dann, wenn das Signal auf der Leitung 23 den oberen Zustand besitzt, ist der Transistor 83 leitend, wodurch das Potential auf einer Leitung 84 auf das negative Potential -Vl gebracht wird. Line Konstantstromquelle 85 bewirkt dadurch einen konstanten Strom über den Kollektor des Transistors 82. Dieser is' direkt mit einem Integrationskondensator 87 verbunden, der linear aufgeladen w ird. Der Basisanschluß eines Transistors SX im Integrationsglied 33 ist mit dem Integrationskondensator 87 verbunden. Vom Emitter dieses Transistors wird das Ausgangssignal des Integrationsgliedes abgenommen und über eine Leitung 89 der Analog-ODER-Schaltung 38 zugeleitet. Dieser werden auch die Ausgangssignaie des Integrationsgliedes 34 über eine Leitung 34.-A zugeführt. Die Analog-ODER-Schaltung 38 läßt dasjenige Signal auf den Leitungen 89 und 34.4 passieren, das eine größere Amplitude besitzt. Hierzu ist ein Widerstand 90 vorgesehen, der am einen Ende an einem negativen Potential — Vliegt. Der Spannungsabfall über diesen Widerstand 90 wird durch das Signal mit der größeren positiven Amplitude bestimmt. Die Leitung 39. die zur Vergleichsschaltung 40 führt, weist daher dieses Potential auf.In order to achieve such immunity to interference, a relatively sensitive comparison circuit and linear and identical integrators must be provided. 3 shows an advantageous linearly acting integrator and a preferred comparison circuit with high sensitivity. The integrator 30 is described in more detail below, with the assumption. that the integrator 31 is constructed in the same way. The integration element 34, the AND circuit 56 and the clock circuit 80 / t for the integration element 34 are also shown only in blocks. The data signal 10 on the line 15 is fed via an inverter 81 to the AND circuit 55 at the emitter of a transistor 82. A clock circuit 80 brings the transistor 82 into the conductive state so that it can transmit a signal with a constant amplitude from the inverter 81 to the integration element 33. The clock circuit 80 receives a clock signal at the base terminal of a transistor 83 via the line 23. Whenever the signal on the line 23 is in the upper state, the transistor 83 is conductive, whereby the potential on a line 84 is reduced to the negative potential -Vl is brought. Line constant current source 85 thereby causes a constant current via the collector of transistor 82. This is connected directly to an integration capacitor 87, which is charged linearly. The base connection of a transistor SX in the integration element 33 is connected to the integration capacitor 87. The output signal of the integration element is taken from the emitter of this transistor and fed to the analog OR circuit 38 via a line 89. The output signals of the integration element 34 are also fed to this via a line 34.-A. The analog OR circuit 38 allows the signal on lines 89 and 34.4 to pass which has a greater amplitude. For this purpose, a resistor 90 is provided, one end of which is at a negative potential - V. The voltage drop across this resistor 90 is determined by the signal with the larger positive amplitude. The line 39, which leads to the comparison circuit 40, therefore has this potential.

Die Taktschaltung 80 bewirkt auch die Rückführung des Integrationsgliedes 33 in den Ausgangszustand während der nachfolgenden Erkennungsperiode. Dies geschieht, wenn das Taktsignal auf der Leitung 23 in den unteren Zustand übergeht. Der Transistor 83 wird dann gesperrt. Hierdurch steigt das Potential auf der Leitung 84 an. so daß der Transistor 95 in den leitenden Zustand übergeht. An der Basis dieses Transistors 95 liegt eine feste Vorspannung. Der Kollektor dieses Transistors ist über eine Leitung 96 mit der Basis des Rückführtransistors 100 in der UND-Schaltung 55 verbunden. DerThe clock circuit 80 also causes the integration element 33 to be returned to the initial state during the subsequent detection period. This happens when the clock signal on line 23 in the lower state passes. The transistor 83 is then blocked. This increases the potential on the line 84 at. so that the transistor 95 goes into the conductive state. At the base of this transistor 95 is a fixed preload. The collector of this transistor is via a line 96 to the base of the feedback transistor 100 connected in AND circuit 55. Of the

lnlcgrationskondensator 87 entlädt sich über diesen Transistor 100 mit konstanter Geschwindigkeit bis etwa /u dem Potential — Vl. F.ine Diode 101 ist parallel zur Basis-F.initterstrrcke des Transistors 100 geschaltet und bilde! so pine bekannte Konstanlstrnmvrrbindung. Die Rntladungsgeschwindigkcit des Kondensators 87 wird durch den Wert des Emitterwiderstandes des Transistors '.90 bestimmt. Die konstante Stromquelle 85 kann ebenlalls durch eine zur BasisEmitterstreckc des Transistors 8) parallel gelegte Diode gebildet werden. Diese wird dann in Reihe mit einen¹ Widerstand zwischen die Leitung 23 und das Potential —VI geschaltet.Integration capacitor 87 discharges via this transistor 100 at a constant rate to about / u the potential - Vl. F. A diode 101 is connected in parallel to the base-F.initter path of the transistor 100 and forms! so pine well-known Konstanlstrnmvrrbünden. The rate of discharge of capacitor 87 is determined by the value of the emitter resistance of transistor 90. The constant current source 85 can also be formed by a diode placed parallel to the base-emitter section of the transistor 8). This is then connected in series with a ¹ resistor between the line 23 and the potential -VI.

Das Ausgangssignal der Analog-ODER.Schaltung 38 wird über die Leitung 39 auf einen Eingang der Vergleichsschaltung 40 gegeben. In gleicher Weise wird auch das Ausgangssignal der Analog-ODER-Sehaltung 38' des Integrators 31 über eine Leitung 39' auf einen zweiten Eingang der Vergleichsschaltung 40 geführt. Diese Vergleichsschaltung entspricht im wesentlichen einer bereits im IBM Technical Disclosure Bulletin, Febr. 1964. auf Seite 69 veröffentlichten Schaltung. Die vorliegende Vergleichsschaltung zeigt dieser gegenüber jedoch einige Verbesserungen, die insbesondere eine vergrößerte Empfindlichkeit ergeben.The output of the analog OR circuit 38 is applied to an input of the comparison circuit 40 via the line 39. In the same way will also the output signal of the analog OR view 38 'of the integrator 31 is fed via a line 39' to a second input of the comparison circuit 40. This comparison circuit essentially corresponds to one already in the IBM Technical Disclosure Bulletin, Feb. 1964. Circuit published on page 69. The present comparison circuit shows this opposite however, some improvements resulting in increased sensitivity in particular.

Die Vergleichsschaltung 40 enthält zwei über Kreuz gekoppelte Transistoren 98 und 99. Die Emitter dieser beiden Transistoren sind über eine Leitung 105 miteinander verbunden und an den Kollektor eines Transistors 102 in Basisschaltung angeschlossen. Der Emit'er dieses Transistors ist mit dem Emitter des Transistors 46 verbunden und liegt über einen geeigneten Widerstand am Potential —VI. Der Kollektor des Transistors 46 ist an Erdpotential angeschlossen. Wie aus Fig. 1 ersichtlich ist. erhält der BasisanschluD des Transistors 46 über die Leitung 104 Taktimpuisc. die die Vergleichsschaltung 40 entriegeln.The comparison circuit 40 includes two cross-coupled transistors 98 and 99. The emitters of these both transistors are connected to one another via a line 105 and to the collector of one Transistor 102 connected in common base. The emitter of this transistor is connected to the emitter of the Transistor 46 is connected and is connected to the potential -VI via a suitable resistor. Of the The collector of the transistor 46 is connected to ground potential. As can be seen from FIG. 1. receives the Base connection of the transistor 46 via the line 104 clock pulse. which unlock the comparison circuit 40.

Vor einem Abtastzeitpunkt befindet sich der Emitteranschloß des Transistors 102 auf relativ negativem Potential, wodurch dieser Transistor leitend gehalten uird. Hierdurch werden auch die Emitter der Transistor η 98 und 99 auf relativ negatives Potential gebracht, so daß beide Transistoren 98 und 99 gesperrt sind. Die aktiven Elemente der Vergleichsschaltung 40 sind somit negativ vorgespannt und können auf Signale an den beiden Eingängen der Schaltung nicht ansprechen. Zum Abtastzeitpunkt, d. h. unmittelbar nach jeder Bitzeller,-mitte. wird durch einen Impuls auf der Leitung 104 der Transistor 46 leitend gemacht. Dies hat zur Folge, daß der Transistor 102 gesperrt wird und das Potential auf der Leitung 105 ansteigt. Der Schaltzustand der Transistoren 98 und 99 wird damit abhängig von den auf den Leitungen 39 und 39' liegenden Potentialen.The emitter connection is located before a sampling time of the transistor 102 at a relatively negative potential, as a result of which this transistor is kept conductive uird. This also turns the emitters into transistors η 98 and 99 brought to a relatively negative potential, so that both transistors 98 and 99 are blocked. the active elements of the comparison circuit 40 are thus negatively biased and can respond to signals to the both inputs of the circuit do not respond. At the sampling time, i. H. immediately after each Bitzeller, -mitte. the transistor 46 is made conductive by a pulse on the line 104. This has the consequence that the transistor 102 is blocked and the potential on the line 105 increases. The switching status of the Transistors 98 and 99 thus become dependent on the potentials on lines 39 and 39 '.

Ein spezieller Eingangskreis für die Vergleichsschaltung 40 erhöht die Empfindlichkeit des Vergleichsvorganges. Hierzu ist eine Konstantstromquelle 110 mit den Emittern zweier Eingangstransistoren 111 und 112 verbunden. Die Signale auf den Leitungen 39 und 39' werden über jeweils einen dieser beiden Eingangstransistoren auf die Basisanschlüsse der Transistoren 98 und 99 übertragen. Die Konstantstromquelle 110 bewirkt eine genaue Stromteilung zwischen den beiden Transistoren 111 und 112 in Abhängigkeit von deren Basispotentialen. Daher kann ein genauer Abgleich der Signalamplituden auf den Leitungen 39 und 39' durchgeführt werden. Somit stehen die Potentiale auf den Leitungen 113 und 114 in festem Zusammenhang mit den Ausgangspctentialen der Integratoren 30 undA special input circuit for the comparison circuit 40 increases the sensitivity of the comparison process. For this purpose there is a constant current source 110 with the emitters of two input transistors 111 and 112 tied together. The signals on lines 39 and 39 'are each via one of these two input transistors transferred to the bases of transistors 98 and 99. The constant current source 110 causes an exact current division between the two transistors 111 and 112 depending on their Base potentials. Therefore, a precise comparison of the signal amplitudes on lines 39 and 39 ' be performed. The potentials on lines 113 and 114 are therefore in a fixed relationship with the output potentials of the integrators 30 and

31. Jede mögliche Veränderung dc¹, '.under Stromquelle 110 gelieferten Stromes wirkt sich in gleicher Weise auf beide Eingänge der Vergleichsschaltung aus. Durch geeignete Wahl der Transistoren 111 und 112 läßt sich weiterhin eine Temperaturkompensation erreichen.31 Any change in dc ¹ '.Under current source 110 current supplied has an effect in the same way to both inputs of the comparator circuit from. Temperature compensation can also be achieved by a suitable choice of transistors 111 and 112.

Der Ausgangskreis der Vergleichsschaltung 40 enthält zwei Transistoren 120 und 121 mit einer gemeinsamen Kollektorverbindung, die über eine Diode 122 an Erdpotential liegt. Die Kollektoren der Transistoren 98 und 99 sind mit den Basiselektroden der Transistoren 120 und 121 verbunden. Wenn das Signal auf der Leitung 31 eine größere Amplitude als dasjenige auf der Leitung 39' hat. dann wird der Transistor 98 leitend. Ein relativ negatives Potential tritt an der Basiselektrode des Transistors 121 auf. Demgegenüber wird das Potential an der Basis des Transistors 120 positiv, so daß dieser leitend wird. Dabei wird über die Diode 122 und den Transistor 120 die Leitung 48 auf etwa Erdpotential gebracht. Wenn das Potential auf der Leitung 39' größer ist als das auf der Leitung 39. dann läuft dieser Vorgang in gleicher Weise, jedoch mit umgekehrtem Vorzeichen, ab. Auf der Leitung 47 erhält man das in F i g. 2 gezeigte Signal 125. Die in diesem Signal auftretenden Impulse fallen zeitlich mit den Taktimpulsen auf der Leitung 104 zusammen.The output circuit of the comparison circuit 40 includes two transistors 120 and 121 with one common collector connection, which is connected to ground potential via a diode 122. The collectors of the Transistors 98 and 99 are connected to the base electrodes of transistors 120 and 121. When the signal on line 31 has a greater amplitude than that on line 39 '. then transistor 98 becomes conductive. A relatively negative potential occurs at the base electrode of the transistor 121. In contrast the potential at the base of transistor 120 becomes positive, so that it becomes conductive. The Diode 122 and transistor 120 brought line 48 to approximately ground potential. If the potential is on the Line 39 'is larger than that on line 39. This process then runs in the same way, but with it opposite sign, from. The line 47 is shown in FIG. 2 shown signal 125. The in this The pulses occurring in the signal coincide in time with the clock pulses on line 104.

Die positiven oder negativen Impulse auf den Leitungen 47 bzw 48 nehmen nur einen Teil einer Bitzelle ein. Durch den abgetasteten Zustand der Vergleichsschaltung 40 wird ein Ausgangsschalter 51 gesetzt bzw. zurückgesetzt, wobei das an seinem Ausgang auftretende Signal 126 dem Datensignal 10 entspricht. Die Umwandlung des Datensignals 126 in anders modulierte Signale ist bekannt und wird hier nicht weiter betrachtet.The positive or negative pulses on lines 47 and 48, respectively, take only a portion of one Bit cell one. The sampled state of the comparison circuit 40 becomes an output switch 51 is set or reset, with the signal 126 occurring at its output corresponding to the data signal 10 is equivalent to. The conversion of the data signal 126 into differently modulated signals is known and is provided here not considered further.

Die in Fig. 1 gezeigte Einrichtung ist auch verwendbar für phasencodierte oder frequenzmodulierte Signale, wenn man dem Phasenschieber und Begrenzer 14 eine Exklusiv-ODER-Schaltung hinzufügt. Wie in F i g. 4 dargestellt ist. empfängt die Exklusiv-ODER-Schaltung 150 phasencodierte Eingangssignale 151 (Fig. 5) über die Leitung 152. Dieses Signal wurde in bekannter Weise differenziert und in der Amplitude begrenzt. Das Signal 21 des Taktgebers 20 wird dem anderen Eingang der Exklusiv-ODER-Schaltung zugeführt. Am Ausgang der Schaltung 150 treten durch die Verknüpfung der Signale 21 und 151 die in F i g. 5 gezeigten NRZ-Signale 153 auf. Diese werden über die Leitung 15 bzw. in komplementärer Form über die Leitung 16 den UND-Schaltungen 55,55', 56 und 56' zugeleitet.The device shown in Fig. 1 can also be used for phase-coded or frequency-modulated signals, when adding an exclusive OR circuit to the phase shifter and limiter 14. As in Fig. 4th is shown. Exclusive OR circuit 150 receives phase encoded input signals 151 (FIG. 5) line 152. This signal has been differentiated and limited in amplitude in a known manner. That Signal 21 of clock generator 20 is fed to the other input of the exclusive OR circuit. At the exit of the circuit 150 occur through the combination of the signals 21 and 151 in FIG. 5 NRZ signals 153 on. These are via the line 15 or in a complementary form via the line 16 the AND circuits 55,55 ', 56 and 56' supplied.

Wenn das Signal 151 frequenzmoduliert ist. d.h. an den Zellengrenzen die Übergänge auftreten, während sie sich bei phasencodierten Signalen in der Zellenmitte befinden, dann ist das Ausgangssignal der Exklusiv-ODER-Schaltung 150 ein NRZI-Signal. Die Erkennung dieser Signale erfolgt in gleicher Weise wie die der NRZ-Signale, wobei jedoch die Bedeutung des rekonstruierten Signales 126 eine andere ist.When the signal 151 is frequency modulated. i.e. at the cell boundaries the transitions occur during If they are in the middle of the cell for phase-coded signals, then the output signal is the exclusive-OR circuit 150 an NRZI signal. These signals are recognized in the same way as the NRZ signals, but the meaning of the reconstructed signal 126 is different.

Die vorliegende Einrichtung ist auch anwendbar für RZ (Return to Zero)-Signale sowie weitere informationsenthaltende Signale. Für die Verarbeitung dieser Signale können zusätzliche Maßnahmen, so wie sie für phasencodierte und frequenzmodulierte Signale beschrieben wurden, vorgenommen werden.The present device can also be used for RZ (Return to Zero) signals and other information-containing signals Signals. For the processing of these signals, additional measures, such as those for phase-coded and frequency-modulated signals have been described.

Die F i g. 6 enthält eine bevorzugte schaltungstechnisehe Ausgestaltung der prinzipiellen Einrichtung nach Fig. 1. Das wesentliche Merkmal in dieser Ausgestaltung besteht in der Verwendung von nur zwei integrationsgliedern. Dadurch, daß nur TransistorenThe F i g. 6 contains preferred circuitry Design of the basic device according to FIG. 1. The essential feature in this design consists in the use of only two integration links. Because only transistors

vom NPN-Typ benutzt werden, läßt sich die in F i g. 6 dargestellte Einrichtung in relativ einfacher Weise als integrierte Schaltungsanordnung herstellen. Die prinzipiellen Merkmale der in der I i g. I gezeigten Einrichtung sind auch bei der speziellen Ausgestaltung nach F i g. 6 gegeben.of the NPN type are used, the in FIG. 6th Manufacture shown device in a relatively simple manner as an integrated circuit arrangement. The principal Features of the I i g. I shown facility are also in the special embodiment according to FIG. 6 given.

Die Taktschaitung 80' in F ι g. 6 liefert Taktsignale in die den beiden Integrationsglieciern zugeordneten Schaltkreise W und 3\', die die Torschaltungen 33/4. 34 A sowie 33'A und 34'Λ enthalten. Für die Integration werden Kondensatoren 202 und 203 verwendet. Der Kondensator 202 liegt zwischen den Leitungen 205 und 207. Die Leitung 205 ist mit der Torschaltung 33A und die Leitung 207 mit der Torschaltung 33'A verbunden. In entsprechender Weise ist der Kondensator 203 zwischen die Leitungen 206 und 208 geschaltet. Die Leitung 206 ist mit dem Ausgang der Torschaltung 344 und die Leitung 208 mit dem Ausgang der Torschaltung 34',4 verbunden. Die Torschaltung 33-4 spricht an, wenn die Bedingung + D+ C gegeben ist. Die Torschaltung 34/4 wird bei der Bedingung + U-C wirksam. Dementsprechend ist die Torschaltung 33'A der Bedingung — D+ C und die Torschaltung 34'A der Bedingung — D-C zugeordnet. Die zu jeweils einem der Kondensatoren 202, 203 führenden Leitungen 205, 207 bzw. 206, 208 sind somit mit Torschaltungen verbunden, die bei gleichem Taktsifrnalzustand, jedoch bei verschiedenem Datensignalzustand ansprechen. Während zum Beispiel des positiven Taktsignalzustandes ( + C) wird bei einem positiven Datensignalzustand ( + D) das zu integrierende Signal über die Leitung 205 geführt, während auf der Leitung 207 ein Bezugspotential liegt. Ist während dieses Taktsignalzustandes jedoch der Datensignalzustand negativ, so wird der zu integrierende Wert über die Leitung 207 geführt, während die Leitung 205 auf dem Bezugspotential liegt. Der für die Integration verwendete Strom wird von jeweils einer der Stromquellen 212 bis 215 geliefert, der mit Hilfe der Torschaltungen über eine der LeitungenThe clock circuit 80 'in FIG. 6 supplies clock signals to the circuits W and 3 ' which are assigned to the two integration elements and which control the gate circuits 33/4. 34 A as well as 33'A and 34'Λ included. Capacitors 202 and 203 are used for integration. The capacitor 202 lies between the lines 205 and 207. The line 205 is connected to the gate circuit 33A and the line 207 is connected to the gate circuit 33'A . In a corresponding manner, the capacitor 203 is connected between the lines 206 and 208. The line 206 is connected to the output of the gate circuit 344 and the line 208 is connected to the output of the gate circuit 34 ', 4. The gate circuit 33-4 responds when the condition + D + C is given. The gate circuit 34/4 becomes effective with the condition + UC. Accordingly, the gate circuit 33'A is assigned to the condition - D + C and the gate circuit 34'A is assigned to the condition - DC . The lines 205, 207 and 206, 208 respectively leading to one of the capacitors 202, 203 are thus connected to gate circuits which respond with the same clock signal state but with a different data signal state. For example, during the positive clock signal state (+ C) , in the case of a positive data signal state (+ D), the signal to be integrated is routed via line 205, while line 207 has a reference potential. If, however, the data signal state is negative during this clock signal state, the value to be integrated is carried via line 207, while line 205 is at the reference potential. The current used for the integration is supplied by one of the current sources 212 to 215, which is via one of the lines with the aid of the gate circuits

205 bis 208 dem jeweiligen Kondensator zugeführt wird. Die Spannung an den Integrationskondensatoren 202205 to 208 is fed to the respective capacitor. The voltage across the integration capacitors 202

und 203 wird jeweils einem der Differentialverstärker 210 und 211 zugeleitet. Diesen Differentialverstärkern sind analoge ODER-Schaltungen 38 und 38' nachgeschaltet, wobei die einander entsprechenden Ausgänge der Differentialverstärker zu den Eingängen jeweils einer ODER-Schaltung geführt sind. An die Ausgänge der analogen ODER-Schaltungen 38 und 38' ist eine Vergleichsschaltung 40 angeschlossen.and 203 is supplied to one of the differential amplifiers 210 and 211, respectively. These differential amplifiers analog OR circuits 38 and 38 'are connected downstream, the outputs corresponding to one another the differential amplifier are each led to the inputs of an OR circuit. To the exits a comparison circuit 40 is connected to the analog OR circuits 38 and 38 '.

Die von den Stromquellen 212, 213, 214 und 215 gelieferten Ströme für die Integration sowie für die Rückführung der Integrationsglieder werden über einen Umschalter 216 geführt. Die eine Stellung des Umschalters 216 ist durch die ausgezogen dargestellten Schalterstellungen gekennzeichnet. Hierbei werden die zu integrierenden Ströme von den Stromquellen 212 und 213 zu den Leitungen 208 und 206 geliefert, während gleichzeitig die Rückführströme von den Stromquellen 214 und 215 über die Leitungen 205 und 207 fließen. Die andere Stellung des Umschalters 260 ist durch die strichliert dargestellten Verbindungen gekennzeichnet. Die die zu integrierenden Ströme liefernden Stromquellen 212 und 213 sind dabei mit den Leitungen 205 und 207 und die die für die Rückführung der Integrationsglieder verwendeten Ströme liefernden Stromquellen 214 und 215 mit den Leitungen 208 undThe currents supplied by the current sources 212, 213, 214 and 215 for the integration as well as for the The return of the integration elements is carried out via a changeover switch 216. The one position of the Changeover switch 216 is characterized by the switch positions shown in solid lines. Here are the currents to be integrated are supplied from the current sources 212 and 213 to the lines 208 and 206, while at the same time the return currents from current sources 214 and 215 via lines 205 and 207 flow. The other position of the switch 260 is indicated by the connections shown in dashed lines. The current sources 212 and 213 supplying the currents to be integrated are in this case with the Lines 205 and 207 and which supply the currents used for returning the integrators Current sources 214 and 215 with lines 208 and

206 verbunden.206 connected.

Die Betätigung des Umschalters 216 erfolgt durch das Taktsignal, das auch die Transistoren 200 und 201 in der Taktschaitung ??' steuert. Auf diese Weise arbeiten der Umschalter 216 und die Torschaltungen in den Schaltkreisen 30' und 31' synchron. Der Transistor 200 '> befindet sich immer dann im leitenden Zustand, wenn das ihm auf der Leitung 23 zugeführte Taktsignal den positiven .Signalzustand aufweist. Der Transistor 201 andererseits ist immer dann leitend, wenn das ihm über die Leitung 24 zugeführte Taktsignal den negativen .Signalzustand besitzt. Dies bedeutet, daß die beiden Transistoren 200 und 201 immer abwechselnd eingeschaltet sind. Über diese beiden Transistoren wird der Strom einer Stromquelle 199 den beiden Schaltkreisen 30' und 31' zugeleitet. Bei einem positiven Taktsignalzustand wird der Transistor 220 der Torschaltung 33A leitend, wenn das über die Leitung 15 zu seinem Basisanschluß geführte Datensignal den positiven Zustand (+ D) besitzt. Dies bedeutet, daß die Spannung am Kollektor dieses Transistors einen relativ niedrigen wert erhalt. Diese Spannung gelangt über die Leitung 221 auf die Basis eines Transistors 222. der durch das Leitendwerden des Transistors 220 gesperrt wird. Dies wiederum bedeutet, daß der von der Stromquelle 214 über die Leitung 205 gelieferte Strom zum KondensatorThe switch 216 is actuated by the clock signal, which is also transmitted to the transistors 200 and 201 in the clock circuit ?? ' controls. In this way, the changeover switch 216 and the gates in the circuits 30 'and 31' operate in synchronism. The transistor 200 ′> is always in the conductive state when the clock signal supplied to it on the line 23 has the positive signal state. The transistor 201, on the other hand, is always conductive when the clock signal fed to it via the line 24 has the negative signal state. This means that the two transistors 200 and 201 are always switched on alternately. The current from a current source 199 is fed to the two circuits 30 'and 31' via these two transistors. In the case of a positive clock signal state, the transistor 220 of the gate circuit 33A becomes conductive when the data signal carried via the line 15 to its base connection has the positive state (+ D) . This means that the voltage at the collector of this transistor is given a relatively low value. This voltage reaches the base of a transistor 222 via the line 221, which transistor is blocked when the transistor 220 becomes conductive. This in turn means that the current supplied by the current source 214 via the line 205 to the capacitor

2ϊ 202 fließt und diesen auflädt. Es findet somit eine Integration durch diesen Kondensator statt, wobei die mit der Leitung 207 verbundene Kondensatorelektrode auf konstantem Potential verbleibt. Der Transistor 222 ist leitend, wenn das Taktsignal und das Datensignal2ϊ 202 flows and charges it. So it finds one Integration takes place through this capacitor, the capacitor electrode connected to line 207 remains at constant potential. The transistor 222 is conductive when the clock signal and the data signal

jo nicht gleichzeitig den positiven Zustand besitzen. In diesem Fall nimmt er den von der Stromquelle 214 gelieferten Strom auf, so daß eine Aufladung des Kondensators 202 nicht stattfindet. Die Torschaltungen 34/4, 33'A und 34',4 arbeiten in gleicher Weise wie die Torschaltung 33Λ. wobei jedoch jeweils andere Bedingungen für den Taktsignalzustand und den Datensignalzustand gegeben sein müssen.jo do not have the positive state at the same time. In this case it takes up the current supplied by the current source 214, so that the capacitor 202 is not charged. The gate circuits 34/4, 33'A and 34 ', 4 work in the same way as the gate circuit 33Λ. however, different conditions for the clock signal state and the data signal state must be given in each case.

Zur Erleichterung des Verständnisses der Wirkungsweise der in F i g. 6 gezeigten Einrichtung sind in F i g. 7 verschiedene idealisierte Kurvenzüge dargestellt, die in der Einrichtung nach Fig. 6 auftreten. Einander entsprechende Kurvenzüge aus den Fig. 2 und 7 sind mit den gleichen Bezeichnungen versehen. Die Kurvenzüge 125 und 126 aus F i g. 2 sind in F i g. 7 nicht gezeigt.To facilitate understanding of the mode of operation of the in F i g. 6 are shown in FIG. 7th various idealized curves are shown which occur in the device according to FIG. Each other Corresponding curves from FIGS. 2 and 7 are given the same designations. The curves 125 and 126 from FIG. 2 are shown in FIG. 7 not shown.

da sie mit denen in F i g. 2 identisch sind.since they are compared with those in FIG. 2 are identical.

Für die Fig. 7 wurde das gleiche Datensignalmuster gewählt wie für die Fig. 1, um die gemeinsamen Merkmale der Einrichtungen in den Fig. 1 und 6 aufzuzeigen. Das von dem Aufzeichnungsträger 11 (F i g. 1) gelesene Signal wird differenziert, begrenzt und in der Phase verschoben, so daß auf der Leitung 15 das Datensignal 10 und auf der Leitung 16 das dazu komplementäre Signal auftritt. Aus Fig. 7 ist die zeitliche Zuordnung des Taktsignals 22 zum Datensignal 10 ersichtlich. Das Taktsignal 21 (Fig.2) wird in der Einrichtung nach F i g. 6 ebenfalls benötigt, um über den nichtgezeigten Transistor 46 die Vergleichsschaltung 40 anzusteuern. Diese Steuerung der Vergleichsschaltung 40 wurde anhand der Fig. 1 eingehend erläutert. Das + D+ C-Integrationssignal in F i g. 7 unterscheidet sich von dem entsprechenden in F i g. 2 gezeigten Signal etwas. Dies ergibt sich dadurch, daß dem Integrationsglied in F i g. 6 zwei Differenz^ingänge zugeordnet sind. Während der Signalzustandbedingung + D+ C erfolgt eine Integration, indem der von der Stromqueüe 214 gelieferte Strom dem Kondensator 202 zugeführt wird. Diese Integration wird durch den Signalabschnitt 35/4 in F i g. 7 dargestellt Wenn das Taktsignal seinen ZustandThe same data signal pattern was chosen for FIG. 7 as for FIG. 1 in order to show the common features of the devices in FIGS. The signal read from the recording medium 11 (FIG. 1) is differentiated, limited and shifted in phase so that the data signal 10 appears on the line 15 and the signal complementary thereto appears on the line 16. The temporal assignment of the clock signal 22 to the data signal 10 can be seen from FIG. The clock signal 21 (FIG. 2) is in the device according to FIG. 6 is also required in order to control the comparison circuit 40 via the transistor 46 (not shown). This control of the comparison circuit 40 was explained in detail with reference to FIG. The + D + C integration signal in FIG. 7 differs from the corresponding one in FIG. 2 signal shown something. This results from the fact that the integration element in FIG. 6 two differential inputs are assigned. During the signal state condition + D + C , an integration takes place in that the current supplied by the current source 214 is fed to the capacitor 202. This integration is shown by the signal section 35/4 in FIG. 7 when the clock signal shows its state

werden Transistor 200 nichtleitend und Transistor 201 leitend. Gleichzeitig damit werden auch der Transistor 220 und der entsprechende Transistor der Torschaltung 33'4 nichtleitend. Dadurch steigt das Potential auf der Leitung 221 sowie der entsprechenden Leitung in d^r Torschaltung 33'A Der Transistor 222 der Torschaltung 334 wird dadurch leitend. Somit stellt sich auf der Leitung 205 ein Bezugspotential ein, das sich von dem bisherigen Potential dieser Leitung unterscheidet. Da die Potentialänderung praktisch ohne Zeitverzögerung erfolgt, ergibt sich über den Kondensator 202 ein entsprechender Potentialsprung auf der Leitung 207. Dieser Potentialsprung ist in F i g. 7 mit 35B bezeichnet. Der Kondensator 202 wird nun mit einer Geschwindigkeit entlauen die der doppelten Integrationsgeschwindigkeit entspricht. Die Spannung V202 am Kondensator 202 ist in Fig. 7 dargestellt. Der Kondensator 202 wird gemäß dem Kurvenverlauf 35D bis zum Zeitpunkt 35t bis auf das Bezugspotential entladen. Die Polarität der Spannung V 2M2. bestimmt sich aus dem Potential der Leitung 205 gegenüber dem der Leitung 207.transistor 200 become non-conductive and transistor 201 conductive. At the same time, the transistor 220 and the corresponding transistor of the gate circuit 33'4 also become non-conductive. This increases the potential on the line 221 and the corresponding line in the gate circuit 33'A. The transistor 222 of the gate circuit 334 becomes conductive as a result. A reference potential is thus established on line 205 which differs from the previous potential of this line. Since the change in potential takes place practically without a time delay, there is a corresponding jump in potential on line 207 via capacitor 202. This jump in potential is shown in FIG. 7 denoted by 35B. The capacitor 202 will now drain at a rate which corresponds to twice the integration rate. The voltage V202 across capacitor 202 is shown in FIG. The capacitor 202 is discharged to the reference potential according to the curve 35D up to the point in time 35t. The polarity of the voltage V 2M2. is determined from the potential of line 205 compared to that of line 207.

Während des negativen Zustandes des Taktsignals (-C) werden die Torschaltungen 344 und 34'4 vorbereitet. Entsprechend dem Zustand des Datensignales wird einer der dem Transistor 220 entsprechenden Transistoren in diesen Torschaltungen leitend. Damit wird der dem Transistor 222 entsprechende Transistor dieser Torschaltung gesperrt, wodurch dem Kondensator 203 ein Integrationsstrom zufließt. Der dieser Integration entsprechende Sigi.alabschnitt ist in F i g. 7 ,nit 220,4 bezeichnet, wobei das Datensignal den negativen Zustand besitzt. Die im darauffolgenden Taktsignalabschnitt durchgeführte Entladung des Kondensators 203 wird durch den Signalabschnitt 220D wiedergegeben. Die Entladung ist zum Zeitpunkt 220E beendet. Die Spannung am Kondensator 203 ist mit K203 bezeichnet, wobei sich die Polarität dieser Spannung aus dem Potential der Leitung 206 gegenüber dem Potential der Leitung 208 bestimmt.During the negative state of the clock signal (-C) , the gate circuits 344 and 34'4 are prepared. Depending on the state of the data signal, one of the transistors corresponding to transistor 220 in these gate circuits becomes conductive. The transistor of this gate circuit corresponding to transistor 222 is blocked, as a result of which an integration current flows to capacitor 203. The signal section corresponding to this integration is shown in FIG. 7, denoted by 220.4, the data signal being in the negative state. The discharge of the capacitor 203 carried out in the subsequent clock signal section is reproduced by the signal section 220D. The discharge is ended at time 220E. The voltage across capacitor 203 is denoted by K203, the polarity of this voltage being determined from the potential of line 206 in relation to the potential of line 208.

Die Potentialverschiebung über die Kondensatoren 202 und 203 erlaubt eine Entladung des jeweiligen Kondensators währen:! des folgenden Taklsignalaljschnittcs, ohne daß insgesamt vier Kondensatoren für die Integration benötigt werden. Beim Auftreten einer Störung '"ird rlie Rückführung der Kondensatoren in ΐ gleicher Weise beeinflußt wie in F i g. 2 anhand der Störsignale 60, 61 und 73 dargestellt ist. En:.-pi eclicndc Störsignale sind in F i g. 7 nicht gezeigt.The potential shift across the capacitors 202 and 203 allows a discharge of the respective Capacitor during: of the following Taklsignalaljschnittcs, without the need for a total of four capacitors for integration. When a Fault '"ird rlie recirculation of the capacitors in ΐ influenced in the same way as in F i g. 2 based on the Interfering signals 60, 61 and 73 is shown. En: .- pi eclicndc Interfering signals are shown in FIG. 7 not shown.

Die Analog-ODER-Schaltungen 38 und 33' empfangen bei der Einrichtung nach F i g. 6 die gleichen SignaleAnalog OR circuits 38 and 33 'receive at the facility according to FIG. 6 the same signals

in wie die entsprechenden ODER-Schaltungen in der Einrichtung nach Fig. 1. Die Ausgangssignalc dieser Schaltungen sind mit clD und ÖD bezeichnet. Zum Vergleich mit F i g. 2 sind in I i g. 7 auch die Signale + D '5-Integration und D '5-lntegration gezeigt. Diesein the same way as the corresponding OR circuits in the device according to FIG. 1. The output signals c of these circuits are denoted by clD and ÖD . For comparison with FIG. 2 are in I i g. 7 also shows the + D '5 integration and D ' 5 integration signals. These

r> entsprechen den zugeordneten Signalen in F i g. 2, wobei jedoch das + D'5-Integrationssignal die entgegengesetzte Polarität aufweist. Diese Signale treten in der Einrichtung nach F i g. 6 wegen der Differenzbildung an den Kondensatoren jedoch nicht tatsächlich auf.r> correspond to the assigned signals in FIG. 2, but the + D'5 integration signal is the opposite Has polarity. These signals occur in the device according to FIG. 6 because of the difference but not actually on the capacitors.

Die Torschaltungcn 334. 344, 33'4 und 34'4 bewirken ein abwechselndes Laden und Entladen der Kondensatoren 202 und 203. Der während einer Integration gesperrte Transistor ist während der nachfolgenden Entladung des Kondensators leitend, wodurch die zugeordnete Kondensatorelektrode auf einem Bezugspotential gehalten wird und so eine Entladung des Kondensators möglich ist.The gate circuits 334, 344, 33'4 and 34'4 cause the capacitors 202 and 203 to be charged and discharged alternately Integration locked transistor is conductive during the subsequent discharge of the capacitor, whereby the assigned capacitor electrode is kept at a reference potential and so one Discharge of the capacitor is possible.

Es ist augenscheinlich, daß die Signale auf denIt is evident that the signals on the

in Leitungen 15 und 16 in F i g. 6 nicht der gleichen Signalquelle entstammen müssen. Es können diesen Leitungen auch zwei voneinander unabhängige Signale zugeführt werden. Die an die Leitungen 23 und 24 gelegten Taktsignaie sollten jedoch einer Taktsignalquelle entstammen. Die Einrichtung kann jedoch auch in der Weise betrieben werden, daß den Leitungen 15 und 16 Taktsignale und den Leitungen 23 und 24 die Datensignale zugeleitet werden. Falls erforderlich, können hierzu die Stellungen des Umschalters 216 entsprechend geändert we. den.in lines 15 and 16 in FIG. 6 not the same Must come from the signal source. These lines can also have two independent signals are fed. The clock signals applied to lines 23 and 24 should, however, be a clock signal source come from. However, the device can also be operated in such a way that the lines 15 and 16 clock signals and the lines 23 and 24, the data signals are fed. If required, For this purpose, the positions of the switch 216 can be changed accordingly. the.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (6)

Patentansprüche:Patent claims: 1. Einrichtung zur Erkennung von Datensignalen, die aus einem, z. B. magnetischen Datenspeicher und vorzugsweise als Binärzeichen ausgelesen werden, wobei der Abstand zwischen jeweils zwei benachbarten Signalübergängen einer Bitzelle oder dem mehrfachen Wert einer Bitzelle entspricht, mit Hilfe von Integrationsgliedern, wobei für jeden Signalzustand jeweils zwei Integrationsglieder vorgesehen sind, denen Verknüpfungsschaltungen zur Zuteilung der Eingangsinformation in Abhängigkeit von deren Signalzustand sowie vom Zustand eines damit synchronisierten binären Taktsignals derart vorgeschaltet sind, daß sie bei Vorliegen des entsprechenden Datensignalzustandes abwechselnd für die Dauer einer Taktzeit des Taktsignals angeschaltet sind und anschließend in ihrer durch die nachfolgende Taktzeit bestimmten Integrationspause auf einen Bezugsw»rt zurückgeführt werden, wobei ferner die Ausgänge der einem Datensignalzustand zugeordneten Integrationsglieder zusammengefaßt und mit jeweils einem Eingang einer vom Taktsignal gesteuerten Amplitudenvergleichsvorrichtung, die in Abständen von einer Bitzelle jeweils zum Zeitpunkt eines möglichen Überganges zwischen zwei Datensignalzuständeti die Amplituden der angelegten Signale vergleicht, verbunden sind, wobei durch die jeweilige Polarität des bei einem Vergleich ermittelten Differenzsignals der Datensignalzustand im vorhergehenden, der Länge einer Bitzelle entsprechenden Intervall feststellbar ist, nach Patent 214/714, Jadurch gekennzeichnet, daß für-jie Integration beider Datensignalzustände (+D, —D) wäi end eines Taktsignalzustandes ( + Coder — C) jeweils nur ein Integrationsglied (202 oder 203) vorgesehen ist.1. Device for the detection of data signals from a, z. B. magnetic data storage and preferably read out as binary characters, the distance between two adjacent signal transitions of a bit cell or the multiple value of a bit cell, with the help of integration elements, two integration elements are provided for each signal state, which logic circuits for allocating the input information Depending on their signal state and the state of a binary clock signal synchronized with it, they are switched on alternately for the duration of a clock time of the clock signal when the corresponding data signal state is present and then fed back to a reference value in their integration pause determined by the subsequent clock time The outputs of the integration elements assigned to a data signal state are also combined and each have an input of an amplitude comparison device controlled by the clock signal ng, which compares the amplitudes of the applied signals at intervals of a bit cell at the time of a possible transition between two data signal states, with the respective polarity of the difference signal determined during a comparison determining the data signal state in the preceding interval corresponding to the length of a bit cell is, according to patent 214/714, characterized in that only one integration element (202 or 203) is provided for the integration of both data signal states (+ D, --D) during a clock signal state (+ Coder - C). 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingänge (Leitungen 205, 207 oder 206, 208) jedes Integrationsgliedes (202 oder 203) in Abhängigkeit vom Taktsignal (+C oder — C) abwechselnd mit jeweils einer Konstantstromquelle (214, 215 oder 212, 213) verbunden sind, wobei die eine dieser Konstantstromquellen für die Integration und die andere für die Rückführung des Ausgangssignals des Integrationsgliedes vorgesehen ist.2. Device according to claim 1, characterized in that the inputs (lines 205, 207 or 206, 208) of each integration element (202 or 203) as a function of the clock signal (+ C or - C) alternately with a constant current source (214, 215 or 212, 213) , one of these constant current sources being provided for integration and the other being provided for feeding back the output signal of the integration element. 3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Integrationsglieder (202, 203) Kondensatoren sind, wobei jeweils eine der beiden Elektroden eines Kondensators in Abhängigkeit vom Datensignalzustand (+D, —D) während der jeweiligen Integrationszeiten mit einer Konstantstromquelle (212 bis 215) verbunden ist.3. Device according to claim 1 or 2, characterized in that the integration elements (202, 203) are capacitors, one of the two electrodes of a capacitor depending on the data signal state (+ D, --D) during the respective integration times with a constant current source ( 212 to 215) is connected. 4. Einrichtung nach einem der Ansprüche I bis 3, dadurch gekennzeichnet, daß jedem Integrationsglied (202, 203) ein Differentialverstärker (210, 211) nachgeschaltet ist und daß die einander entsprechenden Ausgänge der Differentialverstärker in einer Analog-ODER-Schaltung (38, 38') zusammengefaßt sind.4. Device according to one of claims I to 3, characterized in that each integration element (202, 203) is followed by a differential amplifier (210, 211) and that the corresponding outputs of the differential amplifiers in an analog OR circuit (38, 38 ') are summarized. 5. F.inrichtung nach einem der Ansprüche 2 bis 4. dadurch gekennzeichnet, daß den Integrationsglicdern von den Datcnsignalen und Taktsignalen gesteuerte Schalteinrichtungen (30', 31', 80') vorgeschaltet sind, durch die die Verbindungen (Leitungen 205 bis 208) zwischen den Eingängen der Integra lionsglicdcr (202, 203) und den Konslantstromc|uel· len (212 bis 2)5) herstellbar sind.5. F.inrichtung according to one of claims 2 to 4, characterized in that the integration devices controlled by the Datcnsignalen and clock signals switching devices (30 ', 31', 80 ') are connected upstream through which the connections (lines 205 to 208) between the inputs of the integration glicdcr (202, 203) and the Konslantstromcuel · len (212 to 2) 5) can be produced. 6. Einrichtung nach einemder Ansprüche 1 bis 5, dadurch gekennzeichnet, daß für die Rückführung des Ausgangssignals eines Integrationsgliedes eine Geschwindigkeit vorgesehen ist, die etwa doppelt so groß ist wie die Geschwindigkeit des Anstiegs dieses Ausgangssignals während der Integration.6. Device according to one of claims 1 to 5, characterized in that for the return of the output signal of an integration element, a speed is provided which is about twice as high is as great as the rate at which this output signal rises during integration.