DE2252489A1 - Speichersystem - Google Patents

Speichersystem

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DE2252489A1
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Jun Robert Douglas Anderson
Gerold Bernhard Hasler
Ralph William Kirby
Kraig Richard White
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Description

Böblingen, 19. Oktober 1972 ko-we
Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelder in: BU 970 023
Die Erfindung bezieht sich auf ein Speichersystem mit mehreren Speichern.
Speichersysteme aus mehreren dynamischen Basisspeichermoduln (BSMs), die mit einem Prozessor verbunden sind und von diesem gesteuert werden, sind bereits vorgeschlagen worden. Bei einem dynamischen Speicher ist es erforderlich, daß die darin gespeicherte Information zur Vermeidung von Informationsverlusten periodisch regeneriert, d.h. nachgeladen werden muß. Das Nachladen erfolgt entweder durch Umwälzen der Information wie im Falle eines dynamischen Schieberegisters öder durch periodisches Auslesen aus dem Speicher und Einlesen in den Speicher wie bei einem dynamischem Randomspeicher.
Das bereits vorgeschlagene Speichersystem ist ein dynamisches Schieberegisterspeichersystem, in welchem das Nachladen im Gleichklang stattfindet, wobei die Information unter Steuerung einer einzigen Nachladesteuerung' in den Speichern synchron umgewälzt wird. Ein derartiges System hat bereits große Verbreitung gefunden und wird weiterhin große Verbreitung dort finden,
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wo mehrere Speicher im wesentlichen das gleiche Zeitintervall haben, währenddem ohne erforderliches Nachladen Information in den Speichern gespeichert werden kann und wo im wesentlichen die gleichen anderen zeitlichen Anforderungen bestehen. Die Begrenzung eines derartigen synchronbetriebenen Systems liegt jedoch darin, daß es nicht vorteilhaft für die Benutzung von Speichern verwendet werden kann, welche unterschiedliche Zeitgebercharakteristiken haben, wie z.B. unterschiedliche Zeitintervalle, während denen Information in den Speichern ohne erforderliche Nachladung gespeichert werden kann, unterschiedliche Zugriffszeiten, oder dgl. Derartige Unterschiede in den Nachladeintervallen können entweder von Unterschieden in der Umgebung der Speicher (z.B. dem Abstand von Kühlsystemen) oder von Systemen herrühren, die von Natur aus in ihrer Entwicklung fortschreiten und bei denen später neu entwickelte Speicherversionen hinzugefügt werden müssen oder bereits existierende Speichereinheiten in dem System ablösen. Bei synchroner Betriebsweise muß das Nachlade- oder andere Zeitintervall für alle Speicher in dem System auf die ungünstigste zeitliche Charakteristik abgestellt werden, z.B. auf den Speicher mit dem kürzesten Intervall für die Speicherung der Information, bei dem noch kein Nachladen erforderlich ist.
Diese Grenzen werden schließlich mit fortschreitender Erweiterung der Anwendung der integrierten Schaltungstechnologie für die Speicher mit ihren Ansteuerungskreisen, insbesondere für dynamische Speicher mit Feldeffekttransistoren (FET), immer enger. Das für derartige dynamische Speicher erforderliche Nachladeintervall variiert wahrscheinlich um 100 % oder mehr, abhängig von Temperaturdifferenzen zwischen Speicher BSMs in einem typischen datenverarbeitenden System. Die Grenzen eines synchron betriebenen Speichersystems werden weiterhin enger mit fortschreitender Entwicklung von Systemen, die an neue Systeme angepaßt werden können, als vielmehr von Systemen, die auf einem Konzept einer ganzen Rechnergeneration beruhen. Das Konzept einer Rechnergeneration bedeutet zumeist zur Einführung
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einer neuen Technologie oder eines größeren Systems einen vollständigen Ersatz für ein datenverarbeitendes System. Auf der anderen Seite erlaubt das neue Entwicklungskonzept das Hinzufügen zusätzlicher Speicher BSMs zur Erstellung eines größeren Systems, um die gestiegenen Datenverarbeitungserfordernisse des Benutzers zu befriedigen. Es erlaubt ebenfalls, daß das System eines Benutzers durch den Ersatz einzelner Teile des Systems, wie z.B. von Speicher BSMs, durch Einbeziehen technologischer Vorteile auf den neuesten Stand gebracht werden kann. Bei einer rapiden Weiterentwicklung einer Technologie, wie beispielsweise der modernen integrierten Speichertechnologie, hat der Austausch einzelner BSMs gegen weiterentwickelte BSMs bedeutende Folgen für das Speichersystem»
Eine weitere Begrenzung für Systeme mit nur einer einzigen Nachladesteuerung liegt darin, daß der Ausfall der Nachladesteuerung das gesamte Speichersystem IaI legt.
Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Speichersystem der eingangs genannten Art zu erstellen, welches diese Nachteile nicht aufweist. Es soll durch seine Umgebung bedingte unterschiedliche BetriebsCharakteristiken der Speichereinheiten verarbeiten können.
Dann sollen Weiterentwicklungen der Speichertechnologie durch Ersetzen oder Hinzufügen zusätzlicher Speichereinheiten installiert werden können, ohne daß das gesamte System ersetzt werden muß. - · '
Weiterhin soll das erfindungsgemäße Speichersystem mehrere Speichereinheiten eines gegebenen Typs mit unterschiedlichen Zeitcharakteristikeh verarbeiten können.
Dann soll das Speichersystem mit «Speichern eines gegebenen Typs mit unterschiedlichen Zeitbedingungen ermöglichen, daß der Spei-
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eher als Ganzes betrieben werden kann und nicht durch die ungünstigste vorgegebene Zeitbedingung eines einzelnen Speichers begrenzt wird.
Weiterhin soll das aus mehreren Speichereinheiten mit unterschiedlichen Zeitverhältnissen bestehende Speichersystem mit der optimalen Zeitgabe für jede Speichereinheit arbeiten können.
Schließlich soll es möglich sein, daß ein dynamisches Speichersystem auch bei Ausfall einer Nachladesteuerung mit reduzierter Speicherkapazität weiter betrieben werden kann.
Diese Aufgabe wird dadurch gelöst, daß für jeden Speicher eines gegebenen Typs ein Zeitgeber mit einer von den übrigen Zeitgebern abweichenden Charakteristik vorgesehen ist,'daß die Zeitgeber unabhängig voneinander sind und ihre Zeitgebercharakteristiken von den einzelnen individuellen Zeitcharakteristiken der von ihnen gesteuerten Speicher bestimmt werden, daß eine gemeinsame Schnittstelle vorgesehen ist, die mit dem Speichern verbunden ist und in Wechselwirkung steht, und daß für jeden Speicher eine Steuerung vorgesehen ist, die jeden Speicher in Abhängigkeit von seinem zugeordneten unabhängigen Zeitgeber und der gemeinsamen Schnittstelle steuert.
Damit wird der Vorteil erzielt, daß die Zeitspannen zwischen den Nachladungen derjenigen Speichereinheiten, die weniger häufig als andere Speicher eine Nachladung erfordern, an die Zeiterfordernisse des betreffenden Speichers angepaßt werden können. Speicher, die sich in einem datenverarbeitenden System von den Kühleinrichtungen weiter entfernt befinden, können demnach häufiger nachgeladen werden als Speicher in der Nähe von Kühleinrichtungen. Weiterhin ist es ohne weiteres möglich, im Zuge der Weiterentwicklung eines Speichersystems Speicher hinzuzufügen oder auszutauschen, ohne daß es dabei erforderlich ist, alle Speicher auszuwechseln oder den Betrieb aller Speicher auf die Nachladung des Speichers mit dem kürzesten Zeitraum zwischen den Nachladungen ausrichten zu müssen.
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Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm eines verallgemeinerten
Speichersystems aus dem Stand der Technik;
Fig. 2 ein Blockdiagramm eines die Erfindung enthaltenden verallgemeinerten Speiehersystems;
Fig. 3 ein Blockdiagramm eines Teils einer vorteilhaften Ausführungsform eines dynamischen Randomspeichersystems der Erfindung und
Fig. 4 ein Blockdiagramm eines Teils einer vorteilhaften Ausführungsform eines dynamischen Umwälzschieberegister-Speichersystems der Erfindung.
In Fig. 1 ist aus dem Stand der Technik ein Speichersystem dargestellt, in welchem mit den Speichern 14, 16, 18 und 20 eine einzige Regeneriersteuerung, die im folgenden mit Nachladesteuerung 10 bezeichnet wird, .und ein einziger Zeitgeber 12 benutzt wird. Die Datensammelleitung 22 verbindet jeden Speicher 14, 16, 18 und 20 mit dem Prozessor 24, welcher eine zentrale Prozessoreinheit (CPU) einer datenverarbeitenden Maschine sein kann, über die Datensammelleitung 22 fließen Daten von den Speichern zu dem Prozessor und zurück. Die Leitung ADRESSIERUNG UND STEUERUiMG 26 verbindet den Prozessor 24 mit der Nachladesteuerung 10 und dem Zeitgeber 12. Der Zeitgeber 12 wiederum ist über die Leitungen 28, 30, 32, 34 je mit einem Speicher. 14, 16, 18 und 20 verbunden.
Das Anlegen eines Befehlsimpulses an die Leitung ADRESSIERUNG UND STEUERUNG 26 zum Zeitgeber 12 bewirkt, daß die Information auf die Datensammelleitung 22 vom Speicher 14, 16, 18 oder 20
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zum Prozessor 24 geschaltet wird. Der Zeltgeber 12 legt zum Auslesen der Information Ausleseimpulse an die Leitung 28, 30, oder 34. Die Speicher 14, 16, 18 und 20 müssen zur Vermeidung eines Verlustes der in ihnen gespeicherten Information periodisch regeneriert bzw. nachgeladen werden. Das Nachladen dieser Speicher erfolgt im Gleichklang oder synchron, indem ein entsprechender Befehl an die Leitung ADRESSIERUNG UND STEUERUNG 26 der Nachladesteuerung 10 gelegt wird, welche dann die entsprechenden Nachladeimpulse an die Leitungen 28, 30, 32, 34 legt. Wie bereits erwähnt, bestehen die Speicher 14, 16, 18 und 20 entweder aus Umwälzschieberegistern oder dynamischen Randomspeichern. Das tatsächliche Nachladen erfolgt dann durch Umwälzen der Information in den Schieberegistern oder durch periodisches Auslesen der Information der Randomspeicher, wobei dann die Information in ihre ursprüngliche Speicherstelle zurückgebracht wird. Im Falle eines Randomspeichers wird der Zugriff auf den Speicher zum Zwecke des Einlesens einer neuen Information oder des Auslesens einer bestehenden Information für die Dauer der Nachladeoperation unterbrochen. Bei einem Schieberegisterspeicher erfolgt die Nachladung durch relativ langsames Weiterschalten der Information in den Schieberegistern, und die Information wird dann durch Erhöhen der Umwälzgeschwindigkeit in die Schieberegister ein- oder aus den Schieberegistern ausgelesen.
Fig. 2 ist eine verallgemeinerte schematische Darstellung eines Speichersystems der Erfindung und beinhaltet eine ähnliche Anordnung der Speicher 14, 16, 18 und 20, die über die Datensammelleitung 22 mit dem Prozessor 24 verbunden sind. In Fig. 2 besitzt j«der Speicher 14, 16, 18 und 20 seine eigene Nachladesteuerung 36, 38, 40 und 42 und einen eigenen Zeitgeber 44, 46, 48 und Die Nachladesteuerung 36 und der Zeitgeber 44 sind über die Leitungen ADRESSIERUNG UND STEUERUNG 52 und 53 mit dem Prozessor 24 verbunden. Auf ähnliche Weise sind die Nachladesteuerung und der Zeitgeber 46, die Nachladesteuerung 40 und der Zeitgeber 48 und die Nachladesteuerung 42 und der Zeitgeber 50 über cUe entsprechenden Leitungen ADRESSIERUNG UND STEUERUNG 54 uni: 55,
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56 und 57 und 58 und 59 mit dem Prozessor 24 verbunden. Die unabhängigen Nachladesteuerungen 36, 38, 40 und 42 für die Speicher 14, 16, 18 und 20 erstellen für die durchzuführenden Nachladungen Befehle für die Zeitgeber 44, 46, 48 und 50. Wenn der Speicher sich näher an einer nicht dargestellten Kühleinheit für das System befindet oder ein moderner integrierter Speicher ist im Vergleich zu z.B. dem Speicher 20, braucht die Nachladesteuerung 36 den Speicher 14 weniger oft nachzuladen als es die Nachladesteuerung 42 den Speicher 20 muß.
Wie in Fig. 1 kann während der Nachladeperiode auch in die Speicher 14, 16, 18 und 20 der Fig. 2 ks^:s Information eingeschrieben oder aus den Speichern ausgelesen werden. Bei Schieberegisterspeichern wird die Umwälzung der in den Speichern gespeicherten Information während des Lesens und Schreibens der Information mit höherer Geschwindigkeitkeit durchgeführt»
In Fig. 3 sind Einzelheiten eines Randomspeichers als ©ine vorteilhafte Ausführungsform der Erfindung dargestellte Wie in den Fign. 1 und 2 ist in dem System ein Prozessor 24 enthalten. Ein Speicher BSM (Basisspeichermodul) 60 ist mit dem Prozessor 24 über eine Sammelleitung ADRESSE 62, eine Leitung AUSWAHL 64 und eine Leitung STATUS 66 gebunden. In der Praxis enthält ein derartiges System zusätzliche Speicher BSMs oder Speicherbausteine, die je mit dem Prozessor 24 über eine AdreßSammelleitung und Auswahl- und Statusleitungen verbunden sind, wie in Fig. 2 dargestellt. Aus Vereinfachungsgründen ist in Fig. 3 nur ein BSM 60 dargestellt.
BSM 60 enthält als Matrix 68 einen Randomspeicher, Adreßdecodierer und Treiber 70, eine Zeitgebersteuerung 72 und eine Nachladesteuerung 74. Die Adreßdecodierer und Treiber 70 sind über eine Sammelleitung MATRIXADRESSE 76 mit der Matrix 68 verbunden. Die Zeitgebersteuerung 72 ist mit der Matrix 68 über eine Sammelleitung ZEITGÄBE 82 verbunden. Die Adreßdecodierer und Treiber 70 und die Nachladesteuerung 74 sind über die Sammelleitungen 84
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und 86 mit der Zeitgebersteuerung 72 verbunden, über die Sammelleitung DATEN 88 findet die Datenübertragung zwischen dem Prozessor 24 und der Matrix 68 statt.
Die Matrix 68 enthält gewöhnlich eine Vielzahl integrierter Schaltungschips (Mikroschaltungen auf Halbleiterplättchen), deren jedes 2000 oder 8000 dynamische FET Speicherzellen enthält. Derartige Speicherzellen sind beispielsweise aus der US-Patentschrift 3 387 286 bekannt. Die Adreßdecodierer und Treiber 70 enthalten ebenfalls bekannte Elemente. Die Zeitgebersteuerung 72 und die Nachladesteuerung 74 sind im wesentlichen steuerbare Impulsquellen, welche Impulse erstellen, die für den Betrieb der Matrix, einschließlich ihrer Nachladung, erforderlich sind.
Der Prozessor 24 stellt fest, ob Information aus BSM 60 gelesen oder in BSM eingeschrieben werden soll. Ein Adreßbefehl auf der Leitung ADRESSE 62 erregt die Adreßcodierer und Treiber 70 und ein Auswahlimpuls auf der Leitung AUSWAHL 64 erregt die Zeitgebersteuerung 72. Das Ein- und Ausspeichern nimmt unterschiedliche Zeit in Anspruch, abhängig von dem Status der Matrix 68. Information über den Status der Matrix 68 wird dem Prozessor 24 von der Nachladesteuerung 74 über die Leitung STATUS 66 mitgeteilt.
Die Nachladesteuerung 74 beaufschlagt periodisch die Sammelleitung 68 zur Zeitgebersteuerung 72 mit Impulsen mit einer Geschwindigkeit, die von der Zeit abhängt, die benötigt wird, die Information in einer gegebenen Speicherstelle der Matrix 68 ohne erforderliche Nachladung abzuspeichern. Die Nachladesteuerung 74 schaltet ebenfalls die nachzuladende Adresse fort und übermittelt dies den Adreßdecodierern und Treibern 70 durch die Zeitgebersteuerung 72 über die Sammelleitungen 86 und 84 und legt den Nachladeimpuls an die Sammelleitung ZEITGABE 82 zur Matrix 68. Während der Nachladung wird bis zum Abschluß des Nachladens ein eventueller Zugriff verzögert, die Daten können dann auf konventionelle Art und Weise über die Sammelleitung DATEN 88 ausgelesen oder eingeschrieben werden, wobei die gewünschten Impulse zur
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Matrix 68 über die Adreßdecodierer und Treiber 70 angelegt werden.
In einem vollständigen System hat jeder Speicher BSM seine eigene unabhängige Nachladesteuerung 74, welche zum Nachladen seiner zugehörigen Matrix 68 Impulsfolgen erstellt, welche durch die Eigenheiten der Matrix bestimmt sind. Die Geschwindigkeiten dieser Impulsfolgen können von BSM zu BSM wesentlich voneinander abweichen, und es braucht dabei keinerlei Korrelation zwischen den einzelnen Nachladegeschwindigkeiten der verschiedenen BSMs eingehalten zu werden.
Da die Information in der Randomspeicher-Matrix 68 in einer bestimmten Stelle abgespeichert wird, stellt die Ausführungsform der Fig. 3 ein relativ einfaches asynchron arbeitendes System dar. Im Falle eines dynamischen Schieberegisterspeichers, in welchem die Information zur Beibehaltung ihrer Lebensfähigkeit dauernd umgewälzt werden muß, ist ein komplexeres System erforderlich. Ein derartiges System ist in Fig. 4 dargestellt.
Die Ausführungsform der Fig. 4 enthält einen Prozessor 24, mit welchem über eine Steuereinheit 25 eine Vielzahl von Speicher BSMs verbunden ist, von denen lediglich ein Speicher BSM 60 dargestellt ist. Die Matrix 90 besteht aus einer Vielzahl umwälzender dynamischer Schieberegister in zweidimensionaler Anordnung. Weitere Einzelheiten über die Art einer derartigen Anordnungen sind bereits bekannt und werden daher hier nicht mehr aufgeführt. Die Schieberegister können aus hintereinandergeschalteten FET Speicherzellen bestehen, wie sie beispielsweise aus der deutschen Offenlegungsschrift 2 103 213 bekannt sind.
Wie in Fig. 3 enthält das Speicher BSM 60 Adreßdecodierer und Treiber 7O, die mit der Matrix 90 über die Sammelleitung MATRIXADRESSE 76 und über die Sammelleitung ADRESSE 62 mit einer Steuereinheit 25 verbunden sind. Eine Verschiebungs-
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und Datenzeitgebersteuerung 94 ist über die Sammelleitungen ZEITGABE (VERSCHIEBUNG) 96 und ZEITGABE (DATEN) 98 mit der Matrix 90, über die Leitung VERSCHIEBUNG/AUSWAHL 100 mit der Steuereinheit 25 und über die Sammelleitung 84 mit den Adreßdecodierern und Treibern70 verbunden. Die Nachladesteuerung 74 ist über die Leitung ANFORDERUNG IPC BSM 102 mit der Steuereinheit 25 und über die Sammelleitung 86 mit der Verschiebungsund Datenzeitgebersteuerung 94 verbunden. Ein interner Positionszähler IPC-BSM 104 für das BSM, welcher die Umwälzposition für die Schieberegister in der Matrix 90 angibt, ist über die Sammelleitung 106 und die Sammelleitung ZÄHLUNG 108 mit der Nachladesteuerung 74 verbunden, über die Leitung IPC NACHLADEN DES INHALTS 112 wird der Inhalt des IPC-BSM 104 von der Nachladesteuerung 74 zu dem Tor 110 übertragen. Auf dieselbe Art und Weise sind zusätzlich zu dem Speicher BSM weitere nicht dargestellte BSMs über die Leitungen 114-1 bis 114-N mit dem Tor 110 verbunden. Das Tor 110 ist über die Sammelleitung 116 mit dem Positionszähler für die Steuereinheit 25 IPC-CU 118 verbunden. IPC-CU 118 ist wiederum über die Sammelleitungen 120 und 122 mit der Steuereinheit 25 verbunden. IPC-CU 118 gibt jeweils die Stelle an, die gerade umgewälzt wird oder auf die gerade Zugriff ausgeübt wird, zu dem Zeltpunkt, zu dem die Steuereinheit 25 eine bestimmte BSM, z.B. Speicher BSM 60, steuert. Ein externer Positionszähler EPC 126 ist über die Sammelleitung 127 mit der Steuereinheit 25 verbunden und erhält darüber eine Startadresee einer Datenübertragung. Bin spezieller Positionszähler SPC 128 ist über eine Sammelleitung 130 mit dem externen Positionszähler EPC 126 und über eine Sammelleitung 132 mit dem IPC-CU 118 verbunden. Eine Schaltung ÜBEREINSTIMMUNG 194 ist über die Sammelleitungen 136, 132 und 138 mit dem externen Positionszähler EPC 126, dem spezifischen Poaitionszähler SPC 128 und IPC-CU 118 und über eine Leitung 140 mit der Steuereinheit 25 verbunden. Die Steuereinheit 25 ist über eine Sammelleitung ADRESSE 145, eine Leitung AUSWAHL 146 und eine Leitung STATUS 148 mit dem Prozessor 24 verbunden, welcher typischerweise ein zentraler Prozessor einer elektronischen
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digitalen datenverarbeitenden Maschine istο
Der Prozessor 24 wählt aus den Steuereinheiten für diese andere Speichersysteme, die mit dem Prozessor 24 gasammenasbeiten können, eine Steuereinheit 25 aus und fragt durch ©inen Auswahlbefehl auf der Leitung AUSWAHL 146 und ein© Statuianfrage auf der Leitung STATUS 148 ihren Status ab«, Für die Datenübertragung wird über die Sammelleitung 145 eine Startadresse in die Steuereinheit 25 übertragen» Das Vorhandensein dieser Adresse bewirkt das Aussenden eines Befehls von der Steuereinheit 25 über die Leitung 102 zur Nachladestewerung 74 zur Anforderung der Position·des IPC-BSM 104. Diese Position ist in der Nachladesteuerung 74, aufgrund der Zusammenarbeit zwischen IPC-BSM 104 und der Machladestenerung 74 über die Sammelleitungen 108 und 106 in der Nachladesteuerung 24 verfügbar. Die Position wird auf der Leitung 112 zum Tor 110 übertragen und wird dann durch den gleichen Befehlsimpuls ausgeblendet, der an der Leitung 102 wie auch an der Leitung liegt. Nachdem die Positionsbits über die Sammelleitung 116 in den internen Positionszähler IPCU 118 übertragen worden sind, wird der Inhalt des spezifischen PositionsWählers SPC 128 dem des Zählers IPC-CU 118 gleichgesetzt«. Die Steuereinheit 25 ist jetzt bereit, die Steuerung des Speichers BSM 60 zu übernehmen. Der externe Positionszähler EPC 126 wird nun von der Steuereinheit 25 mit der Startadresse der in den Speicher BSM 60 einzulesenden oder aus diesem Speicher auszulesenden Information geladen. Die entsprechenden Befehle, die Information in der Matrix 90 über die Verschiebungs- und Datenzeitgebersteuerung 94 zu verschieben, werden an die Leitung VERSCHIEBUNG/ AUSWAHL 100 gelegt, und der spezifische Positionszähler SPC wird durch Auf-den-letzten-Stand-Bringen der Stellung des IPC-BSM 104 und demzufolge auch des Inhalts des internen Positions'-zählers IPC-CU 118 weitergeschaltet. Das wird solange fortgesetzt, bis der externe Positionszähler EPC 126 und der spezifische Positionszähler SPC 128 übereinstimmen. Nunmehr kann die übertragung von oder zu dem Schieberegister stattfinden.
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Nach der Datenübertragung, die entweder aus Aus** oder Einlesen neuer Information auf der Sammelleitung DATEN 88 durch Anlegen entsprechender Impulse an die Sammelleitung MATRIXADRESSE 76 besteht, muß das adressierte Schieberegister wieder mit den anderen Schieberegistern in der Matrix 90 synchronisiert werden. Das adressierte Schieberegister muß deshalb wieder solange verschoben werden, bis IPC-CU 118 und der spezifische Positionszähler SPC 128 wieder übereinstimmen. Wie vorher muß IPC 118 über die Leitung IPC NACHLADEN DES INHALTS 112 solange fortgeschaltet werden, wie der Speicher BSM 60 unter Steuerung der Steuereinheit 25 steht.
Die übertragung der Information, die die Stelle identifiziert, die gerade von IPC-BSM 104 nach IPC-CU 118 nachgeladen wird, ist als serielle übertragung beschrieben worden. Sie kann jedoch auch als Parallelübertragung stattfinden. Da die für die übertragung dieser Information benötigte Zeit relativ kurz ist im Vergleich zu der für die Verschiebung der Inhalte der Matrix 90 auf die gewünschte Adresse benötigten Zeit, tritt jedoch bei einer seriellen übertragung kein wesentlicher Zeitverlust auf.
Es ist nunmehr ersichtlich, daß ein asynchron arbeitendes Speichersystem bereitgestellt worden ist, welches die gestellte Aufgabe der Erfindung löst. Wenn nicht gerade ein Zugriff stattfindet, arbeiten die Speichereinheiten des Systems mit voneinander unabhängiger Nachladesteuerung und vermeiden damit einen Verlust der in ihnen gespeicherten Information. Dieses unabhängige Nachladen kann somit an die Nachladeerfordernisse der betreffenden Speichereinheit angepaßt werden. Unterschiedliche Speichereinheiten können deshalb unterschiedliche Zeitspannen zwischen den Nachladungen haben, die auf Unterschieden in ihrer Umgebung beruhen, und zusätzliche Speichereinheiten können zu einem späteren Zeitpunkt bereits bestehenden Systemen zugeschaltet werden, ohne daß die gemeinsame Systemschnittstelle oder der Prozessor modifiziert werden müssen. Auch brauchen die zusatzIi-
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chen Einheiten im Vergleich zu den Fähigkeiten der existierenden Einheiten nicht begrenzt oder eingeengt zu werden.
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Claims (9)

  1. PATENTANSPRÜCHE
    Speichersystem mit mehreren Speichern, dadurch gekennzeichnet,
    daß für jeden Speicher (14, 16, 18, 20) eines gegebenen Typs ein Zeitgeber (44, 46, 48, 50) mit einer von den übrigen Zeitgebern abweichenden Charakteristik vorgesehen ist,
    daß die Zeitgeber (44, 46, 48, 50) unabhängig voneinander sind und ihre Zeitgebercharakteristiken von den einzelnen individuellen Zeitcharakteristiken der von ihnen gesteuerten Speicher (14, 16, 18, 20) bestimmt werden, daß eine gemeinsame Schnittstelle (Prozessor 24) vorgesehen ist, die mit den Speichern (14, 16, 18, 20) verbunden ist und in Wechselwirkung steht, und daß für jeden Speicher (14, 16, 18, 20) eine Steuerung (Nachladesteuerung 36, 38, 40, 42) vorgesehen ist, die jeden Speicher (14, 16, 18, 20) in Abhängigkeit von seinem zugeordneten unabhängigen Zeitgeber (44, 46, 48 50) und der gemeinsamen Schnittstelle (Prozessor 24) steuert.
  2. 2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speicher (14, 16, 18, 20) dynamische Speicher sind und ihre Zeitcharakteristiken ihre Zeitspannen zwischen den Nachladungen sind.
  3. 3. Speichersystem nach Anspruch 2, dadurch gekennzeichnet, daß die Speicher (14, 16, 18, 20) Randomspeicher sind, und daß die Nachladesteuerungen (36, 38, 40, 42) bei Speicherzugriffen den Nachladestatus des betreffenden Speichers in die gemeinsame Schnittstelle (Prozessor 24) übertragen.
  4. 4. Speichersystem nach Anspruch 2, dadurch gekennzeichnet,
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    daß die Speicher (14, 16, 18, 20) Umwälzschieberegisterspeicher sind, und daß die Nachladesteuerungen (36, 38, 40, 42) laufend angeben, in welcher Speicherstelle des UmwälzSpeichers sich gerade die Information, auf die Zugriff ausgeübt werden soll, befindet.
  5. 5. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß die allen Speichern (14,-16, 18, 20) gemeinsame Schnittstelle ein zentraler Prozessor (24) einer datenverarbeitenden Maschine ist.
  6. 6. Speichersystem-nach Anspruch 1, dadurch gekennzeichnet, daß Speicher (14, 16, 18, 20) vorgesehen sind, deren gespeicherte Information zur Vermeidung von Informationsverlust jeweils nach zwischen den einzelnen Speichern unterschiedlich langen Zeiträumen periodisch nachgeladen werden,
    daß für jeden Speicher (14, 16, 18, 20) eine unabhängige Nachladesteuerung (36, 38, 40, 42) vorgesehen ist, die das Nachladen der Information in die Speicher nach Ablauf der für jeden einzelnen Speicher vorgegebenen Zeit steuert,
    daß eine gemeinsame Schnittstelle (Prozessor 24) vorgesehen ist, die den Zugriff auf die Speicher (14, 16, 18, 20) ausübt, und
    daß für jeden Speicher (14, 16, 18, 20) ein Zeitgeber (44, 46, 48, 50) vorgesehen ist, der den Speicher bezüglich seiner zugeordneten unabhängigen Nachladesteuerung (36, 38, 40, 42) und der gemeinsamen Schnittstelle (Prozessor 24) steuert.
  7. 7. Speichersystem nach Anspruch 6, dadurch gekennzeichnet, daß die Speicher (14, 16, 18, 20) Randomspeicher sind, und daß die Nachladesteuerungen (36, 38, 40, 42) bei Speicherzugriffen den Nachladestatus des betreffenden Speichers in die gemeinsame Schnittstelle (Prozessor 24)
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    übertragen.
  8. 8. Speichersystem nach Anspruch 6, dadurch gekennzeichnet, daß die Speicher (14, 16, 18, 20) Umwälzschieberegisterspeicher sind, und daß die Nachladesteuerungen (36, 38, 40, 42) laufend angeben, in welcher Speicherstelle des Umwälzspeichers sich gerade die Information, auf die
    Zugriff ausgeübt werden soll, befindet.
  9. 9. Speichersystem nach Anspruch 6, dadurch gekennzeichnet, daß die allen Speichern (14, 16, 18, 20) gemeinsame
    Schnittstelle ein zentraler Prozessor (24) einer datenverarbeitenden Maschine ist.
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IT (1) IT970965B (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2444316A1 (de) * 1973-08-10 1980-07-11 Data General Corp
DE3311948A1 (de) * 1983-01-31 1984-08-02 Sharp K.K., Osaka Auffrischvorrichtung fuer dynamische rams
AT389014B (de) * 1983-09-30 1989-10-10 Schoellauf Hannes Ing Zentraleinheit mit speicher

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2247835C3 (de) * 1972-09-29 1978-10-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Regenerieren der Speicherinhalte von MOS-Speichern und MOS-Speicher zur Durchführung dieses Verfahrens
US4028675A (en) * 1973-05-14 1977-06-07 Hewlett-Packard Company Method and apparatus for refreshing semiconductor memories in multi-port and multi-module memory system
USRE30331E (en) * 1973-08-10 1980-07-08 Data General Corporation Data processing system having a unique CPU and memory timing relationship and data path configuration
US3986176A (en) * 1975-06-09 1976-10-12 Rca Corporation Charge transfer memories
JPS589510B2 (ja) * 1975-08-08 1983-02-21 三菱電機株式会社 キオクソウチ
IT1041882B (it) * 1975-08-20 1980-01-10 Honeywell Inf Systems Memoria dinamica a semiconduttori e relativo sistema di recarica
JPS5255337A (en) * 1975-10-31 1977-05-06 Hitachi Ltd Refresh control system
US4172282A (en) * 1976-10-29 1979-10-23 International Business Machines Corporation Processor controlled memory refresh
US4110842A (en) * 1976-11-15 1978-08-29 Advanced Micro Devices, Inc. Random access memory with memory status for improved access and cycle times
IT1117301B (it) * 1977-05-25 1986-02-17 Olivetti & Co Spa Calcotore elettronico con dispositivo di rinfresco di una memoria operativa dinamica
JPS588075B2 (ja) * 1977-07-29 1983-02-14 富士通株式会社 メモリ・アレイ・カ−ド
US4238842A (en) * 1978-12-26 1980-12-09 Ibm Corporation LARAM Memory with reordered selection sequence for refresh
JPS55132593A (en) * 1979-04-02 1980-10-15 Fujitsu Ltd Refresh control method for memory unit
FR2474227A1 (fr) * 1980-01-17 1981-07-24 Cii Honeywell Bull Procede de rafraichissement pour banc de memoire a circuit " mos " et sequenceur correspondant
US4701843A (en) * 1985-04-01 1987-10-20 Ncr Corporation Refresh system for a page addressable memory
US5193165A (en) * 1989-12-13 1993-03-09 International Business Machines Corporation Memory card refresh buffer
US5522064A (en) * 1990-10-01 1996-05-28 International Business Machines Corporation Data processing apparatus for dynamically setting timings in a dynamic memory system
US5335201A (en) * 1991-04-15 1994-08-02 Micron Technology, Inc. Method for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
US5379400A (en) * 1992-08-07 1995-01-03 International Business Machines Corp. Method and system for determining memory refresh rate
US5638529A (en) * 1992-08-24 1997-06-10 Intel Corporation Variable refresh intervals for system devices including setting the refresh interval to zero
US5617551A (en) * 1992-09-18 1997-04-01 New Media Corporation Controller for refreshing a PSRAM using individual automatic refresh cycles
AU6988494A (en) * 1993-05-28 1994-12-20 Rambus Inc. Method and apparatus for implementing refresh in a synchronous dram system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3599180A (en) * 1968-11-29 1971-08-10 Gen Instrument Corp Random access read-write memory system having data refreshing capabilities and memory cell therefor
US3665422A (en) * 1970-01-26 1972-05-23 Electronic Arrays Integrated circuit,random access memory
US3705392A (en) * 1971-09-07 1972-12-05 Texas Instruments Inc Mos dynamic memory
US3760379A (en) * 1971-12-29 1973-09-18 Honeywell Inf Systems Apparatus and method for memory refreshment control

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2444316A1 (de) * 1973-08-10 1980-07-11 Data General Corp
DE3311948A1 (de) * 1983-01-31 1984-08-02 Sharp K.K., Osaka Auffrischvorrichtung fuer dynamische rams
AT389014B (de) * 1983-09-30 1989-10-10 Schoellauf Hannes Ing Zentraleinheit mit speicher

Also Published As

Publication number Publication date
JPS4878836A (de) 1973-10-23
CA975466A (en) 1975-09-30
FR2166225A1 (de) 1973-08-10
US3800295A (en) 1974-03-26
FR2166225B1 (de) 1976-08-27
IT970965B (it) 1974-04-20
GB1356530A (en) 1974-06-12
JPS5539072B2 (de) 1980-10-08

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