DE2248238C3 - Flip-flop circuit arrangement - Google Patents

Flip-flop circuit arrangement

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DE2248238C3 DE19722248238 DE2248238A DE2248238C3 DE 2248238 C3 DE2248238 C3 DE 2248238C3 DE 19722248238 DE19722248238 DE 19722248238 DE 2248238 A DE2248238 A DE 2248238A DE 2248238 C3 DE2248238 C3 DE 2248238C3
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Description

Die Erfindung betrifft eine Fiip-Flop-Schaltungsanordnung mit MIS-Transistoren, bestehend aus einem ersten und zweiten Transistor, wobei jeweils die Eingangsarbeitselektrode des einen Transistors mit der Steuerelektrode des anderen Transistors verbunden ist, die Ausgangsarbeitselektroden mit Mitteln zum Anschluß dieser Elektroden an Massebezugspotential verbunden sind und von den Eingangsarbeitselektroden die Ausgangssignale abgegriffen werden, wobei diese Eingangsarbeitselektroden mit Schaltmitteln zum Anschluß an eine Speisepannungsquelle verbunden sind, weiterhin bestehend aus einem dritten und vierten Transistor, deren Eingangsarbeitselektrode jeweils über Schaltmittel mit den Eingangsarbeitselektroden des ersten bzw. zweiten Transistors verbunden sind.The invention relates to a flip-flop circuit arrangement with MIS transistors, consisting of a first and second transistor, each having the input working electrode of one transistor connected to the Control electrode of the other transistor is connected, the output working electrodes with means for connecting these electrodes to ground reference potential are connected and the output signals are tapped from the input working electrodes, these Input working electrodes are connected to switching means for connection to a supply voltage source, furthermore consisting of a third and fourth transistor, whose input working electrode each over Switching means are connected to the input working electrodes of the first and second transistors, respectively.

Verschiedene Ausführungsformen einkanaliger MIS-Binär-Flip-Flop-Schaltungen sind beispielsweise beschrieben in den US-Patentschriften 35 73 507 und 63 115. Der Schaltungsaufwand bei diesen bekannten Schaltungsanordnungen ist jedoch beträchtlich und daher aus Kostengründen nicht zufriedenstellend. Insbesondere ist der Nachteil zu verzeichnen, daß eine Zeittaktsignalquelle und eine weitere Signalquelle erforderlich sind, wobei die weitere Signalquelle inverse Signale zur Zeittaktsignalquelle abgibt, wobei es gleichgültig ist, ob das inverse Signal in der gleichen Flip-Flop-Schaltung erzeugt wird oder von außenVarious embodiments of single-channel MIS binary flip-flop circuits are described, for example, in US Pat. Nos. 3,573,507 and 63 115. However, the circuit complexity in these known circuit arrangements is considerable and therefore unsatisfactory for reasons of cost. In particular, there is the disadvantage that a Clock signal source and a further signal source are required, the further signal source being inverse Outputs signals to the clock signal source, it does not matter whether the inverse signal in the same Flip-flop circuit is generated or externally

zugeführt wird. Im US-Patent 35 55 307 ist eine Flip-Flop-Schaltung gezeigt, bei der nur eine Zeittaktsignalquelle erforderlich ist Bei dieser Schaltung sind jedoch komplementäre MlS-Transistoren erforderlich, die zudem in großer Zahl vorhanden sind.is fed. In US Patent 35 55 307 a flip-flop circuit is shown in which only one timing signal source is required. In this circuit are however, complementary MlS transistors are required, which are also available in large numbers.

Aufgabe der vorliegenden Erfindung ist es, einen einkanaligen Binär-Flip-Flop so auszubilden, daß eine relativ kleine Anzahl von Bauteilen erforderlich ist und daß weiterhin nur eine einzige Zeitsteuersignalquelle notwendig ist, ohne daß es erforderlich ist, zu bliesen Steuersignalen inverse Signale zu bilden. Diese Aufgabe wird für eine Flip-Flop-Schaltungsanordnung der eingangs angegebenen Gattung gelöst durch die Verwendung eines fünften und sechsten Transistors deren jeweilige Ausgangsarbeitselektrode verbunden ist mit der Steuerelektrode des vierten bzw. dritten Transistors und deren jeweilige Eingangsarbeitselektrode verbunden ist mit der Steuerelektrode des ersten bzw. zweiten Transistors, wobei die Steuerelektrode des fünften und sechsten Transistors mit einer Spannungsimpulsquelie verbunden sind, deren Impulse diese Transistoren leitend steuern, und die gleichzeitig die Ausgangsarbeitselektroden des dritten und vierten Transistors beaufschlagen.The object of the present invention is to design a single-channel binary flip-flop so that one relatively small number of components is required and that still only a single timing signal source is necessary without the need to blow Control signals to form inverse signals. This task is performed for a flip-flop circuit arrangement of the initially specified type solved by the use of a fifth and sixth transistor whose respective output working electrode is connected to the control electrode of the fourth or third Transistor and its respective input working electrode is connected to the control electrode of the first or second transistor, the control electrode of the fifth and sixth transistor being connected to a voltage pulse source, the pulses of which are connected to these Control transistors conductive, and at the same time the output working electrodes of the third and fourth Apply transistor.

Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert Es zeigt dieThe invention is explained in more detail below with reference to the drawings

F i g. 1 einen bekannten Flip-Flop-Schaltkreis,F i g. 1 a known flip-flop circuit,

Fig.2 einen bekannten gegenüber der Schaltung nach F i g. 1 geänderten Flip-Flop-Schaltkreis,Fig.2 shows a known compared to the circuit according to FIG. 1 modified flip-flop circuit,

Fig.3 eine Flip-Flop-Schaltung gemäß der Erfindung,3 shows a flip-flop circuit according to the invention,

F i g. 4 ein weiteres Ausführungsbeispiel gemäß der Erfindung,F i g. 4 a further embodiment according to the invention,

Fig.5 eine Frequenzteilerschaltung unter Verwen dung der Flip-Flop gemäß der Erfindung.Fig. 5 shows a frequency divider circuit using preparation of the flip-flop according to the invention.

In der nachfolgenden Beschreibung ist vorausgesetzt, daß MOS-Bauteile verwendet werden, da diese am wirtschaftlichsten bei integrierten Schaltungen verwendet werden können. In gleicher Weise können natürlich auch M IS-Bauteile Anwendung Finden.In the following description, it is assumed that MOS devices are used because they are on can be used most economically in integrated circuits. In the same way, of course M IS components are also used.

F i g. 1 zeigt den am meisten verwendeten Flip-Flop-Schaltkreis unter Verwendung einkanaliger MIS-Transistoren ohne Zeittaktsignalquelle. Die Schaltung zeigt Transistoren 71 und T2, deren Steuerelektroden und Eingangsarbeitselektroden zusammengeschaltet sind und an einer Potentialquelle — Vdd liegen. Die Ausgangsarbeitselektroden von 71 und T2 sind mit den Ausgängen Q' und Q verbunden. Die Ausgangsarbeitselektrode von Γι ist weiterhin verbunden mit der Eingangsarbeitselektrode eines Transistors T3, dessen Steuerelektrode verbunden ist mit einen Eingangsanschluß /. Die Ausgangsarbeitselektrode von T3 liegt am Massebezugspotential. Die Ausgangsarbeitselektrode Γι ist weiterhin verbunden mit der Eingangsarbeltselektrode eines Transistors T4, dessen Ausgangsi-rbeitselektrode ebenfalls an Massebezugspotential liegt. Die Steuerelektrode von T4 ist mit der Ausgangsarbeitselektrode von Tz verbunden. Die Ausgangsarbeitselektrode von T2 ist verbunden mit der Eingangsarbeitselektrode von Ti, dessen Steuerelektrode mit dem Eingangsanschluß K verbunden ist Die Ausgangsarbeitselektrode von Ti liegt ebenfalls an Massebezugspotential. Die Ausgangsarbeitselektrode von T2 ist weiterhin verbunden mit der Eingangsarbeitselektrode eines Transistors Tb. Dessen Steuerelektrode ist mit der Ausgangsarbeitselektrode von T\ verbunden, während die Ausgangsarbeitselektrode von T6 ebenfalls an Massebezugspotential liegt. Die auftretenden Schaltzustände sind folgende:F i g. 1 shows the most widely used flip-flop circuit using single-channel MIS transistors with no timing signal source. The circuit shows transistors 71 and T 2 , whose control electrodes and input working electrodes are connected together and connected to a potential source - Vdd. The output working electrodes of 71 and T 2 are connected to the Q ' and Q outputs. The output working electrode of Γι is also connected to the input working electrode of a transistor T 3 , the control electrode of which is connected to an input terminal /. The output working electrode of T 3 is at the ground reference potential. The output working electrode Γι is also connected to the input bar electrode of a transistor T 4 , whose output working electrode is also at ground reference potential. The control electrode of T 4 is connected to the output working electrode of Tz . The output working electrode of T 2 is connected to the input working electrode of Ti, the control electrode of which is connected to the input terminal K. The output working electrode of Ti is also at ground reference potential. The output working electrode of T 2 is also connected to the input working electrode of a transistor Tb. Its control electrode is connected to the output working electrode of T \ , while the output working electrode of T 6 is also at ground reference potential. The switching states that occur are as follows:

ZustandState

a b c da b c d

0 00 0

1 11 1

Hierbei ist vorausgesetzt, daß der logische Wert »1«It is assumed that the logical value "1"

ίο den Zustand darstellt, bei welchem die beiden an /und K liegenden Eingangssignale ausreichend negativ sind, damit die Transistoren der Schaltung leitend werden. Zum einfacheren Verständnis ist vorausgesetzt daß der logische Wert »1« äquivalent — Vdd ist während derίο represents the state in which the two input signals applied to / and K are sufficiently negative that the transistors of the circuit become conductive. For easier understanding it is assumed that the logical value "1" is equivalent - Vdd is during the logische Wert »0« dem Massebezugspotential entspricht Die gleichen Symbole gelten auch für die logischen Ausgangswerte Q. logical value »0« corresponds to the ground reference potential. The same symbols also apply to the logical output values Q.

Bei dem Zustand a liegt ein Eingangssignal mit dem logischen Wert »0« an der Klemme / und damit an derIn state a, an input signal with the logical value "0" is applied to the / terminal and thus to the Steuerelektrode des Transistors T3. T3 ist dadurch gesperrt und der Punkt A abgetrennt vom MassebezugspotentiaL Weiterhin liegt an K der Wert »0«. Der Schaltzustand jedes der Transistoren T4 und T6 bleibt unverändert da die Punkte A und B keine PotentialänControl electrode of transistor T 3 . T 3 is blocked and point A is separated from the ground reference potential. Furthermore, the value "0" is at K. The switching state of each of the transistors T 4 and T 6 remains unchanged since the points A and B have no potential derung erfahren, wenn an die Eingänge / und K die Signalwerte »0« angelegt werden. Dies bedeutet weiterhin, daß der Ausgang ^unverändert bleibtexperience change when the signal values »0« are applied to inputs / and K. This also means that the output ^ remains unchanged

Im Schaltzustand b wird bei / der Wert in »1« verändert während der Eingang K unverändert bei »0«In switching state b, the value for / is changed to »1« while input K remains unchanged at »0« bleibt Dies bedeutet daß T3 leitend wird und der Punkt A nunmehr Massebezugspotential aufweist T6 ist nunmehr ebenso wie T5 gesperrt so daß am Punkt ßdas Potential -VDD liegt was dem logischen Wert »1« entsprichtThis means that T 3 becomes conductive and point A now has ground reference potential, T 6 is now blocked, as is T 5 , so that the potential -V DD is at point β, which corresponds to the logical value "1"

Im Schaltzustand c ist der Eingang J am Wert »0«, während der Eingang K am Wert »1« anliegt Damit liegt am Punkt B nunmehr Massebezugspotential, wobei Ts leitend ist und dadurch T^ gesperrt wird. Da der Eingang / an »0« liegt weist der Punkt A das PotentialIn switching state c, input J has the value "0", while input K has the value "1". This means that there is now ground reference potential at point B , whereby Ts is conductive and T ^ is blocked. Since the input / is at »0«, point A shows the potential — Vdd auf, so daß Q' nunmehr den Wert »1« aufweist- Vdd so that Q ' now has the value "1"

Der Punkt B bleibt an »0«, da sowohl T5 und T6 leitendPoint B remains at "0" since both T 5 and T 6 are conductive

sind, so daß damit der Ausgang Q den Wert »0«so that the output Q has the value "0" aufweist.having.

Im Schaltzustand d sind beide Eingänge / und K am Both inputs / and K am are in switching state d

logischen Wert »1« liegend. Damit sind Ts und T5 leitend, so daß beide Punkte A und B an Massebezugspotential liegen. Werden nunmehr die Signale mit dem logischen Wert »1« von / und K entfernt können die Punkte A und B floaten, da sie nunmehr vom Massebezugspotenlogical value "1" lying. This means that Ts and T 5 are conductive, so that both points A and B are at ground reference potential. If the signals with the logical value "1" are now removed from / and K , points A and B can float because they are now from the ground reference point tial abgetrennt sind, so daß nunmehr der Flip-Flop einenare tial separated, so that now the flip-flop one der stabilen Zustände einnehmen kann, bei welchem Q which can assume stable states, at which Q entweder »0« und »1« ist jedoch ist unbestimmt,either "0" and "1" is however indefinite, welcher dieser Zustände eingenommen wird.which of these states is assumed.

Bei der Schaltung nach Fig.2 ist zwischen derIn the circuit of Figure 2 is between the

Ausgangsarbeitselektrode des Transistors T3 und dem Massebezugspotential ein Transistor T7 und ein Schalter Sio geschaltet. Die Steuerelektrode von T1 ist über einen Schalter S\ mit dem Ausgang Q' verbunden. In entsprechender Weise ist ein Transistor T% und einOutput working electrode of the transistor T 3 and the ground reference potential, a transistor T 7 and a switch Sio are connected. The control electrode of T 1 is connected to the output Q ' via a switch S \ . In a corresponding manner, a transistor is T% and a Schalter Si 2 zwischen der Ausgangsarbeitselektrode von Transistor T5 und Massebezugspotential geschaltet. Die Steuerelektrode des Transistors 7J ist über einen Schalter S2 mit dem Ausgang Q verbunden. Im Schaltzustand c gemäß der obigen Tabelle, wobei an J Switch Si 2 connected between the output working electrode of transistor T 5 and ground reference potential. The control electrode of the transistor 7J is connected to the output Q via a switch S 2 . In switching state c according to the table above, where at J

b5 der Wert »0« und K der Wert »1« liegt und demgemäß Q gleich »0« ist, sind die Schalter Si und S2 geöffnet und die Schalter S]o ut.d S,2 geschlossen. Die Schaltung nimmt nunmehr den Schaltzustand gemäß d ein, wobeib5 the value "0" and K the value "1" and accordingly Q equals "0", the switches Si and S 2 are open and the switches S ] o ut.d S, 2 are closed. The circuit now assumes the switching state according to d, where

sich J auf den logischen Wert »1« ändert. Hierdurch wird Ti leitend, jedoch kann kein Strom fließen, da Ti gesperrt ist (Schalter Si ist geöffnet). Nunmehr wird der Schalter Si geschlossen und gleichzeitig der Schalter S10 geöffnet. Da am Punkt A—Voo liegt, gelangt dieses Potential an die Steuerelektrode von Ti und wird dort gespeichert. ( .-r T1 kann jedoch kein Strom fließen, da der Schalter Sw geöffnet ist, weshalb A am Potential - VpD liegen bleibt, während Si geschlossen ist und die Steuerelektrode von Ti aufgeladen wird. Wird nunmehr Si geöffnet und gleichzeitig Sio geschlossen, bewirkt die Ladung an der Steuerelektrode von T7, daß T7 leitet und am Punkt A nunmehr über Ti, Ti und S\o Massebezugspotential lieg;. Der Punkt A nimmt daher den logischen Wert »0« ein. Betrachtet man nunmehr den Punkt Bund setzt man voraus, daß 5, und Si simultan gciriggcrt werden, was ebenso für Sio und S12 gilt, ergibt sich aus der obigen Tabelle, daß beim Schaltzustand c der Ausgang Q am logischen Wert »0« lag. Da das an der Steuerelektrode von T8 liegende Potential dem logischen Wert »0« (Massebezugspotential) entspricht, wenn S2 geschlossen ist, leitet Tg nicht, so daß deshalb die Transistoren Ti und 7g und die Schalter Sj und Sn keinen Anteil an der Bestimmung des Potentials am Punkt B beim Übergang vom Schaltzustand c zum Schaltzustand d gemäß der vorigen Tabelle haben. Wenn nunmehr der Punkt A den logischen Wert »0« einnimmt, ist T6 gesperrt und da zu diesem Zeitpunkt S2 geöffnet ist, ergibt sich keine Stromverbindung von der Ausgangsarbeitselektrode des Transistors T2 zum Massebezugspotential. Damit weist der Punkt B und damit der Ausgang <?den logischen Wert »1« auf. Auf diese Weise hat sich der Ausgang Q im Zustand c verändert zum Ausgang Q' im Zustand d. Betrachtet man die Fälle, in welchen ein Obergang vom Zustand b zum Zustand d oder vom Zustand a zum Zustand d stattfindet, sieht man, daß Q sich jeweils nach Q' sich verändert, wobei Q' jeweils der alternierende, binäre logische Wert von Q' ist Bei der Schaltung nach F i g. 2 treten folgende Schaltzustände auf: J changes to the logical value "1". This makes Ti conductive, but no current can flow because Ti is blocked (switch Si is open). The switch Si is now closed and the switch S 10 is opened at the same time. Since there is A-Voo at the point, this potential reaches the control electrode of Ti and is stored there. (.-r T 1 , however, no current can flow because the switch Sw is open, which is why A remains at the potential - VpD , while Si is closed and the control electrode is charged by Ti . If Si is now opened and Sio is closed at the same time, this has the effect it now sets the charge on the gate of T 7 that T conducts 7 and at point a now has Ti, Ti and S \ o ground reference potential lie ;. the point a therefore assumes the logic value "0" a. Considering the point collar one assumes that 5, and Si are gciriggcrt simultaneously, which also applies to Sio and S12, results from the above table that the switching state of the output Q at the logic value of c was "0". Since the on the control electrode of T 8 lying potential corresponds to the logic value "0" (ground reference potential), when S2 is closed, Tg does not conduct, so that the transistors Ti and 7g and the switches Sj and Sn do not contribute to the determination of the potential at point B during the transition from the switching state c to Sc have hold state d according to the previous table. If point A now assumes the logic value "0", T 6 is blocked and since S2 is open at this point in time, there is no current connection from the output working electrode of transistor T 2 to the ground reference potential. Point B and thus the output <? Thus have the logical value "1". In this way, output Q in state c has changed to output Q ' in state d. If one considers the cases in which there is a transition from state b to state d or from state a to state d, one sees that Q changes each time after Q ' , where Q' is the alternating, binary logical value of Q ' In the circuit according to FIG. 2 the following switching states occur:

ZustandState InIn Kn K n <?n+1<? n +1 aa 00 00 QnQn bb 11 00 11 CC. 00 11 00 dd 11 11 QnQn

Qn + 1 stellt den Ausgang Q nach n+\ Impulsen der Schalter Si, S2, Sio und S12 dar. Qn entspricht dem Aus**·»«·** ^ n£ch i?~!nirlüls£n dieser ScG2l*^r l*** praktischen Ausführungsbeispiel werden die Schalter Si und S2 normalerweise durch Zeittaktimpulse getriggert, während die Schalter Sio und Sn durch inverse Signale dieser Impulse getriggert werden. Wie schon vorstehend erwähnt, benötigt diese Flip-Flop-Schaltung sowohl eine Zeittaktsignalquelle als auch eine Quelle von hierzu inversen Signalen, was bedeutet daß eine extra Schaltung erforderlich ist und außerdem eine relativ komplizierte Schaltung benötigt wird, damit die erforderliche Arbeitsgeschwindigkeit und entsprechend klare Ausgangssignale erhalten werden. Bei der zuvor erwähnten Schahimg nach dem US-Patent 35 55307 entfällt das Erfordernis einer inversen Zetttaktsignalquelle, jedoch sind dort komplizierte Schaltungen mit komplementären MIS-Transistoren erforderlich. Gemäß der vorliegenden Erfindung werden einkanalige Bauteile verwendet, wobei die Schaltung so ausgelegt ist, daß inverse Zeittaktsignale nicht erforderlich sind, sondern daß lediglich eine Zeittaktsignalquelle benötigt wird, deren Impulse sich zwischen einem aussteuernden Signal und Massebezugspotential verändern. Q n + 1 represents the output Q after n + \ pulses of the switches Si, S 2 , Sio and S12 . Q n corresponds to the exit ** · »« · ** ^ n £ ch i? ~! Ni rl üls £ n this ScG2l * ^ r l *** practical embodiment, the switches Si and S 2 are normally triggered by the timing pulses while the switches Sn and Sio are triggered by inverse signals of these pulses. As mentioned above, this flip-flop circuit requires both a timing signal source and a source of inverse signals, which means that an extra circuit is required and also a relatively complex circuit is required in order to obtain the required operating speed and correspondingly clear output signals will. The aforementioned Schahimg according to US Pat. No. 3,555,307 eliminates the need for an inverse Zetttaktsignalquelle, but there complicated circuits with complementary MIS transistors are required. According to the present invention, single-channel components are used, the circuit being designed so that inverse clock signals are not required, but that only a clock signal source is required, the pulses of which change between a modulating signal and ground reference potential.

Die F i g. 3 zeigt eine Grundschaltungsanordnung, bei welcher die Schaltbauteile, die identisch mit denjenigen nach F i g. t und 2 sind, die gleichen Kennzeichen tragen. Gegenüber der Schaltungsanordnung nach F i g. 1 werden bei der Schaltung nach F i g. 3 lediglich vier weitere Transistoren Ti, Te, T> und 7I0 benötigt. Die Steuerelektrode des Transistors T1 ist verbunden mit der Ausgangselektrode des Transistors Γιο. Weiterhin ist die F.ingangselektrode von Tw verbunden mit dem Ausgang Q'. In entsprechender Weise ist die Steuerelektrode des Transistors 7s verbunden mit der Ausgangselektrode von T9, dessen Eingangselektrode verbunden ist mit dem Ausgang Q. Die Steuerelektroden von T9 und T10 und die Ausgangsarbeitselektroden von T7 und T8 sind jeweils an eine Zeittaktsignalquelle C angeschlossen. Deren Signale weisen ein Steuerpotential für die Transistoren T> und Ti0 und ein Massebezugspotential für die Transistoren Ti und T8 auf.The F i g. 3 shows a basic circuit arrangement in which the switching components which are identical to those according to FIG. t and 2 have the same designation. Compared to the circuit arrangement according to FIG. 1 are used in the circuit according to FIG. 3 only four more transistors Ti, Te, T> and 7I 0 are required. The control electrode of the transistor T 1 is connected to the output electrode of the transistor Γιο. Furthermore, the F. input electrode of Tw is connected to the output Q '. In a corresponding manner, the control electrode of transistor 7s is connected to the output electrode of T 9 , the input electrode of which is connected to output Q. The control electrodes of T 9 and T10 and the output working electrodes of T 7 and T 8 are each connected to a clock signal source C. Their signals have a control potential for the transistors T> and Ti0 and a ground reference potential for the transistors Ti and T 8 .

Die Tabelle für die F i g. 2 ist in gleicher Weise gültig für die Schaltungsanordnung nach F i g. 3, jedoch stellt Qn+\ den Zustand des Ausgangs Q nach n+1 vollständigen Zeittaktimpulsen dar. Qn entspricht dem Zustand des Ausgangs Q nach η vollständigen Taktimpulsen. Q' ist stets der alternierende binäre logische Wert von Q. The table for the F i g. 2 is valid in the same way for the circuit arrangement according to FIG. 3, however, Q n + \ the state of the output Q n + 1 after full time pulses represent. Q n corresponding to the state of the output Q to η full clock pulses. Q ' is always the alternating binary logical value of Q.

Als erstes wird der Obergang vom Zustand a zum Zustand b gemäß der Tabelle betrachtet Qn+ 1 ist im Zustand a bei Qn. Es sei vorausgesetzt, daß Qn den logischen Wert »1« verändert, wird T3 leitend Zu diesem Zeitpunkt weist das Taktsignal C Massebezugspotential auf, bei welchem T9 und T10 gesperrt sind. Deshalb ist auch T7 gesperrt Da der Punkt B das Potential »1« aufweist, ist zu diesem Zeitpunkt T, geöffnet, Q' liegt an »0« und T6 ist gesperrt Der Anschluß K liegt an »0«, weshalb Ts gesperrt istFirst, consider the transition from state a to state b according to the table. Q n + 1 is in state a at Q n . Assuming that Q n changes the logic value "1", T 3 becomes conductive. At this point in time, the clock signal C has ground reference potential, at which T 9 and T 10 are blocked . Therefore T 7 is also blocked. Since point B has the potential "1" , T, is open at this point in time , Q ' is at "0" and T 6 is blocked. Terminal K is at "0", which is why Ts is blocked

Tritt nunmehr ein Taktimpuls C auf, werden die Ausgangsarbeitselektroden von T7 und T8 von Massebezugspotential abgetrennt und T9 und Tt0 werden leitend Die Klemme A weist den Wert »0« auf, so daß kein Strom über Tio fließt um T7 zu öffnen. Der Punkt B dagegen liegt am Wert »1«, so daß ein Strom über T9 fließt und die Steuerelektrode von T1 auflädt Wie erwähnt ist die Ausgangsarbeitselektrode von T8 abgetrennt vom Massebezugspotential, wenn der Impuls Cauftritt so daß ausreichend Zeit zur Verfügung steht um die Steuerelektrode von T8 voll aufzuladen. Das Potential an C kehrt nunmehr auf Massebezugspo tential zurück und die Ladung an der Steuerelektrode von T8 bewirkt daß T» geöffnet bleibt Da jedoch T5 gesperrt ist, wenn an iTder logische Wert »0« liegt kann Ober T8 kein Strom fließen, und der Ausgang Q bleibt deshalb auf dem logischen Wert »1«. Nachfolgend sei vorausgesetzt, daß im Zustand a Qm den logischen Wert »0« aufweist An/wird der Wert »1« angelegt, wodurch T3 leitend wird Infolge des Potentials an Punkt Λ ist T6 leitend und hält den Punkt B am logischen Wert »0«. Infolge eines Impulses Cwird T9und gleitend Da der Punkt A den logischen Wert »1« fließt ein Strom fiber Τ» und ladt die Steuerelektrode von T1 auf. Da der Punkt B an »0« Begt bfefct T» gesperrt. Das Taktsignal C wird nunmehr zu Massebezugspotential, ein Strom fließt durch 3a und 7J und der Punkt A nimmt Massebezugspotential an, d.h. den logischen Wert »0«, If a clock pulse C now occurs, the output working electrodes of T 7 and T 8 are separated from the ground reference potential and T 9 and T t0 become conductive. Terminal A has the value "0" so that no current flows through Tio to open T 7 . Point B, on the other hand, is at the value "1", so that a current flows through T 9 and charges the control electrode of T 1 As mentioned, the output working electrode of T 8 is separated from the ground reference potential when the pulse C occurs so that sufficient time is available to fully charge the control electrode of T 8. The potential at C now returns to ground reference potential and the charge at the control electrode of T 8 causes T " to remain open. However, since T 5 is blocked when iT is the logic value" 0, no current can flow through T 8, and the output Q therefore remains at the logical value "1". In the following it is assumed that in state a Q m has the logical value "0" An / the value "1" is applied, whereby T 3 becomes conductive. Due to the potential at point Λ, T 6 is conductive and holds point B at the logical value "0". As a result of a pulse C becomes T 9 and sliding Since point A has the logical value "1", a current flows through Τ "and charges the control electrode of T 1 . Since the point B at »0« Begt bfefct T »is blocked. The clock signal C now becomes the ground reference potential, a current flows through 3a and 7J and the point A assumes the ground reference potential, ie the logical value "0",

wodurch Tb gesperrt wird. Da der Punkt B nunmehr vom Massebezugspotential abgetrennt ist, nimmt er das Potential - Vm an, d. h. den logischen Wert »I«. Dies bedeutet also, daß gleichgültig, welcher Binärwert im Zustand a für Qn vorliegt, im Zustand b stets der logische Wert »1« angenommen wird.whereby T b is blocked. Since point B is now separated from the ground reference potential, it assumes the potential - V m , ie the logical value "I". This means that no matter which binary value is present for Q n in state a, the logical value "1" is always assumed in state b.

Betrachtet man nunmehr den Übergang vom Zustand b zum Zustand c, ist vorauszusetzen, daß im Zustand der Punkt A am Wert »0« und der Punkt B am Wert »I« liegt. Das Signal am Eingang /verändert sich nunmehr auf den logischen Wert »0«, während am Eingang K nunmehr der Wert »1« liegt. Auf diese Weise wird Tt gesperrt und Γ5 geöffnet. Tritt ein Impuls Cauf, wird die Steuerelektrode von Γ8 auf das Potential am Punkt B aufgeladen. 7} bleibt gesperrt. Geht C nunmehr auf Massebezugspotential zurück, werden T5 und ΓΒ leitend und der Punkt B nimmt den Wert »0« an, wobei gleichzeitig Tt gesperrt wird. Deshalb liegt nunmehr am Punkt A der logische Wert »1«.If one now looks at the transition from state b to state c, it must be assumed that point A is at the value "0" and point B at the value "I" in the state. The signal at input / now changes to the logical value "0", while input K now has the value "1". In this way, Tt is blocked and Γ 5 is opened. If a pulse C occurs, the control electrode is charged from Γ 8 to the potential at point B. 7} remains blocked. If C now goes back to ground reference potential, T 5 and Γ Β become conductive and point B takes on the value “0”, whereby T t is blocked at the same time. Therefore the logical value "1" is now at point A.

Nachfolgend wird der Übergang vom Zustand c zum Zustand d betrachtet. Im Zustand d liegen an den Eingangsanschlüssen J und K die logischen Werte »1« an. wodurch Γ3 und Tj leitend werden. Da im Zustand c am Punkt A der Wert »1« liegt, ist Tb leitend und 7"4 gesperrt. Tritt nunmehr ein Impuls Cauf, werden T» und Fio leitend und die Steuerelektrode von Ti wird auf das Potential von Punkt A gebracht. Geht C nunmehr auf Massepotential zurück, sind Ti und 7? leitend und der Punkt A nimmt den Wert »0« an, wodurch Tb gesperrt wird. Daher nimmt der Punkt B den logischen Wert »1« an. Wie in der Schaltung nach F i g. 2 ist deutlich ersichtlich, daß bei jedem Übergang vom Zustand a, b oder c zum Zustand d sich jeweils ein Ausgang ζ)ergibt, welcher gleich dem alternierenden, binären Ausgangswert des vorherigen Ausgangs Q ist. Dies bedeutet im Zustand d, daß Qn+\ =<?'„ist.The transition from state c to state d is considered below. In state d, the logic values "1" are present at the input connections J and K. whereby Γ 3 and Tj become conductive. Since the value "1" is at point A in state c , T b is conductive and 7 " 4 is blocked. If a pulse C now occurs, T" and Fio become conductive and the control electrode of Ti is brought to the potential of point A. If C now goes back to ground potential, Ti and 7? Are conductive and point A assumes the value "0", whereby T b is blocked. Therefore point B assumes the logic value "1." As in the circuit according to F. 2 it can be clearly seen that with each transition from state a, b or c to state d there is an output ζ) which is equal to the alternating binary output value of the previous output Q. In state d, this means that Q n + \ = <? '"Is.

Dem Beispiel nach Fig. 3 kann also entnommen werden, daß der dort dargestellte /-/C-Flip-Flop dieselbe Arbeitsweise aufweist wie die Schaltung nach F i g. 2. wobei jedoch eine Umkehrstufe für das Zeittaktsignal nicht erforderlich ist. wie es bei den bekannten Schaltungen benötigt wird. Dieser Vorteil wird erreicht, ohne daß komplementäre Transistoren benötigt werden. The example according to FIG. 3 can therefore be taken from that the / - / C flip-flop shown there is the same Has operation like the circuit according to FIG. 2. However, there is an inverter for the timing signal is not required. as is required in the known circuits. This advantage is achieved without the need for complementary transistors.

In F i g. 4 ist ein Flip-Flop nach F i g. 3 gezeigt, bei welchem zusätzliche Eingangsanschlüsse CLEAR und SET vorgesehen sind. Ein zusätzlicher Transistor Tw ist vorgesehen, dessen Eingangsarbeitselektrode verbunden ist mit der Steuerelektrode von Tt, dessen Ausgangsarbeitselektrode zusammengeschaltet ist mit der Ausgangsarbeitselektrode von T1 und dessen Steuerelektrode mit dem Anschluß CLEAR verbunden ist. Die Ausgangsarbeitselektrode von Tu ist weiterhin verbunden mit der Eingangsarbeitselektrode eines Transistors Γι 3, dessen Ausgangsarbeitselektrode verbunden ist mit der Steuerelektrode von Ti. Die Steuerelektrode von 7~u ist verbunden mit der Steuerelektrode von Tw. Des weiteren ist ein Transistor T\2 vorgesehen, dessen Eingangsarbeitselektrode verbunden ist mit der Steuerelektrode von Tb, dessen Ausgangsarbeitselektrode verbunden ist mit der Ausgangsarbeitselektrode von Tb und dessen Steuerelektrode an den SE7"-Anschluß angeschlossen ist. Die Ausgangsarbeitselektrode von Tn ist weiterhin verbunden mit der Eingangsarbeitselektrode eines Transistors 7"i4, dessen Ausgangsarbeitselektrode verbunden ist mit der Steuerelektrode des Transistors 7s. Die Steuerelektrode von Tu ist angeschlossen an die Steuerelektrode von T\2- In Fig. 4 is a flip-flop according to FIG. 3, in which additional input connections CLEAR and SET are provided. An additional transistor Tw is provided, the input working electrode of which is connected to the control electrode of Tt, the output working electrode of which is interconnected with the output working electrode of T 1 and the control electrode of which is connected to the terminal CLEAR . The output working electrode of T u is also connected to the input working electrode of a transistor Γι 3, the output working electrode of which is connected to the control electrode of Ti. The control electrode of 7 ~ u is connected to the control electrode of Tw. Furthermore, a transistor T \ 2 is provided, whose input working electrode is connected to the control electrode of T b , whose output working electrode is connected to the output working electrode of T b and whose control electrode is connected to the SE7 "terminal. The output working electrode of Tn is also connected to the input working electrode of a transistor 7" i4, whose Output working electrode is connected to the control electrode of transistor 7s. The control electrode of Tu is connected to the control electrode of T \ 2-

Es sei vorausgesetzt, daß der Punkt A sich am logischen Wert »1« und der Punkt Asien am logischen Wert »0« befinden. EinSfT-Impuls läßt die Transistoren 7m und Tn leitend werden. Der Punkt A nimmt daher den logischen Wert »1« an, d. h. sein Potential entspricht dem Massebezugspotential, gleichzeitig wird der Punkt B auf den logischen Wert »1« gebracht. Irgendeine Ladung an der Steuerelektrode von Ti, die ein Leitendwerden von Tu bewirken würde, wodurch der Punkt B auf Massebezugspotential gebracht werden würden (K=»1«, d.h. Γ5 ist leitend) wird über Γ,4 an Masse abgeleitet, wodurch 7« gesperrt bleibt. Klemme A ist nunmehr am Wert »0« und die Klemme B am Wert »1«. Ein Ci-£/4/?-Signal an den Steuerelektroden von Tw und Γη wirkt in analoger Weise wie ein S£T-Signal und bewirkt eine Rückkehr des Punktes ßauf den Wert »0« und des Punktes A auf den Wert »1«, indem der Punkt B über Tw und Entladen der Steuerelektrode von Τη über Γι3 auf Massebezugspotential an Masse gelegt wird.It is assumed that the point A is at the logical value "1" and the point Asia is at the logical value "0". A SFT pulse makes the transistors 7m and Tn conductive. Point A therefore takes on the logical value "1", ie its potential corresponds to the ground reference potential, at the same time point B is brought to the logical value "1". Any charge on the control electrode of Ti that would cause Tu to become conductive, which would bring point B to ground reference potential (K = "1", ie Γ 5 is conductive) is diverted to ground via Γ, 4 , whereby 7 « remains locked. Terminal A is now at the value "0" and terminal B at the value "1". A Ci- £ / 4 /? - signal at the control electrodes of Tw and Γη acts in an analogous manner to a S £ T signal and causes the point ß to return to the value "0" and point A to the value "1" by placing point B via Tw and discharging the control electrode from Τη via Γι3 to ground reference potential.

Die F i g. 5 zeigt eine Frequenzteilerschaltung, die einen speziellen Fall der Schaltung nach F i g. 3 darstellt, wobei die Eingänge ] und K beide am logischen Wert »1« liegen und die Transistoren Tj und Γ5 daher in Wegfall kommen. Es sei vorausgesetzt, daß der Punkt B den logischen Wert »1« und der Punkt A den logischen Wert »0« aufweist. Tritt ein Impuls Cauf, fließt über Tq ein Strom und lädt die Steuerelektrode von Γ« leitend, der Punkt zu B nimmt Massebezugspotential an, der Transistor 7i wird gesperrt und der Punkt A nimmt den logischen Wert »1« an. Tritt abermals ein Impuls Cauf, werden die Potentiale an den Punkten A und B abermals umgekehrt.The F i g. FIG. 5 shows a frequency dividing circuit which represents a special case of the circuit of FIG. 3, where the inputs ] and K are both at the logic value "1" and the transistors Tj and Γ5 are therefore omitted. It is assumed that point B has the logical value "1" and point A has the logical value "0". If a pulse C occurs, a current flows through Tq and charges the control electrode of Γ "conductive, the point to B assumes ground reference potential, the transistor 7i is blocked and the point A assumes the logical value" 1 ". If a pulse C occurs again, the potentials at points A and B are reversed again.

Treten die Impulse Cmit einer Frequenz fauf, treten an den Ausgängen Q und Q' Signale mit der Frequenz /72 auf, die sich zwischen »0« und »1« ändern.If the impulses C occur with a frequency f, signals with the frequency / 72 appear at the outputs Q and Q ' , which change between "0" and "1".

Bei den hier beschriebenen Schaltungen wurden MOS-Transistoren mit einem P-Kanal und einer Silicium-Steuerelektrode beschrieben. Es ist jedoch selbstverständlich, daß auch entsprechende Transistoren mit einem N-Kanal verwendet werden können, wobei dann natürlich die Speisespannungsquelle eine umgekehrte Polarität + "Vdd aufweistIn the circuits described here, MOS transistors with a P-channel and a silicon control electrode were described. It goes without saying , however, that corresponding transistors with an N-channel can also be used, in which case the supply voltage source then naturally has an inverted polarity of + "Vdd

Hierzu 1 Blatt Zeichnungen 1 sheet of drawings

Claims (7)

Patentansprüche:Patent claims: 1. Flip-Flop-Schaltungsanordnung mit MIS-Transistoren, bestehend aus einem ersten und zweiten Transistor, wobei jeweils die Eingangsarbeitselektrode des einen Transistors mit der Steuerelektrode des anderen Transistors verbunden ist, die Ausgangsarbeitselektroden mit Mitteln zum Anschluß dieser Elektroden an Massebezugspotential verbunden sind und von den Eingangsarbeitselektroden die Ausgangssignale abgegriffen werden, wobei diese Eingangsarbeitselektroden mit Schaltmitteln zum Anschluß an eine Speisespannungsquelle verbunden sind, weiterhin bestehend aus einem dritten und is vierten Transistor, deren Eingangsarbeitselektrode jeweils aber Schaltmittel mit den Eingangsarbeitselektroden des ersten bzw. zweiten Transistors verbunden sind, gekennzeichnet durch die Verwendung eines fünften und sechsten Transistors (T% 71ο), deren jeweilige Ausgangsarbeitselektrode verbunden ist mit der Steuerelektrode des vierten bzw. dritten Transistors (Tt. T1) und deren jeweilige Eingangsarbeitselektrode verbunden ist mit der Steuerelektrode des ersten bzw. zweiten Transistors (T4, T6), wobei die Steuerelektrode des fünften und sechsten Transistors (Ti7io) mit einer Spannungsimpulsquelle verbunden sind, deren Impulse diese Transistoren leitend steuern, und die gleichzeitig die Ausgangsarbeitselektroden des dritten und vierten Transistors (T1, Tg) beaufschlagen.1. Flip-flop circuit arrangement with MIS transistors, consisting of a first and a second transistor, the input working electrode of one transistor being connected to the control electrode of the other transistor, the output working electrodes being connected to means for connecting these electrodes to ground reference potential and from the input working electrodes, the output signals are tapped, these input working electrodes are connected to switching means for connection to a supply voltage source, further consisting of a third and is fourth transistor, the input working electrode of which, however, switching means are connected to the input working electrodes of the first and second transistor, respectively, characterized by the Use of a fifth and sixth transistor (T% 71ο), whose respective output working electrode is connected to the control electrode of the fourth or third transistor (Tt. T 1 ) and their respective input working electrode ode is connected to the control electrode of the first and second transistor (T 4 , T 6 ), the control electrode of the fifth and sixth transistor (Ti7io) being connected to a voltage pulse source, the pulses of which control these transistors conductively, and which simultaneously control the output working electrodes of the apply the third and fourth transistor (T 1 , Tg) . 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die jeweilige Eingangsarbeitselektrode des ersten und zweiten Transistors (T4, T6) über einen Lasttransistor (T\, T2) mit der Speisespannungsquelle verbunden ist, wobei jeweils diese Eingangsarbeitselektrode mit der Ausgangsarbeitselektrode dieser Transistoren fl\. Ti) verbunden ist, deren Eingangsarbeitselektrcde an die Speisespannungsquelle angeschlossen sind.2. Circuit arrangement according to claim 1, characterized in that the respective input working electrode of the first and second transistor (T 4 , T 6 ) is connected to the supply voltage source via a load transistor (T \, T 2 ) , this input working electrode in each case with the output working electrode of this Transistors fl \. Ti) , whose input working electrodes are connected to the supply voltage source. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Transistoren MOS-Transistoren mit einer Silicium-Steuerelektrode sind.3. Circuit arrangement according to claim 1 or 2, characterized in that the transistors MOS transistors with a silicon gate are. 4. Schaltungsanordnung nach Anspruch 1, dadurch 4 gekennzeichnet, daß das Schaltmittel zum Verbinden der Eingangsarbeitselektrode des dritten Transistors (Tj) mit der Eingangsarbeitselektrode des ersten Transistors (T4) aus einem neunten Transistor (T3) besteht, wobei die Eingangsarbeitselektroden des ersten und des neunten Transistors (T4, Tt) zusammengeschaltet sind und die Ausgangsarbeitselektrode des neunten Transistors (T3) mit der Eingangsarbeitselektrode des dritten Transistors (T7) verbunden ist und daß das Schaltmittel zum Verbinden der Eingangsarbeitselektrode des vierten Transistors (Ts) mit der Eingangsarbeitselektrode des zweiten Transistors (T6) aus einem zehnten Transistor (T5) besteht, wobei die Eingangsarbeitselektroden des zweiten und des zehnten Transistors t>o (T6, T5) zusammengeschaltet sind und die Ausgangsarbeitselektrode des zehnten Transistors (T$) mit der Eingangsarbeitselektrode des vierten Transistors (Ti) verbunden ist.4. Circuit arrangement according to claim 1, characterized in that the switching means for connecting the input working electrode of the third transistor (Tj) to the input working electrode of the first transistor (T 4 ) consists of a ninth transistor (T 3 ) , the input working electrodes of the first and of the ninth transistor (T 4 , Tt) are interconnected and the output working electrode of the ninth transistor (T 3 ) is connected to the input working electrode of the third transistor (T 7 ) and that the switching means for connecting the input working electrode of the fourth transistor (Ts) to the input working electrode of the second transistor (T 6 ) consists of a tenth transistor (T 5 ) , the input working electrodes of the second and the tenth transistor t> o (T 6 , T 5 ) being connected together and the output working electrode of the tenth transistor (T $) being connected to the Input working electrode of the fourth transistor (Ti) is connected. 5. Schaltungsanordnung nach Anspruch 4, dadurch *>' gekennzeichnet, daß die Steuerelektrode des neunten Transistors (T3) mit einer binäre Signale abgebenden Signalquelle verbunden ist, die erste5. Circuit arrangement according to claim 4, characterized in that the control electrode of the ninth transistor (T 3 ) is connected to a signal source emitting binary signals, the first und zweite Eingangssignale zum öffnen und Sperren des neunten Transistors (T3) abgibt und daß die Steuerelektrode des zehnten Transistors (T5) mit einer weiteren, binäre Signale abgebenden Signalquelle verbunden ist, die erste und zweite Eingangssignale zum öffnen und Sperren des zehnten Transistors ^T5) abgibtand emits second input signals for opening and blocking the ninth transistor (T 3 ) and that the control electrode of the tenth transistor (T 5 ) is connected to a further signal source emitting binary signals, the first and second input signals for opening and blocking the tenth transistor ^ T 5 ) gives up 6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein elfter und zwölfter Transistor (Tu, T13) vorgesehen sind, wobei die Eingangsarbeitselektrode des elften Transistors (Tu) mit der Steuerelektrode des ersten Transistors (T4) und die Ausgangsarbeitselektrode des elften Transistors (Tu) mit Massebezugspotential verbunden sind, die Eingangsarbeitselektrode des zwölften Transistors (T13) ebenfalls an Massebezugspotential liegt, und seine Ausgangsarbeitselektrode mit der Steuerelektrode des dritten Transistors (Π) verbunden ist und die Steuerelektroden beider Transistoren (Tu, 7b) zusammengeschaltet sind und an einem CL£4W-Anschluß liegen. ,6. Circuit arrangement according to claim 1, characterized in that an eleventh and twelfth transistor (Tu, T13) are provided, the input working electrode of the eleventh transistor (Tu) with the control electrode of the first transistor (T 4 ) and the output working electrode of the eleventh transistor ( Tu) are connected to ground reference potential, the input working electrode of the twelfth transistor (T 13 ) is also connected to ground reference potential, and its output working electrode is connected to the control electrode of the third transistor (Π) and the control electrodes of both transistors (Tu, 7b) are connected together and on one CL £ 4W connection. , 7. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein dreizehnter und vierzehnter Transistor (Tu, Ti4) vorgesehen sind, wobei die Eingangsarbeitselektrode des dreizehnten Transistors (Tn) mit der Steuerelektrode des zweiten Transistors (T6) und die Ausgangsarbsitselektrode des dreizehnten Transistors (Tu) mit Massebezugspotential verbunden sind, die Eingangsarbeitselektrode des vierzehnten Transistors (Tt4) ebenfalls an Massebezugspotential liegt und seine Ausgangsarbeitselektrode mit der Steuerelektrode des vierten Transistors (T%) verbunden ist und die Steuerelektroden beider Transistoren (T\2, 7Ή) zusammengeschaltet sind und an einem SE7"-Anschluß liegen.7. Circuit arrangement according to claim 1, characterized in that a thirteenth and fourteenth transistor (Tu, T i4 ) are provided, the input working electrode of the thirteenth transistor (Tn) with the control electrode of the second transistor (T 6 ) and the output arbsitselectrode of the thirteenth transistor (Tu) are connected to ground reference potential, the input working electrode of the fourteenth transistor (Tt 4 ) is also connected to ground reference potential and its output working electrode is connected to the control electrode of the fourth transistor (T%) and the control electrodes of both transistors (T \ 2 , 7Ή) are connected together and connected to an SE7 "connector.
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