DE2216123A1

DE2216123A1 - Verfahren und Anordnung zur Analog Digital Umsetzung unter mehrfacher Inte gration

Info

Publication number: DE2216123A1
Application number: DE19722216123
Authority: DE
Inventors: G A Hellwarth; J E Milton
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-04-06
Filing date: 1972-04-01
Publication date: 1972-10-12
Also published as: JPS5141543B1; NL7204428A; IT947881B; GB1357656A; CH541906A; US3733600A; DK133450C; CA994914A; FR2132042B1; DE2216123C3; SE377250B; BE781491A; DE2216123B2; JPS50141254A; FR2132042A1; DK133450B

Description

Amtl. Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin: BC 970 007

Verfahren und Anordnung zur Analog-Digital-Umsetzung unter mehrfacher Integration ·

Elektrische Analogsignale können oft nur verarbeitet werden, z.B. in Computern, nachdem sie in die digitale Zahlendarstellung umgesetzt worden sind. Zahlreiche Schaltungen sind bekannt zur Analog-Digital-Umsetzung, auch zur Digital-Analog-Umsetzung. Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Umsetzer der umschaltenden Art. Darunter soll ein Umsetzer verstanden v/erden, bei dem Schaltoperationen zwischen einem oder mehreren analogen Eingangssignalen und ein oder mehreren Bezugsspannungen oder -strömen während der Umwandlung vorgenommen werden.' Solche Umsetzer arbeiten üblicherweise mit Hilfe eines Vergleichs des Analogsignales das eine unbekannte veränderliche Größe darstellt mit einem oder mehreren bekannten VergMchssignalen. Die bekannten Schaltungen können eingeiteilt werden in solche mit schrittweiser Näherung und solche, die mit einem Integrator arbeiten. Ein Umsetzer mit Integrator wurde beispielsweise beschrieben im IBM Technical Disclosure Bulletin, Band 5, Nr. 8, Januar 1963, Sei ton 51 bis 52. Die Umsetzungsgeschwindigkeit solcher Schal-

2098U/1 102

tunge'n konnte wesentlich erhöht werden durch die Anwendung verschiedener Bezugssignalpegel auf den Integrator nach der Abtastperiode. Eine derartige Schaltung wurde in der Offenlegungschrift 1 762 465 beschrieben. '

Analog-Digital-Umset2er werden häufig derart mit Multiplexschaltungen verbunden, daß mehrere Analogsignale wahlweise zur Umsetzung abgetastet werden können. Auch benötigen die Umsetzer beider genannten Arten verschiedene Schalteinrich·-. tungen am Eingang. Die bekannten Umsetzer arbeiten zufriedenstellend bei relativ langsamer Abtastung.

Moderne Datenverarbeitungsanlagen wie beispielsweise Computer können digitale Daten mit sehr hohen Geschwindigkeiten verarbeiten. Bei der Datengewinnung wie beispielsweise Abtastung ist es daher wesentlich, daß eine möglichst große Anzahl analoger Eingangssignale in einer bestimmten Zeit abgetastet werden. Das bedeutet, daß die Zeitdauer für die Konversion eines Analogsignales und auch die Zeit, die der Multiplexer zur Umschaltung benötigt, möglichst kurz gehalten werden muß.

Bei Verkürzung der Schaltzeiten leidet aber die Genauigkeit der bekannten Schaltungen infolge von Umschaltstößen, von Widerstandsänderungen während der Schaltvorgänge, Störungen und anderen Problemen, die mit den großen für solche Operationen benötigten Bandbreiten verknüpft sind. Eine Möglichkeit, die Auswirkungen von Sollwertabweichungen einzelner Schaltelemente zu beheben, wurde im IBM Technical Disclosure Bulletin, Band 11, Nr. 4, September 1968, Seiten 386 - 387 aufgezeigt.

·-
Der Erfindung liegt die Aufgabe zugrunde ein Verfahren zur

Analog-Digital-Umsetzung unter mehrfacher Integration anzuge-

2098^2/1102

ben ,.-bei dem die Empfindlichkeit des Umsetzers gegenüber Ausgleichsvorgängen, die beim Umschalten auf die verschiedenen unbekannten und bekannten Eingangsspannungen entstehen und die Genauigkeit des Ergebnisses beeinträchtigen, zu verringern.

Die genannte Aufgabe wird gemäß der Erfindung dadurch gelöst, daß die Umsetzung bis zum Abklingen der Ausgleichsvorgänge kurzzeitig unterbrochen wird.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben.

Es zeigen:

Fig. 1 ein Blockdiagramm eines Umsetzers;

Fig. 2 ein Zeitbasisdiagramm der Ausgangsspannung des Umsetzers ;

Fig. 3 die Blockschaltung eines mit drei Rampenspannungen integrierenden Analog-Digital-Umsetzers;.

Fig. 4 die Ausgangspegel der verschiedenen Komponenten der in Fig. 3 gezeigten Schaltung;

Fig. 5 eine Detailschaltung zum Ausführungsbeispiel der Fig. 3;

Fig. 6 Betriebsspannungen für die Schaltungskomponenten der Fig. 3 und 5;

2 09642/1102

BC 970 007

Fig. 7 Blockdiagramm der in den Ausführungsbeispielen der Fig. 3 und 5 verwendeten Steuer- und Zählerschaltungen;

Fig. 8 die Beziehung der Integrator-Ausgangssignale in den Fig. 3 und 5 zu den nach Fig. 7 decodierten Signalen des Analog-Digital-Konverters und

Fig. 9 die Reihenfolge der Vorgänge in Fig. 7 und 8.

Das allgemeine Blockdiagramm der Fig. 1 enthält Komponenten, die zu einem integrierenden Analog-Digital-Konverter gehören, der mit mehreren Rampen arbeitet. Das Ausführungsbeispiel wird im einzelnen in Zusammenhang mit den Fig. 3 und 5 beschrieben. Zu Grunde liegt eine mit drei Rampen arbeitende Integrieroperation, wie sie in der Offenlegungsschrift 1 762 465 beschrieben ist. Der analoge Eingang bei 10 ist in ein digitales Datenwort zur Verwendung durch ein Datenverarbeitungssystem umzuwandeln. Die Steuerschaltung 11 leitet einen Umwandlungszyklus dadurch ein, daß ein entsprechender Schalter in der Schaltermatrix 12 geschlossen wird, so daß das Signal VX in die Integratorschaltung 13 eingeführt wird. Die Integration von VX beginnt nach der Darstellung in Fig. 2 zur Zeit ti. Die Polarität von VX wird am Anfang geprüft und die Steuerschaltung 11 spricht so an, daß die Polarität für den Integrator 13 immer richtig ist.

Gleichzeitig mit der Einleitung der Integration von VX zur Zeit ti betätigt die Schaltung 11 das Tor 14, sodaß Zeitimpulse vom Taktgeber* 15 in die Zähler 16 kommen. Die Zähler

2098Λ2/1102

BC 970 007

16 erzeugen nach einer vorgewählten Abtastzeit einen"impuls, welcher über die Steuerschaltung 11 zum Zeitpunkt t2 abschaltet Die Prüfzeitperiode ti bis t2 kann bekanntlich fest oder veränderlich sein. Die Steuerschaltung 11 schaltet am Ende der Abtast- oder Prüfperiode ein Bezugssignal 17 über die Matrix so, daß der Integrator 13 für eine kurze Zeit, t2 bis t3, festgehalten wird. Während dieser Zeit kommen die Schalter in der Matrix 12 zur Ruhe. Auf diese Weise wird ausgeschlossen, daß Schaltstörungen die Ausgangssignale des Integrators 13 verzerren. Die Steuerschaltung 11 erzeugt auch noch andere derartige Plateaus, wie z.B. to bis ti, t4 bis t5 und das Plateau nach t6, die alle eine ähnliche Operationsunterbrechung oder Isolierung bewirken, während Schaltverbindungen hergestellt werden.

Die Steuerschaltung 11 erzeugt ein Signal, wenn diese festgelegten Perioden abgelaufen sind. Bei t3 z.B., betätigt die Schaltung 11 die Matrix 12 so, daß die Bezugsspannung 17 auf den Integrator 13 gekoppelt wird. Der Ausgang des Integrators 13 fällt nach t3 ab, bis bei t4 der Schwellwert des Vergleichers 18 überschritten und eine Anzeige ausgelöst wird. Wieder wird durch die Steuerschaltung 11 während der Übergangsperiode t'4 bis t5 der Integrator festgehalten, während die Schaltstörungen in der Matrix 12 abklingen. Zur Zeit t5 wird eine zweite Bezugsspannung mit geringerer Amplitude als die erste auf den Integrator 13 gekoppelt.

Wenn die kleinere Bezugsspannung nach der Zeit t5 anliegt, läuft das Ausgangssignal des Integrators rampenförmig mit

209842/1 102

niedrigerer Geschwindigkeit nach unten. Der VergleicHer 18 zeigt schließlich bei t6 an, daß der Anfangs- oder Startpegel erreicht wurde, so daß der Umsetzzyklus beendet ist.

Fig. 3 zeigt ein Diagramm eines integrierenden Analog-Digital-Konverters mit drei Rampen, ähnlich dem in der eingangs genannten Offenlegungsschrift beschriebenen. Für einen n-Bit-Konverter mit einer Frequenz fc des Taktgebers 25 wird ein Eingangssignal VX bei 20 durch den Integrator 23 über eine feste

2
Periode _ 2 gemessen im Zähler Tl, integriert. An-

f c
schließend folgt

209842/1102

die Integration der Bezugsspannung VR2, bis der Vergleicher 21 den Zähler T2 auf der Zahl N2 zur Zeit N2/fc stoppt. Eine zweite Bezugsspannung VRl wird dann integriert, bis der Vergleicher 22 den Zähler T2 bei N3, d.h. zur Zeit N3/fc, nach der Zahl N2 stoppt. Der Integrator erhält ferner eine Vorspannung VR3. Der umgewandelte Aus-

gangs-Digitalcode N4 wird für den vereinfachten Fall erster Klasse zu:

N4 = Nl . N2 + N3 = 2ⁿ . (-Vx - VR3)/ (VR2-VR3). Die Gleichung zeigt, dass der Ausgabecode. N4 direkt proportional der Spannung Vx, die negativ gewählt wird, abzüglich der konstanten Spannung VR3 ist. Die Vorspannung kann digital vom Ausgangscode subtrahiert werden, indem man die Zahl N2 vorsetzt.

Der Pufferverstärker 26, mit der Spannungsverstärkung eins liefert über einen Schalter mit den Kontakten 27A und 27B die drei Haupteingangssignale Vx, VR2 und VRl zum Integrator 23. Der Integratoreingang ViI kann keine unregelinässigen und ungenauen Signale mehr empfangen, wenn die Eingangssignale durch die Kontakte 28, 29, 3OA und 3OB umgeschaltet werden, denn der Schalter 27 arbeitet für eine festgelegte

4
Periode t = 2 /Ic, die durch den Zähler T3 in der Steuerschaltung zwischen je zwei Integrationsperioden eingesetzt wird.

2 0 9 8 LtyJ 1 0 2

Die in Fig. 4 gezeigte Impulskurve für die Integratorausgangsspärrnung VOl zeigt die kurzen Teile 32 bis 35 mit konstanter Amplitude vor jeder Rampe. Diese Zeitverzögerungsplateaus 32 bis 35 entstehen dadurch, dass der Integratoreingang Vi3 kurzzeitig über den Schalter 27 auf die Spannung VR4 geschaltet wird, die der Integratorvorspannung VR3 ähnlich ist. Diese Hauptverbesserung der Umschaltung des Integratoreinganges wird später noch genauer beschrieben.

Der Analogsignalabschnitt der in Fig. 3 gezeigten Konverterschaltung ist schematisch in Fig. 5 gezeigt. Um Schaltstörungen beim Umschalten der Bezugsspannungen VRl, VR2 und VR3 durch die MOSFET-Schalter 28, 29 oder 30 zu vermeiden, werden durch die MOSFET-Schalter 36 bzw. 37 die Hilfsspannungen VAl und VA2 gemäss Fig. 5 auf ViI geschaltet. Die Hilfsspannungen werden an die Kondensatoren 38 und 39 gelegt, um die Schaltstörungen von den MOSFETS 28 und 29 zu absorbieren und von den Widerständen 43, 44, 45 und 46 fernzuhalten. Die Schalter 36 und 37 leiten nur während des Umschaltens des Einganges ViI . Danach werden die Kondensatoren 38 und 39 über die Widerstände 47, 48 und 49 entladen. Die Bezugsspannungen VRl, VR2 und VR3 können sich mit einer sehr kurzen Zcit-

BC 9-70-007

2098427?T02

konstante erholen, nachdem die Schalter 36 und 37 wieder ausgeschaltet sind. Eine Hauptursache der Störungen der Bezugsspannungen ist die Nebenschluss-Streukapazität des Knotenpunktes ViI.

Der Widerstand 43 wird verändert, um die Bezugs spannungen zu eichen. Der Widerstand 47 wird verändert, um annähernd gleiche Hilfsspannungen VRlund VR2 zu erzeugen. Die Werte der Kondensatoren 38 und 39 sind so gewählt, dass die Zeitkonstanten kleiner sind als ein Umwandlungszyklus, jedoch wesentlich grosser als die Dauer der Schaltstörungen.

Wird der Eingang ViI zunächst auf die unbekannte Eingangsspannung Vx, dann die grosse Bezugs spannung VR2 und schliesslich die kleine Bezugsspannung VRl geschaltet, so ist es in der Praxis schwierig, ideale Uebergänge zwischen den Spannungen zu schaffen, die sowohl von Störungen frei sind als auch zum richtigen Zeitpunkt erfolgen. Da die MOSFET-Schalter 28, 29 und 30 durch den Integrator-Eingangswiderstand 51 belastet sind, bilden die Durchlass-Widerstandswerte dieser drei Schalter drei verschiedene unbekannte Spannungsteiler, wobei der Integrator-Eingangswiderstand 51 zu Fehlern im Integrator-Eingungs.strom führt, wenn die unbekannte Eingangsspannung Vx integriert wird. Das Integral dieser Zeit- und Amplitudenfehler ist in der

BC 9-70-007 209842^1102

Praxis von Bedeutung und führt zu Umwandlungsfehlern, die beim Betrieb eines langsameren Analog-Digital-Konvorters mit mehreren Rampen nicht auftreten.

Der Pufferverstärker 26 wird durch die Spannung ViI gespiesen und speist seinerseits den Integrator-Widerstand 51. Fehler in der Eingabe-Zeiteinteilung sowie durch den langsamen Abfall begrenzte Uebergänge am Verstärkerausgang erzeugen noch Fehler im Integral. Die veränderlichen Durchlasswiderstände der Schalter 28, 29 und dahingegen haben keinen Einfluss mehr. Ein zweites Paar MOSFET-Schalter 27A und 27B hinter dem Pufferverstärker 26 korrigiert die zeitliche Lage dieser Signale, die dem Integrator zugeführt werden. Die Zeiteinteilung wird durch die Torschaltung 40 gesteuert, die kurze und genaue Anstiegs- und Abfallzeiten einhält.

Wenn der Pufferverstärker 26 stabil und linear arbeitet, stabile Ausschaltspannungen und -ströme sowie eine angemessene Abfallgeschwindigkeit und Bandbreite hat, kann jetzt nur noch der Schalter 2 7A Fehler zum Eingangs-Integratorstrom hinzufügen, wenn Aenderungen im Durchlasswiderstand Signaländcrunqcn am Punkt Vi4 hervorrufen.. Die Umwandlungsgenauigkeit des mit mehreren Rampen integrierenden

2 0 9 8 Λ 2/1102

BC 9-70-007 - 10 -

Konverters hängt jedoch bekanntlich nicht vom Wert des Integratorwiderstandes 51 ab, wenn dieser konstant ist, und daher führt der Durchlasswiderstand des Schalters 27a jcützt nicht zu einem Fehler, wenn er ebenfalls für alle in den Integrator eingeleiteten Ströme und während jedes Umwandlungszyklus konstant ist. Eine Möglichkeit zur Erzielung eines konstanten Durchlasswiderstandes wird später beschrieben.

Wenn die Eingangs spannung ViI geschaltet wird und der Verstärker

2G seine Ausgangs spannung bei V12 abklingen lässt, wird die Integrator-Eingangsspannung Vi3 durch den MOSFET 27B auf eine stabile Bezugsspannung VR4 geschaltet, die durch die Widerstände 60 und 61 von Bezugs spannung VR4 abgeleitet wurde. Der Kondensator 65 dient zur Glättung. Die Zeitkonstante von 61 und 65 wird klein gewählt im Vergleich zu der Zeit in welcher der Schalter 28B leitet, jedoch gross im Vergleich zur Anstiegszeit der Treiberspannung für den Schalter 27B.

Im Integratorverstärker 62 dient das Potentiometer 63 zur Kompensation der Spannungs- und Stiomverschicbungen des Pufferverstärkers 26 und des Integratorverstärkers 62. Das Potentiometer 61 regelt die

BC 9-70-007

9 8/^ \\ 0 2

während der Schaltintervalle mit konstanter Dauer an den Integrator angelegte Spannung. Dadurch werden Verschiebeeffekte, die aus der Schaltzeiteinteilung herrühren, ausgeglichen.

Der Integratoreingang wird durch* die Bezugs spannung Vi5 vorgespannt, die von der Spannung VR3 herrührt. Den Widerstand 52 und der Kondensator 53 sind gleich dem Widerstand 51 bzw. dem Kondensator Der Umkehrversta'rker 55, der Vergleicher 56 und die Schalter 27A und 27B haben mit der Polaritätsermittlung und -verarbeitung zu tun.

Als nächstes wird die Arbeitsweise der Torschaltung 40 betrachtet. Wie bereits gesagt, ist die einzige verbleibende Fehlerquelle,die die Eingabesignale zum Integrator 23 beeinträchtigen könnte, der MOSFET-Schalter 27A. Er muss schnell und zu genau gesteuerten Zeitpunkten geschaltet werden und einen konstanten Durchlasswiderstand aufweisen. Die Torschaltung 40 erfüllt diese beiden Forderungen durch ein zeitlich genau ge· steuertesEingangssignal.

Die Schalter 36 und 37 sind von demselben Signal getrieben wie der Schalter 27B. Die Treiberschaltung liefert eine Spannung VG5A für den Schalter 27A in Reihe mit der Vorspannung VB, die konstant und unab-

BC 9-70-007 209 84 2/-1it0-2

hängig von der Spannung Vi2 ist, welche dem MOSFET zugeführt wird. Zu diesem Zweck wird eine Stromversorgungsspannung Vi6 von der Ausgangsspannung Vi2 des Pufferverstärkers 26 abgeleitet und dann zur Stromversorgung für zwei Breitbandverstärker 69 und 70 benutzt, deren Ausgangsspannungen in. jeder Richtung die Stromversorgung s~ spannungen nicht überschreiten können._v

Die Ausgangs spannungen VG5A und VG5B der Breitbandverstärker 69 und 70 bewegen sich, gesteuert durch ein Signal am Eingang 75, zwischen den Werten VC und Vi6 = Vi2 - VB, wie in der Impulskurve der Fig j 6 gezeigt. Dadurch wird eine Veränderung des Durchlasswiderstandes zwischen Senke und Quelle in Abhängigkeit von der Eingangsspannung Vi2 verhindert.

Der Zeitpunkt der Umschaltung von 27A und 27B wird durch den Taktgeber 25 gesteuert. Das Steuersignal 75 von der Steuerschaltung 31 der Fig. 3 wird bis zum nächsten Taktübergang durch einen Trigger 66 verzögert, so dass das Ausgangs signal 77 zeitlich möglichst genau liegt. Ein Breitband-Vorverstä'rker 68 erzeugt Ausgangssignale beider Polaritäten mit gleicher Verzögerung zwischen Eingangs- und Ausgangsübergängen. Die beiden Polaritäten der Steuersignale

BC 9-70-007

werden jede für sich durch identische Verstärker 69 und 70 auf die Leitungen V65A und VG5B gegeben.

Für einen Analog-Digital-Umsetzer hoher Genauigkeit ist ein Integratorverstärker mit einer relativ hohen Leistung erforderlich. Ein besonders gutes Speichervermögen ist erwünscht, und natürlich ist eine geringe Empfindlichkeit auf Aenderungen der Eingangssignale erforderlich. Obwohl oben angenommen wurde, dass ein Ansprechen mit begrenzter Bandbreite im Integrator unzureichend ist, wurde festgestellt, dass eine relativ schmale Bandbreite tatsächlich benutzt werden kann, wenn die Schaltung extrem linear ist. Hinter einem Breitbandintegrator 23 wird in einem Filter mit einem Widerstand 85 und einem Kondensator 86 die Bandbreite begrenzt. Dadurch werden Störungen ausgefiltert, die sonst Nichtlinearitäten verursachen.

Ein weiteres Problem bei Analog-Digital-Konvertern mit drei Rampen bietet der Anfang des Umsetzungszyklus. Der Zyklus muss mit identischen Bedingungen angefangen und beendet werden, um Fehler im Vergleicher 22 und Fehler aus der Integratorbandbreite auszuschalten. Diese Bedingung ist grundsätzlich erfüllt, wenn der Analog-Digital-Konverterkontinuierlich arbeitet, d.h. das Ende der dritten Rampe einer Umsetzung immer als Anfang der ersten Rampe der folgenden

9-70-007

Umsetzung benutzt wird. Obwohl diese Lösung zur Erzielung der theoretischen Höchstgeschwindigkeit der Umsetzung führt, ist sie bei einer computergesteuerten Multiplexumsetzung nicht durchführbar, insbesondere, da die Umsetzungszeit nicht konstant ist.

Die Umsetzung kann dadurch unterbrochen werden, dass ein MOSFET-Schalter 84, Fig. 5, leitend wird, der den Integratorkon- ■ densator 54 überbrückt. Der MOSFET wird über den Anschluss 94 während des Ums"etzungszyklus gesperrt gehalten. Während einer Stopperiode liegt am Integratoreingang die Spannung VRl, die Verstärker 26 und 62 in Ruhestand dicht bei dem durchschnittlichen Signal hält, das während eines Umsetzungszyklus auftritt. Bei Beginn einer Umsetzung wird die Spannung VR2 an den Integrator . 26 angelegt, um die Ausgangs spannung VOl des Integratorverstärkers 62 auf den Wert zu ändern, der bei der Eichung durch Einstellung des Potentiometers 83 gewählt wurde. Der Einleitungszyklus zu einer Analog-Digital-Umsetzung ist in Fig. 4 gezeigt. Diese Folge beginnt damit, dass zur Zeit tx die Spannung VR2 auf den Integrator 23 geschaltet wird. Kurz danach wird die Ueberbrückung des Kondensators aufgehoben, indem die Steuerung 31 den Schalter 84 abschaltet. Die Schalter 27Aund 29 bleiben weiter eingeschaltet. Der Analog-Digital-Konverter kann jetzt normal umsetzen. VOl fällt aufgrund von VR2 ab,

209842/1102

BC 9-70-007 - 15 -

die Schaltzeitverzögerung 32 tritt auf und danach wird VRl auf den Integrator 23 geschaltet, um mit der dritten Rampe 78 fortzufahren. Wenn die Einleitung der dritten Rampe 78 und die folgende Zeitverzögerung 33 beendet ist, existieren die richtigen Anfangsbedingungen für den nachfolgenden Start der ersten Rampe. Dieser Einleitungszyklus führt eine Verzögerung in den Start der Umsetzung ein, während welcher die Multiplexer und Verstärker zur Ruhe kommen. Die Einleitungsperiode wird ausserdem dazu benutzt, genügend Zeit für verschiedene langsame Störungen mit kleiner Amplitude im Konverter nach dem vorhergehenden Umsetzungszyklus zur Ruhe kommen zu lassen.

Der Nullpegel des Umsetzers wird zuerst durch Einstellung der Nullverstellung des Integratorverstärkers 62 gesteuert, um die Abweichung des Verstärkers 26 und des Integratorverstärkers 62 zusammen auszuglei chen. Diese Einstellung erfolgt bei gestopptem Umsetzer, jedoch bei nichtleitendem Start-Stop-SchaJter 84. Wird der Analog-Digital-Konverter mit einem Nullsignal bei V laufen gelassen und entsteht der gewünschte Null-Ausgangscode durch Einstellung der Spannung VR4, die während der Schaltintervalle an dem Integrator angelegt wird, dann ist die Gesamtzeit dieser Intervalle in einem Umsetzungszyklus immer dieselbe. Diese Einstellungdes Integratoreinganges während dor Um-

209842/1 102

BC 9-70-007 ' - 16 -

schaltung kompensiert die Pegelfehler aufgrund der festen Verzögerungen

in der Umschaltung. Die Verstärkung des Umsetzers lässt sich, wie bereits gesagt, durch das Potentiometer 43 in Fig. 5 verändern, durch welches proportionale Aenderungen in den Spannungen VRl, VR2 und VR3 möglich sind. Die Zeitfolge'der verschiedenen Schalter lässt sich aus Fig. 4 ersehen. Die Bezugszahlen am linken Rand bezeichnen den jeweiligen Schalter und die in Klammern stehenden Angaben den Spannungspegel am Ausgang. "27A (Vi2)" z.B. heisst, dass der Schalter 27A leitet, sobald der Leitungspegel oben ist und dass zu diesem Zeitpunkt das Ausgangssignal Vi2 des Verstärkers 26 am Integratorverstärker 62 liegt. Ausserdem bezeichnet Nl den Punkt, an welchem der erste Zähler Tl, dessen Inhalt die Prüfperiode definiert, voll ist. N2 bezeichnet den Punkt, wo die Zahlen im Zähler T2 enthalten sind, und N3 den Zeitpunkt, an welchem der Zähler Tl die letzte Zahl der Umsetzung enthält.

Die Arbeitsweise des Polaritäts-Ermittlungsvergleichers 56, die Entscheidung darüber, ob Vx direkt über 30 A oder über den Inverter 55 und 3OB zu führen ist, sowie die Vorein Stelloperation zur Kompensation der Effekte, die durch Anlegen von VR3 an den Integrator 23 entstehen, sind bekannt und bedürfen keiner Beschreibung.

209842/1 102

BC 9-70-007 - 17 -

Die in Fig. 3 gezeigte Steuerschaltung und die Zeitintervallzähler 31 sind im Blockdiagramm der Fig. 7 dargestellt. Die Tore 88 reagieren auf jeden der Eingänge, setzen ihre Statusbits 96 (Ä, B, C und D) in die entsprechenden Zustände und veranlassen ausserdem eine Polaritätsbestimmung durch ein Signal 89 für das Tor 100, wodurch der Ausgang 73 des Vergleichers 56 abgetastet wird. Das während des Ueberganges vom Zustand 5 auf den Zustand 6 (siehe Fig. 8) auf 89 vorhandene Signal wird später genauer besprochen. Aufgrund dieser Prüfung des Tores 100 wird der Polaritätshaltekreis 101 entweder gesetzt oder rückgestellt, je nach dem Signal auf 73. Wie aus der nachfolgenden Tabelle I zu sehen ist, berücksichtigen die Tore 88 auch das vorhergehende sowie das jetzige Zustandsbit 96 der Ausgänge 99 des Decoders 97. In Tabelle I sind die Zahlen 1 bis 12 die Signale auf den Leitungen 99, Ll ist das Signal 71, L2 das Signal 72, ST stellt ein Eingabe-Startkommando dar, C einen Taktimpuls, RB eine Systemrückstellung und F ist der Ueberlauf des Zählers Tl. Es ist zu beachten, dass beide Signale ST und RB von einem nicht dargestellten Steuergerät stammen. Ausserdem ist Rx definiert durch die logische Funktion:

Rx- (12) T3 + RB (1).

Dementsprechend ist der Zustand der Steuerschaltung folgendermassen

BC 9-70-007 20 984^1102

13

definiert:

TABELLE Ϊ

SETZEN

RUECKSTELLEN

A (4 + 5) D .-

B (2) L2 T3 + (10 + 11} D

C (D ST + (8 + 9) D

D 1(3+9) L2 + (5+11) Ll + (7) F]C

Rx

(6 + 7) D + Rx (3) D + Rx T3C + Rx

Aufgrund der speziellen Setz- oder Rückstellbedingungen der Züstandsbits 96 sprechen die Steuersignale 95Aund 95B zur Ein- oder Ausschaltung der Schaltung 27A, 27B, 36 und 37 der Fig. 3 an auf das Bit D. Im

Zusammenhang mit der nachfolgenden Tabelle II bedeutet das, dass durch das Bit D der Schalter 27A abgeschaltet und die Leitsignale in die Schalter 28B, 30 und 37 über 95B gelangen. Das Gegenteil gilt, wenn der Schalter D zurück- oder auf 0 gestellt wird.

Der Decoder 97 stellt den Zustand der Bits A bis D fest und hebt die Spannung auf einer der Leitungen 99 an. Diese Signale werden durch die horizontalen Spalten der Tabelle für den Decoderausgang 99 in Fig. 8 angegeben. Die Ausgangsleitungen, 91 bis 94 übernehmen die oben im Zusammenhang mit den Fig. 3 und 5 beschriebenen Schaltfunktionen, wogegen die andern Ausgänge (Gl, G2, P, R, EOC und T) bestimmte Steuerfunktionen in anderen

BG 9-70-007

2098Λ2/11Q2

- 19 -

Komponenten der in Fig. 7 gezeigten Schaltung übernehmen.

Die nachfolgende Tabelle II zeigt die verschiedenen Schaltungen und logischen Zusammenhänge beim Uebergang von einem Zustand zum anderen. Die Zustandsdefinition der Steuerschaltung nach Tabelle I und Tabelle II entspricht z.B. dem Uebergang von einem der Zustände 4 oder 5 und dem Setzen des Bits D durch Setzen des Bit A in den Zustandsbits 96. Weiter führt der Zustand 12 und ein Impuls vom Zähler T3 oder ein System-Rückstellsignal RB dazu, dass das Bit A zurückgestellt wird, wenn die Ausgänge 99 nicht auf 1 stehen.

Der Zähler T3 in Fig. 7 ist ein 3-Bit-Zähler, der die Uebcrgangsplateaus 32 bis 37 in Fig. 4, steuert. Eine der Bedingungen, auf welche die Ausgangstore 98 logisch durch Anzeige des Zustands 2 bei 99 ansprechen, ist die Erzeugung eines Signales T für das Tor 104, worauf der Zähler T3 zu zählen beginnt. Der Zähler T3 erzeugt zwei Ausgangsimpulse, einen, wenn der erste Impuls bei Tl gezählt wird und den zweiten, wenn der Zähler voll ist, so dass die dritte Stufe einen T3-Ausgang erzeugt. Wie aus Tabelle II zu ersehen ist, werden mit dem Tl-Ausgang durch die Ausgangstore 98 entweder die Zähler 1 und 2 vorgesetzt wenn sie auf 8 stehen, oder wenn der Zustand 12 erreicht wurde, wird das Ende der Umsetzung (EOC) angezeigt. Das

2098A2/1 102

BC 9-70-007 - 20 -

in den Zählern Tl und T2 enthaltene Byte kann gelesen werden.

Die Tabelle II zeigt die verschiedenen Steuersignale für die in den , Fig. 3 und 5 gezeigten Schalter sowie die Pegel, die durch die in Fig. 7 gezeigte Schaltung intern benutzt werden. Eine 1 besagt, dass der Schalter leitet, während eine 0 angibt, dass der Schalter nicht leitet. Wie bereits erwähnt, gibt das Signal T in Tabelle II an, dass der Zähler T3 Zeiteinteilungsoperationen beginnt, und das EOC-Signal gibt an, dass die Umsetzung abgeschlossen ist. Das P bedeutet, dass die Zähler entsprechend der erwähnten Polaritäts-Ermittlungs- und -Kompensationseinrichtung vorzusetzen sind, und R bezeichnet ein Zählerrückstellsignal. Die Signale Gl und G2 lösen Taktimpulse über die Tore 103 bzw. 102 in die Zähler 1 und 2 aus. Tl bezeichnet die ersten Zählimpulse vom Zähler T3 (106 der Fig. 7).

	) Λ	B	C	D	TABELLE	9_2	II	£Μ	25	GJL	G2	P	R	T	EOC
	0	0	0	0		0		1	1	0	0	0	0	0	0
TANE	0	0	1	0	9JL	1	£3	1	1	0	0	0	1	1	0
1	0	1	1	0	1	1	0	0	1	0	0	0	0	0	0
2	0	1	0	1	0	0	0	0	0	0	0	0	0	• 1	0
3	0	1	0	0	0	0	0	0	1	1	0	0	0	0	0
4	1	1	0	1	1	0	0	0	0	0	- 0	■ 0	1	1	0
5	1	1	0	0	1	0	0	0	1	1	0	0	0	0	0
6	1	0	0	1	0	1	1	0	0	0	0	Tl	0	1	0
7	1	0	0	0	0	1	1	0	- 1	0	1	0	0	0	0
8	1	0	1	1	0	0	0	0	■0	0	0	0	0	1	0
9	1	0	1	0	0	0	0	0	1	1	0	0	0	0	0
10 ,				1	0
11 .	1	0

12 1111 000 0000001 Tl

nc 9-70-007 209 8 4.^1.102

Wenn der Zähler Tl (107) überläuft, erzeugt er ein Signal zur Schaltung 88. Im Zusammenhang mit der Fig. 3 heisst das, dass während der Rückstellperiode die Bits A bis D gelöscht sind und das Signal 91 vorhanden ist, so dass VRl auf den Verstärker 26 gekoppelt wird. Die Signale 92 und 93 sind nicht vorhanden, so dass VR2 und Vx nicht auf den Verstärker 26 gekoppelt werden. Das Signal 94 ist vorhanden, so dass der Integrationskondensator über den Schalter 84 überbrückt wird, und das vorhandene Signal 95 zeigt an, dass der Integrator 23 an den Ausgang des Verstärkers 2 6 gekoppelt ist. Da die Impulse Gl, G2 und folgende fehlen, sind keine anderen Funktionen auszuführen.

Die dem Zustand 8 entsprechende horizontale Zeile zeigt, dass die Bits A und D gesetzt sind, während B und C gelöscht sind. Somit wird der Schalter 29 betätigt und VR2 auf den Eingang des Verstärkers 26 geleitet. Die 0 für 95 besagt, dass der Schalter 27B betätigt und 27A abgeschaltet ist, so dass VR4 auf den Eingang des Integrators gekoppelt wird. Die Eintragung Tl in der Spalte P zeigt ausserdem, dass die Zähler Tl und T2 bei dem Impuls Tl vom Zähler T3 vorgesetzt werden und die 1 in der Spalte T bedeutet, dass der Zähler T3 erhöht wird.

BC 9-70-007 20984^1102

Claims

PATENTANSPRÜCHE

( 1/ Verfahren zur Analog-Digital-Umsetzung unter mehrfacher Integration dadurch gekennzeichnet, daß zur Verringerung der Empfindlichkeit des Umsetzers gegenüber Ausgleichsvorgängen, die beim Umschalten auf die verschiedenen unbekannten und bekannten Eingangsspannungen auftreten, die Umsetzung bis zum Abklingen der Ausgleichsvorgänge kurzzeitig unterbrochen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Verringerung des Einflußes der Ausgleichsvorgänge auf die durch einen ohmischen Spannungsteiler(58 Fig. 5) gebildeten Bezugsspannungsquellen jede von ihnen beim Umschalten über je einen Halbleiter-Schalter^36, 37/mit einem parallelliegenden Hilfs-Spannungsteiler (59) verbunden wird, der für jeden Abgriff einen Parallelkondensator (38,39)' aufweist.
3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß dem Eingang des Integrators (23) während der kurzzeitigen Unterbrechungen der Umsetzung über einen nur während dieses Intervalls geschlossenen weiteren Halbleiter-Schalter (27B) eine konstante Spannung zugeführt wird, die etwa gleich groß ist wie die Vorspannung des Integrators.
4. Anordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß dem Integrator (23) ein Pufferverstärker (26) mit einem Verstärkungsfaktor v^l vorgeschaltet ist, dessen Eingang (ViI) die unbekannten und bekannten Spannungen·-über je einen Halbleiter-Schalter (28, 29, 3OA, 30B) zugeführt werden und dessen Ausgang (Vi.2) über ei-

2098Λ2/1102

221SV23

nen weiteren Halbleiter-Schalter (27A) an den Eingang (Vi3) des Integrators angeschlossen ist, an den, ebenfalls Ober einen Halbleiter-Schalter (27B), auch eine konstante Spannungsquelle anschlieißbar ist, deren Spannung der dem zweiten Eingang (Vi5) des Integrators zugeführten Vorspannung in etwa entspricht.
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß als Halbleiter-Schalter MOS-Feldeffekttransistoren dienen.
6. Anordnung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß die mit dem Eingang (Vi3) des Integrators verbundenen Halbleiter-Schalter (27A, 27B) im geschlossenen Zustand einen konstanten Widerstand aufweisen.
7. Anordnung nach den Ansprüchen 4 bis 6, dadurch gekennzeichnet, daß mehrere von Taktimpulsen gespeiste Zähler vorgesehen sind, die die Integrationsintervalle und kurzzeitigen Unterbrechungen der Umsetzung festlegen.
8. Anordnung nach den Ansprüchen 4 bis 7, dadurch gekennzeichnet, daß der Kondensator (54) des Integrators über einen Halbleiter-Schalter (84) kurzschließbar ist.

2098^2/1102

Leerseite