DE2162393A1 - Rechner mit einer zentralen prozessoreinheit - Google Patents
Rechner mit einer zentralen prozessoreinheitInfo
- Publication number
- DE2162393A1 DE2162393A1 DE19712162393 DE2162393A DE2162393A1 DE 2162393 A1 DE2162393 A1 DE 2162393A1 DE 19712162393 DE19712162393 DE 19712162393 DE 2162393 A DE2162393 A DE 2162393A DE 2162393 A1 DE2162393 A1 DE 2162393A1
- Authority
- DE
- Germany
- Prior art keywords
- memory bus
- memory
- computer
- processor unit
- central processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Multi Processors (AREA)
Description
- Bez.: Rechner mit einer Zentralen Prozessorainheit Bez.: Rechner mit einer Zentralen Prozessoreinheit Die Erfindung betrifft einen Rechner mit einer Zentralen Prozessoreinheit und selbständig arbeitenden Datenkanälen, die gemeinsam über einen eine Prioritätssteuerung aufweisenden Speicherbus an Speichereinheiten angeschlossen sind.
- Bei Kleinrechnern findet das Speicherbus-Prinzip Anwendung, um damit ein llöchstmaß an Leistungsfähigkeit und Flexibilität zu erzielen. Bei diesem Prins arbeiten die Zentrale Prozessoreinheit und die Datenkanäle selbständig und weitgehend unabhängig voneinander an dem gemeinsamen Speicher. Dabei erfolgt der Zugriff zum Speicher über den eine Art Sammelschiene darstellenden Speicherbus, der für die Einhaltung einer beabsichtigten Reihenfolge der Zugriffe eine Prioritätssteuerung aufweist.
- Durch das Speicherbus-Prinzip lassen sich die Datenkanäle und die Zentrale Prozessoreinheit in zeitlicher Überschneidung ohne zeitraubende Software-Unterstützung betreiben Darüberhinaus gewährleistet das Speicherbus-Prinzip bei entsprechend logischer Gestaltung des Speicherbus eine weitgehende Modularität.
- Ein Nachteil des Speicherbus-Prinzip besteht darin, daß Jeglichor Datentransfer über den Speicherbus gehen muß, wobei die Transfergeschwtndigkeit des Speicherbus unmittelbar it der Zykluszeit des Speichers z. B. DQQ ns verknüpft ist.
- Auch wenn Jeder Datenkanal für sich mit er Geschwindig keit, z. B. theoretisch mit 1,1 Mio. Bytes pro sec., arbeiten kann, so muß dock bei einer sogenannten "worst-case"-Rechnung berücksichtigt werden, daß alle Datenkanäle gleichzeitig einen Zugriff ziun Speicher wischen.
- Bei vielen Datenkanälen liegt daher die effektive Transfergeschwindigkeit zeitweise erheblich unterhalb der theoretisch möglichen Geschwindigkeit.
- Hinzu kommt, daß auch die tatsächliche Arbeitsgeschwindigkeit der Zentralen Prozessoreinheit, der die niedrigste Priorität am Speicherbus eingeräumt ist, bei starker Beanspruchung des Bus durch die Datenkanäle auf weniger als die Hälfte herabsinken kann.
- rie Erfindung hat sich die Aufgabe gestellt, einen Rechner mit einer Zentralen Prozessoreinheit zu schaffen, dem unter Beibehaltung des an sich vorteilhaften Speicherbus-Prinzips die vorbeschriebenen Nachteile nicht anhaften.
- Die Erfindun# geht von einem Rechner mit einer Zentralen Prozessoreinhei t und selbständig arbeitenden Datenkanälen aus, die gemeinsam über einen mit einer Prioritätssteuerung ausgestatteten Speicherbus an Speichereinheiten angeschlossen sind und schlägt zur Lösung der gestellten Aufgabe vor, daß mit dem rpeicherbus mindestens ein weiterer Speicherbus in arbindung steht, dem wiederum selbständig arbeitende Date ranle und Speichereinheiten zugeordnet sind0 Bei dem erfindungsgemäßen Rechner arbeiten die Speichereinheiten an Jedem weiteren Speicherbus asynchron und vollständig unabhängig von den Speichereinheiten am ersten Speicherbus, so daß durch den Datentransfer über die Datenkanäle, beispielsweise am zweiten Speicherbus, der Betrieb am ersten Speicherbus nicht beeinträchtigt wird. Erst nachdem die Übertragung eines Datenblockes vollständig durchgeführt ist, meldet der betreffende Datenkanal der Zentralen Prozessoreinheit den Vollzug durch einen Interrupt, wie es in gleicher Weise am ersten Speicherbus geschieht.
- Nach einer weiteren Ausbildung der Erfindung sind mehrere oder alle Speicherbuses an eine eigene Zentrale Prozessoreinheit angeschlossen.
- Auf diese Weise gelangt die Erfindung zu mehreren, absolut selbständigen Systemen, die durch die Verbindungen zwischen den Speicherbuses derart miteinander koppelbar sind, daß jedes System Zugriff zu den Speichern der anderen hat.-Schon mit der Erweiterung des Rechners durch nur einen zusätzlichen Speicherbus läßt sich durch das gleichzeitige Arbeiten beider Systeme an verschiedenen Aufgaben die Arbeitsgeschwindigkeit und damit die Leistung verdoppeln.
- Dabei entfallen die Verlustzeiten für die Betriebs-Software einer Vordergrund#Hintergrund-Verarbeitung.
- Mit dem erfindungsgemäßen Rechner entfällt auch die Speicherkapazität für das Betriebsprogramm der Vordergrund-Hintergrund-Verarbeitung, so daß insgesamt die Speicherkapazität geringer beansprucht wird.
- In der Zeichnung sind zwei Ausführungsbeispiele des erfindungsgernäßen Rechners schematisch dargestellt.
- Fig. 1 zeigt einen Rechner mit zwei Speicherbuses und Fig. 2 den Rechner gemäß Fig. 1, wobei dem zweiten Speicherbus eine eigene Prozessoreinheit zugeordnet ist.
- Eine Zentrale Prozessoreinheit 1 steht über einen Speicherbus 2 einerseits mit Speichereinheiten 3 und andererseits mit Datenkanälen 4, die zu einer Peripherie o führen, in Verbindung.
- Uber einen Bus-Bus-Kanal 6 ist der Speicherbus 2 an einem weiteren Speicherbus 7 angeschlossen, der seinerseits wiederum - wie der Speicherbus 2 - mit Speichereinheiten 8 und mit zu einer Peripherie 9 führenden Datenkanälen 10 in Verbindung steht.
- In Fig. 2 ist dem zweiten Speicherbus 7 eine eigene Zentrale Prozessoreinheit 11 zugeordnet so daß eine klare auf teilung der Aufgaben auf die Hardware möglich ist. Während beispielsweise die'Prozessoreinheit 1 schnelle Real-Time-Aufgaben wahrnimmt, kann gleichzeitig die zweite Prozessoreinheit 11 Statistik und Auswertung dbernelmnen.
- Da der Aufbau des erfindungsgernäßen Rechners nicht auf zwei Speicherbuses 2 und 7 beschränkt ist, sondern sich auf eine nahezu beliebige Anzahl Speicherbuses erweitern läßt, lassen sich komplexe Multiprozessorsysteme mit überraschend hoher Leistungsfähigkeit aufbauen.
Claims (2)
- Patentansprüche :Rechner mit einer Zentralen Prozessoreinheit und selbständig arbeitenden Datenkanälen, die gemeinsam über einen eine Prioritätssteuerung aufweisenden Speicherbus an Speichereinheiten angeschlossen sind, dadurch gekennzeichnet, daß mit dem Speicherbus (2) mindestens ein weiterer Speicherbus (7) in Verbindung steht, dem wiederum selbständig arbeitende Datenkanäle (10) und Speichereinheiten (8) zugeordnet sind.
- 2. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß mehrere oder alle Speicherbuses (2, 7) an eine eigene Zentrale Prozessoreinheit (1, 11) angeschlossen sind,
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19712162393 DE2162393A1 (de) | 1971-12-16 | 1971-12-16 | Rechner mit einer zentralen prozessoreinheit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19712162393 DE2162393A1 (de) | 1971-12-16 | 1971-12-16 | Rechner mit einer zentralen prozessoreinheit |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2162393A1 true DE2162393A1 (de) | 1973-06-20 |
Family
ID=5828150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19712162393 Pending DE2162393A1 (de) | 1971-12-16 | 1971-12-16 | Rechner mit einer zentralen prozessoreinheit |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2162393A1 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2296221A1 (fr) * | 1974-12-27 | 1976-07-23 | Ibm France | Systeme de traitement du signal |
EP0079140A1 (de) * | 1981-10-15 | 1983-05-18 | Convergent Technologies Inc. | Mehrfach-Rechnersysteme mit Kommunikationsbusstruktur |
DE4022365A1 (de) * | 1989-07-20 | 1991-01-31 | Nippon Telegraph & Telephone | Datenuebertragungssystem |
-
1971
- 1971-12-16 DE DE19712162393 patent/DE2162393A1/de active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2296221A1 (fr) * | 1974-12-27 | 1976-07-23 | Ibm France | Systeme de traitement du signal |
EP0079140A1 (de) * | 1981-10-15 | 1983-05-18 | Convergent Technologies Inc. | Mehrfach-Rechnersysteme mit Kommunikationsbusstruktur |
DE4022365A1 (de) * | 1989-07-20 | 1991-01-31 | Nippon Telegraph & Telephone | Datenuebertragungssystem |
DE4022365C2 (de) * | 1989-07-20 | 2000-02-24 | Nippon Telegraph & Telephone | Datenübertragungssystem |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3011552C2 (de) | ||
DE3688505T2 (de) | Multiportspeichersystem. | |
DE2641741C2 (de) | Rechenanlage aus mehreren miteinander über ein Sammelleitungssystem verbundenen und zusammenwirkenden Einzelrechnern und einem Steuerrechner | |
DE2760322C2 (de) | ||
DE3934145C2 (de) | Platteneinheit-Steuerungsvorrichtung und Informationsverarbeitungssystem, das dieselbe enthält | |
DE2134402B2 (de) | Vorrichtung zum Abfragen der Verfügbarkeit eines Kommunikationsweges zu einer Eingabe-Ausgabeeinheit | |
DE2809405B2 (de) | Prioritätssteuerschaltung | |
DE3810231A1 (de) | Digitalrechner mit programmierbarer dma-steuerung | |
DE3914265A1 (de) | Steuerung des fliessbandbetriebs in einem dynamische busanpassung anwendenden mikrocomputersystem | |
DE3137627C1 (de) | Anordnung zur schnellen Nachrichtenuebertragung zwischen Rechnern | |
DE3049774C2 (de) | ||
DE69030636T2 (de) | Doppeldomänenspeichersteuerung | |
DE2703559C2 (de) | ||
EP0882267B1 (de) | Mehrprozessor-zentraleinheit | |
DE2149200C3 (de) | Einrichtung zur Auswahl von im Verlauf einer Programmbearbeitung am häufigsten benötigten Daten | |
DE68924109T2 (de) | Verfahren und System für die Überwachung der Anzahl von freien Puffern. | |
EP0185260B1 (de) | Schnittstelle für direkten Nachrichtenaustausch | |
DE3751159T2 (de) | Adressierungsverfahren für gleichzeitige Lese-, Änderungs- und Schreib-Operationen mit schlangenförmiger RAM-Konfiguration. | |
DE68919638T2 (de) | Rechner mit unterbrechungsgesteuerter Taktgeschwindigkeit und Verfahren für seinen Betrieb. | |
DE2162393A1 (de) | Rechner mit einer zentralen prozessoreinheit | |
DE2403669C3 (de) | SpezialComputer | |
WO1989003142A1 (en) | Measuring process and device for the analysis of disturbances in digital buses | |
EP0141332A2 (de) | Mehrfachbusanordnung für die Verbindung von Prozessoren und Speichern in einem Mehrprozessorsystem | |
DE2404887C2 (de) | Schaltungsanordnung für den Informationsaustausch mit einem Rechner | |
DE3037150A1 (de) | Sichere datenverarbeitungseinrichtung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OGA | New person/name/address of the applicant | ||
OD | Request for examination | ||
OHW | Rejection |