DE2153116A1

DE2153116A1 - Funktionsueberwachter informationsspeicher, insbesondere integrierter halbleiterspeicher

Info

Publication number: DE2153116A1
Application number: DE2153116A
Authority: DE
Inventors: Karlhorst Barwig; Roland Dipl Ing Walker
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1971-10-25
Filing date: 1971-10-25
Publication date: 1973-05-10
Also published as: AU462597B2; JPS4852140A; DE2153116C3; AU4813672A; GB1391976A; NL162762C; BR7207468D0; AR194515A1; NL7214433A; FR2157924A1; NO136013B; IT969650B; BE790527A; CH552870A; FR2157924B1; LU66345A1; FI56289C; ATA823072A; AT327296B; NO136013C

Description

Funktionsüberwachter Informationsspeicher, insbesondere integrierter Halbleiterspeicher.

In Fernsprechvermittlungsanlagen mit speicherprogrammierter Zentralsteuerung wie auch in anderen Datenverarbeitungsanlagen, bei denen große Anforderungen an die Betriebssicherheit gestellt werden, kommt der Funktionsüberwachung der in solchen Anlagen enthaltenen Informationsspeicher besondere Bedeutung zu.

Von Interesse ist hierbei in erster Linie die Überwachung auf Fehler erster Ordnung, d.h. solcher Fehler, die durch totalen Ausfall oder totale Funktionsunfähigkeit eines einzigen Bauelementes Zustandekommen. Bei der Überwachung eines Speichers auf solche Fehler genügt es im allgemeinen nicht, nur die Ein- und Ausgänge des Speichers zu überwachen. Es könnten in diesem Falle nämlich Fehler erster Ordnung die ausgangsseitig sich bezüglich der Überwachungskriterien kompensierende Mehrfachfehler hervorrufen, unter Umständen nicht erkannt werden. So könnte beispielsweise ein Fehler in der Adressierung des Speichers zur Auswahl einer falschen Speicherzelle und damit beispielsweise zum Auslesen eines falschen Speicherwortes führen, ohne daß dies von einer ausgangsseitigen Prüfvorrichtung erkannt werden kann, da ja das ausgelesene Speicherwort als solches nicht verfälscht ist.

Derartige nicht erkennbare Fehler könnten vermieden werden, wenn die Funktion der zentralen Einrichtungen des Speichers, also beispielsweise des Adressendekoders gesondert über-

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wacht werden. Der hierzu erforderliche Aufwand ist allerdings beträchtlich. Hinzu kommt, daß bei den in neuerer Zeit immer häufiger eingesetzten integrierten Halbleiterspeichern, bei denen in einem Baustein die Speicherzellen, die Adressierungselektronik, d.h. Dekoder und Treiber, und die Schreib- und leseelektronik miteinander zu einem vollständigen funktionsfähigen Speicher vereinigt sind, der Zugriff zu den zentralen Einrichtungen erschwert bzw. unmöglich gemacht ist und damit das obenerwähnte Überwachungsprinzip unter Umständen nicht anwendbar ist.

Aufgabe der Erfindung ist es daher einen Informationsspeicher und insbesondere einen integrierten Halbleiterspeicher anzugeben, der im Hinblick auf eine wenig Aufwand erfordernde Möglichkeit der Punktionsüberwachung und im Hinblick auf im Zusammenhang mit der Punktionsüberwachung bei integrierten Halbleiterspeichern vorhandenen Gegebenheiten konzipiert ist.

Die Erfindung betrifft also einen funktionsüberwachten Informationsspeicher, insbesonder integrierten Halbleiterspeicher, der erfindungsgemäß dadurch gekennzeichnet ist, daß er aus bezüglich der zu überwachenden Punktionen autonomen Speicherblöcken besteht, an deren mit zu überwachenden Punktionen in Zusammenhang stehenden gemeinsamen Zuleitungen hinter der Abzweigung zum letzten Speicherblock eine erste Prüfeinrichtung angeschlossen ist, und die zur Speicherung derartig kleiner Teilinformationen dienen, daß Punktionseinzelfehler innerhalb eines Speicherblocks oder auf dessen individuellen Zuleitungen nur so kleine Teile der am Gesamtspeicherausgang auftretenden Informationen berühren, daß deren Verfälschungen sich nicht zu einem Ergebnis kompensieren, das für eine an den Gesamtspeicherausgang angeschlossene zweite Prüfeinrichtung als fehlerhaft nicht erkennbar ist.

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Die Vorteile einer wenig aufwendigen und wirksamen Funktionsüberwachung von Informationsspeichern kommen insbesondere bei integrierten Halbleiterspeichern sum Tragen, da die erfindungsgemäß vorgesehene Dezentralisierung von bei konventionellen nicht integrierten Speichern zentralen Einrichtungen bei integrierten Speichern aufgrund der Eigenheiten der ihnen zugrundeliegenden Technologie im gewissen Umfange sowieso schon gegeben ist.

In weiterer Ausgestaltung der Erfindung wird angegeben, wie die erfindungsgemäße Speicherkonzeption auch bei großen Speichern beibehalten werden kann, ohne daß der durch die Dezentralisierung bedingte Aufwand zu groß wird.

Im Folgenden wird die Erfindung anhand von drei Ausführungsbeispielen näher erläutert.

Die Fig. 1 zeigt die Konzeption eines erfindungsgemäß aufgebauten Informationsspeichers mit kleinerer Speicherkapazität.

Die Fig. 2 und 3 zeigen nach dem erfindungsgemäßen Konzep aufgebaute Informationsspeicher mit größerer Speicherkapazität.

In der Fig. 1 wie auch in den übrigen Figuren wird der erfindungsgemäße Informationsspeicher lediglich im Hinblick auf die Überwachung der Adressierung erläutert. Bei Bedarf kann das erfindungsgemäße Konzept des Speicheraufbaus selbstverständlich auch im Hinblick auf andere zu überwachende Funktionen als die Adressierung, beispielsweise auch auf die Befehlsdekodierung bzw. auf die Taktversorgung ausgedehnt werden.

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Der Informationsspeicher gemäß Pig. 1 besteht aus m zumindest bezüglich der Adressierung autonomen Speicherblöcken B1, B2 bis Bm. Er besteht also aus Speicherblöcken, die jeweils eigene Adressenzuleitungen s11 bis smx sowie jeweils eigene Adressendekoder D1 bis Dm aufweisen. Ihre Speichermedien S1 bis Sm sind im beschriebenen Beispiel zur Speicherung von η Worten zu jeweils ein Bit ausgelegt, wobei η die Wortkapazität des gesamten Speichers ist. Der beschriebene Informationsspeicher ist also zur Speicherung von η Worten von jeweils m Bit ausgelegt.

An die für alle Speicherblöcke gemeinsamen Adresseingangsleitungen A1 bis Ax, von denen die individuellen Adreßeingangsleitungen s11 bis sxm der Speicherblöcke abzweigen, ist hinter der Abzweigung zum letzten Speicherblock Bm eine erste Prüfeinrichtung P1 angeschlossen, die beispielsweise ein Paritätsnetzwerk sein kann. An die Ausgänge bT bis bm der einzelnen Speicherblöcke B1 bis Bm, die die Bits 1 bis m liefern, ist eine zweite Prüfeinrichtung P2 angeschlossen, die ebenfalls ein Paritätsnetzwerk sein kann.

Ein Fehler der den Adresseingangsleitungen A1 bis Ax zugeführten Adressen wird von der Prüfeinrichtung P1 erkannt und gemeldet. Aufgrund der Anordnung dieser Prüfeinrichtung P1 hinter der Abzweigung zum letzten Speicherblock ist ausserdem gewährleistet, daß auch Fehler, die durch Unterbrechung der zwischen einzelnen Abzweigungen liegenden Abschnitte der Adresseingangsleitungen A1 bis Ax verursacht sein können, erkannt werden, bei Nichtansprechen der Prüfeinrichtung P1 also davon ausgegangen werden kann, daß dem individuellen Adresseingangsleitungen s11 bis smx sämtlicher Speicherblöcke B1 bis Bm dieselben Adressen zugeführt worden sind. Tritt nun ein Fehler auf einer der individuellen Zuleitungen der Speicherblöcke bzw. innerhalb der einzelnen Speicherblöcke auf, sei es im

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individuellen Dekoder D oder in der Speicherzelle S selbst, dann wird von diesem Fehler beim Auslesen aus dem Speicher lediglich ein Bit betroffen. Unter der Voraussetzung, daß die ausgelesene Information mit einem Paritätsbit versehen war wird dieser Fehler in allen Fällen, in denen er zu einer Verfälschung des ausgelesenen Wortes führt, von der zweiten Prüfeinrichtung P2 erkannt. Es ist bei der erfindungsgemäßen Speicherkonzeption also vermieden, daß ein Fehler erster Ordnung gleichzeitig mehrere Bits des ausgelesenen Wortes stört, was dazu führen könnte, daß die Fehler der einzelnen Bits sich in der Weise kompensieren, daß sie durch eine Paritätskontrolle nicht mehr erkennbar sind.

In der Fig. 2 ist eine Modifikation des erfindungsgemäßen funktionsüberwachten Informationsspeichers dargestellt, die dann zur Anwendung kommt, wenn Speicher zu realisieren sind, deren Wortkapazität ein Vielfaches derjenigen eines einzelnen Speicherblockes ist und der im Zusammenhang mit in einem weiter unten näher bezeichneten Kode kodierten Speicherworten Anwendung findet.

Bei dem in dieser Figur dargestellten Speicher sind die Speicherblöcke in m Speicherblockgruppen G1 bis Gm aufgeteilt, von denen nur die Speicherblockgruppe G1 in Einzelheiten dargestellt ist. Jede dieser Speicherblockgruppen umfaßt a Speicherblöcke, die wie bei dem im Zusammenhang mit Fig. 1 beschriebenen Ausführungsbeispiel z.B. bezüglich der Adressierung jeweils für sich funktionsfähig sind, in Abweichung von diesem Ausführungsbeispiel jedoch zur Speicherung von η Worten mit mehr als einem Bit, nämlich mit b Bits dienen. Die Gesamtwortanzahl eines solcherart aufgebauten Speichers ergibt sich als Produkt aus der Anzahl a der Speicherblöcke je Gruppe und der Anzahl η der in einem einzelnen Block speicherbaren Worte. Die Gesamtbitanzahl des Speicherwortes ergibt sich als Produkt aus

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ORIGINAL INSPECTED

der Bitanzahl b der in einem einzelnen Speicherblock speicherbaren Y/orte und der Anzahl m der Speicherblockgruppen.

Jede der Speicherblockgruppen G1 bis Gm weist einen ■Vordekoder V auf, der dazu dient, die einzelnen Speicherblöcke innerhalb der Speicherblockgruppen auszuwählen. Zu diesem Zwecke setzt der Vordekoder die an den allen Speicherblockgruppen gemeinsamen Blockadressenleitungen Ab1 bis Abx auftretende Speicherblockadressen in einen 1 aus a-Kode um, Dementsprechend sind die Eingänge der Vordekoder der einzelnen Speicherblockgruppen an die Blockadressenleitungen Ab1 bis Abx angeschlossen. Die Ausgänge jedes der Vordekoder sind an den Eingang jeweils eines anderen blockindividuellen Dekoders D11 bis D1a der betreffenden Speicherblockgruppe angeschlossen. Von den allen Speicherblöcken gemeinsamen Wortadressleitungen A1 bis Ax führen Abzweigungen zu den einzelnen Speicherblockgruppen bzw. zu den blockindividuellen Wortadresseingangsleitungen s111 bis s1ax, von denen innerhalb einer Speicherblockgruppe gleichgeordnete verschiedener Speicherblöcke jeweils miteinander verbunden sind. Hinter der Abzweigung von den Adressleitungen A1 bis Ax bzw. Ab1 bis Abx zur letzten Speicherblockgruppe Gm ist, wie auch im Zusammenhang mit Fig. 1 beschrieben, eine erste Prüfschaltung P1 angeschlossen, die ein Paritätsnetzwerk sein kann.

Gleichgeordnete Ausgänge der Speicherblöcke einer Speicherblockgruppe sind jeweils miteinander verbunden und stellen jeweils einen Speicherausgang b11 bis bmb des Speichers dar. An die Gesamtheit dieser Ausgänge ist die zweite Prüfschaltung P2 angeschlossen.

Die Vorgänge bei der Überwachung des erfindungsgemäßen Speichers gemäß Mg, 2 sind im Prinzip dieselben wie sie

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im Zusammenhang mit der Fig. 1 beschrieben wurden. Durch die erste Prüfeinrichtung P1 werden die allen Speicherblöcken bzw. Speicherblockgruppen gemeinsamen Wortadressleitungen A1 bis Ax und Speicherblockadressleitungen Ab1, Abx, beispielsweise in Form einer Paritätskontrolle überwacht, Wird von dieser Prüfeinrichtung kein Fehlersignal abgegeben, dann ist auch sichergestellt, daß allen Blockgruppen dieselben Adressen zugeführt worden sind. Dadurch, daß in den einzelnen Speicherblöcken nunmehr Worte speicherbar sind, die b Bits aufweisen, kann bei der beschriebenen Anordnung allerdings ein Fehler erster Ordnung auf einer Speicherblockindividuellen Zuleitung bzw. im betreffenden Dekoder oder in Leitungen innerhalb des Speichermediums zu einem Mehrfachfehler führen, der bis zu b Bits betreffen kann. Um eine sichere Überwachung zu gewährleisten, müssen daher bei dieser Variante des erfindungsgemäßeii Speichers die zu speichernden Worte in einem Kode kodiert sein, mit dem Büschelfehler mit der maximalen Länge von b Bits erkannt werden können. Dementsprechend muß auch die zweite Prüfeinrichtung P2 zum Erkennen derartiger Kriterien eingerichtet sein.

Teilt man z.B. die gespeicherten Worte der Länge bxm in b Teilworte der Länge m auf und ordnet jedem dieser Teilworte (mit den Bit-Positionen b11, b21 bis bm1; b21, b22 bis bm2 usw. bis bib, b2b bis bmb) ein Paritätsbit zu, so kann die Prüfeinrichtung P2 aus einem Paritätsnetzwerk bestehen, das sich aus b Teilnetzwerken zusammensetzt, mit denen die Teilworte auf die richtige Parität überprüft werden.

Die Fig. 3 zeigt eine modifizierte Form des Speichers gemäß Fig. 2. Die Gruppierung der Speicherblöcke ist bei dieser Anordnung dieselbe wie bei der in Fig. 2 beschriebenen. Der Unterschied zum Speicher gemäß Fig. 2

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besteht darin, daß sie an Stelle der dort vorhandenen gruppenindividuellen Vordekoder V einen einzigen zentralen Vordekoder VZ aufweist, dessen allen Gruppen gemeinsame, die Speicherblockadressen im 1 aus a-Kode führende Adressenleitungen ab1 bis aba von einer dritten Prüfeinrichtung P3 überwacht werden, die eine 1 aus a-Kontrolle durchführt. Diese Prüfschaltung ist hinter der Abzweigung der gruppenindividuellen Adressenleitungen der letzten Speicherblockgruppe Gm an die Speicherblockadressenleitungen ab1 bis aba angeschlossen.

Mehrere Blockgruppen betreffende Fehler der Adressierung werden durch die Prüfeinrichtungen P1 und P3 erkannt, Fehler, die auf speicherblockindividuellen Adressenzuleitungen bzw. innerhalb der Speicherblöcke auftreten, werden unter den im Zusammenhang mit Fig. 2 erwähnten Voraussetzungen bezüglich des' verwendeten Kodes von der Prüfeinrichtung P2 erkannt.

Die im Zusammenhang mit den in den Figuren 2 und 3 dargestellten erfindungsgemäßen Speieherstrukturen erläuterte Gruppierung der Speicherblöcke kann selbstverständlich auch dann mit Vorteil vorgenommen werden, wenn die einzelnen Speicherblocke, wie im Zusammenhang mit Fig. beschrieben, Worte mit Jeweils nur einem Bit speichern.

6 Patentansprüche
3 Figuren

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Claims

Patentansprüche

Funktionsüberwachter Informationsspeicher, insbesondere integrierter Halbleiterspeicher, dadurch gekennzei chnet , daß er aus bezüglich der zu überwachenden Funktionen autonomen Speicherblöcken (B1 bis Bm) besteht, an deren mit zu überwachenden Funktionen in Zusammenhang stehenden gemeinsame Zuleitungen (A1 bis Ax) hinter der Abzweigung zum letzten Speicherblock (Bm) eine erste Prüfeinrichtung (P1) angeschlossen ist, und die zur Speicherung derartig kleiner Teilinformationen dienen, daß Funktionseinzelfehler innerhalb eines Speicherblocks (B1 bis Bm) oder auf dessen individuellen Zuleitungen (s11 bis smx) nur so kleine Teile der am Gesamtspeieherausgang (b1,'b2 bis bm) auftretenden Informationen berühren, daß deren Verfälschungen sich nicht zu einem Ergebnis kompensieren, das für eine an den Gesamtspeicherausgang (b1, b2 bis bm) angeschlossene zweite Prüfeinrichtung (P2) als fehlerhaft nicht erkennbar ist (Fig. 1).
2. Informationsspeicher nach Anspruch 1, dadurch gekennzei chnet , daß er aus einer der Bitanzahl der zu speichernden Worte entsprechenden Anzahl von Speicherblöcken (B1 bis Bm) besteht, die jeweils zur Speicherung einer der Speicherwort-Gesamtanzahl (n) entsprechenden Anzahl von jeweils 1 Bit aufweisenden Speicherworten dienen (Fig. 1).
3. Informationsspeicher nach Anspruch 2, dadurch gekennzeichnet , daß er aus Speicherblockgruppen besteht, und daß er gruppenindividuelle Vordekoder zur Auswahl der Speicherblöcke aufweist.

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Informationsspeicher nach. Anspruch 2, dadurch gekennzei chnet , daß er aus Speicherblockgruppen besteht, daß er einen zentralen Vordekoder zur Auswahl gleichgeordneter Speicherblöcke aller Speicherblockgruppen aufweist, und daß an die Vordekoder-Ausgangsleitungen hinter der Abzweigung zur letzten Speicherblockgruppe eine dritte Prüfschaltung angeschlossen ist.

Informationsspeicher nach Anspruch 1,dadurch gekennzeichnet , daß er aus Speicherblockgruppen (GrI bis Gm) besteht, daß die Anzahl (m) der Speicherblockgruppen (G1 bis Gm) zusammen mit der Bitanzahl (b) der in den einzelnen Speicherblöcken (S11 bis S1a) speicherbaren Worten als Produkt die Gesamtbitanzahl (b χ m) eines Speicherwortes ergibt, daß die Speicherblockgruppen (G1 bis Gm) jeweils Speicherblöcke (S11 bis S1a) in einer Anzahl (a) aufweisen, die zusammen mit der Anzahl (n) der in einem Speicherblock speicherbaren Worte als Produkt die Gesamtwortanzahl (axn) des Speichers ergibt, und daß er gruppenindividuelle Vordekoder (V) zur Auswahl der Speicherblöcke innerhalb der Speicherblockgruppen aufweist (Fig. 2).

Informationsspeicher nach Anspruch 1, dadurch gekennzeichnet , daß er aus Speicherbiocte gruppen (G1 bis Gm) besteht, daß die Anzahl (m) der Speicherblockgruppen (G1 bis Ga) zusammen mit der Bitanzahl (b) der in den einzelnen Speicherblöcken (S11 bis S1a) speicherbaren Worte als Produkt die Gesamtbitanzahl (b χ m) eines Speicherwortes ergibt, daß die Speicherblockgruppen (G1 bi3 Gm) jeweils Speicherblöcke (SII bis S1a) in einer Anzahl (a) aufweisen, die zusammen mit der Anzahl (n) der in einem Speicher-

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"block speieherbaren Worte als Produkt die Gesamtwortanzahl (a χ η ) des Speichers ergibt, daß er einen zentralen Vordekoder (Vz) zur Auswahl gleichgeordneter Speicherblöcke (S11 bis S1a) aller Speicherblockgruppen (G1 bis Gm) aufweist, und daß an die Vordekoder-Ausgangsleitungen (ab1 bis aba) hinter der Abzweigung zur letzten Speicherblockgruppe (Gm) eine dritte Prüfeinrichtung (P3) angeschlossen ist.

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