DE2113891C2 - Datenverarbeitungsanlage - Google Patents

Description

10. Datenverarbeitungsanlage nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß zum Beantworten eines Befehls mit einem vierten Adressenmodus und einem zweiten Verschiebezustand und einem zugehörigen Index-Wert

a) die Steuereinrichtung auf den vierten Adressenmodus anspricht, um den Inhalt des ausgewählten Registers und den Index-Wert zusammenzuzählen und ein Ausgangssignal an die Addiereinrichtung (46 in !5 Fig. 2) zu erhalten und

b) die Steuereinrichtung auf den vierten Adressenmodus und den zweiten Verschiebestatus anspricht, um die Verarbeitungseinrichtung zum Anwenden des Inhalts einer durch das Ausgangssi^nal der Addiereinrichtung (46 in Fig. 2) bestimmten zweiten Speicherstelle als den Operanden (mode 7 in Fig. 4) enthaltende dritte Speicherstelle zu befähigen.

Die Erfindung bezieht sich auf eine Datenverarbeitungsanlage entsprechend dem Oberbegriff des Patentanspruchs 1.

Eine derartige Datenverarbeitungsanlage ist beispielsweise durch die Firmendruckschrift »Siemens System 4004 S« der Firma Siemens AG, Bestell-Nr. 2-2600-816 vom August 1969, Seiten 6 bis 21 grundsätzlich bekannt. Bei der bekannten Anlage erfüllt der Befehlazählerjedoch nur reine Befehlszählaufgaben und die Adreßformen sind dort im Adreßkode genau bestimmt; daher repräsentiert dort das Speicher-Register-Befehlsformat, das Register-Register-Befehlsformat sowie das Konstante-Register-Befehlsformat jeweils eine von mehreren verschiedenen Adreßformen.

Der Prozessor als Verarbeitungseinrichtung einer Datenverarbeitungsanlage führt bekanntlich Befehle aus, die in adressierbaren Speicherplätzen in einer Speichereinheit gespeichert sind und durch den Befehlszähler gesteuert übertragen werden. Die Daten, die der Rechner verarbeitet, werden in und aus dem Prozessor durch Eingabe- und Ausgabe-Einrichtungen oder durch periphere Einheiten, wie Femschreiber übertragen, Meist werden Daten aus Zwischenspeicherplätzen in der Speichereinheit durch die peripheren Einheiten oder durch den Prozessor entnommen.

Während des normalen Betriebs wird jeder Befehl aus einem Speicherplatz gelesen, der durch den Befehlszähler bezeichnet wird. Jeder Befehl enthält normalerweise einen Operationsteil und eine Operandenadresse. Der Operationsteil definiert die durch den Prozessor durchzuführende Operation, während die Operandenadresse den Speicherplatz der zu verarbeitenden Daten und den Speicherplatz, zu dem die Daten zu übertragen sind, bestimmt.

Zum Bestimmen dieser Adressen können unterschiedliche Verfahren angewandt werden. Das betreffende Verfahren hängt von verschiedenen Faktoren ab, beispielsweise von der Anzahl von Speicherplätzen in der Speichereinheit, von der Anzahl von Bits in einem Wort oder von der Anzahl der gewünschten Adressierungsarten. Wenn die Speichereinheit beispielsweise 4096 Speicherplätze (gewöhnlich ein 4K-Speicher) hat, wird eine Adresse aus 12 Bits zur Bestimmung des betreffenden der Speicherplätze benötigt. Wenn die gesamte Adressierung direkt mit dem Ooerandenadressenteil eines Befehls erfolgen soll, kann die Operationscode-Anzahl nachteilig begrenzt sein. Beispielsweise benutzen viele Datenverarbeitungsanlagen Worte mit 16 Bits, so daß bei einer Operandenadresse mit 12 Bits nur 4 Bits für den Operationscode verbleiben würden, wodurch sich eine Begrenzung der Operationscode-Anzahl auf 16 ergibt.

Einige Datenverarbeitungsanlagen arbeiten mit Worten aus '2 !Bits. Eine direkte Adressierung aller Speicherplätze erfordert, daß die Anzahl der Speicherplätze wesentlich geringer ist als 4096. Wahlweise kann ein Befehl in zwei Plätzen gespeichert werden, von denen der eine den Operaiionscodc und der andere die Operandenadresse enthält. Dabei wird jedoch die vom Prozessor benötigte Ausführungszeit erhöht; ferner isi eine größere Anzahl von Speicherplätzen zum Speichern des Befehls erforderlich.

Bei einem anderen bekannten Verfahren erfolgt eine Seitenbildung, indem der Speicher in Seiten mit dem Operandenadressen-Feld unterteilt wird und dann wahlweise entweder die momentane Speicherseite oder eine Bezugsspeicherseite adressiert wird, (PDP 8 der Firma Digital Equipment Corporation). Wenn Daten auf der momentanen Seite oder auf der Bezugsseite gespeichert sind, ist eine direkte Adressierung möglich. Wenn jedoch der Speicherplatz auf einer anderen Speicherseite liegt, ist eine indirekte Adressierung erfoiderlich. Bei einer indirekten Adressierung bestimmt die Operandenadresse auf der momentanen Seite oder auf der Bezugsseite den Speicherplatz, wobei der betreffende Inhalt die Adresse des Speicherplatzes mit den Daten ist. Wäh- rcnd bei einem derartigen seitenweisen Einholen und Auslagern von Seiten das Befehls-Repertoire vergrößert wird, ergibt sich andererseits der Nachteil, daß die Betriebszeiten erhöht werden und daß nur eine direkte und indirekte Adressierung zulässig ist.

Bei anderen bekannten Datenverarbeitungsanlagen mit Befehlen mit 20 oder mehr Bits wird ein Register aus zwei Registersätzen durch die Operandenadresse ausgewählt (PDP 10 der Firma Digital Equipment Corporation). Die Informationen in einem Satz von Registern umfassen Daten oder einen Befehl, wenn eine direkte Adressierung verwandt wird, und eine Daten- oder Befehlsadresse, wenn eine indirekte Adressierung verwandt wird. Der Inhalt des anderen Satzes von Registern umfaßt einen Speicherplatz, der durch das entsprechende Register in dem ersten Satz adressiert wird. Während dieses Adressierverfahrens ermöglicht, daß jeder Speicherplatz in verhältnismäßig einfacher Weise bestimmt werden kann, kann dabei die Flexibilität der Adressiermethode nur durch Erhöhung der Anzahl von Befehlen erzielt werden. Beispielsweise kann irgendeine Anzahl von Adressierungs-Modi für einen Additionsbefehi erzielt werden, wenn mehrere Befehle benutzt werden. Der eine Befehl ermöglicht die direkte und indirekte Adressierung, während ein anderer Befehl einen weiteren oder zwei Operations-Modi zur Durchführung derselben Operation liefert. Somit weist ein Befehl eine begrenzte Flexibilität der Adressierung auf. Die Erhöhung der Anzahl von Befehlen vergrößert deshalb die Kompliziertheit der Programmierung.

Bei einer anderen bekannten Datenverarbeitungsanlage (B-5500 der Firma Burroughs) wird die Anzahl der zum Identifizieren eines Speicherplatzes erforderlichen Bits dadurch verringert, daß Befehle und Daten getrennt in Blöcken benachbarter Speicherplätze gespeichert werden. Der erste Befehl und die Datenadressen werden in unterschiedlichen Registern gespeichert. Danach werden die individuellen Registerinhalte modifi-7iert. um die Adresse entweder für einen Befehl oder für Daten zu erhalten. Obwohl dieses Verfahren insoweit vorteilhaft ist, als die Befehle und die Daten in einfacher Weise zu getrennten Gruppen zusammengefügt werden können, ergeben sich Schwierigkeiten, wenn Daten oder ein Befehl sich auf einem Platz mit wahlfreiem Zugriff befinden, der von den beiden Blöcken getrennt ist. Ferner wird die Programmierung schwieriger, wenn der Programmierer Daten und zugeordnete Befehle trennen muß, sofern diese in dem Programm auftreten.

Bei einer anderen Datenverarbeitungsanlage (IBM-System 360, 1964, Seiten 51 und 52) ist eine allgemeine Klasse von Befehlen vorgesehen, die einen Operationscode und eine oder zwei Operandenadressen enthalten, welche ein Register bestimmen können. Dabei bestehen jedoch ebenfalls Schwierigkeiten der genannten Art, weil keines der für die Operandenadressen zugänglichen Register das Befehlszähler-Register ist.

Bekannte Datenverarbeitungsanlagen der beschriebenen Art enthalten aus den genannten Gründen meist Befehle, welche eine direkte Adressierung und außerdem eine andere Adressierungsart ermöglichen. Es können jedoch oft Situationen auftreten, daß nach Festlegungeines Programms zusätzliche Adressierungsarten die Leistungsfähigkeit der Datenverarbeitungsanlage erhöhen würden. Wenn dann jedoch die Datenverarbeitungsanlage lediglich mit bekannten Schaltungen zur Erhöhung der Flexibilität der Adressierung versehen wird, werden dadurch die Kompliziertheit und die Kosten der Datenverarbeitungsanlage erhöht, und es wird außerdem im allgemeinen eine Erhöhung der Anzahl von Bits in der Operandenadresse erforderlich. Deshalb ist ein derartiger Aufwand in den meisten Fällen nicht annehmbar, so daß die Adressierungsarten auf diejenigen begrenzt sind, die für die beabsichtigte Verwendung der Datenverarbeitungsanlage statistisch wichtig sind. Deshalb müssen auch in vielen Fällen erhöhte Ausführungszeiten in Kauf genommen werden, die nur durch eine zusätzliche Flexibilität der Adressierung vermieden werden könnten.

Es ist deshalb Aufgabe der Erfindung, eine Datenverarbeitungsanlage der eingangs genannten Art unter weitgehender Vermeidung der genannten Nachteile und Schwierigkeiten derart zu verbessern, daß eine möglichst flexible Adressiermethode ermöglicht wird, ohne daß im allgemeinen eine wesentliche Erhöhung der Speicherkapazität erforderlich ist.

Diese Aufgabe wird bei einer Datenverarbeitungsanlage der eingangs genannten Art erfindungsgemäß durch die im Anspruch 1 gekennzeichneten Maßnahmen gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Bei einer derartigen Datenverarbeitungsanlage sind somit die Adreßformen in der Operandenadresse festgelegt, und daher kann jeder der Befehle mit jeder beliebigen Adreßform zusammen benutzt werden. Deshalb dient der Befehlszähler dort nicht nur zur Durchführung von Steuerfunktionen des Prozessors sondern auch zur Durchführung von allgemeinen Registerfunktionen. Dadurch wird ermöglicht, daß Daten und Instruktionen im Speicher ineinander verschachtelt werden können. Eine Zuordnung von Speicherplätzen für Steuer- und Datenabschnitten wird dabei nicht mehr benötigt. Ferner werden Schwierigkeiten hinsichtlich der Überlappung von Befehlen und Daten vermieden. Insbesondere sind Adressierungs-Modi mit dem Programmzähler durchführbar, da der Programmzahler in einer Operandenadresse eines Befehls identifiziert werden kann.
Anhand der Zeichnungen soll die Erfindung beispielsweise näher erläutert werden. Es zeigt:
Fig. 1 ein Blockschaltbild einer Datenverarbeitungsanlage gemäß der Erfindung,
Fig. 2 ein Blockschaltbild des Prozessors der Datenverarbeitungsanlage in Fig. 1,

Fig. 3 eine schematische Darstellung zur Erläuterung der Befehls-Decodierschaltung in dem Prozessor in Fig. 2.

Fig. 4 die Organisation einer Befehls-Operandenadresse,
Fig. 5 ein Fließdiagramm eines Abrufzyklus des Prozessors in Fig. 2,
Fig. 6 ein Fließdiagramm eines Ausübungszyklus des Prozessors in Fig. 2,

Fig. 7 ein Fließdiagramm eines Elementar-Ausübungszyklus des Prozessors in Fig. 2;
F i g. 8 eine Erläuterung im Zusammenhang mit der Übertragung von Daten und Instruktionen im Prozessor in Fig.2;

Fig. 9 eine Zeitgebereinheit für den Prozessor in Fig. 2;
Fig. lö ein Ausführungsbeispiel der in Fig. 1 dargestellten Speichereinheit;

Fig. 11 eine schematische Darstellung einer arithmetischen Einheit für den Prozessor in Fig. 2;
Fig. 12 eine schematische Darstellung einer Speicherregister-Steuereinheit und eines Speicherregisters für den Prozessor in Fig. 2; und

I·'ig. 13 bis 17 cine Erläuterung, wie der Prozessor auf gewisse Instruktionen anspricht.

1. Allgemeine Beschreibung

Die Datenverarbeitungsanlage in Fig. I enthalt eine Verarbeitungseinrichtung (Prozessor) 22, eine Speichereinheit 24 mit direktem Zugriff sowie eine Anzahl von peripheren Einheiten, hier die peripheren Einheiten 26 und 28. Die verschiedenen Einheiten sind durch einen in beiden Richtungen leitenden Übertragungsweg 30 verbunden, um eine direkte Übertragung von Daten und Befehlen (Instruktionen) zwischen ihnen zu ermöglichen. Wenngleich das dargestellte Ausführungsbeispiel alle Vorteile der Erfindung ergibt, so ist die Erfindung durchaus auch für andere Konfigurationen anwendbar, bei denen dann zumindest ein Teil der Vorteile der Erfindung ίο erzielbar ist. Jede periphere Einheit 26 bzw. 28 und die Speichereinheit 24 enthalten ein Leitwerk mit Daten-Pufferregistern, Adressen-Decodierschaltungen fur Auswahlzwecke und andere Schaltungsteile, die dem Steuern der Einheiten erforderlich sind. Die Einzelheiten dieser Leitwerke sind jedoch Gegenstand einer gleichzeitig eingereichten anderen Patentanmeldung.

Die in Fig. 2 dargestellte Verarbeitungseinrichtung 22 (Prozessor) ist über eine Anzahl von Einrichtungen mit dem Übertragungsweg 30 verbunden. Die primäre Verbindung erfolgt über eine Anschlußeinheit 32, welche ein Adressenregister 34, eine Zwischenstelleneinheit 36 und eine Unterbrechungs-Prioritätseinheit 38 enthält. Informationen in Form von Daten oder Befehlen (Instruktionen) werden zu Speicherplätzen übertragen oder von Speicherplätzen erhalten, die in den peripheren Einheiten oder in der Speichereinheit enthalten sind. Jeder durch eine Adresse im Adressenregisier 34 bestimmte Speicnciplatz und die Daten oder die Instruktion werden über den Übertragungsweg 30 übertragen.

Das Adressenregister 34 überträgtauch Daten zu einem verbundenen Schaltpult 35. Dadurch kann der Inhalt des Adressenregisters 34 für Wiedergabezwecke auf das Schaltpult 35 übertragen werden. Adressen können für Prüfzwecke oder dergleichen auch durch das Schaltpult 35 an den Übertragungsweg 30 geliefert werden.

Ein Speicherregister 40 enthält ein Leitwerk 42 und eine Anzahl von adressierbaren Registern R 0 bis R7, TEMP und SOURCE. Das R 7-Register ist der Programmzählcr (PC) und wird je nach seiner Funktion entweder als das R7- oder PC-Register bezeichnet. Das R6-Register wird als ein SP-Register bezeichnet, wenn es dazu dient, benachbarte Speicherplätze zu identifizieren. Einzelheiten des Speicherregisters 40 werden später in Verbindung mit Fig. 12 näher beschrieben.

Im Ausführungsbeispiel in Fig. 2 ist ferner eine arithmetische Einheit 44 als Rechner vorgesehen, welche C'ne Addiereinheit 46 und zwei Eingabeschaltungen 48 und 52 enthält. Die A- und B-Eingabeschaltungen 48 und 52 empfangen jeweils Eingangssignale vom Speicherregister 40 über den Übertragungsweg 49 und von der Zwischenstelleneinheit 36 üt.^r den Übertragungsweg 50. Ausgangssignale der Addiereinheit 46 werden über eine Auswerteinheit 54 übertragen, welche Austausch- und Verschiebungsmöglichkeiten auf einen Übertragungsweg 56 aufweist. Der Übertragungsweg 56 ist mit dem Adressenregister 34, dem Schaltpult 35, der Zwischenstelleneinheit 36, der Unterbrechungs-Prioritätseinheit 38, dem Speicherregister 40 und einer Statusneinheit 58 verbunden. Die Statuseinheit 58 enthält ein Statuswort-Register 59 und ist in einer Steuereinheit 60 vorgesehen. Die Funktion der Uiiiürbrechurigs-Prioritätseinheit 38 und der Statuseinheit 58 ist in einer gleichzeitig eingereichten anderen Patentanmeldung P 21 13 890.9 beschrieben.

Das in Fig. 2 dargestellte Statuswort-Register 59 für 8 Bits speichert die 8 Bits mit niedrigsten Wert auf dem Übertragungsweg 56, wenn sie die Verarbeitungs-Priorität oder vorangegangene Operationen definieren, oder ob die Verarbeitungseinrichtung nach einer Instruktion angehalten werden kann. Die Prioritäts-Bits (Bits 5, 6 und 7) definieren eine von acht Prioritäten. Ein T-Bit (Bit 4) wird zum Anhalten eingestellt. Ein N-Bit (Bit 3) kann eingestellt werden, wenn das Resultat der vorangegangenen Instruktion negativ war, während ein Z-Bit (Bit 2) für Null-Resultate eingestellt werden kann. Ein V-Bit (Bit 1) kann eingestellt werden, wenn ein arithmetischer Überlauf auftritt, während das C-Bit (Bit 0) eingestellt werden kann, wenn ein Übertrag durch die Addiereinheit 46 für das höchstwertige Bit erzeugt wird.

Informations-Übertragungen in der Verarbeitungseinrichtung 22 werden durch die Steuereinheit 60 überwacht. Allgemein werden Instruktionen in Abhängigkeit von Signalen von einer Zeitgebereinheit 66 und einer gemeinsamen Steuereinheit 68 vom Übertragungsweg 50 an ein Instruktionsregister 62 für eine Dekodierung im Instruktionsdekoder 64 angelegt. Die Taktsignale von der Zeitgebereinheit 66 und die Signale vom Instruktionsdekoder 64 und von der Steuereinheit 68 werden auch an eine arithmetische Steuereinheit 70 angelegt, welche die verschiedenen Einheiten In der arithmetischen Einheit 44 steuert.

Die Operationen im Speichenregister 40 werden durch eine Speicherregister-Steuereinheit 72 gesteuert. Innere Rechner-Arbeitszustände werden in einer inneren Steuereinheit 74 überwacht, die auch auf andere Signale in der Steuereinheit 60 anspricht. Die Anwesenheit gewisser innerer Zustände anzeigende Signale können über die B-Eingabeschaltung 52, die Addiereinheit 46 und die Auswerteinheit 54 auf den Übertragungsweg 56 gegeben werden.

Bevor die Einzelheiten eines Ausführungsbeispiels der Erfindung näher erläutert werden, soll noch beschrieben werden, wie die Verarbeitungseinrichtung 22 Informationen in Abhängigkeit von verschiedenen Instruktionen überträgt. Während eines Abrufzyklus, der in Verbindung mit F i g. 5 näher beschrieben wird, überträgt die Steuereinheit 60, welche die arithmetische Steuereinheit 70 und die Speicherregister-Steuereinheit 72 enthält, den Programmzählstand vom PC-Register (R 7-Register im Speicherregister 40) über die B-Eingangsschaltung 52, die Addiereinheit 46 und die Auswerteinheit 54 ohne Modifikation zum Adressenregister34. Der Programm-/.ählstand wird dann inkrementiert und zum PC-Register zurückgeführt. Dann wird die in dem vom Adressenregistcr 34 adressierten Speicherplatz stehende Instruktion aufgenommen und über die Zwischenstelleneinheit 36 in ein Instruktionsregister 62 eingegeben. Nach Dekodierung der Instruktion im Instruktionsdekoder 64, der in Verbindung mit Fig. 3 beschrieben wird, vervollständigt die Steuereinheit 60 den Abrufzyklus. Wenn die

Instruktion eine von mehreren der in Fig. 3 dargestellten Steuerinstruktion ist, kann die Steuereinheit 60 verursachen, daß die Verarbeitungseinrichtung 22 entweder auf einen Ausführungszyklus oder einen Termzyklus umleitet. Wenn die Instruktion eine oder zwei Operandenadressen enthält, werden diese Operandenadressen dekodiert, und die durch die Operandenadressen definierten Daten werden für eine Modifikation entsprechend dem Operationscode zur arithmetischen Einheit 44 übertragen.

Nach der Übertiagung der Daten an die Verteilungseinrichtung 22 wird entweder ein Termzyklus oder ein Ausführungszyklus verwandt, um die Operation zu vervollständigen. Der Ausführungszyklus bearbeitet die Daten, die während des Abrufzyklus entsprechend dem Operationscode erhalten wurden. Während des Termzyklus bestimmt die Verarbeitungseinrichtung 22, ob irgendein Unterbrechungszustand vorhanden ist, welcher ίο eine Umleitung auf ein anderes Programm erfordert. Diese letztere Funktion ist in der gleichzeitig eingereichten Patentmeldung P 2113 890.9 näher erläutert.

Wie bereits erwähnt wurde, enthält die Operandenadressen einen Adressen-Modus als Modusidentifikation und einen Register-Auswahlcode als Registeridentifikation, von denen entsprechend Fig. 4 jeder3 Bits enthält. Die Register-Auswahlbits definieren eines der Register R 0 bis R 7 im Speicherregister 40 (F i g. 2), während die Adressen-Modusbits 8 Adressen-Arten definieren. Deshalb ist ersichtlich, daß 8 Adressenarten und 8 Register verfügbar sind. Da eines der 8 Register der Programmzähler ist, ergibt sich eine zusätzliche Flexibilität, weil eine Adressierung des Programmzählers als Register einen direkten Zugriffzu Daten ermöglicht, die mit Instruktionen verschachtelt sind.

Der umfang der Adiessemriinüdi sol! durch zwei extreme Beispiele näher erläutert we.rrlen. nämlich durch die direkte Adressiermethode und die verschobene relative Adressiermethode. Eine direkte Adressierung wird mit einer Modus-0-Operandenadresse und durch Auswahl eines Registers wie des Registers R 1 erzielt. Der Speicherinhalt des Registers R 1 wird in Form von Daten zu einer der A-oder B-Eingangsschaltungen 48 oder 52 bewegt. Eine verschobene relative Adressierung wird durch eine Modus-7-Operandenadresse ermöglicht, welche das Register R7 (oder PC) auswählt. Der Speicherinhalt des Programmzählers R7 wird verwandt, um einen Indexwert vom nächsten Programm-Speicherplatz zu erhalten. Der Indexwert wird zu dem inkrementierten F'rogrammzählstand addiert. Die Summe wird als Zwischenspeicher-Adresse zum Adressenregister34 übertragen. Nachdem der Speicherinhalt dieses Zwischenspeicherplatzes durch die Verarbeitungseinrichtung zum j Adressenregister 34 bewegt wurde, werden die Daten erhalten.

·> Deshalb ist die Anzahl von Speicherplätzen, die adressiert werden können, nicht direkt auf die Größe der Ope-

randenadresse bezogen. Bei dem Ausfuhrungsbeispiel werden Speichereinheiten mit »32 K«-Speicherplätzen mit Operandenadressen mit 6 Bits (Fig. 4) adressiert. Im Gegensatz zu anderen Register-Adressiermethoden kannjedoch jegliche Instruktions-Operandenadresse durch irgendeinen Modus und durch Auswahl irgendeines der Register gekennzeichnet werden. Ein Kompromiß zwischen der Größe der Speichereinheit und der Größe der Operandenadresse ist kein Problem mehr, wenn die Erfindung bei einer Datenverarbeitungsanlage Verwendung findet. Wie im folgenden noch näher erläutert wird, ist die durch die Erfindung erzielte Flexibilität der Adressiermethode nicht mit dem Nachteil behaftet, daß die Kompliziertheit der Verarbeitungseinrichtung oder

=; der Programmierung beträchtlich erhöht wird.

Die Erfindung kann auch in Datenverarbeitungsanlagen Verwendung finden, bei denen Instruktionen mit zwei Operandenadressen verwandt werden, um mit einer Maschineninstruktion zu erreichen, daß Daten auf- : 40 gefunden, modifiziert und gespeichert werden. Diese Instruktionen vereinfachen ferner die Programmierung und erhöhen den Wirkungsgrad. Beispielsweise können zwei Zahlen in der Speichereinheit in Abhängigkeit von einer Addier-Instruktion ifiit zwei Operandenadressen addiert werden. In einigen Datenverarbeitungsanlagen finden vier Instruktionen Verwendung, um zwei derartige Zahlen zu addieren. Zwei gemäß der Erfindung gebil-■'■' dete Operandenadressen benötigen jedoch nur 12 Bits, so daß bis zu 16 Zwei-Operanden-Adressen-Instruktio-

·. 45 nen mit einer Instruktion aus 16 Bits Verwendung finden können. Dies ermöglicht immer noch eine signifikante Anzahl von anderen zu verwendenden Instruktionen, obwohl auch die Programmierungsvorgänge vereinfacht . werden. Ferner wird die Flexibilität erhöht, weil jede Operandenadresse ein jeweils anderes Register oder dasselbe Register definieren kann und jeweils denselben oder einen anderen Operanden-Adressenmodus haben .; kann.

;"··· 2. Spezielle Erläuterung

£ Da der Operations-Adressenmodus als Modusidentifikation und der Register-Auswahlcode als Registeriden-

^ tifikation in einem Zusammenhang stehen und primäre Signale in der Steuereinheit 60 bewirken, zeigen F i g. 3

■)>. 55 und 4 das Format für einige beispielsweise Instruktionen und die Bedeutung der verschiedenen Operanden- C adressen-Arten.

V: a. Instruktionen

f 60 Wie aus F i g. 3 ersichtlich ist, sind die Instruktionen willkürlich unterteilt in Steuer-, Ein-Operandenadressen-

'·; und Zwei-Operandenadressen-Kategorien, um die Erläuterung zu vereinfachen. Jede Instruktion ist so ausgebil-

det, wie. dies in der Spalte Instruktionskategorie gezeigt ist. Wenn eine spezielle Instruktion zur Instruktions-

% Dekodierschaltung 64 (F ig. 2) übertragen wird, wird ein Instruktionssignal-Leiter erregt. Jeder Leiter und des-

ί sen Signal bei Erregung wird durch dieselbe Speicherstelle bestimmt, die in der Instruktionsspalte in F i g. 3 ent-

Tabelle I Instruktionen Instruktion

Oktalzahl

Funktion

Steuer-Instruktionen

MALT 000000 Die Verarbeitungseinrichtung 22 leitet auf Termzyklus um und hält die

Arbeitsweise an.

RTI 000002 Dies ist die letzte Instruktion in einem Unterbrechungs-Maschinen

programm, das in derSpcichcrcinhcil 24 gespeichert ist. Die Verarbeitungseinrichtung 22 erhält die nächste Instruktion im unterbrochenen Programm von der Speichereinheit 24 während des nächsten Abrufzyklus.

RTS 00 02 0 R Dies ist die letzte Instruktion in einem Unterprogramm. R ist ein Regi

ster-Auswahlcode mit drei Bits. Die Verarbeitungseinrichtung 22 erhält die nächste Instruktion im Programm mit der JSR-Instruktion.

BEQ 00 IXXX Dies ist eine von mehreren Zweig-Instruktionen, wobei XXX einen

versetzten Wert mit acht Bits zum Modifizieren des PC-Registerinhalts enthält, wenn (!) die Bedingung angetroffen wird und Bit acht eingestellt wird oder (2) die Bedingung nicht angetroffen wird und Bit acht nicht eingestellt wird. Während die BEQ-Instruktion auf Gleich heit anspricht, sprechen andere Zweig-Instruktionen auf Bedingungen wie solche an, daß ein Wert größer als, kleiner als, größer als oder gleich wie, kleiner als oder gleich wie oder nicht gleich wie ein Bezugswert ist. Andere Zweiginstruktionen stellen Null, positive oder negative Werte oder andere Bedingungen fest. Unbedingte Verzsveigungen (unbedingte Sprünge) sind ebenfalls möglich.

Eins-Operandenadressen-Instruktionen

JMP 000 IADR Die Verarbeitungseinrichtung 22 wird bedingungslos zu einem ande

ren Satz von Instruktionen umgeschaltet. Die Adresse der nächsten Instruktion wird in dem Speicherplatz gespeichert, der durch die Operandenadresse ADR definiert ist.

JSR

0004RAUK

CLR COM

INC DEC NEG

0050ADR 0051ADR

0052ADR 0053 ADR 0054ADR

Wenn es erforderlich ist, ein sofortiges Resultat von einem anderen Satz von Instruktionen zu erhalten und dann zum ursprünglichen Programm zurückzukehren, wird die JSR-In.truktion erteilt, wenn R ein Registercode mit drei Bits ist. Die anfängliche Unterprogramm-Instruktions-Adresse wird durch die Operandenadresse ADR lokalisiert. Die Adresse für die Instruktion nach der JSR-Instruktion im ursprünglichen Programm wird eingespart für das Wiederauffinden in Abhängigkeit von der RTS-Ünstruklion.

Der durch die Operandenadresse ADR definierte Speicherplatz wird auf Nullwerte eingestellt.

Der Inhalt des durch die Operandenadresse ADR definierten Speicherplatzes wird zur Verarbeitungseinrichtung 22 übertragen und komplementiert. Der komplementierte Wert wird zum adressierten Speicherplatz zurückgeführt.

Der Inhalt des durch die Operandenadresse ADR definierten Speicherplatzes wird zur Verarbeitungseinrichtung 22 übertragen und durch einen bestimmten Wert (gewöhnlich+ 1) inkrementiert, und der inkrementierte Wert wird zum adressierbaren Speicherplatz zurückgeführt.

Der Inhalt des durch die Operandenadresse ADR definierten Speicherplatzes wird zur Verarbeitungseinrichtung 22 übertragen, durch einen bestimmten Wert dekrementiert (gewöhnlich um -i), und der dekrementierte Wert wird zum adressierten Speicherplatz zurückgeführt.

Der Inhalt des Speicherplatzes, der durch die Operandenadresse ADR definiert ist, wird zur Verarbeitungseinrichtung 22 übertragen und in die Zweier-Koniplementform umgewandelt, und die Zweier-Komplementform wird zum adressierten Speicherplatz zurückgeführt.

Fortsetzung

Instruktion

Oktalzahl Funktion

ADC

SBC

ROS 0060ADR

0061ADR

0062ADR

00 63 ADR

0 055 ADR Der Inhalt des Speicherplatzes, der durch die Operandenadresse ADR

definiert ist, wird zur Verarbeitungseinrichtung 22 übertragen, um zum Inhalt des »C«-Bits aus dem Statusregister 59 addiert zu werden. Die Summe wird im adressierten Speicherplatz gespeichert. Die ADC-Instruktion ermöglicht einen Übertrag von der Addition der zwei Worte mit niedrigem Stellenwert, die in einem Resultat mit hohem Stellenwert benutzt werden sollen.

00 56ADR Der Inhalt des »C-Bits« vom Statusregister 59 wird vom Inhalt des

Speicherplatzes abgezogen, der durch die Operandenadresse ADR in der Verarbeitungseinrichtung 22 definiert ist Der Rest wird im adressierten Speicherplatz gespeichert. Die SBC-Instruktion ermöglicht, daß der Übertrag von der Subtraktion der beiden Worte mit niedrigem Stellenwert vom Wort mit hohem Stellenwert abgezogen wird.

Der Inhalt des adressierten Speicherplatzes wird in eine Lage nach rechts mit dem höchstwertigen Bit verschwenkt, und der Übertrag wird durch den höchstwertigen Übertrag bzw. das Bit mit dem geringsten Stellenwert ersetzt.

Der Inhalt des adressierten Speicherplatzes wird in eine Lage nach links mit dem höchstwertigen Übertrag verschwenkt, und das Bit wird zu dem Bit mit dem geringsten Stellenwert bzw. mit dem höchsten Stellenwert übertragen.

Der Inhalt des adressierten Speicherplatzes wird um eine Stelle nach rechts verschoben unter Übertragung des Bits mit dem geringsten Stellenwert zum »C-Bit« im Statusregister und Wiederholung des Bits mit dem höchsten SteJlenwert.

Der Inhalt des adressierten Speicherplatzes wird um einen Stellenwert nach links verschoben. Das Bit mit dem höchsten Stellenwert wird zum »C«-Bii im Statusregister übertragen. Eine Nu!! wird an das Bit mit dem geringsten Stellenwert übertragen.

Zwei-Adressen-Instruktionen MOV 0IXADR

CMP

BIT BIT

BfS Der Inhalt des Speicherplatzes, der durch die erste Operandenadresse definiert ist, wird zu dem Speicherplatz übertragen, der durch die zweite Operandenadresse definiert ist, und zwar ohne Modifikation. XADR repräsentiert zwei Operandenadressen mit sechs Bits.

02XADR Der Inhalt des Speicherplatzes, der durch die zweite Operanden

adresse definiert ist, wird von dem Inhalt des Speicherplatzes abgezogen, der durch die erste Operandenadresse definiert ist. Das Resultat wird dazu verwandt, um die Information zu modifizieren, die in dem Statusregister 59 gespeichert ist.

0 3XADR Der Inhalt der Speicherplätze, die durch die erste und zweite Operan

denadresse definiert sind, wird in einer logischen UND-Operation kombiniert. Das Resultat wird dazu verwandt, den Inhalt des Statusregisters 59 zu modifizieren.

04XADR Jedes Bit in dem Inhalt, der durch die erste Operandenadresse defi

niert ist, wird komplementiert und in einer logischen UND-Operation mit einem entsprechenden Bit in dem Speicherplatz kombiniert, der durch die zweite Operandenadressse definiert ist. Dadurch wird verursacht, daß jedes Bit in dem Speicherplatz, der durch die zweite Operandenadresse definiert ist, gelöscht wird, wenn das entsprechende Bit in dem Speicherplatz eingestellt wird, der durch die erste Operandenadresse definiert ist.

0 5XADR Der Inhalt der Speicherplätze, die durch die erste und zweite Operan

denadresse definiert sind, wird in einer logischen ODER-Opcration kombiniert. Das Resultat wird in dem Speicherplatz gespeichert, der durch die zweite Operandenadresse definiert ist.

Fortsetzung

Instruktion

Oktalzahl

Funktion

ADD 0 6XADR Der Speicherinhalt der Speicherplätze, die durch die erste und zweite

Operandenadresse definiert sind, wird addie.l. Die Summe wird in dem Speicherplatz gespeichert, der durch die zweite Operandenadresse definiert ist.

SUB 16XADR Der inhalt des Speicherplatzes, der durch die erste Operandenadresse

definiert ist, wird vom Inhalt des Speicherplatzes abgezogen, der durch die zweite Operandenadresse definiert ist. Der Rest wird in dem Speicherplatz gespeichert, der durch die zweite Operandenadresse definiert ist.

Die Bedingungskodes, also Bits N, Z, V und C im Statuswort-Register 59 (F i g. 2), werden nach Ausführung jeder Instruktion geeignet modifiziert.

b. Operandenadressen

Die Operandenadressen haben das in Fig. 4 dargestellte Format. Wenn die Instruktion eine einzige Operandenadresse in den Bits 0 bis 5 enthält, werden die zu verarbeitenden Daten vom durch die Operandenadresse definierten Speicherplatz erhalten und zu diesem zurückgeführt. Mit Zwei-Operanden-Adressen definiert die erste Operandenadresse, welche die Bits 6 bis 11 enthält, gewöhnlich den Speicherplatz, von dem Daten erhalten werden. Die zweite Operandenadresse, welche die Bits 0 bis 5 enthält, definiert gewöhnlich den Speicherplatz, an den die Daten nach einer Modifikation entsprechend dem Operationscode übertragen werden sollen. Wie in Verbindung mit den Instruktionen beschrieben wurde, können Daten von Speicherplätzen erhalten werden, die durch beide Operandenadressen definiert sind.

Die Systeniantwort auf jedem Operandenadressen-Modus, der in Verbindung mit den Fließbildern für den Abrufzyklus, den Ausführungszyklus und den Termzyklus der Geräteeinheit in Fig. 5, 6 und 7 beschrieben wurde, lautet allgemein wie folgt:

Tabelle Il

Operandenadressen-Modus

Funktion

Direkte Adressiermethode; das ausgewählte Register enthält Daten.

Indirekte Adressiermethode; das ausgewählte Register enthält eine Datenadresse.

Indirekte Adressiermethode mit automatischem Inkrement; das ausgewählte Register enthält sine Datenadresse, welche nach dem Erhalt der Daten inkrementiert wird. Verwendung des Registers R 7 ergibt eine sofortige Adressierung.

Doppelte Zurückstellungs-Adressiermethode mit automatischem Inkrement; das ausgewählte Register enthält eine Zwischenadresse, welche eine Datenadresse speichert. Verwendung des Registers R 7 ergibt eine absolute Adressierung.

Indirekte Adressiermethode mit automatischem Dekrement; der ausgewählt Registerinhalt wird dekrementiert, um eine Datenadresse zu definieren.

Doppelte Zurückstellungs-Adressiermethode mit automatischem Dekrement; der ausgewählte Registerinhalt wird dekrementiert, um eine Zwischenadresse zu definieren, welche eine Datenadresse speichert.

Indizierte Adressiermethode; die nächste Instruktion enthält einen Sollwert, der zu dem ausgewählten Registerinhalt addiert ist. Die Summe ist eine Datenadresse. Verwendung des Registers R 7 ergibt eine relative Adressierung.

Verschobene indizierte Adressiermethode; die nächste Instruktion enthält einen Sollwert, welcher zu dem ausgewählten Registerinhalt addiert wird. Die Summe ist eine Zwischenadresse, welche eine Datenadresse speichert. Verwendung des R7-Registers ergibt eine zeitlich verschobene relative Adressierung.

Daraus ist ersichtlich, daß die drei Operandenadressen-Modusbits und die drei Register-Auswahlbits viele Arten von Adressiermethoden ermöglichen. Eine direkte Adressiermethode ergibt sich durch eine Modus-0-Opcrandcnadresse, wenn das ausgewählte Register Daten enthält. Eine Instruktion mit einer Modus-1-Operan-(Jenudresse ergibt eine indirekte Adressiermethode, weil das ausgewählte Register eine Datenadresse enthält.

Modus-2- und Modus-4-Operandenadressen ergeben modifizierte Formen indirekter Adressiermethoden, wobei der ausgewählte Registerinhalt eine Datenadresse darstellt, bevor er inkrementiert bzw. nachdem er mit diesem dekrementiert wird. Diese beiden Operationsarten werden benutzt, wenn Daten in benachbarten Speicherplätzen gespeichert sind. Die Modus-2-Operandenadressen verursachen aufeinanderfolgende Datenubertragungen mit Speicherplätzen mit ansteigenden Adressen; Modus-4-Operandenadressen mit abfallenden Adressen. Diese Adressenarten werden in komplementärer Weise verwandt, wenn das SP-Register wechselweise für Übertragungen an die Speichereinheit und für Übertragungen von der Speichereinheit ausgewählt wird. Beispielsweise kann eine Liste »letzte Eingabe, erste Ausgabe« in der Speichereinheit gebildet werden, indem Daten zu der Liste mit Modus-4-Operandenadressen bewegt werden, während Daten mit Modus-2-Operandenadressen erhalten werden, wenn eine Bezugslisten-Adresse im SP-Register gespeichert ist. Derartige Listen sind an sich bekannt. .

Eine sofortige Adressierung wird erhalten, wenn eine Modus-2-Operandenadresse das PC-Register auswählt und den Speicherinhalt des folgenden Instruktions-Speicherplatzes als Datenwert benutzt.

a Wenn Daten in einer Reihenfolge aufgefunden werden sollen, aber in wahl weisen Speicherplatzen gespeichert

t 15 sind ergeben Instruktionen mit Modus-3- und Modus-5-Opei andenadressen eine doppelt verschobene Adres-P siening. Diese Operandenadressen haben dieselben Funktionen und verursachen dieselbe Antwort wie Modus-

§ 2- und Modus-4-Operandenadressen, jedoch mit einer Ausnahme. Datenadressen, aber nicht Daten, werden in

den benachbarten (abhängigen) Speicherplätzen gespeichert. Wenn eine Instruktion mit einer Modus-3-Ope-

B randenadresse tes PC-Register auswählt, enthält der auf die Instruktion folgende Speicherplatz eine Daten-

α 20 adresse. Dies isi iine absolute Adressierung. .

P Modus-6- und Modus-7-Operandenadressen ergeben indizierte bzw. verschobene indizierte Adressierungen.

ß Zwei spezielle Fälle treten auf, wenn das PC-Register in der Operandenadresse ausgewählt wird. Diese sind rela-

tive (Modus-6) und verschobene relative (Modus-7) Adressierungen. Eine relative Adressierung spezifiziert die

P Datenadresse im Hinblick auf den Instruktions-Speicherplatz, während eine verschobene relative Adressierung

25 die Zwischenspeicherplatz-Adresse spezifiziert im Hinblick auf den Instruktions-Speicherplatz. ^yi Deshalb kann eine Instruktion mit einer Operandenadresse mit sechs Bits einen Daten-Speicherplziz in viei-

■3 fältiger Weise definieren. Diese Flexibilität der Adressiermethode wird mit jeder Instruktion erhalten, die eine

ΐΐ Operandenadresse enthält. Unterschiedliche Instruktionen oder Gruppen von Instruktionen Pur begrenzte

ν Arten von Adressiermethoden werden nicht benötigt, um diesen großen Bereich von Adressiermöglichkeiten

S 30 zu erzielen.
;f c. Arbeitsweise der Verarbeitungseinrichtung

Nach dieser Erläuterung der Bedeutung der Adressen-Modus- und Register-Auswahl-Bits ist es möglich, die verschiedenen Arbeitszyklen eingei --nder zu erläutern, welche von der Verarbeitungseinrichtung 22 durchge-ί> 35 fijhrt werden.

I. Abrufzyklus

Fig 5 zeigt ein Fließbild des Abrufzyklus, welcher eine Instruktion von der Speichereinheit 24 ^rhält und die

Daten, die gegebenenfalls durch Operandenadressen definiert sind, an die Verarbeitungseinrichtung 22 überträgt. Jeder Zyklus ist durch ein Taktsignal gekennzeichnet, das durch eine Speicherstelle ISR oder BSR identifiziert ist durch eine Schaltung erzeugt wird, die in Verbindung mit Fig. 9 beschrieben werden soll.

Wenn die Verarbeitungseinrichtung 22 ihre Arbeitsweise beginnt, wird ein erweiterter ISR-0 -Zustand mit drei BSR-Zuständen durch die Steuereinheit 60 in F i g. 2 erzeugt. Der Inhalt des PC-Registers R 7 wird wahrend

eines BSR-1-Zustands an die B-Eingangsschaltung 52 übertragen. Falls nicht anderweitig spezifiziert, erzeugt eine nicht benutzte Eingangsschaltung ein Null-Ausgangssignal. Wenn die A-Eingangsschaltung 48 ein NuN-Ausgangssignal erzeugt, gelangt der Programmzählstand ohne Modifikation durch die Addiereinheit 46 wahrend eines ersten Teils eines BSR-2-Zustands zum Adressenregister 34. Ein inkrementierender Wert, der der A-Eingangsschaltung 48 zugeführt wird, erzeugt während eines zweiten Teils des BSR-2-Zustands einen neuen

Programmzählstand am Ausgang der Addiereinheit 46. Nachdem dieser neue Programmzählstand wahrend

eines ersten Teils eines BSR-3-Zustands zum PC-Register im Speicherregister 40 bewegt wurde, wird die im

Speicherplatz gespeicherte, vom Adressenregister 34 adressierte Instruktion während eines zweiten Teils des

BSR-3-Zustands in das Instruktionsregister 62 übertragen.

Wenn der ISR- 0 -Zustand beendet ist, erzeugen die Zeitgebereinheit 66 und die Steuereinheit 68 einen IbKi-

Zustand zur Entschlüsselung der Instruktion in der Instruktions-Decodierschaltung 64 sowie zur Durchführung verschiedener Entscheidungen. Wenn die Instruktion HALT lautet oder eine andere verfügbare Steuerinstruktion ist, wird die Verarbeitungseinrichtung 22 auf einen Termzyklus der in Fig. 7 dargestellten Art umgestellt. Wenn die Instruktion keine Operandenadresse enthält, wie beispielsweise die Instruktionen RTI, RTS und BEQ, oder wenn sie eine einfache Operandenadresse enthält, die einen Modus-0-Operandenadresse ist, kann sie

sofort ausgeführt werden. Mit diesen Instruktionen wird die Verarbeitungseinrichtung 22 auf den Ausfuhrungszyklus in Fig. 6 umgestellt. ... ■ ι Wenn die Verarbeitungseinrichtung 22 nicht aurden Ausfuhrungszyklus oder Termzyklus umgestellt wird, werden die erforderlichen Schritte durchgeführt, um die Information zu erhalten, welche durch die Operandenadressen oder -adressen definiert ist. Wenn die erste von zwei Operandenadressen in der Instruktion keine

Modus- 0 -Operandenadresse ist, wird sie als eine gekennzeichnete Adresse ausgewählt. Sonst wird die zweite oder einzige Operandenadresse die gekennzeichnete Adresse.

Nachdem die geeignete Operandenadresse gekennzeichnet wurde, erzeugt die Steuereinheit 60 einen erweiterten ISR-1-Zustand mit den drei BSR-Zuständen. Der Inhalt des Registers, der in der gekennzeichneten Opc-

randenadresse idenzifiziert ist, wird während des BSR-1-Zustands zur B-Eingangsschaltung 52 bewegt. Eine dekrementierende Größe wird zur A-Eingangsschaltung 48 übertragen, um den Wert zu dekrementieren, welcher der B-Eingangsschaltung zugeführt wurde, wenn die gekennzeichnete Operandenadresse eine Modus-4- oder Modus-5-Operandenadresse ist. In jedem Fall wird das Ausgangssignal während des BSR-2-Zustands von der Addiereinheit 46 zum Adressenregister 34 übertragen. Wenn die gekennzeichnete Operandenadresse eine Modus-2- oder Modus-3-Operandenadresse ist, wird der A-Eingangsschaltung 48 während eines zweiten Teils des BSR-2-Zustands eine inkrementierende Größe zugeleitet. Nachdem das Ausgangssignal während eines ersten Teils des BSR-3-Zustands von der Addiereinheit 46 zu dem Register zurückgeführt ist, welches in der gekennzeichneten Operandenadresse definiert ist, wird der Inhalt des durch das Adressenregister 34 adressierten Speicherplatzes zur B-Eingangsschaltung 52 übertragen. Der BSR-3-Zustand wird aufrechterhalten, bis diese Übertragung beendet ist.

Mit einer Modus-1-, -2- oder -4-Operandenadresse enthält die B-Eingangsschaltung 52 jeweils Daten, und es sind keine weiteren Operationen nötig.

Mit Modus-3-, -5-, -6- oder -7-Operandenadressen enthält die B-Eingangsschaltung 52 eine Adresse, und die Verarbeitungseinrichtung 22 gelangt in einen ISR-2-Zustand, welcher drei BSR-Zustände enthält. Keine Opera-'ion tritt in dem BSR-1-Zustand auf, wenn die Operandenadresse nicht eine Modus-6- oder -7-Operandenadresse ist. Jeder Modus verursachte, daß das PC-Register impliziert ausgewählt wurde und sein Inhalt während des ISR-1-Zustands inkrementiert wurde, so daß die B-Eingangsschaltung einen Indexwert am Hnde des ISR-I-Zustands enthält. Während des ISR-2-Zustands wird der Inhalt des in der Operandenadresse identifizierten Registers für eine Addition zum Indexwert zur A-Eingangsschaltung 48 bewegt. Nachdem das Ausgangssignal 2C von der Addiereinheit 46 während des BSR-2-Zustands zum Adressenregister 34 übertragen ie. . ητά ein erweiterter BSR-3-Zustand benutzt, um den Inha't des durch das Adressenregister 34 adressierten Speicherplatzes an die B-Eingangsschaltung 52 zu übertragen.

Wenn der ISR-2-Zustand endet, enthält die B-Eingangsschaltung 52 jeweils Daten, wenn die Operandenadresse eine Modus-3-, -5- oder -6-Operandenadresse ist und es sind keine zusätzlichen Adressieroperationen nötig. Mit einer Modus-7-Operandenadresse enthält die B-Eingar^sschaltung eine Datenadresse, und ein ISR-3-Zustand wird verwandt. Keine Operationen treten während des BSR-1-Zustands auf. Die Datenadresse wird während des BSR-2-Zustands direkt an das Adressenregister 34 übertragen. Ein erweiterter BSR-3-Zustand bewegt die Daten zur B-Eingangsschaltung 52. Nach Beendigung des ISR-3-Zustands ist die gesamte Adressierung, die auf die gekennzeichnete Operandenadresse bezogen ist, beendet.

Sobald eine Operandenadresse dekodiert worden ist, wird der Inhalt der B-Eingangsschaltung über die Addiereinheit 46 zu einem SOURCE-Register im Sp^icherregister 40 übertragen, wenn die gekennzeichnete Operandenadresse eine erste von zwei Operandenadressen ist. Sobald diese Übertragung erfolgt ist, wird die verbleibende Operandenadresse durch Wiederholung der vorangegangenen ISR-I-, -2- und -3-Zustände dekodiert, wenn es sich nicht um eine Modus-0 -Operandenadresse handelt. Wenn es sich um eine Modus-0 -Operandenadresse handelt, wird die Verarbeitungseinrichtung 22 auf den Ausführungszyklus umgestellt. In allen anderen Füllen beendet die Verarbeitungseinrichiung 22 den Abrufcyfclus mit einigen vorläufiger. Übertragungen, wenn die Instruktionen eine JMP- oder JSR-Instruktion ist.

Sowohl die JMP-als auch die JSR-Instruktionen modifizieren die Antwort des Abrufzyklus auf ihiε Operandcnadresr-;. Wenn der letzte zum Dekodieren der Operandenadresse benötigte ISR-Zustand eingeleitet wird, modifiziert die Steuereinheit 60 den BSR-3-Zustand, um die Übertragung des adressierten Inhalts an die B-Eingangsschaltung 52 auszulassen. Diese Modifikation tritt auf, weil das Ausgangssignal der Addiereinheit 46 die Adresse für die erste zu benutzende Instruktion ist, nachdem die JMP- oder JSR-Instruktion vervollständigt wurde. Mit einer JMP-Instruktion wird die Instruktionsadresse zum PC-Register während eines ISR-0-Zustands bewegt. Dann stellt sich die Verarbeitungseinrichtung 22 auf den Termzyklus um. Mit einer JSR-Übertragungsinstruktion wird die anfängliche Unterprogramm-Instruktionsadresse während eines ISR-0-Zustands zeitweilig im TEM-Register gespeichert. Die Verarbei'.ungseinrichtung 22 gelangt zu dem Ausfijhrungszyklus in Fig. 6, was auch geschieht, wenn die Instruktion nun eine JMP-Instruktion ist.

II. Ausführungszyklus

Die Antwort der Verarbeitungseinrichiung 22 während des Ausführungszyklus ist durch die Instruktion bestimmt. Deshalb ändert sich die Arbeitsweise der Verarbeitungseinrichtung 22 für jede Instruktion, wie dies in Verbindung mit Fig. 6 beschrieben wird.

JSR-Instruktion

Wie aus Fig. 6 A ersichtlich ist, erzeugt die Steuereinheit 60 anfänglich einen erweiterten ISR-0-Zustand in Abhängigkeit von einer JSR-Instruktion und überträgt den Inhalt des SP-Rigisters (Register R 6) im Speicherregister 40 an die B-Eingangsschaltung 52. Ein dekrementierender Wert wird gleichzeitig während des BSR-I-Zustands an die A-Eingangsschaltung 48 angelegt. Der dekrementierende Wert von der Addiereinheit 46 wird während der BSR-2- bzw. BSR-3-Zustände zum Adressenregister 34, und zum SP-Regist-;r im Speicherregister 40 bewegt. Wenn der BSR-3-Zustand beendet ist, adressiert das Adressenregister 34 einen unbesetzten Speicherplatz in der Gruppe benachbarter Speicherplätze, die alle als Block 94 in F i g. 10 definiert sind. Während der folgenden BSR- 0 - und -4-Zustände wird der Inhalt des durch die Bits 6, 7 und 8 in der Instruktion definierten Registers durch die B-Eingangsschaltung 52 zu dem unbesetzten Speicherplatz übertragen. Wie bereits erwähnt wurde, könnte irgendein Register im Speicherregister 40 durch die JSR-Instruktion identifiziert werden. Während des BSR-5-Zustands wartet die Verarbeitungseinrichtung 22, bis der Inhalt des Registers R5 tatsächlich

gespeichert ist, und beendet dann sowohl den BSR-5- als auch den ISR-0 -Zustand. Deshalb wird der Inhalt des Registers R 5 während des ISR- 0 -Zustands in das Speicherregister 24 übertragen, indem der Inhalt des SP-Rcgisters dekrementiert wird, um eine unbesetzte Adresse im Block 94 zu definieren.

Während des folgenden ISR-I-Zustands wird der Inhalt des PC-Registers während des ISR-2-Zustands an die B-Eingangsschaltung 52 und dann zum R5-Register übertragen. Die Adresse für die erste Unterprogramm-Instruktion wird vom TEMP-Register übertragen, wo sie während des Abrufzyklus gespeichert war, und /war während des ISR-3-Zustands an die B-Eingangsschaltung 52. Dieser neue Programmzählstand wird dann während des ISR-4-Zustands zum PC-Register bewegt. Wenn der ISR-4-Zi'stand beendet ist, enthält das PC-Register die Adresse für die erste Instruktion im Unterprogramm, das R5-Register die Adresse für die nächste Instruktion im Operations-Maschinenprogramm und der letzte Eingang zum Block 94 ist der Inhalt des R5-Registers während des Abrufzzyklus. Dies beendet die Operationen, die von der JSR-Instruktion benötigt werden, so dall die Verarbeitungseinrichtung den Termzyklus vervollständigt. Während des nächsten Abrufzyklus wird die erste Instruktion irn Unterprogramm vom Block 90 in der Speichereinheit 24 erhalten.

RTS-Instruktion

Jedes Unterprogramm endet mit einer RTS-Instruktion, welche dasselbe Register wie die zugeordnete JSR-Instruktion definiert. Wenn das R5-Register immer in den JSR-Instruktionen gekennzeichnet ist, hat die RTS-Instruktion ein feststehendes Format. Deshalb benutzt ein Programmierer immer dieselbe irisirukiion als die letzte Instruktion in einem Unterprogramm. Wie aus F i g. 6 A und 6 B ersichtlich ist, übertragen die durch die Steuereinheit 60 erzeugten ISR-4- und ISR-5-Zustände den Inhalt des R5-Register über die B-Einganngsschaltung 52 zu dem PC-Register. Während eines erweiterten ISR-6-Zustands und eines folgenden ISR-7-Zustands bewegt die Verarbeitungseinrichtung 22 den letzten Eingang im Block 94 (Fig. 10) zum R5-Register.

Währenddes BSR-I-Zustands im ISR-6-Zustand wird der Inhalt des SP-Registers zur B-Eingangsschaltung 52 übertragen. Da das SP-Register dekrementiert wird, bevor Daten zum Block 94 in der Speichereinheit 24 übertragen werden, enthilt das Register die Adresse für die letzte Eingangsgröße. Diese Adresse wird während eines ersten Teils des BSR-2-Zustands an das Adressenregister 34 übertragen. Ein inkrementierender Wert, welcher der A-Eingangsschaltung 48 während eines zweiten Teils des BSR-2-Auslands zugeführt wird, führt die inkrementierte Adresse während des BSR-3-Zustands in den SP-Speicher zurück. Am Ende des BSR-3-Zustands enthält die B-Eingangsschaltung 52 die letzte Eingangsgröße vom Block 94. Diese Eingangsgröße wird während des ISR-7-Zustands zum R 5-Register übertragen. Wenn der ISR-7-Zustand beendet ist, enthält das PC-Register die Adresse der Operations-Maschinenprogramm-Instruktion, welche auf die JSR-Instruktion folgt. Das R5-Register enthält die letzte Eingangsgröße vom Block 94, und das Sp-Register erhält die Adresse des nächsten besetzten Speicherplatzes im Block 94. Während des nächsten Abrufzyklus wird die Instruktion im Operations-Maschinenprogramm, welches auf die JSR-Instruktion folgt, von einem der Blöcke 86, 90 oder 92 in der Speichereinheit 24 in Fig. 10 erhalten.

RTl-Instruktion

Wie in der gleichzeitig eingereichten Patentanmeldung P 21 13 890.9 näher beschrieben ist, werden der Programmzählstand und das Statuswort für das unterbrochene Operations-Maschinenprogramm zu den nächsten beiden verfügbaren Speicherplätzen im Block 89 bewegt, wenn die Verarbeitungseinrichtung 22 ihre Steuerung über die Datenverarbeitungsanlage aufgibt, nachdem eine periphere Anforderung zur Unterbrechung des Maschinenprogramms erfolgte. Dann werden das Statuswort und der Programmzählstand für das Unterbrechungs-Maschinenprogramm zum Statusregister 59 bzw. zum PC-Register bewegt.

Alle Unterbrechungs-Maschinenprogramme enden mit derselben RTI-Instruktion. Wenn die Instruktion dekodiert ist, benutzt die Verarbeitungseinrichtung 22 jeweils ISR-4-, -5-, -6- und -7-Zustände, um den unterbrochenen Programmzählstand des Maschinenprogramms und das Statuswort zum PC-Registerund zum Statusregister 59 zu übertragen. Wie aus Fi g. 6 B und 6 C ersichtlich ist, benutzt ein erweiterter ISR-4-Zustand jeweils BSR-I-. -2- und -3-Zustände. um den Programmzählstand des Maschinenprogramms von einem Speicherplatz ir der Speichereinheit 24 zu erhalten, welcher durch das SP-Register definiert ist. Nachdem der Inhalt des Sp-Regi sters während der BSR-I- und BSR-2-Zustände zum Adressenregister 34 bewegt wurde, erzeugt ein inkrementierender Wert, welcher an die A-Eingangsschaltung 48 angelegt wird, einen inkrementierten Wert für die Rückführung während des BSR-3-Zustands zum SP-Register. Dieser Zustand wird auch dazu benutzt, um für eine Übertragung zum PC-Register während des ISR-5-Zustands die letzte Eingangsgröße im Block 94 (Programm zählstand) zur B-Eingangsschaltung 52 zu übertragen. Ein erweiterter ISR-6-Zustand mit drei BSR-Zuständer inkrementiert in entsprechender Weise den Inh~.lt des SP-Registers und erhält das Statuswort Für die Übertra gung zum Statusregister 59 während des ISR-7-Zustands. Nach Beendigung dieser Operationen wird die Ver arbeitungseinrichtung 22 auf den Termzyklus umgestellt.

Verzweigungsinstnjktion

Wenn eine Verzweigungsinstruktion dekodiert wird, wird der versetzte Wert in den Bits 0 bis 7 in der B-Ein gangsschaltung 52 während des Abrufzyklus gespeichert. Während des in F i g. 6 C dargestellten Ausführungszy klus bewegt die Verarbeitungseinrichtung 22 den Inhalt des PC-Registers während des ISR-1-Zustands zur A Eingangsschaltung 48. Ein neuer Programmzähisiand, der durch den inkrernentierten Programmzählstand un< die versetzte Summe von der Addiereinheit 46 gebildet wird, wird während eines ISR-2-Zustands an das PC Register übertragen. Wenn die Verarbeitungseinrichtung 22 den nächsten Abmfzyklus erzeugt, wird die Instruk tion an dem neuen Speicherplatz erhalten.

Operandenadressen-Instruktionen

Wenn die Instruktion nicht als eine JSR-, RTS-. RTI- oder Verzweigung-Instruktion dekodiert wird, wird sie durch Übertragung von Daten ;;u den A- oder B-Eingangsschaltungen 48 oder 52 ausgeführt. Wenn die zweite von zwei oder wenn eine einzige Operandenadresse eine Modus-0 -Operandenadresse ist, wird der Inhalt des Registers, der durch die Operandenadresse definiert wird, zu einer der Eingangsschaltungen 48 oder 52 übertragen, wie in Fig. 6D dargestellt.

Yy.: ausgewählte Eingangsschaltung hängt von der Instruktion und von der Adressenart ab und ist in Fig. 8 dargestellt. Beispielsweise werden durch ein Modus- 0 -Operandenadresse als zweiter Adresse in der Instruktion definierte Daten durch eine ADQ-Instruktion an die B-Eingangsschaltungen 52 übertragen. Durch eine Modus-0 -Operandenadresse in einer NEG-lr.s';ruktion definierte Daten weiden an die A-Eingangsschaltungen 48 übertragen.

Wie aus Fig. 6 D ersichtlich ist, bewegt die Verarbeitungseinrichtung 22 den Inhalt des SOURCE-Registers, also die durch die erste Operandenadresse identifizierten Daten entsprechend der Information in Fig. 8 an eine der Eingangsschaltungen, wenn die Instruktion zwei Operandenadressen hat. In Abhängigkeit einer einzigen is Operandenadressen-Instruktion aufgefundene Daten werden an jeweils eine Eingangsschaltung übertragen. Konstanten werden dann zu der anderen Eingangsschaltung bewegt, wenn dies erforderlich ist. Beispielsweise werden Daten in der B-Eingangsschaltung 52 durch Belastung der A-Eingangsschaltungen 48 mit dem inkre-Mieniiercnucn oder dckrcrncniicrender! Wert für !NC- oder DEC-lnstruktionen moijifmfirt

Wenn die Instruktion eine BIT- oder BIC-Instruktion ist, werden besondere Operationen benötigt, um das logische UND-Resultat zuerhal.en. Eine logische ODER-Kombination wird zuerst mit den Komplementen der Daten durchgeführt, die durch Operandenadressen definiert sind, und dann wird das Ergebnis komplementiert, um das logische UND-Resultat zu erhalten. Deshalb enthalt das Ausgangssignal der Addiereinheit das Resultat der ODER-Operation. Dieses Resultat wird während der ISR-2- und ISR-3-Zustände durch das TEMP-Register zudem komplementierenden Eingang der A-Eingangsschaltungen 48 bewegt, wie das in Fig. 6 D dargestellt ist, um das schließliche UND-Resultat zu erhalten.

Hin ISR-4-Zustand wird benutzt, um die Bedingungskodesignale zu modifizieren, also die N-, V-, C- und Z-Bits in einem Statuswort, wie d:is benötigt wird, nachdem die verschiedenen Instruktionen durchgeführt wurden. Wenn die Instruktion eine TST-, BIT- oder CMP-Instruktion ist, wird die erforderliche Information zum Statusregister 9 übertragen. Wenn jie Instruktion eine solche ist, welche ein Statuswort ändert, benutzt die Verar^eitungseinrichtung 22 einen ISR-4-Zustand zur Zeitbestimmung, um das neue Status wort in der Speichereinheit zu speichern.

Wenn ein Statuswort nicht geändert werden soll und die zweite von zwei Operandenadressen oder die einzige Operandenadressen oder die einzige Operandenadresse eine Modus-0-Operandenadresse ist, wird das Ausgangssignal von der Addiereinheit 46 zu dem gekennzeichneten Register übertragen. Für andere Arten wird das Ausgangssignal der Addiereinheit entsprechend dem Inhalt des Adressenregisters des Übertragungswegs beweg! Deshalb bewegt ein BSR-4-Zustand Daten auf dem Übertragungsweg 30. Dann wartet die Verarbeitungseinrichtung 22, bis die Datenspeicherung während eines BSR-5-Zustands bestätigt wird, bevor ein Termzyklus begonnen wird.

Deshalb hängt die Arbeitsweise der Verarbeitungseinrichtung 22 während eines Ausführungszyklus von der speziellen Instruktion ab. Die resultierenden Zeitgeber-Zustände werden in Verbindung mit Fig. 9 näher beschrieben.

III. Termzyklus

Der schließliche Arbeitszyklus der Verarbeitungseinrichtung 22 ist der Termzyklus, wie das in F i g. 7 schematisch dargestellt ist. Wenn die dekodierte Instruktion eine HALT-Instruktion ist, wird der Inhalt des Registers, beispielsweise des R0-Registers, welches Informationen entsprechend der HALT-Instruktion enthält, über die B-Eingangsschaltung 52 für eine Wiedergabe durch die Steuereinheit 35 übertragen. Dann hört die Arbeitsweise der Verarbeitungseinrichtung 22 auf. Sonst kümmert sich die Verarbeitungseinrichtung 22 darum, ob irgendwelche Übertragungsweg-Anforderungssignale von der Statuseinheit 58 vorliegen. Bei der in F i g. 1 dargestellten Datenverarbeitungsanlage repräsentieren derartige Signale eine Anforderung durch eine periphere Einrichtung, Informationen über den Verbindungsweg 30 zur Verarbeitungseinrichtung 22 zu übertragen. In anderen Anlagen kann dieses Signal ein Prioritäts-Unterbrechungssignal sein. Schaltungen zur Erzeugung derartiger Signale sind bekannt.

Wie aus F i g. 7 ersichtlich ist, spricht die Verarbeitungseinrichtung 22 auf eine Anforderung einer peripheren Einheit mit einer ausreichenden Priorität durch Verwendung von sechs ISR-Zuständen (ISR-I- und ISR-7) an, um den Programmzählstand für die nächste Instruktionsadresse und das Statuswort einzusparen. Dann werden eine neue Instruktionsadresse und ein Statuswort an das PC-Register und an das Statusregister 59 übertragen. Wenn diese Schritte beendet sind, führt die Verarbeitungseinrichtung 22 einen Abrufzvkius durch, um die erste oO Instruktion im Unterbrechungs-Maschinenprogramm zu erhalten. Wenn kein Anforderungssignal oder äquivalentes Signal vorhanden ist, wird das Term-Maschinenprogramm beendet, und die Verarbeitungseinrichtung 22 zweigt zum Abrufzyklus ab, um die nächste Instruktion zu erhalten.

IV. Zusammenfassung der Arbeitsweise der Verarbeitungseinrichtung (Prozessor)

Wie in Fig. 5,6 und 7 dargestellt ist, benutzt die Verarbeitungseinrichtung 22 drei grundsätzliche Zyklen den Abrufzyklus, den Ausführungszyklus und den Termzyklus. Während des Abrufzyklus wird eine Instruktion von

der Speichereinheit erhalten und dekodiert. Wenn die Instruktion eine oder zwei Operandenadressen enthüll, werden die Daten erhalten und in der Verarbeitungseinrichtung 22 gespeichert. Dann wird die Verarbeitungseinrichtung 22 je nach Instruktion auf den Ausführungszyklus oder auf den Termzyklus umgestellt. Während des Ausfuhrungszyklus bearbeitet die Verarbeitungseinrichtung 22 Daten und überträgt resultierende Daten zu abschließenden Speicherplätzen, welche durch die Operandenadressen definiert sind. Während eines Termzyklus prüft die Verarbeitungseinrichtung 22 die Datenverarbeitungsanlage, daß diese auf gewisse Bedingungen anspricht, indem sie auf die Steuerung über den Übertragungsweg 30 verzichtet, bis die anfordernde Einrichtung die Steuerung zurückgibt. Nach Vervollständigung des Termzyklus bewirkt die Verarbeitungseinrichtung 22 einen weiteren Abrufzyklus.

d. Zeitgebereinheit

Wie in Verbindung mit den Fig. 5,6 und 7 erläutert wurde, wird jeder Arbeitszyklus in der Verarbeitungseinrichtung 22 durch ein Zeit-Zustandssignal definiert, welches durch die Zeitgebereinheit 66 in Fig. 2 erzeugt wird. Jeder zeitbestimmende Zustand hängt von verschiedenen Faktoren ab, wie der vorangegangene zeitbestimmende Zustand, der Instruktion und Bedingungen in der Verarbeitungseinrichtung 22. Eine eingehende Erläuterung, wie jeder zeitbestimmende Zustand erzeugt wird, ist im vorliegenden Zusammenhang nicht erforderlich. Die Schaltung und Taktsignale, die in F i g. 9 A und 9 B dargestellt sind, ermöglichen jedoch in Verbindung mit den Fließbildern in den Fig. 5,6 und 7 ein Verständnis und lassen erkennen, wie die spezielle Steuerschaltung ausgebildet sein muß, um die beschriebene Arbeitsweise der Verarbeitungseinrichtung 22 zu ermöglichen.

Wie aus Fig. 9B ersichtlich ist, enthält die Zeitgebereinheit 66 eine Zeitgeberschaltung76, einen Taktgeber 78 und zwei Signalgeneratoren 80 und 82. F i g. 9 A zeigt die Beziehung der CLK-Signale oder Impulse von dem Taktgeber 78 und der SCLK-Signale oder Impulse von der Zeitgeberschaltung 76. Jede Änderung des CLK-^F: 25 Signals definiert eine Grenze für einen Lese- oder Schreibzyklus, wobei ein spezieller Zyklus durch die Bezie- '■' hung der SCLK- und CLK-Signale bestimmt ist. Wie aus Fig. 9 A ersichtlich ist, werden vier Lese-/Schreib-

zyklen R/W- 0, R/W-l, R/W-2 und R/W-3- während jedes SCLK-Zy klus von der Zeitgeberschaltung 76 erzeugt. J: Der R/W-2-Zyklus ist immer ein Schreibzyklus, während der Taktgeber 78 während eines R/W-3-Zyklus angc-

v halten werden kann, um einen BSR-Zustand zu erweitern, wie es der Fall ist, wenn Daten von oder zu der Ver-

arbeitungseinrichtung22 übertragen werden. Jede Gruppe von vier R/W-Zyklen zusammen mit anderen Signalen von der Steuereinheit 60 definiert ein Schieberegister-Zustand, der durch ein Signal auf einem der Ausgangsleiter repräsentiert wird, welches von einem der Generatoren 80 oder 82 stammt.

Die SCLK-Signale von der Zeitgeberschaltung 76 und Signale von der Steuereinheit 60 werden einem Instruk- ; tions-Schieberegister-Signalgenerator 80 und einem Übertragungsweg-Schieberegister-Signalgenerator 82

'■ 35 zugeführt. Der Generator 80 erzeugt ISR-Signale, während der Generator 82 BSR-Signa!e erzeugt. Ein einem '.'■ der Generatoren zugeführtes Löschsignal erzeugt einen Null-Zustand. Sonst gelangt normalerweise jeder Gene-

= raiorvorn einen Zustand ir. den anderer, mit der speziellen Folge, welche erforderlich ist, um die Verarbeitungseinrichtung 22 in F i g. 5,6,7 und 8 zu betätigen. Diese Zeichnungen zeigen, wie jeder zeitbestimmende Zustand ■■ von früheren Bedingungen abhängt und wann die Reihenfolge modifiziert werden kann.

e. Speichereinheit

Wie bereits erwähnt wurde, benötigen viele Reaktionen durch die Verarbeitungseinrichtung 22 Übertragungen mit der Speichereinheit 24. Ein Ausführungsbeispiel einer Speichereinheit und eine typische Organisation ist in Fig. 10 dargestellt. Adressen vom Adressenregister 34 werden zu einem Speicher-Adressenregister (MAR) 84 gegeben. Wenn Instruktionen oder Daten zur Speichereinheit übertragen werden, so werden sie durch den Speicherpuffer (MB) 88 zu den gekennzeichneten Speicherplätzen übertragen. Instruktionen oder Daten in Speicherplätzen werden von dem gekennzeichneten Speicherplätzen über den Speicherpuffer 88 auf den Übertragungsweg 30 übertragen.

- 50 Die Speichereinheit 24 ist in Blöcke angrenzender Speicherplätze unterteilt, welche bezogene Instruktion in I: einer vorgegebenen Reihenfolge speichern, sowie in wahlweise ansteuerbare Speicherplätze. Beispielsweise

f.- speichern die Speicherplätze des Blocks 86 Programminstruktionen in einer bestimmten Reihenfolge. Diese

;/ sind in Speicherplätze, die normalerweise in einer vorgegebenen Reihenfolge durch das PC-Register adressiert

^f;S werden. Wenn eine JSR-Instruktion im Block 86 aufgefunden wird, enthält sie eine Adresse für einen Speicher-

"v5 55 platz in einem Block 90, welcher die verschiedenen Unterprogramm-Instruktionen speichert. Unterbrechungs- φ Unterprogramm-Instruktionen werden in benachbarten Speicherplätzen gespeichert, weiche einen Block 92 bil-

£3 den. Schließlich findet ein Block 94 Verwendung, um den Inhalt des PC-Registers zu speichern, welcher wäh-

% rend der Ausführung der JSR-Instruktionen oder der Unterbrechungs-Maschinenprogramme gespart wurde

I» und welcher ebenfalls die Speicherung von Statuswörtern im Block 94 verursacht. Wie bereits erwähnt wurde,

60 werden Speicherplätze im Block 94 gewöhnlich durch den Inhalt des R6-Registers identifiziert, wenn es als SP-K: Register verwandt wird.

|- Andere Blöcke von Speicherplätzen können ebenfalls für gleiche oder andere Zwecke verwandt werden. Ein

% Block hat keine bestimmte Länge, sondern wird lediglich dazu verwandt, eine Gruppe von benachbarten

B (abhängigen) Speicherplätzen zu definieren, die für einen speziellen Zweck Verwendung finden.

f. Arithmetische Einheit (Rechner)
Wie aus F i g. 11 ersichtlich ist, enthält die Addiereinheit 46 eine Anzahl von Bit-Addierern, von denen die Bit-

Adüierer 100 und 102 beispielsweise dargestellt sind. Jeder Addierer hat drei Quellen von Eingangssignalen: die Λ- bzw. B-Eingangsschaltungen 48 und 52 und ein Übertrag-Ausgangssignal von dem vorangegangenen Bit-Addierern. Beispielsweise wird das Signal C„., den·; Bit-Addierer 100 zugeführt. Jeder Bit-Addierer erzeugt eine Summe und ein Übertrag-Ausgangssignal wie die Signale S„ und C„ vom Bit-Addierer 100.

Die A-Eingangsschaltung 48 enthält eine Emgangs-Steucrschaltung für jeden Bit-Addierer. Speziell enthält die A-Eingangsschaltung 48 für den Bit-Addierer 102 (BIT0) eine ODER-Schaltung 104. Das Ausga.igsaigtial wird an einen Eingang des Bit-Addierers 102 übertragen und durch Kopplung über eine UND-Schaltung 108 verriegelt. Diese UND-Schaltung ist normalerweise durch ein Verriegelungssignal A von der Datenweg-Steuereinhcit 70 in Fig. 2 aktiviert. Das Verriegelungssignal A fällt ab, um die UND-Schaltung 108 abzuschalten und das Ausgangssignal der A-Eingangsschaltungen 48 zu ändern. Eine UND-Schaltung 110, welche durch ein GATE-A-5Ö-Signal von der Datenweg-Steuereinheit 70 aktiviert wird, überträgt das Signal auf dem Übertragungsweg 50 durch einen Negator 112 zum Bit-Addierer 102. Ein Signal auf dem Übertragungsweg 49 vom Speicherregister 40 wird durch eine UND-Schaltung 114 durch ein GATE A-49(0 J-Signal angekoppelt. Das Signal wird auch durch einen Negator 116 und eine UND-Schaltung 118 durch ein GATE A-49-(0 !-Signal angekoppelt. GATE A-49(1-Ii)- jnd GATE A-49( 1-15!-Signale werden zu UND-Schaltungen analog zu den UND-Schaltungen 114 b/w. 118 geliefert, um die verbleibenden Signale auf dem Übertragungsweg 49 oder ihre betreffenden invertierten Signale zu den anderen Bit-Addierern zu übertragen.

Durch die Verwendung von zwei Sätzen von Torimpuls-Signalen von der A-Eingangsschaltung 48 können Signale von der B-Eingangsschaltung 52 inkrementiert oder dekrementiert werden. Wenn die Datenweg-Sleuereinhcit 70 d'is GATE A-49( 0 )- und GATE A-49 0 )-Signal gleichzeitig erzeugt, wird eine »Eins« zum Inhalt der B-Eingang-schaltung addiert. Ein inkrementierender Wert von »Zwei« wird durch eine zusätzliche Übertragung einer »Eins« an den Übertrag-Eingang des Bit-Addierers 102 erzeugt. Wenn die arithmetische Steuereinheit 70 alle vier GATE A-49-Signale gleichzeitig erzeugt, wird das Zweier-Komplement von ( + 1) der Addiereinheit 46 zugeführt. Dadurch wird der Inhalt der B-Eingangsschaltung um >Eins« dekrementiert. Durch eine gleichzeitige Erzeugung der GATE A-49-(l-15)-und GATE A-49(1-15)-Signale wird der Inhalt der B-Eingangsschaltung um »Zwei« dekrementiert.

Es ist typisch, daß drei Eingangssignale die B-Eingangsschaltung 52 und die Schaltung für BIT_n steuern. Eine ODER-Schaltung 120 liefert das B-Eingangssignal zum Bit-Addierer 100 und wird durch Ankopplung von dessen Ausgangssignal über eine UND-Schaltung 124 verriegelt, die normalerweise durch ein Verriegelungssignal B aktiviert ist. Dieses Signal wird abgeschaltet, um das Ausgangssignal der B-Eingangsschaltung 52 zu ändern. Das Signal auf dem Übertragungsweg 50 wird durch eine UND-Schaltung 126 durch GATE B-50-Signale gesteuert, während ein Signal auf dem Übertragungsweg 49 durch eine UND-Schaltung 128 mit einem GATE B-49-Signal gesteuert wird.

Jedes Summen-Ausgangssignal von der Addiereinheit 46 wird über die Auswerteinheit 54 durch eines von drei Signalen angekoppelt. Wenn ein GATE-ADD-Signal durch die arithmetische Steuereinheit 70 (Fig. 2) erzeugt wird, koppelt eine UND-Schaltung 130 das Ausgangssignal S„ von dem Bit-Addierer 100 durch eine ODER-Schaltung 132 auf den Übertragungsweg 56. Ein Rechts-GATE-Signal, das einer UND-Schaltung 134 zugeführt wird, bewegt das Signal (S,, _r!) durch die ODER-Schaitung 132 und verschiebt jedes Signai von einem Hit-Addierer um eine Stelle nach rechts. Eine ähnliche Verschiebung nach links um eine Stelle wird durch Erzeugung eines Links-GATE-Signals erhalten. Dieses Signal aktiviert eine UND-Schaltung 136 zur Übertra- -to gung des Signals S₁,-1 durch die ODER-Schaltung 132 auf den Übertragungsweg 56. Damit liefern diese Signale zwei Verschiebungsoperationen, weiche Vertauschoperationen werden, wenn der erste und der letzte Bit-Addierer durch die Ausgangsschaltung 54 verbunden sind.

g. Speicherregister

Fig. 12 zeigt ein Ausführungsbeispiel des Speicherregisters 40 und der Steuereinheit 72 des Speicherregisters. Bei diesem speziellen Ausführungsbeispiel enthält das Speicherregister40 eine Anzahl von Triggerschaltungen, welche jeweils eine Anzahl von wahlweisen Flip-Flop-Einrichtungen und eine Auswahlmatrix enthalten. Beispielsweise liefert eine Triggerschaltung 140 ein Bit,, auf dem Übertragungsweg 49 für irgendein Register in dem Speicherregister 40, während Triggerschaltungen 142 und 144 BIT, bzw. BIT_U für jedes Register speichern. Deshalb speichert eine Triggerschaltung ein entsprechendes Bit für jedes Register und erhält soviele einzelne Flip-Hop-Einrichtungen wie Register vorhanden sind. Wenn die Verarbeitungseinrichtung 22 auf Worte mit sechzehn Bits anspricht, enthält der Speicherregister 40 sechzehn Triggerschaltungen, wobei jede Schaltung mindestens zehn Flip-Flop-Einrichtungen enthält, um ein äquivalentes Bit in den Registern R 0 bis R 7, SOURCE und TEMP zu speichern.

Ein spezielles Register im Speicherregister 40 wird durch Dekodierung der betreffenden Register-Auswahlbits ausgewählt, der Bits IR-0, IR-I und IR-2- oder der Bits 1R-6. IR-7 und IR-8, und daraufhin erfolgt eine Auswahl der geeigneten Flip-Flop-Einrichtung in jeder Triggerschaltung.

Die Registerauswahl kann auch in Abhängigkeit von anderen internen Signalen von der Steuereinheit 60 erhalten werden. Jedes Register-Auswahlbit von dem Instruktions-Register 62 (Fig. 2) gelangt durch eine Anzahl von UND-Schaltungen in der Steuereinheit 72 des Speicherregisters, welche durch Signale von der Steuereinheit 60 aktiviert werden.

Wenn die Steuereinheit 60 die UND-Schaltungen 146 und 148 und 150 aktiviert, werden die Signale IR- 0, IR-I und IR-2- durch ODER-Schaltungen 152,154 und 156 zu einer Dekodiereinheit 158 gekoppelt. Das Ausgangssignal der Dekodiereinneil 158 erregt die Auswahlmatrix in jeder Triggerschaitung, um die geeignete Fiip-Fiop-Einrichtung auszuwählen, damit Eingangssignale daran angekoppelt sowie Ausgangssignale davon abgeleitet werden können. Als Folge davon werden entsprechende Flip-Flop-Einrichtungen in jeder Triggerschaltung an

den Übertragungsweg 49 angekoppelt. Wenn beispielsweise das RJÖ -Register in einer Operandenadresse ausgewählt wird, wird die erste Flip-Flop-Einnchtung in jeder Triggerschaltung mit dem Übertragungsweg 49 verbunden. Deshalb stellen Signale auf den Leitungen 49( 0), 49( 1) und 49(n) die Signale BIT„, BIT, bzw. BIT₁₁ dar. Das durch eine erste Operandenadresse oder Bits 6,7 und 8 in einer JSR-Instruktion identifizierte Register wird

S in ähnlicherWeise erhalten, indem UND-Schaltungen 160,162 und 164 aktiviert werden, um die IR-6-, 1R-7- und IR-8-Signale über oie ODER-Schaltungen 152,154 und 156 zur Dekodiereinheit 158 zu übertragen.

Da immer ein Register ausgewählt wird, erscheint der Inhalt des ausgewählten Registers im Speicherregister 40 immer auf dem Übertragungsweg 49 zu den A- und B-Eingangsschaltungen 48 und 52. Der Registcrinhall wird geändert, wenn die Steuereinheit 60 ein Schreibsignal erzeugt. Die Einstell- und Rückstell-Eingangssignale

'.ο fürjede ausgewählte Flip-Flop-Einrichtung werden auf die gemeinsamen EinstelKS) und Rück-(R)Eingänge an den Triggerschaltungen gekoppelt. Diese gemeinsamen Einstell- und Rückstell-Eingänge werden durch identische Schreibschaltungen fürjede Triggerschaltung mit dem Übertragungsweg 56 gekoppelt, wobei die Schreibschaltung für die Triggeischaltung 140 typisch ist. Das Schreibsignal wird den UND-Schaltungen 166 und 168 zugeführt, während das datenrepräsentierende BIT₁, auf der Leitung 56(n) vom Übertragungsweg 56 der UND-Schaltung 166 zugeführt wird. Wenn das Signal auf dieser Leitung eine logische »Eins« ist, wird die ausgewählte Flip-Flop-Einrichtung eingestellt, wenn die UND-Schaltungen 166 und 168 durch das Schreibsignal aktiviert sind. Der lückstell-Eingang ist nicht erregt, weil das Ausgangssignal von der UND-Schaltung 166 über einen Negator 170 mit der UND-Schaltung 168 verbunden ist. Eine logische »Null« auf der Leitung 56(n) erregt die UND-Schaltung 168, um die ausgewählte Flip-Flop-Einrichtung in der Triggerschaltung 140 zurückzustellen.

3. Beispiele

Die folgenden Beispiele zeigen die Reaktion der Verarbeitungseinrichtung 22 auf einige spezielle Instruktionen. Obwohl die Diskussion für jedes Beispiel unter Bezugnahme auf eine spezielle Zeichnung erfolgt, erfolgt die Bezugnahme auch auf Fig. 2, 5 bis 8, 10 und 11.

a. MOV PC(2), R6(5>

Oie Reaktion der Verarbeitungseinrichtung 22 auf eine MOV-Instruktion, die durch eine Oktalzahl 012756 dargestellt ist, ist aus F ig. 13 ersichtlich. Diese Instruktion benutzt eine sofortige Adressiermethode, um Daten für eine Übertragung zu einem wahlweisen Speicherplatz in der Speichereinheit zu erhalten, welche durch eine doppelt zurückgestellte verschobene Adressiermethode definiert ist. Eine derartige Instruktion könnte Verwendung finden, um Daten an die Speichereinheit zu übertrag'-n. Es sei angenommen, daß die Speichereinheit (Fig. 10) und die Speicherregister (Fig. 2) folgendes enthalten:
35

Tabelle III

Bedeutung

Block 86

MOV PC(2), R6(5) DATA

Wahlweiser Speicherplatz
Registerinhalt

Während des Abrufzyklus (Fig. 5) wird die Instruktion an die Verarbeitungseinrichtung22 übertragen, wenn das PC-Register (Fig. 2) 1543 enthält. Die Instruktion wird zur lnstruktions-Dekodierschaltung übertragen. Dann wird der PC-Registerinhalt auf 1544 inkrementiert, indem die UND-Schaltungen 114 und 118 (Fig. 11] gleichzeitig aktiviert werden. Diese Schritte treten während der ISR-0- und ISR-I-Zustände auf.

Da die erste Operandenadresse eine Modus-2-Operandenadresse ist, enthält das PC-Register eine Datenadresse. Diese Adresse (1544) wird zum Adressenregister 34 (Fig. 2) bewegt und dann auf 1545 inkrementiert Iu ι eine Rückführung zum PC-Register während des ISR-1-Zustands. Die mit den Instruktionen verschachtelter Daten werden während des lSR-0-Zustands zum SOURCE-Register übertragen. Da diese Daten durch eine sofortige Adressierungsmethode erhalten werden, läßt die Steuereinheit 60 die ISR-2- und ISR-3-Adressier/u stände aus, und die Verarbeitungseinrichtung 22 ist bereit, die zweite Operandenadresse zu dekodieren,

Die zweite Operandenadresse ist eine Modus-S-Opcrandcnadressc. Deshalb werden die Daten in einem wahl weisen erreichbaren Speicherplatz gespeichert, der durch eine Adresse definiert ist, die im Block 94 dig. IO gespeichert ist und durch doppelt zurückgestellte Adressierung erhalten wird. Die Verarbeitungseinrichtung 2'. 6.< benutzt den ISR-I-Zustand, um den Inhalt des R6 (SP)-Registers auf4151 zu dekrementiern und den dekremen tierten Inhalt an das Adressenregister 34 (Fig. 2) und zurück zum R6-Register zu übertragen. Eine Daten adresse 1823, welche im Block94 (Fig. 10) am Speicherplatz4151 gespeichert ist, wird während der ISR-I-um ISR-2-Zustände zur B-Eingangsschaltung 52 und dann zum Adressenregister 34 (F i g. 2) bewegt. Wie in I·' i g. 5 I

16

Adresse	Speicherinhalt
Block 86
1543	012756
1544	2167
Block 94
4151	1823
Speicherregister 40
R6	4152

dargestellt ist, werden irgendwelche im Speicherplatz 1823 gespeicherten Daten während dieses letzten zeitbestimmenden Zustands zur B-Eingangsschaltung bewegt. Diese Daten werden jedoch nicht benutzt und werden während des Ausführungszyklus gelöscht. Deshalb beendet die Verarbeitungseinrichtung 22 den Abrufzyklus. Zu diesem Zeitpunkt enthält das PC-Register 1545, das SOURCE-Registerden Datenwert 2167 und das Adressenregister 34 die Adresse 1823.

Die Verarbeitungseinrichtung 22 benutzt Jann den Ausfuhrungszyklus (F ig. 6 D und 6 E), um die Daten im SOURCE-Register entsprechend den in Verbindung mit F i g. 8 erläuterten Regeln zur B-Eingangsschaltung 52 (F ig. 2) zu bewegen. Diese Übertragung, die während des ISR-I-Zustands auftritt, löscht den vorherigen Inhalt der B-Eingangsschaltung. Ein ISR-4-Zustand wird verwendet, um die Daten zu dem wahlweisen ansteuerbaren Speicherplatz 1823 zu führen, welcher durch den Inhalt des Übertragungsweg-Adressenregisters identifiziert ist. Wenn diese Information gespeichert ist, endet der Ausfuhrungszyklus.

Die Verarbeitungseinrichtung 22 analysiert das gesamte System während des Termzyklus (F i g. 7). Unter der Annahme, daß keine periphere Einrichtung ausgewählt wurde, wird die Instruktion im Speicherplatz 1545, also der PC-Registerinhait, während des nächsten Abrufzyklus erhalten.

b. ADDR2(6), R0(0)

Eine ADD R2(6), R0(0)-lnstruktion benutzt eine indizierte Adressiermethode, um einen ersten ü-rt für eine Addition mit einem zweiten Wert zu erhalten, welcher durch eine direkte Adressiermethode mit der Summe erhalten wurde, die in demselben Speicherplatz gespeichert ist. Diese Instruktion könnte wiederholt werden, um verschiedene Summandenwerte von Tabellen oder Blöcken von Daten für eine Addition mit den Zwischensummen und Endsummen zu erhalten, die im Speicherregister 40 (Fig. 2) gespeichert sind. Es sei angenommen, daß die Speichereinheit (Fig. 10) und das Speicherregister in folgender Weise organisiert sind:

Wenn das PC-Register den Wert 1400 erreicht, wird die Addierinstruktion an die Instruktions-Dekodierschaltung übertragen und das PC-Register wird während der ISR-0 und ISR-1-Zustände eines Abrufzyklus (Fig. 5) auf 1401 inkrementiert. Während des nächsten ISR-1-Zustands bewegt die Verarbeitungseinrichtung 22 den indizierten Wert 2134 zur B-Eingangsschaltung 52 (Fig. 2), nachdem das PC-Register auf 1402 inkrementiert wurde. Ein lSR-2-Zustand bewegt den Inhalt 2401 des R2-Registers zur A-Eingangsschaltung48. Wenn sowohl die A- als auch die B-Eingänge erregt sind, ist die Summe 4535 von der Addiereinheit sofort für eine Übertragung während desISR-2-Zustandszum Adressenregister 34 verfügbar. Dann wird der erste Summand 10 765 im adressierten Speicherplatz 4535 durch die B-Eingangsschaltung 52 für eine Übertragung während des ISR-0-Zustands zum SOURCE-Register bewegt. Wenn der Abrufzyklus endet, weil die zweite Operandenadresse eine M od us-0-Adresse ist, enthält das SOURCE-Registerden Summanden 10 765. Alle anderen Informationen im Übcrtragungsweg-Register 34 und in der B-Eingangsschaltung sind nicht relevant.

Mit einer Modus-0-Operandenadresse überträgt die Verarbeitungseinrichtung 22 den Inhalt 21 654desR0-Rcgisters wiihrend des ISR-0-Zustands zur B-Eingangsschaltung 52. Wenn der Inhalt 10 765 des SOURCE-Rcgisters wiihrend des ISR-1-Zustands zur A-Eingangsschaltung 48 übertragen wird, wird die Summe 32 641 durch die Addiereinheit 46 zur Speicherung in dem R 0-Register während des ISR-4-Zustands erzeugt. Wenn der Ausfuhrungszyklus endet, enthält das PC-Register 1402, das R0-Register die Summe 32 641, das R2-Register die Zahl 2401 und der Speicherplatz 4535 den Summanden 10 765. Der zweite Summand 21 654, der ursprünglich im R0-Register gespeichert war, wird durch die Summe ersetzt.

c. SUB R4(4), R0(1)

Die Verteilungseinrichtung 22 spricht auf die SU B-Instruktion 16441 0 an, wie das in Fig. 15 dargestellt ist, um einen Subtrahenden, der durch eine indirekte Adressierung eines Blocks von Datenplätzen erhalten .vurde, von einem durch indirekte Adressierung identifizierten Minuenden abzuziehen. Der Rest ersetz! den Minuenden an dessen Speicherplatz. Tabelle V zeigt einen typischen Inhalt für eine Speichereinheit und ein Speicher-

Tabelle IV	Speicherinhalt	Bedeutung
Adresse
Block 86	066200	ADDR2(6), R0(0)
1400	2134	Indizierter Wert
1401
Wahlweiser Speicherplatz	10765	Erster Summand
4535
SpeicherreEister 40	21654	Summand
R0	2401	Adresse
R2

Vi λ t t *\ r> r» 1 Β

Tabelle V

ji Adresse Speicherinhalt Bedeutung

Adresse	Speicherinhalt
Instruktions-Block S6
1450	164410
2142	54032
2654	76243
Speicherregister 40
R0	2654
R4	2143

§ 2142 54032 Subtrahend

SUBR4(4), R0(1) Subtrahen

Minuend

Minuenden-Adresse Ursprünglicher Inhalt

;; Wenn das PC-Register den Wert 1450 erreicht, wird die SUB-Instruktion zur instruktion-Dekodierschaltung

¹^ 64 übertragen und das PC-Register wird während der ISR-0 und ISR-1-Zustände des Abrufzyklus auf 1451

% inkrementiert. Die Verarbeitungseinrichtung22 benutzt einen ISR-I-Zustand, um den Inhalt 2143 des R4-Rcgi-

ί 20 sters, der in der ersten Operandenadresse definiert ist, zur B-Eingangsschaltung 52 zu übertragen und durch

I gleichzeitige Ei beugung aller vier GATE A-49-Signale (Fig. 11) einen dekrementierten Wert 2142 zu erhalten.

J] Dieser selbe zeitbestimmende Zustand wird benutzt, um den dekrementierten Wert von der Addiereinheit 46

\'.. (Fig. 2) zum Adressenregister 34 zu übertragen. Dann wird der Subtrahend 54 032 für eine Speicherung im

& SOURCE-Register während des ISR-0-Zustands zur B-Eingangsschaitung 52 übertragen.

f, 25 Da die zweite Operandenadresse eine Modus-1-Operandenadresse ist, enthält das R0-Register eine Daten-

& adresse 2654. Diese Adresse wird durch die B-Eingangsschaltung 52 während eines anderen ISR-1-Zustands

¹Z. zum Adressenregister 34 übertragen, und der Minuend wird in der B-Eingangsschaltung 52 gespeichert. Des-

y halb enthalten die B-Eingangsschaltung 52 und das SOURCE-Register den Minuenden bzw. Subtrahenden,

<; wenn der Abrufzyklus beendet ist. Das Übertragungsweg-Adressenregister enthält die Minuendenadresse und

ii 30 definiert deshalb die Adresse für den Rest.

: Nach Beendigung des Abrufzyklus beginnt die Verarbeitungseinrichtung 22 den Ausführungszyklus (Fig. 6)

;; und überträgt das Zweier-Komplement 23 746 des Subtrahenden 54 032 im SOURCE-Register durch Erzeu-

* gung der beider.Signale GATE A-#0-15) und GATE A-49(0) zur A-Eingangsschaltung 48 und erzwingt einen

';) Übertrag in den Bit-Aädiert; 102. Diese Stufe tritt während des lSR-0-Zustands auf, und der Rest 22 211 wird

;'j 35 sofort durch die Addiereinheit 46 g liefert. Dann wird der Rest während des ISR-4-Zustands im Speicherplatz

Ά 2654 gespeichert. Wenn der Ausführungszyklus beendet ist, enthält deshalb das PC-Register 1451, derSpeicher-

7; platz 2654 den Rest 22 211 und der Speicherplatz 2142 den Subtrahenden 54032.

\: d. INC R0 (3)

;^:· Die Reaktion der Verarbeitungseinrichtung 22 auf eine Operanden-Instruktion soll in Verbindung mit F i g. 16

erläutert werden. Eine INC-Instruktion inkrementiert Daten, die durch eine doppelt zurückgestellte Adressierung erhalten wurden, in diesem Beispiel durch einen vorherbestimmten Wert. Es sei angenommen, daß das Speicherregister und die Speichereinheit die folgenden Informationen enthalten:

Wenn das PC-Register Wert 1502 erreicht, wird die INC-Instruktion dekodiert und das PC-Register wird wiihrend des ISR-0-Zustands des Abrufzyklus (Fig. 5) inkrementiert. Nachdem der Inhalt 1876 des R0-Registcrs durch die B-Eingangsschaltung zum Adressenregister 34 übertragen ist, wird er inkrementiert und während eines ISR-1-Zustands zum Register zurückgeführt. Die Zahl 2143 im Speicherplatz 1876 wird während dieses 65 Zustandes ebenfalls zur B-Eingangsschaltung 52 übertragen. Diese Zahi ist eine Datenadresse. Während des ISR-2-Zustands wird diese Datenadresse zum Adressenregisler 34 bewegt, und der Datenwerl76 542 wird zur B-Eingangsschaltung 52 bewegt. Wenn der Abnifzyklus endet, enthält die B-Eingangsschaltung 52 die zu inkrcmentierenden Daten. Das Adressenregister 34 enthält die Speicheradresse für das Resultat.

Tabelle VI	Speicherinhalt	Bedeutung
Adresse
Speichereinheit	005230	INC R 0(3)
1502	2143	Datenadresse
1876	76542	Datenwert
2143
Speicherregister 40	1876	Ursprünglicher Inhalt
R0

005377	DEC R7(7)
1234	Indizierter Wert
4163	Datenadresse
21776	Datenwert

Während des Ausführungszyklus wird durch einen Eingriff in den Bit-Addierer 102 für BIT« (Fig. 11) ein j bertrag eingegeben, um den Datenwert auf 76 543 zu inkrementieren. Dieser Schritt tritt während eines ISR-I-'.ustands auf, auf den ein ISR-4-Zustand folgt, woraufhin die Daten in dem Speicherplatz 2143 gespeichert wer-Jcn, der durch das Adressenregister 34 definiert ist. Wenn der Ausführungszyklus beendet ist, enthält das R0- *egister 1877, der Speicherplatz 2143 den inkrementierten Wert 76 543 und das PC-Register 1503. Die Instruk- s ion hai deshalb eine doppelt zurückgestellte Adressierungsmethode benutzt, um Daten zu erhalten, modifizierte Daten zu speicnern und automatisch den Inhalt des R 0-Registers zu inkrementieren.

e. DEC R7 (7)

Als letztes Beispiel zeigt Fig. 17 die Reaktion der Verarbeitungseinrichtung 22 auf eine DEC R 7 ^-Instruktion, wobei Daten in einem durch eine verschobene relative Adressiermethode definierten Speicherplatz duich :inen vorherbestimmten Wert dekrementiert und in dem Speicherplatz gespeichert werden. Es sei angenommen, daß die Speichereinheit die folgende Organisation hat:

Tabelle VII

Adresse Inhalt Bedeutung

1602 3037 4163

Wenn das PC-Register den Wert 1601 erreicht, wird die Instruktion zu der Instruktions-Dekodierschaltung 64 übertragen, und das PC-Register wird auf 1602 inkrementiert. Diese Schritte treten während der ISR-0- und ISR-I-Zustände des Abrufzyklus auf. Während eines weiteren ISR-1-Zustands wird der Inhalt 1602 des PC-Registers zum Adressenregister 34 übertragen, aui1603 inkrementiert und zum PC-Register zurückgeführt. Zusätzlich wird der indizierte Wert 1234 zur B-Eingangsschaitung 52 bewegt, weil die Instruktion eine Modus-7-Operandcnadresse enthält. Da das PC-(R7) Register durch die Operandenadresse ausgewählt wird, wird der Inhalt 1603 des PC-Registers während des ISR-2-Zustands zur A-Eingangsschaltung 48 übertragen. Die Summe 3037 wird während des ISR-3-Zustands an das Adressenregister 34 übertragen, weil sie eine Datenadresse ist. Das PC-Register wird nicht inkrementiert. Die Datenadresse 4163 wird zur B-Eingangsschaltung übertragen, um den ISR-2-Zustand zu vervollständigen. Während des ISR-3-Zustands wird die Datenadresse 4163 zum Adressenregister34 bewegt, und der Datenwert 21 776 wird zur B-Eingangsschaltung 52 übertragen, um den Abrufzykius zu beenden.

Der dekrementierende Wert wird während des ISR-1-Zustands des Ausführungszykius an die A-Eingangsschaltung 48 angelegt. Wenn die Zahl um »Eins« dekrementiert werden soll, würden alle vier GATE A-49-Signale gleichzeitig erzeugt werden. Es sei angenommen, daß die Signale GATE A-49(l-15) und GAfE A-i9(l-15) gleichzeitig erzeugt werden. Dies verursacht, daß der Inhalt der B-Eingangsschaltung um »Zwei« dekrementiert wird, so daß der Rest 21 774, welcher durch die Addiereinheit 46 während des ISR-1-Zustands erzeugt wird, im Speicherplatz 4163 gespeichert wird, der während des ISR-4-Zustands durch das Adressenregister 34 definiert wird. Wenn der Ausführungszyklus beendet ist, enthält deshalb der Speicherplatz 4163 dendekrementierten Wert 21 774, das PC-Register 1603 und der Speicherplatz 3037 die Datenadresse 4163. -15

Diese Beispiele zeigen, wie die Verarbeitungseinrichtung 22 auf verschiedene Instruktionen anspricht, um Daten von Speicherplätzen zu er.ialten, welche in einer Vielzahl von Wegen adressiert werden. Die Verarbeitur.gseinrichtung 22 spricht auf die verbleibenden Instruktionen mit Operandenadressen der in Fig. 3 dargestellten Art entsprechend an. Es ist ersichtlich, daß die beschriebenen Operandenadressen mit sechs Bits eine äußerst flexible Adressiermethode zu einer verhältnismäßig großen Anzahl von Speicherplätzen ermöglichen, ohne daß eine weseniüche Erhöhung der Kompliziertheit der Programmierung oder der Schaltung erforderlich ist. Die Anzahl der adressierten Speicherplätze ist nur durch die Anzahl von B:ts in einem Wort begrenzt, welche Anzahl oci den speziellen Beispielen sechzehn beträgt. Die verschiedenen zeitbestimmenden Zustände sind allgemein aufdiejenigen begrenzt, die zum Erhalten und Modifizieren von Daten erforderlich sind, so daß die Verarbeitungseinrichtung 22 während keiner beträchtlichen Zeitspanne untätig ist.

Daten können in einfacher Weise von Blocks benachbarter Speicherplätze, von einem Register, von wahlweisen Speicherplätzen oder von Speicherplätzen innerhalb der Instruktionen mit gleicher Leichtigkeit erhalten werden. Deshalb ist das Format und die Organisation der Daten-Instruktionen nicht begrenzt. Ein Programmierer kann sie in der vorteilhaftesten Weise anordnen. Ferner erfordert die Flexibilität keine zusätzlichen Operalionscodc zur weiteren Vereinfachung der Programmierung und Arbeitsweise.

Obwohl die verschiedenen Adressiermethoden unter Bezugnahme auf eine spezielle Datenverarbeitungsan-1.11:0 beschrieben wurden, ist die Erfindung auch auf andere Anlagen unter Erzielung derselben Vorteile ;in\vcndhar. Beispielsweise könnte das Speicherregister in einer inneren oder äußeren Speichereinheit ausgebildet sein. Die Zeitgeber- und Steuerschaltungen können abgewandelt werden, um Signalübertragungen umzugruppieren.

Hierzu 21 Blatt Zeichnungen

Claims (1)

1. Patentansprüche:

   1. Datenverarbeitungsanlage mit einer Vielzahl von adressierbaren Speicherplätzen, mit einer Verarbeitungseinrichtung, die an den adressierbaren Speicherplätzen gespeicherte Operanden auf jeweils einen

   S Operationsteil und mindestens einen Operandenadressenteil enthaltende Befehle hin verarbeitet, mit einer

   I Vielzahl von adressierbaren Registern, die ein durch den Operandenadressenteil identifizierbares Befehls-

   I register einschließen, mit einer Übertragungseinrichtung, die mit den Registern verbunden ist, und mit einer

   |. Steuereinrichtung, dadurch gekennzeichnet, daß der Operandenadressenteil (F ig. 4) eine Register-

   I identifikation (Bits 0 bis 2) und eine Modusidentifikation (Bits 3 bis 5) enthält, von denen die Registerident'-j§ 10 fikation (z. B. »011«) ein Register (z. B. R3 von 40 in F ig. 2) zum Adressieren eines Operanden identifiziert S und die Modusidentifikation (z. B. »110«) einen Adressenmodus (z. B. Modus 6) aus einer Vielzahl von h Adressenmodi (Modus 0 bis 7) identifiziert, um den Operanden unter Bezug auf den Inhalt des identifizier-■^ ten Registers zu erhalten, und daß die Steuereinrichtung (60 in F i g. 2) die Verarbeitungseinrichtung (44 in pi Fig. 2) so steuert, daß diese sowohl auf die Registeridentifikation (z. B. »011«) hin als auch auf die Modus-•| 15 identifikation (z. B. »110«) hin den Operanden erhält.

   >| 2. Datenverarbeitungsanlage nach Anspruch l,dadurchgekennzeichnet,daßzumBeantwortendesersten

   jf Operandenadressenmodus die Steuereinrichtung auf den ersten Adressenmodus anspricht, um die Verarbei-

   |i tungseinrichtung (49,44,32 in F i g. 2) zum Anwenden des Inhalts des ausgewählten Registers als Operand 7U

   II befähige η (F i g. 4).

   |£ 20 3. Datenverarbeitungsanlage nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß zum

   Beantworten eines zweiten Operandenadressenrr.odus

   a) die ',Steuereinrichtung auf den zweiten Adressenmodus anspricht, um die Übertragungseinrichtung mit einer durch den Inhalt des ausgewählten Registers bestimmten zweiten Speicherstelle (z. B. 24 in

   25 Fig. 10) zum Übermitteln des Operanden zu oder von der zweiten Speicherstelle zu verbinden, und

   b) die Steuereinrichtung Teileinrichtungen (44,42 in F i g. 2) zum Vergrößern (Inkrementieren) des Inhalts des ausgewählten Registers aufweist.

   4. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zum Beant-30 Worten e:ines dritten Operandenadressenmodus

   a) die Steuereinrichtung Teilftinrichtungen (44 in Fig. 2) zum sofortigen Verkleinern des Inhalts des ausgewählten Registers aufweist und

   b) die Steuereinrichtung aaf den dritten Adressenmodus anspricht, um die Verarbeitungseinrichtung zum P 35 Anwenden des Inhalts einer durch den verkleinerten Inhalt des ausgewählten Registers bestimmten Jl zweiten Speicherstelle (z. B. 24 in Fie. 10) als Operand zu befähigen.

   Wi 5. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zum Beant-

   ||-· Worten einer vierten Befehlsmodusadresse und eines zugeordneten Index-Worts

   ψ: a) die Steuereinrichtung auf den vierten Adressenmodus anspricht, um den Inhalt des ausgewählten

   ^! ί Registers und den Index-Wert (ISR-2 in Fig. 5 B) zusammenzuzählen und ein Ausgangssignal an der

   'fi Addiereinrichtung (46 in Fig. 2) zu erhalten und

   i';·; b) die Steuereinrichtung auf den vierten Adressenmodus anspricht, um die Verarbeitungseinrichtung zum

   ':'■■■ 45 Anwenden des Inhalts eines durch das Ausgangssignal der Addiereinrichtung (46 in Fig. 2) bestimm-

   • ten zweiten Speicherstelle als Operand zu befähigen.

   ' 6. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der

   Befehlsadressenteil erste und zweite Verschiebezustände (F i g. 4) anzeigt, dat die Steuereinrichtung auf den \;.- 50 ersten Verschiebezustand anspricht, um die Verarbeitungseinrichtung zum Empfangen des Operanden von ; der ausgewählten Speicherstelle zu befähigen, und daß die Steuereinrichtung auf den zweiten Verschiebezustand anspricht, um die Verarbeitungseinrichtung zum Fmpfangen des Operanden von einer durch den Inhalt der ausgewählten zweiten Speicherstelle bestimmten zweiten Speicherstelle zu befähigen (Fig. 4, 5 A, 5 b).

   55 7. Datenverarbeitungsanlage nach Anspruch 6, dadurch gekennzeichnet, daß zum Beantworten eines

   Befehls mit dem ersten Adressenmodus und einem zweiten Verschiebezustand die Steuereinrichtung dadurch auf den Befehl antwortet, daß sie die Verarbeitungseinrichtung zum Übermitteln des Operanden von einer durch den Inhalt (mode 1 in Fig. 4) des ausgewählten Registers bestimmten zweiten Speicherstelle befähigt.

   60 8. Datenverarbeitungsanlage nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß zum

   Beantworten eines Befehls mit einem zweiten Adressenmodus und einem zweiten Vefschiebezustand

   a) die Steuereinrichtung auf einen Befehl anspricht, um die Verarbeitungseinrichtung zum Übermitteln des Operanden von einer durch den Inhalt des ausgewählten Registers adressierten dritten Speicher-

   65 stelle bestimmten zweiten Speicherstelle zu befähigen, und

   b) die Steuereinrichtung Teileinrichtungen zum Vergrößern (Inkrementieren) des Inhalts (mode 3 in Fig.4) des ausgewählten Registers aufweist.

   9. Datenverarbeitungsanlage nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß zum Beantworten eines Befehls mit einem dritten Adressenmodus und einem zweiten Verschiebezustand

   a) die Steuereinrichtung Teileinrichtungen zum sofortigen Verkleinern des Inhalts des ausgewählten Registers (ISR-I in Fig. 5 A) aufweist und

   b) die Steuereinrichtung auf den Befehl anspricht, um die Verarbeitungseinrichtung zum Anwenden des durch den verkleinerten Inhalt des Registers bestimmten Inhalts einer zweiten Speicherstelle als die Adresse einer den Operanden (mode 5 in Fig.4) enthaltenden dritten Speicherstelle zu befähigen.