DE2055999B2 - ELECTRONIC CALCULATING MACHINE WITH INTEGRATED CIRCUITS - Google Patents

Description

Rechenmaschine mit wenigstens zwei integrierten Schaltkreisen, zwischen denen eine Vielzahl von Signalen zu übertragen ist, darin, daß die Signalübertragung zwischen den Schaltkreisen über nur eine Leitung durch Zeitmultiplex-Auiteilung der Einzelsignalkanäle unter Verwendung von den jeweiligen ScIi altkreisen zugeordneten Zeitmultiplexschaltern erfolgt, die im Betrieb beide einen festgelegten Arbeitszyklus wiederholt durchlaufen, währenddem ein Takt-Synchronisierungskanal einmal durchgeschaltet ist, daß einer der Multiplexschalter in jedem Zyklus einen Synchronisationsimpuls über den Takt-Synchronisierungskanal abgibt, der bei aufeinanderfolgenden Signal-Übertragungszyklen zwischen zwei logische Werte darstellenden Signalpegeln wechselt, daß der andere Multiplexschalter eine Synchronisationsschaltung mit zwei Kontrollschaltkreisen aufweist, die bei aufeinanderfolgendem Auftreten des im Pegel gleichbleibenden Synchronisationsimpulses des anderen Multiplexschalters durch die im Pegel abwechselnden Synchronisationsimpulse des ersten Multiplexschalters abwechselnd über ihren gemeinsamen Ausgang den Takteingang des anderen Multiplexschalters während der vom ersten Multiplexschalter über den Takt-Synchronisierungskanal übertragenen Synchronisationsimpulse so lange unterbrechen bzw. verzögern, bis der übertragene Synchronisationsimpuls gleichzeitig mit dem Synchronisationsimpuls des anderen Multiplexschalters vorliegt und gleichen logischen Signalpegcl aufweist, wie der Signalpegel des Steuereingangs der Kontrollschaltkreise.Calculating machine with at least two integrated Circuits between which a plurality of signals is to be transmitted, in that the signal transmission between the circuits via only one line through time-division multiplexing of the individual signal channels using time division switches assigned to the respective ScIi old circuits takes place, both of which run through a specified work cycle repeatedly during operation a clock synchronization channel is switched through once that one of the multiplex switches in each Cycle emits a synchronization pulse via the clock synchronization channel, which occurs with successive Signal transmission cycles alternate between two signal levels representing logical values, that the other multiplex switch has a synchronization circuit with two control circuits, those with successive occurrences of the synchronization pulse of the constant level other multiplex switch by the synchronization pulses of the first multiplex switch, which alternate in level the clock input of the other multiplex switch alternately via their common output during the transmitted from the first multiplex switch over the clock synchronization channel Interrupt or delay synchronization pulses until the synchronization pulse is transmitted is present at the same time as the synchronization pulse of the other multiplex switch and are the same has logical Signalpegcl, like the signal level of the control input of the control circuits.

Gemäß einer vorteilhaften Weiterbildung ist den Multiplexschaltern eine von einer Impulsquelle aus mit Tastgeberimpulsen beaufschlagte, vorzugsweise als geschlossene Schleife oder als Schieberegister geschaltete Zählschaltung zugeordnet, deren Ausgänge mit zugeordneten Eingängen von Schaltgattern so verbunden sind, daß die Schaltgattcr nacheinander unter dem steuernden Einfluß der Taktgebersignale einschaltbar sind. Den Schaltgattern sind vorteilhafterweise elektronische Schalter zugeordnet, über deren Signal- oder Laststrecke die Signalleitungen mit der gemeinsamen Signaileitung verbindbar sind und deren Steueranschlüsse je mit einem zugeordneten Ausgang der der Zählschaltung nachgeschalteten Schallgatter verbunden sind, so daß beim Auftreten eines negativen Potentials am Steueranschluß ein Kurzschluß zwischen den beiden Signalanschlüssen des jeweiligen Schalters vorhanden ist, während beim Anlegen eines positiven Potentials die betreffende Signalleitung von der gemeinsamen Signalleitung getrennt ist.According to an advantageous development, the multiplex switch is one from a pulse source with sensor pulses applied, preferably switched as a closed loop or as a shift register Counting circuit assigned, the outputs of which are so connected to assigned inputs of switching gates are that the switching gates can be switched on one after the other under the controlling influence of the clock signals are. The switching gates are advantageously assigned electronic switches, via their Signal or load path, the signal lines can be connected to the common signal line and their Control connections each with an assigned output of the sound gate connected downstream of the counting circuit are connected, so that when a negative potential occurs at the control terminal, a short circuit is present between the two signal connections of the respective switch, while when creating a positive potential, the relevant signal line is separated from the common signal line.

Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in Unteransprüchen gekennzeichnet. Advantageous further developments and refinements of the invention are characterized in the subclaims.

Nachfolgend wird ein Ausführungsbeispiel der Erfindung an Hand der Zeichnungen beschrieben.An exemplary embodiment of the invention is described below with reference to the drawings.

F i g. 1 zeigt in einem Blockschema zwei integrierte Schaltkreise, die in den zugehörigen Behältern angeordnet und miteinander durch drei einzelne Signalleitungen verbunden sind, damit Impulse zwischen den integrierten Schallkreisen übertragen werden können;F i g. 1 shows two integrated in a block diagram Circuits arranged in the associated containers and connected to each other by three individual signal lines connected so that impulses are transmitted between the integrated sound circuits can;

F i g. 2 zeigt einen Teil des Behälters und einen Teil des in Fig. 1 auf der linken Seite dargestellten integrierten Schaltkreises, der mit der obersten einzelnen Leitung verbunden ist;F i g. Figure 2 shows part of the container and part of that shown in Figure 1 on the left integrated circuit connected to the top single line;

F i g. 3 zeigt einen Teil des Behälters und einen Teil des in F i g. 1 auf der rechten Se^;te dargestellten integrierten Schaltkreises, der mit der obersten einzelnen Leitung verbunden ist;F i g. 3 shows part of the container and part of the in FIG. 1 on the right Se ^; te shown integrated circuit connected to the top single line;

F i g. 4 veranschaulicht mehrere Arten von Impulsen, die bei einer zweiten Ausführungsform einer erfindungsgemäiien Rechenmaschine verwendet werden; F i g. 5 zeigt weitere Einzelheiten einiger der in F i g. 4 dargestellten Impulse:F i g. 4 illustrates several types of pulses, in a second embodiment of an inventive Adding machine used; F i g. 5 shows more details of some of the in F i g. 4 pulses shown:

F i g. 6 ist eine schematische Darstellung eines Teils der Schaltung der zweiten Ausführungsform einerF i g. 6 is a schematic representation of a part the circuit of the second embodiment one

ίο Rechenmaschine gemäß der Erfindung;ίο calculating machine according to the invention;

F i g. 7 und 8 zeigen weitere Einzelheiten der Schaltung nach Fig. 6;F i g. Figures 7 and 8 show further details of the circuit of Figure 6;

F i g. 9 zeigt in Form einer Tabelle die Folge von Signalen, die durch die Schaltungen nach Fig. 7 und 8 erzeugt werden.F i g. FIG. 9 shows, in the form of a table, the sequence of signals generated by the circuits according to FIG and 8 are generated.

In F i g. 1 erkennt man zwei Behälter 2 und 4, die z. B. als To 5-Transistorgehäuse den einen integrierten Schaltkreis 6 bzw. den anderen inlegrierten Schaltkreis 8 enthalten. Jeder der integrierten Schaltkreise 6 und 8 umfaßt 18 Impulsleitungen, die Eingangs- oder Ausgangsleitungen bilden und in der Praxis innerhalb der integrierten Schaltkreise angeordnet sind; diese Impulsleitungen sind in den Behältern 2 und 4 zu drei Gruppen 10,12,14 bzw. 10', 12', 14' zu je sechs Leitungen zusammengefaßt. Die einander entsprechenden Leitungsgruppen 10, 10', 12, 12' und 14, 14' sind mit im folgenden näher beschriebenen Sätzen von Gattern 11, 11'. 13. 13' und 15, IS' verbunden, und die Leitungsgruppen 10 und 10' bzw. 12 und 12' bzw.In Fig. 1 you can see two containers 2 and 4, the z. B. the integrated one as a To 5 transistor housing Circuit 6 or the other integrated circuit 8 included. Each of the integrated circuits 6 and 8 comprises 18 pulse lines which form input or output lines and in practice within the integrated circuits are arranged; there are three of these impulse lines in containers 2 and 4 Groups 10, 12, 14 or 10 ', 12', 14 'of six lines each summarized. The corresponding line groups 10, 10 ', 12, 12' and 14, 14 'are with sets of gates 11, 11 'described in more detail below. 13. 13 'and 15, IS' connected, and the line groups 10 and 10 'or 12 and 12' or

14 und 14' sind durch Signalleitungen 16. 18 und 20 miteinander verbunden. Die Zahl der Eingänge ist bei einer Gruppe von Leitungen gleich der Zahl der Ausgänge der Gruppe von Leitungen am anderen Ende der einzelnen Signalleitungen und umgekehrt.14 and 14 'are connected to one another by signal lines 16, 18 and 20. The number of inputs is in the case of one group of lines equal to the number of outputs of the group of lines on the other End of the individual signal lines and vice versa.

Tn dem Behälter 2 befindet sich ein erster Zeitmuiüplex-Schalter 22 mit einer Eingangsleitung 24, die zur Einspeisung von Oszillatorimpulsen GD an den Ausgang eines Oszillators 26 angeschlossen ist (F i g. 2). Der erste Zeitmultiplexschalter 22 weist acht Ausgangsleitungen 27 und einen Synchronisationsausgang 27a auf. Sechs der Ausgangsleitungen 27 sind auf eine noch zu erläuternde Weise mit den Leitungen der Lcirungsgruppcn 10, 12 und 14 verbunden. Die siebte Ausgangsleitung des ersten Zeitmultiplexschalters 22 ist als siebte Impulsleitung mit den Gattern 11 verbunden, und die achte Ausgangslcitung des ersten Zeitmultiplexschalters 22 ist als achte Impulsleitung an die Gatter 11 und als siebte Impulsleifung an die Gatter 13 und 15 angeschlossen.Tn the container 2 there is a first Zeitmuiüplex switch 22 to an input line 24 which is connected to the supply of oscillator pulses GD to the output of an oscillator 26 (F i g. 2). The first time division multiplex switch 22 has eight output lines 27 and a synchronization output 27a. Six of the output lines 27 are connected to the lines of the Lcirungsgruppcn 10, 12 and 14 in a manner to be explained. The seventh output line of the first time division multiplex switch 22 is connected as the seventh pulse line to the gates 11, and the eighth output line of the first time division switch 22 is connected as the eighth pulse line to the gates 11 and as the seventh pulse line to the gates 13 and 15.

Die erwähnten sechs Ausgangsleitungen des ersten Zeitmultiplexschalters 22 sind mit den zugehörigen Steuerelektroden oder -anschlüssen von Schaltern in Form von Metalloxyd-Silicium-Schalttransistoren verbunden, die in der Praxis Bestandteile der betreffenden integrierten Schaltkreise bilden und Leitfähigkeitselektroden oder Anschlüsse aufweisen, welche mit den zugehörigen Eingangs-Ausgangs-Impulsleitungen der Leitungsgruppen 10. 12 und 14 in Reiht geschaltet sind. Alle sechs Ausgangsleitungen dei ersten Zeitmulliplexschalters 22 sind an die Steuer elektroden des Schalttransistors einer der Impulslei tungen jeder der Leitungsgruppen 10. 12 und 14 an geschlossen. Die Verbindungen zwischen den Aus gangsleitungcn des ersten Zeilmultiplexschailcrs 2'. The aforementioned six output lines of the first time division multiplex switch 22 are connected to the associated control electrodes or connections of switches in the form of metal-oxide-silicon switching transistors, which in practice form components of the relevant integrated circuits and have conductivity electrodes or connections which are connected to the associated input Output pulse lines of the line groups 10. 12 and 14 are connected in series. All six output lines of the first time division switch 22 are connected to the control electrodes of the switching transistor of one of the Impulslei lines of each of the line groups 10. 12 and 14 to. The connections between the output lines of the first line multiplexer 2 '.

und den Eingangs-Ausgangs-Impulsleitungen der Lei tungsgruppen 10, 12 und 14 werden im folgendei näher beschrieben.and the input-output pulse lines of the line groups 10, 12 and 14 are in the following described in more detail.

Auf ähnliche Weise ist in dem Behälter 4 ein zweiSimilarly in the container 4 there is a two

kr Zeilmulliplevschalter 28 angeordnet, der eine Eingtmgsleitung 30 aufweist, die zur l'.inspeisung von Oszülatorimpulscn GD mit dem Ausgang des Oszillators 26 verbunden ist. Dieser zweite Zeitmulliplexschalter 28 umfaßt sieben Ausgangsleitungen 27': stchs ui«-ser Ausgangslcituniien sind mit den zugehörigen I.-Jngangs-Ausgangs-linpulsleitungen veibunden die ihrerseits auf ähnliche Weise an den integrierten Schaltkreis 8 angeschlossen sind wie die erwähnten sechs Ausgangsleitungen des eisten Zeitmultiplexschalters 22. Die siebte Ausgangsleitung 27' des zweiten Zeitmultiplexschaltcr: 28 isi uis siebte Impulsleitung mit den Leitungsgruppen 10', 12' und 14' sowie mit den Gattersätzen 11', 13' und 15' verbunden. Eine Ausgangsleitung 27 a' des zweiten Zeitnvuitip!e\schaiiers 28 ist als achte Leitung mit deip. Gattersatz 11' verbunden. Die Ausgangsleitung 27a' bildet zur Übermittlung der Synchronisationsimpulse einen Eingang des zweiten Zeitmultiplexschalters 28. Die Verbindung zwischen den Ausgangs- und Einganesleitungen des zweiten Zeitmultiplexschalters und den Eingangs-Ausgangs-lmpulsleitungen der Leitungsgruppen 10', 12' und 14' werden weiter unten näher beschrieben.kr Zeilmulliplev switch 28 is arranged, which has an input line 30 has, which are used for the feeding of Oszülatorimpulscn GD with the output of the Oscillator 26 is connected. This second time division switch 28 comprises seven output lines 27 ': stchs ui «-ser initial literatures are with the associated I. -in-output-pulse-lines connected which in turn are connected to the integrated circuit 8 in a manner similar to that mentioned six output lines of the first time division switch 22. The seventh output line 27 ' of the second time division switch: 28 isi and the seventh Impulse line connected to the line groups 10 ', 12' and 14 'as well as to the gate sets 11', 13 'and 15'. An output line 27a 'of the second time variance 28 is the eighth line with deip. Gate set 11 'connected. The output line 27a ' forms an input of the second time division multiplex switch 28 for the transmission of the synchronization pulses. The connection between the output and input lines of the second time division switch and the input-output pulse lines of the line groups 10 ', 12' and 14 'are described below described in more detail.

F i g. 2 zeigt den ersten Zeitmultiplcxschaher 22. einen Teil des integrierten Schaltkreises 6, die Leitungsgruppe 10 und die Gatter 11. die mit der Signalleitung 16 verbunden sind. Der erste ZeilmuUiplexschalter 22 umfaßt mehrere NOR-Gatter, die bei den Eingangssignalen A und B das Ausgangssignal C liefern, das in der folgenden Tabelle dargestellt ist, in der die logische 1 dem Wert - Vc und die logische 0 dem Wert 4- Ve entspricht.F i g. 2 shows the first time multiplier 22, a part of the integrated circuit 6, the line group 10 and the gates 11, which are connected to the signal line 16. The first line multiplex switch 22 comprises a plurality of NOR gates which, for the input signals A and B, supply the output signal C, which is shown in the following table, in which the logical 1 corresponds to the value -Vc and the logical 0 corresponds to the value 4- Ve.

Tabelle 1 (NOR)Table 1 (NOR)

AA. ββ CC. 00 00 11 11 00 00 00 11 00 11 11 ηη

Bemerkung: Wenn nur das Eingangssignal A auftritt, ist das Signal in dem nicht angeschlossenen Eingang B stets einem Eingangssignal ß = 0 gleichwertig. d.h.. die SiOR-Galtcrschaltung mit mir einem Eingang arbeitet als Inverter oder Umkehrstufe.Note: If only the input signal A occurs, the signal in the unconnected input B is always equivalent to an input signal ß = 0. ie. the SiOR gate circuit with one input works as an inverter or inverter.

Der erste ZeitmultiplexschaHer 22 umfaßt ferner mehrere NAND-Gatter, die bei den Eingangssignalen A und B das Ausgangssignal C liefern, das in der folgenden Tabelle 2 dargestellt ist. Dabei entspricht die" logische 1 wie zuvor einem negativen und die logische 0 einem positiven Wert.The first time division multiplexer 22 further comprises a plurality of NAND gates which, for the input signals A and B, supply the output signal C, which is shown in Table 2 below. As before, the "logical 1" corresponds to a negative value and the logical "0" to a positive value.

Tabelle 2 (NAND)Table 2 (NAND)

AA. BB. ΓΓ 00 00 11 00 11 11 11 00 11 11 11 00

In dem ersten Zeitmultiplexschalter 22 werden die Oszillatorimpulse GD als Rechtecksignale über die Leitung 24 übertragen, so daß man ein direktes Ausgangssignal Φ\ und über das NOR-Gatter 50 ein invertiertes Ausgangssigna] Φ2 erhält. Diese beiden Ausgangssignale werden den Steuerelektroden von vier Mctalloxyd-Silicium-Schalitransistorcn 51 bis 54 zugeführt, deren Leiilahigkeilselektmden mit f"n!' NÖR-Gattern 55 bis 59 in Reihe geschaltet sind, um einen Zähler oder ein Register in Form einer geschlossenen Schleife /u bilden. Die betreuenden Aus-"MP!;---',ignale der vier NOR-Gatter 56 bis 5? werden den zugehörigen NOR-Gattern 60 bis 63 zugeführt, welche die Ausgangssignale A, A bzw. B. B bzw. C, C bzw. D, D liefern. Die Meialloxyd-Silicium-Schalttransistoren 51 bis 54 sind dadurch gekcnnzeichnet, daß beim Anlegen einer negativen Spannung an eine Steuerelektrode ein Kurzschluß zwischen den Leitfähigkeitselektrodcn hervorgerufen wird, während beim Anlegen einer positiven Spannung an eine Steuerelektrode der Schaller geöffnet.In the first time division multiplex switch 22, the oscillator pulses GD are transmitted as square-wave signals via the line 24, so that a direct output signal Φ \ and an inverted output signal 2 are obtained via the NOR gate 50. These two output signals are fed to the control electrodes of four metal oxide-silicon semiconductor transistors 51 to 54, the wire-wedge selectors of which are denoted by f "n! ' NÖR gates 55 to 59 are connected in series to form a counter or a register in the form of a closed loop / u. The supervising output "MP!; --- ', ignale of the four NOR gates 56 to 5? are fed to the associated NOR gates 60 to 63, which supply the output signals A, A and B. B and C, C and D, D, respectively. The metal oxide-silicon switching transistors 51 to 54 are characterized in that when a negative voltage is applied to a control electrode, a short circuit is produced between the conductivity electrodes, while when a positive voltage is applied to a control electrode, the sounder is opened.

d. h. die Durchschaltung unterbrochen wird.d. H. the connection is interrupted.

Somit führt das nacheinander erfolgende Zuführen der Ausgangssignale ΦΊ und Ψ2 zu der als geschlossene Schleife ausgebildeten Zählschaltung, die durch die Metalloxyd-Silicium-SchalUransistoren 51 bis 54 und die NOR-Gatter 55 bis 59 gebildet ist. zu der folgenden als Tabelle 3 bezeichneten Wcrtetabelle für die Ausgangssignale an den Ausgängen A, B, C und D. (Die mit »Schlitz« und »Decodieren« bezeichneten Ausgangssignalc werden weiter uric π erläutert.)Thus, the successive supply of the output signals ΦΊ and Ψ2 leads to the closed loop counting circuit, which is formed by the metal-oxide-silicon switching transistors 51 to 54 and the NOR gates 55 to 59. to the following table of words, referred to as Table 3, for the output signals at outputs A, B, C and D. (The output signals labeled "slot" and "decoding" are explained further below.)

Φ 2Φ 2 AA. TabelleTabel CC. 33 Schlitzslot Deco
dierenDeco
date DD. Φ 1 Φ 1 11 OO Γ,Γ, OO DD. _88th ΆΆ BB. OO ϋϋ 11 11 OO 11 ιι AA. ΓΓ 11 11 11 11 OO 11 22 ΈΈ DD. OO OO 11 OO 11 11 33 CC. ΌΌ 11 11 11 ηη 11 11 44th AA. ÄÄ ηη OO OO 00 11 OO 55 ΉΉ CC. 11 11 OO 00 11 OO 66th PP. ΌΌ OO OO OO 11 OO OO 77th ΓΓ DD. 11 11 OO 11 OO OO SS. ΆΆ OO 11 11

Wenn gemäß der ersten Zeile der Werietabclle die rVIctallosyd-Siiicium-Scha'ittrarsr.istoren 51 und 53. die an den Ausgang Φ1 angeschlossen sind, den Stromkreis unterbrochen haben, sind die MOS-FET 52 und 54, die an den Ausgang </>2 angeschlossen sind, kurzgeschlossen. Wenn das Ausgangssignal D gleich 1 ist. ist das Ausgangssignal C gleich 0. Nimmt man für den Augenblick an. daß B gleich 1 ist. so in A gleich 0:If, according to the first line of the table of values, the rVIctallosyd-Siiicium-Scha'ittrarsr.istoren 51 and 53., which are connected to the output Φ1, have interrupted the circuit, the MOS-FET 52 and 54, which are connected to the output </> 2 are connected, short-circuited. When the output signal D is 1. the output signal C is equal to 0. Assuming for the moment. that B equals 1. so in A equals 0:

hierbei handelt es sich um die Ausgangsbedingungen. Die aufeinanderfolgenden Betätigungen der Ausgänge Φ1 und Φ 2 veranlassen die Ausgangssignale A B. C und D. sich entsprechend der Wcrtetabelle zi: verhalten und nach acht Änderungen in ihren Aus· gangszustand zurückzukehren. Diese acht Änderungen der Ausgangssignale wiederholen sich in regel mäßiger Folge und werden gemäß der Wertetabell« als Schlitze 1 bis 8 bezeichnet. Die in der Wertetabelli mit »Decodieren« bezeichnete Spalte gibt die Aus gangssignale an. welche die »Schlitze« identifizieren und diese Ausgangssignale werden den Paaren voi NAND- und NOR-Gattern 70 und 71. 72 und 73. 7- und 75. 76 und 77, 78 und 79. 80 und 81. 82 und 8. sowie 84 und 85 zugeführt, die mit den »Schlitz« Ausgangsleitungen verbunden sind, welche mit bis 8 bezeichnet sind. Die Schlitzausgangsleitungen bis 3 und 5 bis 8 sind mit den zugehörigen Steuei elektroden der Metalloxyd-Silicium-Schalttransistorethese are the starting conditions. The successive actuations of the outputs Φ 1 and Φ 2 cause the output signals A, C and D. be zi corresponding to the Wcrtetabelle: Behavior and after eight changes in their off · transition state return. These eight changes in the output signals are repeated in a regular sequence and are designated as slots 1 to 8 according to the table of values. The column labeled “Decoding” in the table of values indicates the output signals. which identify the "slots" and these output signals are given to the pairs of NAND and NOR gates 70 and 71, 72 and 73, 7 and 75, 76 and 77, 78 and 79, 80 and 81, 82 and 8 and 84 and 85 which are connected to the "slot" output lines labeled 8 through 8. The slot output lines to 3 and 5 to 8 are with the associated control electrodes of the metal oxide-silicon switching transistors

209 537/43209 537/43

90 bis 96 verbunden, die an entsprechende Eingangs-Ausgangs-Impulsleitungen I bis 3 bzw. 5 bis 7 und eine Synchronisationsleitung angeschlossen sind. Die Ausgangsleiumgen 1 bis 3 und die Synchronisationsleitung sind gemeinsam mit dem Eingang eines NOR-Gaitcrs 97 verbunden, das über einen Metalloxyd-Silicium-Sclialttransislor 98 an eine gemeinsame Verbindung der Signalleilung 16 angeschlossen ist. Der Eingang des NOR-Gatters 97 ist ferner mit einer der Leitfähigkeitselektroden eines Paares von Metalloxyd-Silicium-Schalttransistoren 99 und 100 verbunden, deren andere Leitfähigkeitselektroden mit einer negativen Spannung — Vdd gespeist werden und deren Steuerelektroden mit der Schlitzausgangsleitung 8 bzw. der Schlitzausgangsleitung 4 verbunden sind. Die drei Eingangsimpulsleitungen 5, 6 und 7 sind mit dem Ausgang einer NOR-Galiei schaltung 101 verbunden, deren Eingang an die gemeinsame Verbindung zu der einzelnen Leitung 16 angeschlossen ist.90 to 96 connected, which are connected to corresponding input-output pulse lines I to 3 or 5 to 7 and a synchronization line. The output lines 1 to 3 and the synchronization line are jointly connected to the input of a NOR gate 97, which is connected to a common connection of the signal line 16 via a metal-oxide-silicon Slialttransislor 98. The input of the NOR gate 97 is also connected to one of the conductivity electrodes of a pair of metal-oxide-silicon switching transistors 99 and 100 , the other conductivity electrodes of which are fed with a negative voltage - Vdd and whose control electrodes are connected to the slot output line 8 and the slot output line 4, respectively are. The three input pulse lines 5, 6 and 7 are connected to the output of a NOR-Galiei circuit 101 , the input of which is connected to the common connection to the individual line 16.

Der Ausgang der NAND-Gatterschaltung 84 der Schlitzausgangsleitung 8 ist mit einem Eingang einer NOR-Gatterschaltung 106 verbunden, deren Ausgang ir, Fig. 2 mit »SYNCH.« bezeichnet ist. Dieser Synchronisationsausgang ist mit einer der Leitfähigkeitselektroden des MOS-FET 96 verbunden, der durch die Schlitzausgangsleitung 8 gesteuert wird. Der andere Eingang des NOR-Gatters 106 ist an den Ausgang einer durch 2 teilenden bistabilen Stufe 108 angeschlossen, deren Eingang mit dem Ausgang B der NOR-Gatterschaltung 61 verbunden ist. Bei der soeben beschriebenen Schaltung handelt es sich um eine Synchronisationsschaliung zum Erzeugen eines Syncnronimpulsc-s, der immer dann erzeugt wird, wenn der Schlitzausgangsleitung 8 ein Signal zugeführt wird. Di: aufeinanderfolgenden Synchronimpulse wechseln zwischen einer positiven Größe (logische 0) und einer negativen Größe (logische 1), wenn der Schlitz 8 auf eine noch zu erläuternde Weise nacheinander erregt wird. Der Synchronimpuls wird durch die Signalleitung 16 übermittelt, um zu gewährleisten, daß die Schlitzausgangsleitungen 1 bis 8 des ersten Zeitmultiplexschaltcrs 22 und des zweiten Zeitmultiplexschalters 28 auf eine noch zu erläuternde Weise synchron betätigt werden.The output of the NAND gate circuit 84 of the slot output line 8 is connected to an input of a NOR gate circuit 106 , the output of which is labeled "SYNCH." This synchronization output is connected to one of the conductivity electrodes of the MOS-FET 96, which is controlled by the slot output line 8. The other input of the NOR gate 106 is connected to the output of a dividing by 2 bistable stage 108 , the input of which is connected to the output B of the NOR gate circuit 61. The circuit just described is a synchronization circuit for generating a syncnron pulse c-s, which is always generated when the slot output line 8 is supplied with a signal. Di: successive synchronizing pulses alternate between a positive variable (logical 0) and a negative variable (logical 1) when the slot 8 is excited one after the other in a manner to be explained below. The sync pulse is transmitted through the signal line 16 to ensure that the slot output lines 1 to 8 of the first time division switch 22 and the second time division switch 28 are operated synchronously in a manner to be explained.

F i g. 3 zeigt den zweiten Zcitmultiplexschaltcr 28. einen Teil des integrierten Schaltkreises 8. den Satz von Leitungen TO' und den Satz von Gattern 11'. die mit der einzigen Leitung 16 verbunden sind. Die in F i g. 3 gezeigten Schaltungselemente, die den in F i g. 2 dargestellten Schaltungselementen entsprechen, sind jeweils mit gleichen Bezugszahlen, jedoch unier Beifügung eines Kennstrichs, bezeichnet. Die in F i g. 3 dargestellten Schaltungen stimmen mit Ausnahme von zwei Unterschieden mit den Schaltungen nach Fig. 2 überein. Der erste Unterschied besteht darin, daß die Tmpulsleitungen 1. 2 und 3 in F i g. 2 Ausgangsleitungen und in F i g. 3 Eincangsleitungen sind, während die Tmpulsleitungen 5. 6 und 7 in Fi g. 2 Eingangsleitungen und in Fig. 3 Ausgangsleitungcn sind. Der zweite Unterschied besteht darin, daß eine Synchronisationsschaltung vorgesehen ist, die zwischen dem Eingang des NOR-Gatters 10Γ und dem Eingang des NOR-Gatters 55' angeschlossen ist und dazu dient, die Schlitzausgangsleitungen 1 bis 8 des ersten Zeitmultiplexschalters 22 und des zweiten Zeitmultiplexschalters 28 zu synchronisieren. F i g. 3 shows the second multiplex switch 28. part of the integrated circuit 8. the set of lines TO 'and the set of gates 11'. which are connected to the single line 16. The in F i g. Circuit elements shown in FIG. 3, which correspond to the circuit elements shown in FIG. 2 correspond to the circuit elements shown are each denoted by the same reference numerals, but with the addition of a mark. The in F i g. The circuits shown in FIG. 3 are identical to the circuits of FIG. 2 with the exception of two differences. The first difference is that pulse lines 1, 2 and 3 in FIG. 2 output lines and in FIG. 3 are input lines, while the pulse lines 5, 6 and 7 in FIG. 2 are input lines and in Fig. 3 are output lines. The second difference is that a synchronization circuit is provided which is connected between the input of the NOR gate 10Γ and the input of the NOR gate 55 'and serves to switch the slot output lines 1 to 8 of the first time division multiplex switch 22 and the second time division multiplex switch 28 to synchronize.

Die Synchronisationsschaltung umfaßt ein NAND-Gatter 120 mit zwei Eingängen und ein NOR-Gatter 121 mit zwei Eingangen, bei denen jeweils ein Eingang mit dem Eingang des NOR-Gatters 10Γ verbunden ist. Das NOR-Gatter 121 ist mit einem NOR-Gatter 123 verbunden. Ein Ausgang einer durch 2 teilenden bistabilen Stufe 124 ist mit den anderen Eingängen des NAND-Gatte-s 120 und des NOR-Gatters 121 verbunden, und ein Eingang ist an denThe synchronization circuit comprises a NAND gate 120 with two inputs and a NOR gate 121 with two inputs, each of which has an input connected to the input of the NOR gate 10Γ . The NOR gate 121 is connected to a NOR gate 123 . An output of a divide-by-2 bistable 124 is connected to the other inputs of NAND gate 120 and NOR gate 121 , and one input is connected to

ίο Ausgangß des NOR-Gatters 61' angeschlossen. Die Ausgänge des NAND-Gatters 120 und des NOR-Gatters 123 sind miteinander verbunden und bilden einen gemeinsamen Ausgang der Synchronisationsschaltung, die über die Leitfahigkeitsverbindung eines Metalloxyd-Silicium-Schalttransistors 126 an einen Eingang des NOR-Gatters 55' angeschlossen ist. Die Steuerelektrode des Schalttransistors 126 ist mit dem NOR-Gatter 85' verbunden, das an die Schlitzausgangsleitung 8 angeschlossen ist.ίο output of NOR gate 61 'connected. The outputs of the NAND gate 120 and the NOR gate 123 are connected to one another and form a common output of the synchronization circuit which is connected to an input of the NOR gate 55 ' via the conductivity connection of a metal-oxide-silicon switching transistor 126. The control electrode of the switching transistor 126 is connected to the NOR gate 85 ', which is connected to the slot output line 8.

Die beschriebene Synchronisationsschaltung arbeitet wie folgt:The synchronization circuit described works as follows:

Wenn die Oszillatorimpulse GD des Oszillators 26 dem ersten Zeitmultiplexschalter 22 zugeführt werden, werden die Schlitzausgangsleitungen 1. 2, 3, 5. 6 und 7 während der entsprechenden Schlitzzeiten in der Reihenfolge angeschaltet, die weiter oben in der Wertetabelle (Tabelle 3) angegeben ist. so daß die Impulsleitungen 1, 2, 3, 5, 6 und 7 der Leitungsgruppen 10,12 und 14 mit den Signalleitungen 16,^8 und 20 verbunden werden (Fig. 1). Die Schlitzausgangsleitung 4 wird in einem dem Schlitz 4 entsprechenden Zeitpunkt am richtigen Platz innerhalb der Reihenfolge angeschaltet, um eine negative Spannung an die Steuerelektrode des Schalttransistors 100 anzulegen.When the oscillator pulses GD of the oscillator 26 are fed to the first time division multiplex switch 22, the slot output lines 1, 2, 3, 5, 6 and 7 are switched on during the corresponding slot times in the order given above in the table of values (Table 3). so that the pulse lines 1, 2, 3, 5, 6 and 7 of the line groups 10, 12 and 14 are connected to the signal lines 16, ^ 8 and 20 (Fig. 1). The slot output line 4 is switched on at the correct place within the sequence at a point in time corresponding to the slot 4, in order to apply a negative voltage to the control electrode of the switching transistor 100 .

Hierdurch wird der Schalttransistor 100 gesperrt, um die negative Spannung Vdd an die Ausgangsimpulsleitungen 1. 2 und 3 anzulegen und zu gewährleisten, daß alle etwa noch verbliebenen Daten, die über diese Impulsleitungen von dem integrierten Schaltkreis aus übermittelt wurden, solange die Impulsleitung 3 im Schlitzzcitpunkt 3 eingeschaltet wird, die Informationen nicht stören, welche nun auf den Eingangsimpulsleitungen 5. 6 und 7 erscheinen. Die Ausgangsleitung 8 wird im Schlitzzcitpunkt 8 eingeschaltet, um die Schalttransistoren 96 und 99 in ihren Kurzschlußzustand zu bringen. Das Ausgangssignal des NAND-Gatters 84. das gleich der logischen 0 in den Schlitzzeitpunkten 8 ist. ist ein Eingangssignal für das NOR-Gatter 106. Das andere Eingangssignal für das NOR-Gatter 106 wird dem Ausgang einer durch 2 teilenden bistabilen Stufe 108 entnommen, und diesem Ausgangssignal wechselt gemäß der weiter oben angegebenen Wcrtetabelle zwischen der logischen 0 und der logischen 1, wenn die Schlitzausgangsleitung8 nacheinander eingeschaltet wird. Das Ausgangssignal des NOR-Gatters 106. bei dem es sich um das Synchronimpuls-Ausgangssignal handelt, wechselt somit in der weiter oben beschriebenen Weise. Diese alternierenden Synchronimpulse werden über den Schalttransistor 96 dem NOR-Gatter 97 zugeführt. Das Eingangssignal des NOR-Gatters 97 wird annähernd auf das Potential - Vdd. d. h. eine logische 1 gesetzt, da sich der Schaittransistor 100 im leitfähigen Zustand befindet: jedoch bestimmt die Spannung des Synchronimpuls-Ausgangssignals des NOR-Gatters 106 den tatsächlichen Spannungspegel am Eingang des NOR-Gatters 97. Wenn der Synchronimpuls einer logischen 1 entspricht, währendAs a result, the switching transistor 100 is blocked in order to apply the negative voltage Vdd to the output pulse lines 1. 2 and 3 and to ensure that any remaining data that has been transmitted via these pulse lines from the integrated circuit, as long as the pulse line 3 is in the slot zcitpunkt 3 is switched on, do not interfere with the information which now appears on the input pulse lines 5, 6 and 7. The output line 8 is switched on at the slot point 8 in order to bring the switching transistors 96 and 99 into their short-circuit state. The output signal of the NAND gate 84, which is equal to the logic 0 in the slot times 8. is an input signal for the NOR gate 106. The other input signal for the NOR gate 106 is taken from the output of a dividing by 2 bistable stage 108 , and this output signal changes between the logical 0 and the logical 1 according to the word table given above, when the slot output line 8 is turned on sequentially. The output signal of the NOR gate 106 , which is the sync pulse output signal, thus changes in the manner described above. These alternating sync pulses are fed to the NOR gate 97 via the switching transistor 96. The input signal of the NOR gate 97 is approximately at the potential - Vdd. ie a logic 1 set, since the switching transistor 100 is in the conductive state: however, the voltage of the sync pulse output signal of the NOR gate 106 determines the actual voltage level at the input of the NOR gate 97. If the sync pulse corresponds to a logic 1, during

das Hingangssignal des NOR-Gatters 97 eine logische 1 ist. und wenn der Synchroninipuls einer logischen U entspricht, nimmt das Eingangssignal des NOR-Gatters 97 den logischen Wert 0 an, und zwar trotz der Wirkung des einer logischen ! entsprechenden Signals des Schalltransistors 100. Die alternierenden SynelTonimpulse. die dem Eingang des NOR-Gatters 97 zugeführt werden, gelangen über das NOR-Gatter 97 und den Schalttransistor 98 auf die Signalleilung 16, wobei beide bewirken, daß die Synchronimpulse invertiert werden.the input of NOR gate 97 is a logic 1. and if the synchronous pulse of a logical U corresponds, the input signal of the NOR gate 97 assumes the logic value 0, in spite of the Effect of the one logical! corresponding signal of the sound transistor 100. The alternating SynelTonimpulse. which are fed to the input of the NOR gate 97, pass through the NOR gate 97 and switching transistor 98 on signal line 16, both of which cause the sync pulses be inverted.

Die Reihe von zwischen der logischen 0 und der logischen 1 wechselnden Synchronimpulse wird über die Signalleitung 16 weitergeleitet und den Eingängen des NOR-Gatters 101', des NOR-Gatters 121, dem NAND-Gatter 120 und dem Schalttransistor 98' zugeführt. Die Wirkungsweise bei mangelndem Gleichlauf zwischen den Synchronimpulsen des ersten Zeitmultiplexschalters 22 und den Signalen, die auf der dem Schlitz 8 zugeordneten Ausgangsleitung des zweiten Zeitmultiplexschalters 28 erscheinen, auf dieThe series of sync pulses alternating between logic 0 and logic 1 is over the signal line 16 forwarded and the inputs of the NOR gate 101 ', the NOR gate 121, the NAND gate 120 and the switching transistor 98 'supplied. How it works when there is insufficient synchronization between the sync pulses of the first time division switch 22 and the signals on the the slot 8 associated output line of the second time division switch 28 appear to the

Wirkungsweise der NOR-Gatter 97, 97'. 101 und 10Γ sowie die Schalttransistoren 98 und 98' ist kompliziert. Da außerdem die übrigen Schaltkreise in ihrer Wirkungsweise nicht beschrieben zu werden brauchen. um den Synchronisationsvorgang verständlich zu machen, wird aus diesem Grund im folgenden nur die Wirkung des Gleichlaufimpiilses auf das NAND-Gatter 120 "und die NOR-Gatter 121 und 123 beschrieben. Dem NAND-Gatter 120 und den NOR-Gattern 121 und 123 werden miteinander abwechselnde Synchronsignale entsprechend einer logischen 0 bzw. einer logischen 1 über einen ihrer Eingänge zugeführt, während ihren zweiten Eingängen eine logische 0 bzw. eine logische 1 über die durch 2 teilende bistabile Stufe 124 zugeführt wird. Die resultierenden Werte für die Eingangssignale des NAND-Gatters 120 und des NOR-Gatters 121 sowie des gemeinsamen Ausgangssignals des NAND-Gatters 120 und des NOR-Gatters 123, das am Ausgang der Synchronisationsschaltung erscheint, sind in der nachstehenden Tabelle 4 angegeben.Function of the NOR gates 97, 97 '. 101 and 10Γ as well as the switching transistors 98 and 98 'is complicated. Since the other circuits are also in their Mode of action need not be described. to understand the synchronization process For this reason, only the effect of the synchronization pulse on the NAND gate will be discussed below 120 "and the NOR gates 121 and 123. The NAND gate 120 and the NOR gates 121 and 123 become sync signals alternating with each other according to a logical one 0 or a logic 1 is supplied via one of its inputs, while its second inputs are a logic 0 or a logic 1 is supplied via the bistable stage 124 dividing by 2. The resulting Values for the input signals of the NAND gate 120 and the NOR gate 121 as well as the common Output signal of the NAND gate 120 and the NOR gate 123, which is at the output of the synchronization circuit appears are given in Table 4 below.

TabelleTabel

Svnchron-Svnchron- Durch 2 teilende
hislahile StufeDividing by 2
Hislahile level NAND-GatterNAND gate NOR-GatterNOR gate NOR-GatterNOR gate GemeinsamerCommon impulspulse AusgangssignalOutput signal 120120 121121 123123 Ausgangexit 00 00 11 11 00 00 00 11 11 00 11 11 11 00 11 00 11 11 11 11 00 00 11 00

Wegen der Belastung der Gatter 120 und 123 hat das gleichzeitige Erscheinen einer logischen 1 und einer logischen 0 an dem gemeinsamen Ausgang die Wirkung, daß das gemeinsame Ausgangssignal die Form einer logischen 0 annimmt. Somit ist das gemeinsame Ausgangssignal eine logische 0. wenn die Eingangssignale für das NAND-Gatter 120 und das NOR-Gatter 121 alle gleich sind, und das gemeinsame Ausgangssignal ist eine logische 1. wenn sich die Eingangssignale unterscheiden.Because of the load on gates 120 and 123, the simultaneous appearance of a logical 1 and a logic 0 at the common output has the effect that the common output signal the Takes the form of a logical 0. Thus the common output signal is a logical 0. if the Inputs to NAND gate 120 and NOR gate 121 are all the same, and the common The output signal is a logical 1. if the input signals differ.

Beim' anfänglichen Einschalten der Schaltung werden die Schlitzausgangsleitungen des ersten Zeitmultiplexschalters 22 und des zweiten Zeitmultiplexschalters 28 in einer regellosen Beziehung eingeschaltet. Der erste Zeitmultiplexschalter 22 arbeitet im Freilauf, und daher läßt er einen Synchronimpuls in der Signalleitung 16 jedesmal dann erscheinen, wenn die Schlitzausgangsleitung 8 eingeschaltet wird, wie es weiter oben beschrieben wurde. Die Schlitzausgangsleitungen des zweiten Zeitmultiplexschalters 28 werden durch den Hauptoszillator 26 nacheinander ein- «eschaltet. bis die Schlitzausgangsleitung 8 eingeschaltet ist. woraufhin die Steuerelektrode des Schalttransistors 126 zuläßt, daß das Signal, das an dem gemeinsamen Ausgang, d. h. dem Ausgangsanschluß der Synchronisationsschaltung erscheint, zu einem Eingang des NOR-Gatters 55' weitergeleitet wird. Wenn am Ausgang der Synchronisationsschaltung ein einer logischen 1 entsprechendes Signal erscheint, wird dieses Ausgangssignal dem Eingang des NOR-Gatters 55' zugeführt. Das Ausgangssignal des NOR-Gatters 55' bleibt dann auf dem Wert einer logischen 0. ohne Rücksicht darauf, ob dem anderen Einsang des NOR-Gatters 55' eine logische 1 oder eine logische 0 zugeführt wird. Mit anderen Worten: Wenn eine logische 1 am Ausgang der Synchronisationsschaltung erscheint, wird eine Betätigung des NOR-Gatters 55' unmöglich, so daß die Zählschaltung des zweiten Zeitmultiplexschalters 28 in dem Zustand verbleibt, bei dem die Schlitzausgangsleitung 8 eingeschaltet ist. Wenn ein Signal entsprechend einer logischen 0 am Ausgang der Synchronisationsschaltung erscheint, schaltet die Zählschaltung die Schlitzausgangsleiuing 1 entsprechend der Tabelle 3 ein. usw.. bis erneut die Schlitzausgangsleitung 8 und der Schalttransistor 126 eingeschaltet werden. Wenn das Ausgangssignal der Synchronisationsschaltung eine logische 1 ist. wartet die Zählschaltung des zweiten Zeitmultiplexschalters 28 erneut, bis an diesem Ausgang eine logische 0 erscheint. Nach einigen wenigen Arbeitsspielen der Zählschaltungen des ersten Zeitmultiplexschalters und des zweiten Zeitmultiplexschalters erreichen beide den Gleichlaufzustand, bei dem die Schlitzausgangsleitung 8 des zweiten Zeitmultiplexschalters 28 gleichzeitig eingeschaltet wird, wenn am Ausgang der Synchronisationsschaltung eine logische 0 erscheint, und die Tätigkeit der Zählschaltung des zweiten Zeitmultiplexschalters 28 wird durch die Synchronisationsschaltung nicht mehr blockiert.When the circuit is initially switched on, the slot output lines of the first time division switch become 22 and the second time division switch 28 are turned on in a random relationship. The first time division switch 22 operates in freewheeling mode, and therefore allows a sync pulse in of the signal line 16 appear every time the slot output line 8 is turned on as it was described above. The slot output lines of the second time division switch 28 are switched on one after the other by the main oscillator 26. until the slot output line 8 is switched on is. whereupon the control electrode of the switching transistor 126 allows the signal applied to the common output, d. H. appears on the output terminal of the synchronization circuit, to one Input of the NOR gate 55 'is forwarded. If on at the output of the synchronization circuit a signal corresponding to a logical 1 appears, this output signal is the input of the NOR gate 55 'supplied. The output signal of the NOR gate 55 'then remains at the value of a logical one 0. regardless of whether the other input of NOR gate 55 'is a logical 1 or a logic 0 is supplied. In other words: if a logical 1 at the output of the synchronization circuit appears, operation of the NOR gate 55 'becomes impossible, so that the counting circuit of the second time division switch 28 remains in the state in which the slot output line 8 is switched on. When a signal corresponding to a logical 0 appears at the output of the synchronization circuit, the counting circuit switches the Slot exit lead 1 according to Table 3 a. etc. until the slot output line 8 and the switching transistor 126 are switched on again. if the output signal of the synchronization circuit is a logical 1. the counting circuit of the second waits Time division multiplex switch 28 again until a logical 0 appears at this output. After some a few working cycles of the counting circuits of the first time-division switch and the second time-division switch both reach the synchronous state in which the slot output line 8 of the second Time division switch 28 is switched on at the same time when a logical 0 appears at the output of the synchronization circuit, and the activity the counting circuit of the second time division switch 28 is controlled by the synchronization circuit no longer blocked.

Die Schalttransistorcn 98'. 99' und 100' sowie das NOR-Gatter 97' des zweiten Zeitmultiplexschalters 28 werden durch die Schlitzausgangsleitungen 4 oder 8 ebenso betätigt wie weiter oben bezüglich der Schalttransistoren 9βΤ 99 und 100 sowie des NOR-Gatters 97 des ersten Zeitmultiplexschalters beschrieben. The switching transistors 98 '. 99 'and 100' as well as the NOR gate 97 'of the second time division multiplex switch 28 are actuated by the slot output lines 4 or 8 in the same way as above with regard to FIG Switching transistors 9βΤ 99 and 100 and the NOR gate 97 of the first time division switch.

Die vorstehend beschriebenen Schaltungen arbeitenThe circuits described above work

13 1413 14

so, daß die Eingangs- oder Ausgangsimpulsleitungen, solcher Dekadenzähler kann gemäß der britischenso that the input or output pulse lines, such decade counter can be according to the British

die an die entsprechenden Schlitzausgangsleitungen Patentschrift 1 130 011 aufgebaut sein. Jeder Impulswhich can be attached to the corresponding slot output lines in patent specification 1 130 011. Every impulse

des ersten Zeitmultiplexschalters 22 und des zweiten /^J9 dient dazu, einen in Fig. 4,/ dargestellten Neu-of the first time division multiplex switch 22 and the second / ^J 9 is used to set a new one shown in Fig. 4, /

Zeitmultiplexschalters 28 angeschlossen sind, dann, nerimpuls zu erzeugen, der seinerseits einer nicht dar-Time division multiplex switch 28 are connected, then to generate nerimpuls, which in turn does not represent a

wenn der Gleichlauf eingetreten ist, nacheinander und 5 gestellten, bis 10 weiterzählenden Schaltung zuge-when synchronism has occurred, one after the other and 5 set up to 10 further counting circuits

kontinuierlich eingeschaltet werden, um Signale führt wird, die eine weitere Reihe von Impulsen Tl, continuously switched on, leading to signals, which is another series of pulses Tl,

zwischen den integrierten Schaltkreisen 6 und 8 über T2, Γ3 usw. bis Γ10 aussendet, wie es in Fig. 4 beibetween the integrated circuits 6 and 8 via T2, Γ3 etc. to Γ10 , as shown in FIG

die Signalleitungen 16, 18 und 20 zu übermitteln. g, Ii und / gezeigt ist, wobei die zeitliche Länge jedesthe signal lines 16, 18 and 20 to transmit. g, Ii and / is shown, the length of time of each

Zwischen den integrierten Schaltkreisen kann eine der Impulse Tl bis TlO der gesamten Länge vonOne of the pulses Tl to TlO of the entire length of

einzige Signalleitung vorgesehen sein, oder es kön- 10 zehn Impulsen GD entspricht.A single signal line can be provided, or it can correspond to ten pulses GD.

nen gegebenenfalls auch mehrere Signalleitungen ver- Gemäß der Erfindung wird eine Impulsreihe verwendet werden. wendet, bei welcher der positive Teil jedes ImpulsesIf necessary, several signal lines can also be connected. According to the invention, a pulse train is used will. applies, at which the positive part of each pulse

Ferner ist es möglich, zwei oder mehr integrierte GD ebenso wie die Impulse PO bis P9 in mehrereIt is also possible to have two or more integrated GD as well as the pulses PO to P9 in several

Schaltkreise mit Hilfe einer Signalleitung zu ver- —beispielsweise sieben — Impulse GDi unterteilt ist,Circuits with the help of a signal line is divided into - for example seven - pulses GDi,

binden. 15 wie es in Fig. 4 bei α gezeigt ist. Die Impulse GD tie. 15 as shown in Fig. 4 at α . The Impulse GD

Die Zahl der Eingangs- oder Ausgangsimpulslei- und GDi sind in F i g. 5 bei α und b vergrößert dar-The number of input or output pulse lines and GDi are shown in FIG. 5 enlarged at α and b

tungen, die mit einem gemeinsamen Anschluß einer gestellt.services that are made with a common connection of a.

Signalleilung verbunden sein können, kann zwei oder Bei einer Rechenmaschine, bei der die ErfindungSignal line can be connected, two or In a calculating machine in which the invention

mehr betragen, angewendet wird, kann es sich um eine Rechenma-more, is applied, it may be a calculation

Dic gesamte in den Behältern 2 und/oder 4 vor- 20 schine handeln, die mehrere wie erwähntauch als ChipThe entire machine in the containers 2 and / or 4 act, the several as mentioned also as a chip

gesehene Schaltung kann in Form eines einzigen inte- bezeichnete integrierte Schaltkreise autvveist. DieseThe circuit seen can be autvveist in the form of a single inte-designated integrated circuit. These

grierten Schaltkreises beliebiger Bauart ausgebildet Chips weisen mehrere Materialschichten auf, dieIntegrated circuit of any type formed chips have several layers of material that

sein. nacheinander und entsprechend einem vorbestimmtenbe. one after the other and according to a predetermined one

Der Hauptvorteil der Erfindung besieht darin, daß iMuster aufgebaut sind und eine elektrische Schalein Synchronsignal zwischen zwei integrierten 25 tung bilden. F.ine solche Schaltung kann z. B. Kon-Schaltkreisen in der gleichen Richtung übertragen dcnsatoren, Transistoren u. dgl. enthalten. Wenn werden kann, in welcher die übrigen Signale zwischen Verbindungen zwischen einem Chip und einem den beiden integrierten Schaltkreisen weitergeleitet anderen Chip innerhalb der Schaltungen der Rechenwerden. Da die bei den integrierten Schaltkreisen ver- maschine hergestellt werden sollen, ist es erforderlich, wendeten Gatter nur in einen Zustand gebracht wer- 30 Anschlußdrähte vorzusehen, über die Signale von den können, der einer logischen 0 oder einer lo- einem Chip zum anderen weiterleitbar sind, wobei gischen 1 entspricht, und da es der Synchronisations- diese Signale die Form von Impulsen haben, die schaltung des zweiten Zeitmultiplexschalters 28 mög- einem binär verschlüsselten Signal entsprechen, lieh sein muß, das Synchronsignal ohne weiteres zu Solche binären Signale sind aus Zeichen oder Maridentifizieren, wird das Synchronsignal als zwischen 35 kierungen bzw. Zwischenräumen zusammengesetzt, einer logischen 0 und einer logischen 1 wechselndes die einem Stromfluß bzw. dem NichtVorhandensein Signal erzeugt, wenn die Schlitzausgangsleitung8 des eines Stroms entsprechen. In Fig. 6 sind schematisch ersten Zeitmultiplexschalters 22 mehrmals nachein- ein erstes Chip 130 und ein zweites Chip 132 dargeander eingeschaltet wird. Die Gefahr, daß der zweite stellt, die durch eine Verbindungsleitung 133 verbun-Zeitmultiplexschalter 28 mit Datenimpulsen syn- 40 den sind. Jedes der Chips 130 und 132 umfaßt eine chronisierl wird statt mit den Synchronimpulsen, die Zeiiimpuls-Unterteilungs- oder Multiplexschaltung, von dem ersten Zeitmultiplexschalter 22 ausgehen, die bei 134 bzw. 135 schematisch dargestellt ist. Wenn wird dadurch vermieden, daß als Synchronimpulse man annimmt, daß das Chip 130 eine Sendeschaltung Impulse verwendet werden, die abwechselnd einer und das Chip 132 eine Empfangsschaltung bildet, sind logischen 0 und einer logischen 1 entsprechen, den" 45 mehrere Signalleitungen 51 bis 56 vorhanden, die eine solche alternierende Folge von Signalen wird zusammen mit einer Taktimpulsleitung Γ eine Verniemals durch irgendeine andere Datenimpulsquclle bindung zu der Zeit-Multiplexschallung 134 herstelerzeugt. len und die gemeinsam über die VerbindungsleilungThe main advantage of the invention is that i-patterns are built up and form an electrical circuit as a synchronous signal between two integrated devices. F. such a circuit can e.g. B. Kon circuits in the same direction transmit dcnsatoren, transistors and the like. Contain. If it can be passed in which the remaining signals between connections between a chip and one of the two integrated circuits, the other chip within the circuits of the arithmetic unit will be passed. Since the integrated circuits are to be manufactured by machine, it is necessary to only bring the turned gates into a state to provide connecting wires via which signals from a logic 0 or a logic 0 can be passed on from one chip to the other are, where gischen corresponds to 1, and since the synchronization signals are in the form of pulses, the circuit of the second time division multiplex switch 28 must correspond to a binary encrypted signal, the synchronizing signal must be borrowed easily. Such binary signals are made up of characters or Maridentify, the sync signal is composed as between 35 kings or spaces alternating a logic 0 and a logic 1 which generates a current flow or the absence of a signal if the slot output line 8 corresponds to that of a current. In FIG. 6, first time division multiplex switches 22 are schematically shown several times in succession; a first chip 130 and a second chip 132 are shown and switched on. The danger that the second poses the time-division multiplex switch 28 connected to data pulses by a connecting line 133. Each of the chips 130 and 132 comprises a chronisierl will go out instead of the sync pulses, the Zeiiimpuls-subdivision or multiplexing circuit, from the first time division multiplexing switch 22, shown schematically at 134 and 135th If it is thereby avoided that the chip 130 is assumed to be a transmission circuit, pulses which alternately form one and the chip 132 forms a receiving circuit, logic 0 and logic 1 correspond to the "45" several signal lines 51 to 56 are present Such an alternating sequence of signals is produced together with a clock pulse line Γ a connection to the time-division multiplexing circuit 134 by any other data pulse source and which are produced jointly via the connecting line

Da der Synchronimpuls leicht identifiziert werden 133 an die Zeit-Multiplexschaltung 135 angeschlossenSince the sync pulse can easily be identified 133 connected to the time division multiplex circuit 135

kann, wird es möglich, eine Anordnung zu schaffen, 50 sind, die dem Chip 132 zugeordnet ist. Auf eine nochcan, it becomes possible to provide an arrangement 50 associated with the chip 132 . On one more

bei der Signale in beiden Richtungen über die Signal- zu erläuternde Weise ist dafür gesorgt, daß die Zeit-In the case of signals in both directions via the signal-to be explained way, it is ensured that the time

lcitungen übertragen werden können. Hieraus er- aufteiiungs- oder Multiplexschaltungen 134 und 135 lines can be transmitted. Circuitry 134 and 135 dividing or multiplexing from this

geben sich wichtige Vorteile beim Auslegen prak- im Gleichlauf arbeiten. Ferner ist dafür gesorgt, daßthere are important advantages when laying out practically working in synchronism. It is also ensured that

tischer Schaltungen, bei denen mehrere integrierte die als Sender wirkende Multiplexschaltung 134 alletable circuits in which several integrated multiplexing circuits 134 acting as transmitters are all

Schaltkreise mit Metalloxyd-Silicium-Schalttran- 55 Signalleitungen 51 bis 56 nacheinander adressiert, soCircuits with metal-oxide-silicon switching transistors 55 signal lines 51 to 56 addressed one after the other, see above

sistoren verwendet werden und bei denen mit einer daß eine Wiedergabe jedes Signals nacheinander übersistors are used and those with one that reproduce each signal one after the other

großen Zahl von Signalen gearbeitet wird. die Leitung 133 der Mulfiplevschnltiin« 135 7iiccfiihrtlarge number of signals is processed. the line 133 of the multiplex line leads 135 7iicc

In 1·'ΐμ. 4 ist ein ersier Impuls GD dargestellt, hei wird, welehe ihrerseits dazu dient, die empUmgencIn 1 · 'ΐμ. 4, a first pulse GD is shown, which in turn serves to generate the empUmgenc

«.'em es sieh um einen Zeit- oiler Taktuebenmpiils Wiedergabe oiler DarMelluiiü der Signale an clic«.'Em see it for a time

handelt, wie er bei Rechenmaschinen verwendet wird. 60 Schaltungen weiterzuleben, welche diese ;;ig'i::l :acts as it is used in calculating machines. 60 circuits to live on, which these ;; ig'i :: l:

Line solche Rechenmaschine kann z.B. dem Gegen- empfangen sollen. Diese Schaltungen sind in F i g. ^Line such a calculating machine can e.g. be intended to receive the counterpart. These circuits are shown in FIG. ^

stand iler britischen Patentschrift 1042 785 ent- bezüglich lies zweiten Chips 132 durch die LeitungenReferring to British patent specification 1042 785, read second chips 132 through the leads

sprechen. Bei einer solchen Rechenmaschine wird ein 5 1 bis 5 6 repräsentier;. F.ine TakigebersciKikimg ;speak. In such a calculating machine, a 5 1 to 5 6 is represented. F.ine TakigebersciKikimg;

Taktgeberimpuls Gl) (Fi μ. 4, h) einem Dekaden- gewährleistet, daß die MulliplexsehalHmg 13-1 imClock pulse Gl) (Fi μ. 4, h) a decade ensures that the MulliplexsehalHmg 13-1 im

zähler zugeführt, der jeweils einen der Impulse/'!), 65 Gleichtakt mit der Mu'tiplcxscha'ning 135 arbeitet.counter supplied to each one of the impulses / '!), 65 working in synchronism with the Mu'tiplcxscha'ning 135.

/Ί usw. bis P9 abgibt, wie es in F i g. 4 bei c. el In F i μ. 7 ist die Sende-Zeitimpiils-Unierlciiung·.-/ Ί and so on until P9 outputs, as shown in FIG. 4 at c. el In F i μ. 7 is the transmission-time-pulse-unification -

und c gezeigt ist, wobei jeder Impuls die gleiche zeit- oder Synchronisationsschaltung dargestellt. Man er-and c is shown, each pulse representing the same timing or synchronization circuit. Man

liehe Länge hat wie ein einzelner Impuls Gl). Ein kennt in F i g. 7 ein dynamisches Register bzw. einenborrowed length has like a single impulse Eq). One knows in FIG. 7 a dynamic register or a

toto

Zähler 140, der sieben Zählstufen 141 bis 147 umfaßt. Diesen sieben Stufen des Registers 140 wird ein Satz von sieben GD/-Impulser, einer Reihe von GD-Impulsen zugeführt, dessen einzelne GD-Impulse in eine Reihe von GD/-Impulsen unterteilt sind, wie es in Fig. 4 bei α und b sowie in Fig. 5 bei α und b gezeigt ist. Diese Impulse werden durch einen Impulsgenerator 148 erzeugt. Die GDMmpulse des Generators 148 werden auf den Schiebeeingang des Registers 140 gegeben, um zu bewirken, daß eine Reihe von sieben GDMmpulsen den Stufen des Registers 140 zugeführt wird, so daß die Ausgangssignale der Stufen 141 bis 147 des Registers 140 über die zugehörigen Ausgangsleilungen 151 bis 157 sowie die Leitungen 161 bis 166 weitergeleitet werden können, welch letztere an die Leitungen 151 bis 156 angeschlossen sind. Die Leitungen 151 bis 157 sind mit einem Eingang von jeweils zwei Eingänge aufweisenden logischen UND-Gattern 171 bis 177 verbunden. Die UND-Gatter 171 bis 177 haben Ausgangsleitungen 181 bis 187, die jeweils zu einem Eingang eines sieben Eingänge aufweisenden logischen ODER-Gatters 188 führen, dessen Ausgang an die Leitung 133 angeschlossen ist. Die Leitungen 161 bis 166 sind mit den zugehörigen Eingängen eines sechs Eingänge aufweisenden NOR-Gatters 170 verbunden, dessen Ausgangsleitung 172 an den Eingang des Registers 140 angeschlossen ist. Die Wirkungsweise des NOR-Gatters 170 ist derart, daß alle den Eingängen 161 bis 166 zugeführten Signale einer logischen 0, d. h. dem Erdpotential oder einem negativen Potential, entsprechen müssen, bevor eine logische 1 in Form eines positiven Potentials am Ausgang des Gatters 170 erscheint. Wenn einem Eingang des Gatters 170 eine logische 1 zugeführt wird, erscheint am Ausgang dieses Gatters eine logische 0. Wenn die Registerstufen 141 bis 146 gelöscht sind, so daß sie eine logische 0 enthalten, erscheint eine logische 1 am Ausgang des Gatters 170 und am Eingang der Registerstufe 141, und die aufeinanderfolgenden Verschiebeimpulse überführen diese logische 1 nacheinander in die Stufen 141 bis 147, wobei die logische 0 hinter der logischen 1 übertragen wird, bis das Signal für die logische 1 in die Registerstufe 147 überführt wird, woraufhin das Signal für eine logische 1 am Ausgang des Galters 170 erscheint, so daß sich daraufhin das beschriebene Arbeitsspiel wiederholt. Der erste von dem Impulsgenerator 148 abgegebene GDMmpuls bewirkt, daß ein Signal für eine logische 1 über die Leitung 151 weitergeleitet wird. Ein zweiter GDi-Impuls bewirkt, daß ein Signal für eine logische 1 der Leitung 152 beim Eintreffen dieses zweiten GDi-Impulses zugeführt wird, und ein dritter GDMmpuls bewirkt, daß ein Signal für eine logische 1 der Leitung 153 zugeführt wird, usw. Diese Signale für eine logische 1 gelangen über die Leitungen 151 bis 156 zu (.lon Zii^choiiuLMi UND-Cia'.icrn i7f bis 176. deren andere l'ingänge über el ic zugehörigen ImpulsleiUni · yen Vl bis .V6 mil Impulsen gespeist werden, die über die entsprechenden Leitungen .S! bis .V 6 des zugchöih.'ci! Chips !3(I n;ieh I-i ij. (Ί eintreffen. Wenn in der Im pn lsi ei IU ng S 1 eine logische 1 in Form eines Impiilssignals erscheint und wenn ein Signal für eine logische 1 gleich/eilig von der Stufe 141 des Registers 140 der I .eiiLing 151 zugeführt wird, wird ein Aus gantissiena! für eine logische I von dem Gatter 17! über die Ausgangslcitimg 181 abgegeben, die an einen HiiiLiang des logischen ODHR-Gü'.utn 188 angeschlossen ist, und das Ausgangssignal für eine logische 1 des logischen ODER-Gatters 188 erscheint in der Ausgangsleitung 133. Da die GDMrnpulse des Impulsgenerator 148 nacheinander den Leitungen 151 bis 156 zugeführt werden, treffen diese Impulse nacheinander an dem ODER-Gatter 188 ein, und sie werden über die Ausgangsleitung 133 der Multiplex schaltung 135 des Chips 132 zugeführt.Counter 140, which comprises seven counting stages 141 to 147. A set of seven GD / pulses, a series of GD pulses, the individual GD pulses of which are subdivided into a series of GD / pulses, as shown in FIG. 4 at α and b, is fed to these seven stages of register 140 and is shown in Fig. 5 at α and b . These pulses are generated by a pulse generator 148 . The GD pulses from generator 148 are applied to the shift input of register 140 to cause a series of seven GD pulses to be applied to the stages of register 140 so that the output signals from stages 141 to 147 of register 140 on the associated output lines 151 to 157 and the lines 161 to 166 can be forwarded, the latter being connected to the lines 151 to 156 . The lines 151 to 157 are connected to an input of logical AND gates 171 to 177 each having two inputs. The AND gates 171 to 177 have output lines 181 to 187 which each lead to an input of a seven-input logical OR gate 188 , the output of which is connected to the line 133. Lines 161 to 166 are connected to the associated inputs of a six-input NOR gate 170 , the output line 172 of which is connected to the input of register 140. The mode of operation of the NOR gate 170 is such that all signals fed to the inputs 161 to 166 must correspond to a logic 0, ie the ground potential or a negative potential, before a logic 1 appears in the form of a positive potential at the output of the gate 170 . If a logic 1 is applied to an input of the gate 170 , a logic 0 appears at the output of this gate. If the register stages 141 to 146 are cleared so that they contain a logic 0, a logic 1 appears at the output of the gate 170 and at the input of the register stage 141, and the successive shift pulses transfer this logical 1 one after the other to the stages 141 to 147, the logical 0 being transmitted after the logical 1 until the signal for the logical 1 is transferred to the register stage 147 , whereupon the signal for a logical 1 appears at the output of gate 170 , so that the working cycle described is then repeated. The first GD pulse emitted by the pulse generator 148 causes a signal for a logical 1 to be passed on via the line 151 . A second GDI pulse causes a signal for a logic 1 to be fed to line 152 upon the arrival of this second GDI pulse, and a third GDM pulse causes a signal for a logic 1 to be fed to line 153 , and so on. These signals for a logical 1, the lines 151 to 156 lead to (.lon Zii ^ choiiuLMi AND-Cia'.icrn i7f to 176 . n via the respective lines to .V .S 6 of the zugchöih.'ci chip 3 (I;! ieh Ii ij (Ί arrive If in the pn lsi ei IU ng S 1 is a logical 1 in the form of a Impiilssignals. appears and if a signal for a logical 1 is applied equally / in a hurry from the stage 141 of the register 140 of the I .eiiLing 151 , an output for a logical I is output from the gate 17! via the output signal 181 , which is sent to a HiiiLiang of the logical ODHR-Gü'.utn 188 is connected, and the output sig nal for a logical 1 of the logical OR gate 188 appears on the output line 133. Since the GDMrnpulse of the pulse generator 148 are successively fed to the lines 151 to 156, these pulses arrive successively at the OR gate 188, and they are via the output line 133 of the multiplex circuit 135 of the chip 132 is supplied.

Die siebte Stufe 147 des Registers 140 umfaßt eineThe seventh stage 147 of register 140 includes one

ίο Ausgangsleitung 157, die mit dem logischen UND-Gatter 177 verbunden ist. Eine Leitung 190 verbindet die Leitung 157 mit dem Eingang einer bistabilen Schaltung 192, die es ermöglicht, daß jeder zweite Impuls in Form einer logischen 1 von der siebtenίο output line 157, the one with the logical AND gate 177 is connected. A line 190 connects the line 157 to the input of a bistable Circuit 192 which enables every other pulse in the form of a logical 1 from the seventh

Stufe 147 des Registers 140 aus als Taktgeberimpuls über eine Leitung 194 von dem Umstellausgang der bistabilen Schaltung 192 aus zu dem logischen UND-Gatter 177 übermittelt wird. Infolgedessen bilden die von der siebten Stufe des Registers 140 abgegebenen Taktgeberimpulse die miteinander abwechselnden Markierungsimpulse (logische 1) und Zwischenraumimpulse (logische ()), die der Reihe von sechs Impulsen hinzugefügt werden, welche von dem ODER-Gatter 188 abgegeben werden und den auf den Leitung 151 bis 156 erscheinenden Signalen entsprechen. Stage 147 of the register 140 as a clock pulse via a line 194 from the changeover output of the bistable circuit 192 is transmitted from to the logical AND gate 177. As a result, the from the seventh stage of the register 140 emitted clock pulses alternate with one another Marker pulses (logic 1) and space pulses (logic ()) that are the series of six Pulses are added, which are output by the OR gate 188 and the on signals appearing on lines 151 through 156.

In Fig. 8 ist ein Empfangsregister200 dargestellt, das sechs Signalstufen 201 bis 206 und eine Taktgeberstufe 207 umfaßt. Ein Impulsgenerator, bei demIn Fig. 8 a receive register 200 is shown, which comprises six signal stages 201 to 206 and a clock generator stage 207. A pulse generator in which

es sich vorzugsweise um den beschriebenen Impulsgenerator 148 handelt, der dem Register 140 Impulse zuführt, oder der jedenfalls im Gleichlauf mit dem Impulsgenerator 148 gehalten wird, führt GDZ-Impulse als Schiebeimpulse den Registerstufen 201 bisit is preferably the described pulse generator 148, which the register 140 pulses feeds, or which is in any case kept in synchronism with the pulse generator 148, carries GDZ pulses the register stages 201 to as shift pulses

207 des Registers 200 zu. Die Stufen 201 bis 206 des Registers 200 sind durch Ausgangsleitungen 211 bis 216 mit je einem Eingang von je zwei Eingänge aufweisenden UND-Gattern 231 bis 236 verbunden. Die anderen Eingänge der Gatter 231 bis 236 sind an eine207 of the register 200 to. The stages 201-206 of the register 200 are through output lines 211-13 216 are each connected to one input of AND gates 231 to 236 each having two inputs. the other inputs of gates 231 to 236 are to one

gemeinsame Leitung 238 angeschlossen, die mit der Verbindungsleitung 133 verbunden ist. über welche die Signale von dem Chip 130 aus zugeführt werden. Die Ausgangssignale dieser UND-Gatter 231 bis 236 bilden jeweils eine Reihe von Impulsen, die sich auscommon line 238 connected, which is connected to the connecting line 133. about which the signals are fed from the chip 130. The output signals of these AND gates 231 to 236 each form a series of impulses that develop

den Signalen zusammensetzt, welche in den Ausgangsleitungen Sl bis .56 erscheinen. Die Ausgangs-Ieitungen211 bis 216 der Registerstufen 201 bis 206 des Registers 200 sind mit den zugehörigen Leitungen 221 bis 226 verbunden, und diese gemeinsamen Leitungen sind als Hingangsleitungen an zwei von jeweils acht Eingänge aufweisenden NOR-Gattern 240 und 242 angeschlossen. Die Verbindungsleitung 133 ist direkt mit dem ersten NOR-Gatter 240 verbunden und an das zweite NOR-Gatter 242 über einen Invcrtcr 244 angeschlossen. Die Ausgangssignale der Gatter 240 und 242 werden dem Eingang der ersten Siiirei«! des Registers 2CO zugeführt. Der Hingnnc dieser ersten Suil'e 201 ist auch an ilen Iingang einer bistiibilen Schaltung 246 angeschlossen, deren Ausgangcomposed of the signals that appear in the output lines S1 to .56. The output lines 211 to 216 of the register stages 201 to 206 of the register 200 are connected to the associated lines 221 to 226, and these common lines are connected as output lines to two of eight input NOR gates 240 and 242. The connection line 133 is directly connected to the first NOR gate 240 and connected to the second NOR gate 242 via an Invcrrtcr 244. The output signals of gates 240 and 242 are applied to the input of the first signal. of the register 2CO supplied. The connection of this first Suil'e 201 is also connected to all inputs of a bistable circuit 246, the output of which

fin mit den l-ingiiiigeii der Ciaticr 240 und 242 '.erblinden ist. so daß du.-cn (ialtern abwechselnd ein Steuerimpuls zugeführt wird, wodurch diese Ciatter \eranlal.it werden, abwechselnd in Tiiiigkeit /u treten.
Wenn eine Reihe \on Signalen ülvr die Lei'.mig 133 eintiilTt. bilden die sechs eisten Impulse ein Signal, das den Leitungen .Vl bis .V6 zugeführt werden soll, während d;is sichte Signal ein I aktuebersigna! T bildet. Bezüglich des ersten Sal/es von Signalen Vlfin with the l-ingiiiigeii of Ciaticr 240 and 242 '.blinden is. so that you.
When a series of signals cross line 133. The six first pulses form a signal that is to be fed to lines .Vl to .V6, while the visible signal is an I aktuebersigna! T forms. Regarding the first sal / es of signals Vl

17 1817 18

bis 56 arbeitet das Gatter 240 so, daß es die Eingangs- tern 231 bis 236 zugeführt wird, und zwar während impulse dem Register 200 zuführt, woraufhin das des Auftretens der Signale 51 bis 56, die nach die-Taktgebersignal bewirkt, daß ein Impuls entsprechend scm nächsten Taktgeberimpuls erscheinen,
einer logischen 1 in der gemeinsamen Ausgangslei- Wenn die Signale auf den Ausgangsleitungen 51 bis tung der Gatter 240 und 242 erscheint, so daß sich 5 56 der Empfangsschaltung 132 nicht im Gleichlauf die Ausgangssignale der bistabilen Schaltung 246 so mit den Signalen der Ausgangsleilungen 51 bis 56 ändern, daß das Gatter 242 bei dem zweiten Satz von der Sendeschaltung 130 arbeiten, erscheint an einem Signalen 51 bis 56 so arbeitet, daß der Eingangs- der Eingänge 221 bis 226 der Gatter 240 und 242 impuls dem Register 200 zugeführt wird. Die alter- eine logische 1, so daß am Ausgang dieser Gatter eine nierende Betätigung der Gatter 240 und 242 durch io logische 0 erscheint. Die logische 0 am Ausgang 240 die bistabile Schaltung 246 geschieht wie folgt: Wenn und 242 bleibt erhalten, bis die Verschiebungsimpulse der Taktgeberimpuls T den NOR-Guttern 240 und 242 GDi, die dem Register 200 ständig zugeführt werden, zugeführt wird und wenn die Empfangsschaltung 132 das Ausgangssignal des Registers 200 in Form einer im Gleichlauf mit der Sendeschaltung 130 arbeitet, logischen 1 der Zeilgeberstuie 207 des Registers zuerscheint an den Eingängen 221 bis 226 der Gatter 15 führen, woraufhin auf d-^n Leitungen 221 bis 226 eine 240 und 242 jeweils eine logische 0. Wenn in der logische 0 in einem für den Gleichlauf richtigen Zeit-Verbindungsleitung 133 eine logische 0 erscheint, er- punkt erscheint, so daß die Ausgangssignale der bischeint an den Eingängen der Gatter 240 und 242, die stabilen Schaltung 246 und die Taktgebersignale der an die Verbindungsleitung 133 angeschlossen sind, Sendeschaltung 130 gewährleisten, daß die Schaltung eine logische 0 bzw. eine logische 1. Wenn an den 20 132 synchron mit der Sendeschaltung 130 arbeitet, Ausgängen der bistabilen Schaltung 246 eine lo- und zwar nach Ablauf einer minimalen Zeitspanne, gische 1 erscheint, so daß das Ausgangssignal der die der Zeitspanne entspricht, während welcher sechs NOR-Gatter 240 und 242 eine logische 0 ist, was ge- GD/-lmpulse erzeugt werden. Im Vergleich zur schiebt, wenn der Taktgeberimpuls T durch die Länge der Impulsreihe handelt es sich hierbei um Sendeschaltung 130 abgegeben wird, wird dem Re- 25 eine kurze Zeitspanne.to 56, the gate 240 operates so that it is supplied to the input stars 231 to 236 , while supplying pulses to the register 200 , whereupon the occurrence of the signals 51 to 56, which after the clock signal causes a pulse accordingly scm next clock pulse appear,
a logical 1 in the common Ausgangslei- When the signals on the output lines 51 to processing of the gates 240 and 242 appear so that 5 56, the receiving circuit 132 is not in synchronism, the output signals of the bistable circuit 246 as with the signals of Ausgangsleilungen 51 to 56 change that the gate 242 operate on the second set of the transmission circuit 130 appears on signals 51 to 56 operate so that the input of the inputs 221 to 226 of the gates 240 and 242 pulse is fed to the register 200. The alter- a logic 1, so that a negative actuation of the gates 240 and 242 by io logic 0 appears at the output of this gate. The logic 0 at the output 240 of the bistable circuit 246 happens as follows: If and 242 is retained until the shift pulses of the clock pulse T are fed to the NOR goods 240 and 242 GDi, which are continuously fed to the register 200 , and if the receiving circuit 132 The output signal of the register 200 in the form of a synchronous operation with the transmission circuit 130 , logic 1 of the Zeilgeberstuie 207 of the register appears at the inputs 221 to 226 of the gate 15, whereupon on d- ^ n lines 221 to 226 a 240 and 242 respectively a logic 0. If a logic 0 appears in the logic 0 in a time connection line 133 that is correct for synchronism, the point appears so that the output signals of the bischeint at the inputs of the gates 240 and 242, the stable circuit 246 and the Clock signals which are connected to the connecting line 133 , transmission circuit 130 ensure that the circuit has a logic 0 or a logic 1 If the 20 132 is working in synchronism with the transmitting circuit 130 , outputs of the bistable circuit 246 will have a low gic 1 after a minimum period of time has elapsed, so that the output signal corresponds to that of the period during which six NOR gates 240 and 242 is a logic 0, which is GD / pulses generated. Compared to the shifts, if the clock pulse T is emitted by the length of the pulse series, the transmission circuit 130 is output, the Re-25 will have a short period of time.

gister 200 keine logische 1 zugeführt, die nachein- Die Folge von Arbeitsschritten, welche die Sendeander den Gattern 231 bis 236 zugeführt wurde, bis schaltung 130 und die Empfangsschaltung 132 durchder nächste Taktgeberimpuls T erscheint. Wenn der laufen, ist in F i g. 9 in Form einer Tabelle dargenächste Taktgeberimpuls T von der Sendeschaltung stellt.gister 200 is not supplied with a logic 1, which is sequentially The sequence of operating steps which the transmission other is supplied to the gates 231 to 236 until the circuit 130 and the receiving circuit 132 appear by the next clock pulse T. When the run is shown in FIG. 9 represents the next clock pulse T from the transmission circuit in the form of a table.

130 abgegeben wird, um das Eingangssignal für eines 30 Die Erfindung ermöglicht es somit, über eine einder Gatter 240 und 242 so zu ändern, daß an allen zige Leitung einen Satz von Signalimpulsen zu überEingängen eines dieser Gatter eine logische 0 er- mitteln, auf den ein Taktgeberimpuls folgt, der auf scheint, tritt an diesem Gatter eine logische 1 auf und eine solche Weise empfangen wird, daß die Schalbewirkt, daß diese logische 1 nacheinander den Gat- tungen gesteuert werden. 130 is output to the input signal for a 30 The invention thus makes it possible to change one of the gates 240 and 242 in such a way that a set of signal pulses to determine a logic 0 via inputs of one of these gates on all umpteen lines a clock pulse follows that appears, a logic 1 occurs at this gate and is received in such a way that the switch causes this logic 1 to be controlled one after the other for the gates.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (10)

Patentansprüche:Patent claims: 1. Elektronische Rechenmaschine mit zwei integrierten Schaltkreisen, zwischen denen eine Vielzahl von Signalen zu übertragen ist, dadurch gekennzeichnet, daß die Signalübertragung zwischen den Schaltkreisen über nur eine Leitung (16 oder 18 oder 20 in F i g. 1) durch Zeitmultiplcx-Aufteilung der Einzelsignalkanäle (10 in Fig. 2) unter Verwendung von den jeweiligen Schaltkreisen (6 bzw. 8 in Fig. 1) zugeordneten Zeitmultiplexschaltern (22, 28 in F i g. 1; 134, 135 in Fig. 6) erfolgt, die im Betrieb beide einen festgelegten Arbeitszyklus wiederholt durchlaufen, während dem ein Takt-Synchronisierungskanal (»8« in Fig. 2; T in Fig. 6) einmal durchgeschaltet ist, daß einer der Multiplex-Schalter (22; 134) in jedem Zyklus einen Synchronisationsimpuls über den Takt-Synchronisierungskanal (»8« T) abgibt, der bei aufeinanderfolgenden Signal-Übertragungszyklen zwischen zwei logische Werte darstellenden Signalpegeln wechselt, daß der andere Multiplexschalter (28; 135) eine Synchronisationsschaltung (120, 121, 123, 124, 126 in Fig. 3; 240, 242, 244, 246 in F i g. 8) mit zwei Kontrollschaltkreisen (120, 121; 240, 242) aufweist, die bei aufeinanderfolgendem Auftreten des im Pegel gleichbleibenden Synchronisationsimpulses des anderen Multiplexschalters (28; 135) durch die im Pegel abwechselnden Synchronisationsimpulse des ersten Multiplexschalters (22; 134) abwechselnd über ihren gemeinsamen Ausgang den Takteingang (55' in F i g. 3) des anderen Multiplexsrhalters (28; 135) während der vom ersten Multiplexschalter (22; 134) über den Takt-Synchronisierungskanal (»8«; T) übertragenen Synchronisationsimpulse so lange unterbrechen bzw. verzögern, bis der übertragene Synchronisationsimpuls gleichzeitig mit dem Synchronisationsimpuls des anderen Multiplexschalters (28; 135) vorliegt und gleichen logischen Signalpegel aufweist wie der Signalpegel des Steuereingangs der Kontrollschaltkreise (120, 121; 240, 242). 1. Electronic calculating machine with two integrated circuits, between which a plurality of signals is to be transmitted, characterized in that the signal transmission between the circuits via only one line (16 or 18 or 20 in F i g. 1) by time multiplicx division of the Individual signal channels (10 in FIG. 2) using time division multiplex switches (22, 28 in FIG. 1; 134, 135 in FIG both repeatedly run through a specified operating cycle, during which a clock synchronization channel ("8" in FIG. 2; T in FIG. 6) is switched through once, so that one of the multiplex switches (22; 134) sends a synchronization pulse over the Clock synchronization channel ("8" T) emits, which changes between two signal levels representing logical values during successive signal transmission cycles, so that the other multiplex switch (28; 135) has a synchronization switch ng (120, 121, 123, 124, 126 in Figure 3; 240, 242, 244, 246 in FIG. 8) with two control circuits (120, 121 ; 240, 242) which, upon successive occurrence of the synchronization pulse of the other multiplex switch (28; 135) , which has the same level, alternately via their level synchronization pulses of the first multiplex switch (22; 134) common output interrupt or interrupt the clock input (55 'in FIG. 3) of the other multiplex holder (28; 135) during the synchronization pulses transmitted by the first multiplex switch (22; 134) via the clock synchronization channel ("8"; T) delay until the transmitted synchronization pulse is present simultaneously with the synchronization pulse of the other multiplex switch (28; 135) and has the same logical signal level as the signal level of the control input of the control circuits (120, 121; 240, 242). 2. Rechenmaschine nach Anspruch 1, dadurch gekennzeichnet, daß den Multiplexschalter (22, 28; 134, 135) eine von einer Impulsquelle (26 in F i g. 1; 148 in F i g. 7 und 8) aus mit Taktgeberimpulsen (GD in Fig. 2) beaufschlagte, vorzugsweise als geschlossene Schleife ( z. B. 50 bis 63 in Fi g. 2) oder als Schieberegister (140 in Fig. 7; 200 in Fig. 8) geschaltete Zählschaltung 50 bis 63; 140; 200) zugeordnet ist, deren Ausgänge^, Ά... D, 73 in Fig. 2 und 3; 157 bis 161 in Fig. 7; 211 bis 216 in Fig. 8) mit zugeordneten Hingängen von Schailgattcrn (70 bis 852. Calculating machine according to claim 1, characterized in that the multiplex switch (22, 28; 134, 135) from a pulse source (26 in FIG. 1; 148 in FIG. 7 and 8) with clock pulses (GD in Fig. 2) acted upon, preferably as a closed loop (z. B. 50 to 63 in Fig. 2) or as a shift register (140 in Fig. 7; 200 in Fig. 8) switched counting circuit 50 to 63; 140; 200) is assigned, the outputs of which ^, Ά ... D, 73 in Fig. 2 and 3; 157 to 161 in Fig. 7; 211 to 216 in Fig. 8) with associated slopes of Schailgattcrn (70 to 85 in Fig. 2: Ϊ71 bis 177 in Fi ».""7: 231 his 236 in F i «. S) so verbunden sind, ti a B die Schaltiuitter nacheinander unter dem steuernden F.infUiB der fio Taklgeherimpulse einschalthar sind.in Fig. 2: 71 to 177 in Fig. "" 7: 231 to 236 in Fig. S) are connected so that the Schaltiuitter are switched on one after the other under the controlling F.infUiB of the fio Taklgeherimpulse. 3. Rechenmaschine nach Anspruch 2. dadurch gekennzeichnet, daß die Pegelwerte des über den Takt-Synchronisierungsk;mal (»8·; T) übertragenen Synchronisierungsimpulses de¹ ''isien Multi- «5 plexschalters (22; 134) ilinch den Ausgangsimpuls einer bistabilen SMfe (108 in F ig' 2: 192 in I⁷IjI. 7) bestimmt ist. deren ^'-!uaim ein Ausgangssignal (B; 192) der Zählschaltung zugeführt wird.3. Calculating machine according to claim 2, characterized in that the level values of the synchronization ^{pulse transmitted via the clock synchronization k; times (»8 ·; T) de 1} ″ isien multi-plex switch (22; 134) ilinch the output pulse of a bistable SMfe (108 in Fig. 2: 192 in I ⁷ IjI. 7) is determined. the ^ '-! uaim of which an output signal (B; 192) is fed to the counting circuit. 4. Rechenmaschine nach Anspruch 3, dadurch gekennzeichnet, daß die Zählschaltung (50' bis 63'; 200) des anderen Multiplexschalters (28; 135) durch eine bistabile Stufe (124 in Fig. 3; 246 in Fig. 8) und zwei Gatter (120 und 121, 123 in Fig. 3; 240, 242 in Fig. 8) gesteuert ist, daß eines dieser Gatter im Vergleich zum anderen Gatter ein invertiertes Ausgangssignal liefert, daß die Ausgänge der beiden Gatter mit dem Eingang (55; 201) der Zählschaltung verbunden sind, daß ein Eingang der beiden Gatter mit der gemeinsamen Signalleitung (16; 133) verbunden ist und ein anderer Eingang dieser Gatter an den Ausgang der bistabilen Stufe angeschlossen ist und daß der Eingang der bistabilen Stufe mit der Zählschaltung verbunden ist.4. Calculating machine according to claim 3, characterized in that the counting circuit (50 'to 63'; 200) of the other multiplex switch (28; 135) by a bistable stage (124 in Fig. 3; 246 in Fig. 8) and two gates (120 and 121, 123 in Fig. 3; 240, 242 in Fig. 8) is controlled so that one of these gates supplies an inverted output signal compared to the other gate, that the outputs of the two gates with the input (55; 201) the counting circuit are connected, that one input of the two gates is connected to the common signal line (16; 133) and another input of these gates is connected to the output of the bistable stage and that the input of the bistable stage is connected to the counting circuit. 5. Rechenmaschine nach Anspruch 4, dadurch gekennzeichnet, daß die Zählschaltungen als Register (140; 200) mit mehreren Stufen ausgebildet sind und daß die verschiedenen Schaltgatter logische UND-Gatter (171 bis 177 in Fi g. 7; 231 bis 236 in F i g. 8) mit zwei Eingängen sind, deren einer Eingang mit einem Ausgang einer zugehörigen Registerstufe (141 bis 147) und deren anderer Eingang mit dem ersten integrierten Schaltkreis zugeordneten Multiplexschalter (134) mit den zugehörigen Signalleitungen (S 1 bis 56) und bei dem anderen integrierten Schaltkreis zugeordneten Multiplexschalter (135) mit der gemeinsamen Signalleitung (238) verbunden ist, und daß der erste Multiplexschalter (134) ein logisches ODER-Gatter (188 in F i g. 7) umfaßt, dessen Eingänge (181 bis 187) mit dem betreffenden Ausgang der logischen UND-Gatter (171 bis 177) verbunden sind und dessen Ausgang an die gemeinsame Signalleitung (133) angeschlossen ist.5. Calculating machine according to claim 4, characterized in that the counting circuits are designed as registers (140; 200) with several stages and that the various switching gates logical AND gates (171 to 177 in Fi g. 7; 231 to 236 in F i g. 8) with two inputs, one input with an output of an associated register stage (141 to 147) and the other input with the multiplex switch (134) associated with the first integrated circuit with the associated signal lines (S 1 to 56) and the Another integrated circuit associated multiplex switch (135) is connected to the common signal line (238) , and that the first multiplex switch (134 ) comprises a logic OR gate (188 in FIG. 7), the inputs (181 to 187) of which with the relevant output of the logical AND gates (171 to 177) are connected and whose output is connected to the common signal line (133) . 6. Rechenmaschine nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß das eine der beiden Gatter des anderen Multiplex-Schahers (135), das ein invertiertes Ausgangssignal liefert, einen Inverter (244 in F i g. 8) umfaßt, dessen Eingang mit der gemeinsamen Signalleitung (133) verbunden ist und dessen Ausgang an einen Eingang des anderen der beiden Gatter (242) angeschlossen ist, und daß es sich bei den beiden Gattern (240, 242) um zwei logische ODER-Gatter handelt, deren Ausgänge mit dem Eingang des Registers (200) und dem Eingang der Schaltung (246) verbunden sind, deren Ausgänge an die zugehörigen Eingänge jeder der beiden Gatter angeschlossen sind.6. Calculating machine according to claim 4 or 5, characterized in that one of the two gates of the other multiplex Schahers (135), which supplies an inverted output signal, an inverter (244 in F i g. 8), the input of which with the common signal line (133) and the output of which is connected to an input of the other of the two gates (242) , and that the two gates (240, 242) are two logical OR gates, the outputs of which are connected to the input of the register (200) and the input of the circuit (246) , the outputs of which are connected to the associated inputs of each of the two gates. 7. Rechenmaschine nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß den Schaltgattern (70 bis 85) elektronische Schalter (90 bis 95 in F i g. 2, 3) zugeordnet sind, über deren Signal- oder Lnststrecke die Sismalleitunpen (10) mit der gemeinsamen Signalleitung (16) verbindbar sind und deren Steueranschlüsse je mit einem zugeordneten Ausgang der der Zählschaltung (50 bis 63) nachgeschaltelen Sehaltgalter verbunden sind, so dal.' beim Auftreten eines negativen Potentials am Steueranschluß ein Kurzschluß zwischen den beiden Signalanschliissen des jeweiligen Schalters vorhanden ist. wühlend heim Anlegen eines positiven Potentials die hetrelTende Signalleitung (10) von der gemeinsamen Signalleitunsi (16) yetrennt Nt.7. Calculating machine according to one of the preceding claims, characterized in that the switching gates (70 to 85) are assigned electronic switches (90 to 95 in F i g. 2, 3), via their signal or internal path the Sismalleitunpen (10) with the common signal line (16) are connectable and their control connections are each connected to an associated output of the counter circuit (50 to 63) downstream Sehaltgalter, so dal. ' when a negative potential occurs at the control connection, there is a short circuit between the two signal connections of the respective switch. When a positive potential is applied, the existing signal line (10) is disconnected from the common signal line (16). 3 43 4 8. Rechenmaschine nach einem der An- Elektronische Rechenmaschinen, wie sie seit mehsprüche 1 bis 4, dadurch gekennzeichnet, daß die reren Jahren auf den Markt gebracht werden, ent-Zählschaltung (50 bis 63) mehrere Gatter (SS bis hielten ursprünglich diskrete Einzel-Schaltelemente. 59) und mehrere Schalter (51 bis 54) umfaßt, daß Im Laufe der Zeit wurden manche Gruppen dieser die aufeinanderfolgenden Gatter über die Signal- 5 Schaltelemente durch gedruckte Schaltungen ersetzt strecken der Schalter in Reihenschaltung zu oder in Verbindung mit gedruckten Schaltungen vereinem endlosen Kreis miteinander verbunden rind, wendet, und in neuerer Zeit werden auch integrierte während die Steuerelektroden der Schalter ab- Schaltkreise eingesetzt. Diese integrierten Schaltwechselnd einerseits an den Ausgang des Im- kreise, die gelegentlich auch als Chips bezeichnet pulsgenerator (24) direkt angescnlossen und io werden, lassen sich mit geringen Kosten herstellen, andererseits mit dem Ausgang einer Umkehrstufe doch muß man diese Chips in dazu passenden Be-(SO) verbunden sind, deren Eingang an den Aus- hältern so unterbringen, daß sie zu aus integrierten gang des Impulsgenerators (24) angeschlossen ist. Schaltkreisen bestehenden Baugruppen zusammenge-8. Calculating machine according to one of the electronic calculating machines, as they have been since several sayings 1 to 4, characterized in that the reren years are brought to the market, ent-counting circuit (50 to 63) several gates (SS bis originally held discrete individual switching elements. 59) and several switches (51 to 54) that in the course of time some groups of these the successive gates replaced by printed circuits via the signal 5 switching elements stretch the switches in series to or unite in connection with printed circuits endless circle connected with each other, turns, and in more recent times are also integrated while the control electrodes of the switches are deployed. These integrated switching alternating on the one hand to the output of the bee circle, which is sometimes also referred to as chips pulse generator (24) connected directly and io can be produced at low cost, on the other hand with the output of an inverting stage but you have to put these chips in the appropriate loading (SO) are connected, their input to accommodate the holders so that they are integrated from output of the pulse generator (24) is connected. Circuits existing assemblies 9. Rechenmaschine nach einem der vorstehen- faßt sind. Infolgedessen müssen innerhalb der Behälden Ansprüche, dadurch gekennzeichnet, daß die 15 ter Verbindungen zwischen den Schaltkreisen der Synchronisationsschaltung des senderseitigen oder Chips oder Plättchen und den auf der Außenseite der ersten Multiplexschalters (22) ein NOR-Gatter Behälter angeordneten Anschlüssen vorgesehen sein, (106 in F i g. 2) umfaßt, dessen einer Eingang mit damit Verdrahtungen zu anderen Schaltkreisen der einem Ausgang eines der von der Zählschaltung Rechenmaschine hergestellt werden können. Diese (50 bis 63) gesteuerten Schaltgatters (84) verbun- 20 Verbindungen zwischen den integrierte Schaltkreise den is.1, daß dei Ausgang des NOR-GaUers (106) tragenden Chips und der Außenseite der sie aufnehdurch eine Impulsleitung mit der gemeinsamen menden Behälter werden mittels Verbindungsdrähten Signalleitung (16) über einen Schalter verbunden beim Aufbau der Schaltung hergestellt. Beim nachist, dessen Steuerelektrode an den Ausgang eines folgenden Zusammenbau der Rechenmaschine muß von der Zählschaltung (50 bis 63) gesteuerten 25 man Verbindungen herstellen, die von den Zuleitun-Schaltgatters angeschlossen ist, während ein gen, welche aus dem Behälter für die integrierten anderer Eingang des NOR-Gatters (106) mit dem Schaltkreise herausragen, zu anderen Schaltkreisen Ausgang einer durch zwei teilenden bistabilen der Rechenmaschine führen. Die Kosten der AnStufe (108) verbunden ist, deren Eingang an einen Schlußleitungen und die Kosten des Anschließens der Ausgang (B) der Zählschaltung angeschlossen ist. 30 Verbindungsleitungen machen einen relativ hohen9. Calculating machine according to one of the above. As a result, within the containers claims, characterized in that the 15 th connections between the circuits of the synchronization circuit of the transmitter-side or chip or plate and the connections arranged in a NOR gate container on the outside of the first multiplex switch (22) must be provided (106 in Fig. 2), one input of which can be produced with wiring to other circuits of the one output of one of the counting circuit calculating machine. These (50 to 63) controlled switching gates (84) connect 20 connections between the integrated circuits to the is.1, that the output of the NOR-GaUers (106) carrying chip and the outside of it are received by an impulse line with the common menden container produced by means of connecting wires signal line (16) connected via a switch when setting up the circuit. When nachist, whose control electrode at the output of a following assembly of the calculating machine must be made by the counting circuit (50 to 63) controlled 25 connections that are connected to the supply circuit gate, while a gene, which is from the container for the integrated other input of the NOR gate (106) with the circuits protrude, lead to other circuits output of a bistable of the calculating machine that divides by two. The cost of the AnStufe (108) is connected, the input of which is connected to a termination line and the cost of connecting the output (B) of the counting circuit. 30 connecting lines make a relatively high one 10. Rechenmaschine nach einem der vorstehen- Prozentsatz der gesamten Kosten des aus integrierten den Ansprüche, dadurch gekennzeichnet, daß die Schaltkreisen bestehenden Teils der Rechenmaschine Synchronisationsschaltung des anderen Multiplex- aus, da sich die Kosten der Schaltungsbaugruppen Schalters (28) ein NAND-Gatter (120) und ferner erheblich erhöhen, wenn die Zahl der Anschlußein erstes (121) sowie ein zweites NOR-Gatter 35 leitungen vergrößert wird. Ferner legen die Abmes-(123) aufweist, dessen Eingang mit dem Ausgang sungen jeder einzelnen Anschlußleitung, die erforderdes ersten NOR-Gatters verbunden ist, daß die Hch sind, um während des Betriebs eine ausreichende Ausgänge des NAND-Gatters (120) und des zwei- Robustheit zu gewährleisten, eine Grenze bezüglich ten NOR-Gatters (123) miteinander verbunden der Zahl der Anschlußleitungen fest, die mit einem und gemeinsam über die Signal- oder Laststrecke 40 Plättchen einer bestimmten Größe verbunden werden eines Schalters (126) mit einem Eingang der Zähl- können, so daß es erwünscht ist, mit der kleinsten Schaltung (50' bis 63') des anderen integrierten möglichen Zahl von Anschlußleitungen auszukom-Schaltkreises verbunden ist, daß der Steucran- men, um die Verkleinerung der Abmessungen der Schluß des Schalters (126) mit einem ersten Aus- Schaltungen auszunutzen, die sich erzielen läßt, wenn gang des der Zählschaltung (50' bis 63') nachge- 45 man integrierte Schaltkreise verwendet.10. Adding machine according to one of the foregoing percentage of the total cost of the built-in the claims, characterized in that the circuits existing part of the calculating machine Synchronization circuit of the other multiplex, since the cost of the circuit assemblies Switch (28) a NAND gate (120) and also increase significantly when the number of connections first (121) and a second NOR gate 35 lines is enlarged. Furthermore, the dimensions (123) has, whose input with the output sungen each individual connection line, the required first NOR gate is connected that the Hch are to be sufficient during operation Outputs of the NAND gate (120) and the two-way robustness to ensure a limit regarding th NOR gate (123) connected to the number of connecting lines fixed with one and 40 small plates of a certain size are connected together via the signal or load path a switch (126) with an input of the counting can, so that it is desired with the smallest Circuit (50 'to 63') of the other integrated possible number of connection lines Auskom circuit is connected that the Steucran- men to the reduction of the dimensions of the To use the end of the switch (126) with a first off circuits that can be achieved if 45 integrated circuits are used after the counting circuit (50 'to 63'). schalteten Schaltgatters (70' bis 85') verbunden Wenn mehrere sich aus integrierten Schaltkreisenswitched switching gate (70 'to 85') connected If several are made up of integrated circuits ist, wobei dieser erste Ausgang dem die Durch- zusammensetzende Baugruppen miteinander verbunschaltung der Synchronisationsimpulse des ersten den werden, um eine vollständige Schaltung zu bil-Schallgatters bewirkenden Ausgang des integrier- den, kann es erforderlich werden, eine sehr große ten Schaltkreises entspricht, daß der Ausgang 50 Zahl von Anschlußleitungen zum Übertragen von einer durch zwei teilenden bistabilen Stufe (124) Signalen zwischen den verschiedenen Schaltungen mit einem Eingang des ersten NOR-Gatters (121) vorzusehen, so daß sich bei den integrierte Schalt- und dem NAND-Gatter (120) verbunden ist und kreise umfassenden Baugruppen für eine vollständige daß der Eingang der bistabilen Stufe (124) an Schaltung hohe Herstellungskosten ergeben. Wenn einen Ausgang (β) der Zählschaltung angeschlos- 55 mehrere sich aus integrierten Schaltkreisen zusamsen ist, der dem Ausgang (ß) der Zählschaltung mensetzende Baugruppen zu einer vollständigen des erMen integrierten Schaltkreises entspricht. Schaltung vereinigt werden, ist es außerdem erfor-is, this first output to which the assembling assemblies are connected to one another, the synchronization pulses of the first to produce a complete circuit to the output of the integrating, it may be necessary to have a very large th circuit that corresponds to the Output 50 number of connection lines for the transmission of a bistable stage (124) dividing by two signals between the various circuits with an input of the first NOR gate (121) so that the integrated switching gate and the NAND gate (120 ) is connected and circuits comprehensive assemblies for a complete that the input of the bistable stage (124) result in circuit high manufacturing costs. If an output (β) of the counting circuit is connected to a number of integrated circuits, this corresponds to the output (β) of the counting circuit assemblies forming a complete integrated circuit. Circuit, it is also required ■lerlich. die Tätigkeit der verschiedenen intcgi Kilcn Schaltkreise mit Hilfe \on Synchronisk-ningssignalen ^r>" /u s\ nehronisicren.■ ridiculous. the activity of the various intcgi Kilcn circuits with the help of Synchronisk-ningssignalen ^r >"/ us \ nehronisicren. Der Hrlmdiinu liegt die Aulgahe /umrunde, hei einer kechen'";iM'bine mil integrierten Sehaltkreisen die /aiii der Verbindungen /wischen zwei beliebigen derartigen Schaltkreisen so /u verkleinern, dal.' sichThe Hrlmdiinu lies the Aulgahe / umrunde, he a kechen '"; iM'bine with integrated control circuits the / aiii of the connections / between any two reduce such circuits so / u, dal. ' themselves Die Hrlindung belrüll elektronische Rechenma- ^r\s die aus der integrierten SehaHkreislechnik e^ri:cbe;isehinen, iiei denen wenigstens zwei integrierte Schalt den Möglichkeiten zur Minialurisieruiig s oll .-umkreise vorgesehen sind, zwischen denen eine Vielzahl nützen lassen.
\ on Signalen /11 überlrayen ist. Die l-'rlindiini: besteht bei einer elekuoiusciienThe Hrlindung belrüll electronic Rechenma- ^r \ s from the integrated SehaHkreislechnik e ^r i: cbe; isehinen, iiei which at least two integrated circuit's options for Minialurisieruiig s oll are provided, between which can use a plurality of-circle..
\ on Signals / 11 is overlaid. The l-'rlindiini: exists at an elekuoiusciien