DE2017132C3

DE2017132C3 - Binärer ParaUel-Addierer

Info

Publication number: DE2017132C3
Application number: DE2017132A
Authority: DE
Inventors: Lawrence George Temple City Calif. Hanson (V.St.A.)
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1969-07-22
Filing date: 1970-04-10
Publication date: 1980-02-07
Also published as: FR2055238A5; DE2017132B2; BE750435A; DE2017132A1; CA933662A; GB1280392A; US3697735A; JPS5729738B1

Description

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Die Erfindung betrifft einen binären Parallel-Addierer mit mehreren Unteraddierern, von denen jeder mit einer vorbestimmten Anzahl von Bitstellen eines ersten und eine» zweiten Summanden-Registers "on je 2m Bitstellen Größe sowie mit einem Ausgang einer Übertragsschaltung verbunden ist, welche eingangsseitig an die Summandenregister angeschlossen ist, und aus mehreren, parallel geschaltete logische Verknüpfungsglieder aufweisenden Stufen besteht.

In der US-Patentschrift 28 79 001 ist ein Binäraddierer beschrieben, der in den Datenverarbeitungsanlagen SEAC und DYSEAC eingesetzt worden ist. Die Bildung des Übertrags geschieht in mehreren Stufen, die durch Phasentaktsignale nacheinander beaufschlagt werden und nur eiiie begrenzte Anzahl von Verknüpfungsgliedern enthalten. In vielen Fällen stehen jedoch Phasentaktimpulse, die Bruchteile der Taktperiode definieren, nicht zur Verfugung, in der US-Patentschrift 34 40 412 ist ein Binäraddierer beschrieben, bei dem einzelne Dekoderabschnitte zur Bildung des Übertrags für die höheren Bitstellen gleichzeitig mit der Summenbildung verwendet werden. Bei diesem Addierer hängt die Er/.eugungszeit für die Übertragsignale ion der Bitstelle ab. für die der Übertrag zu bilden ist. so daß die zur Summenbildung erforderliche Zeit mit großer werdenden Summanden zunimmt.

In dem Aufsatz Hign-Speed Arithmetic in Binary Computers, veröffentlicht in den Proceedings of the IRE. 1961. Seite 67 — 7ί ist ein Binäraddierer beschrieben. bei dem der Übertrag in mehreren Stufen gleichzeitig mit der Addition gebildet wird, wobei innerhalb jeder Stufe die /ur Übertragsbildung erfor derliche Zeit von der Anzahl der Bitstellen der verwendeten Unteraddierer abhängt. Während dieser Nachteil durch entsprechend kleine Ausbildung der Unteraddierer ausgeglichen Werden kann, wird für die Bildung des von Stufe zu Stufe weitergegebenen externen Übertrags insgesamt eine größere Zeit benötigt, so daß die Additionsgeschwindigkeit von der Biidungszeit des- externen Übertragsignals begrenzt wird.

Demgegenüber liefci der Erfindung die Aufgabe zugrunde, einen binären Paralleladdierer rnit bitstellenunabhängiger Addierzeit zu schaffen, bei dem durch Abkürzen der zur Bildung des externen Übertrags benötigten Zeit diese möglichst weitgehend an die für die Bildung des internen Übertrags in jedem Unteraddierer benötigte Zeit angeglichen ist.

Diese Aufgabe löst ein binärer Parallel-Addierer gemäß Patentanspruch 1. Damit ist die Bildungszeit für den externen Übertrag gleich der für den Durchlauf durch vier Verküpfungsglieder benötigten Zeit und ist unabhängig von der Anzahl der Bitstellen der Summandenregister. Ferner liegt in jedem Unteraddierer das erforderliche Übertragbit aus den niedrigeren Bitstellen zur gleichen Zeit wie der im Unteraddierer selbst gebildete interne Übertrag vor. Der erfindungsgemäße Addierer arbeitet nur mit logischen Verknüpfungsgliedern ohne speichernde oder verzögernde Baugruppen, so daß sich die größtmögliche Zeitverzögerung zur Bildung der Binärsumme einschließlich des Übertrags für alle Bits auf 12 Nanosekunden beschränkt. Der erfindungsgemäße Addierer ^uinn baukastenartig aufgebaut sein und für je vier Bitsterlen kann jeweils ein Unteraddierer vorgesehen sein. Die Übertragsschaltung besteht aus drei kaskadenartigen Stufen, von denen die dritte Stufe die Übertragssignale jedem Unter^ddierer gleichzeitig zur Verfügung stellt. Die drei Stufen der Übertragsschaltung und die Unteraddierer sind so miteinander verknüpft, daß sich nicht mehr als vier Verknüpfungsgiieder in Kaskade zwischen dem Eingang und dem Ausgang der Übertragschaltung ergeben und keine rückstellende Elemente die Übertragungszeit verzögern. Um ohne Umkehrstufen auszukommen, sind in der Übertragsschaltung /weck mäßig zwei parallel geschaltete Teile vorgesehen, vor, der eine der logisch wahren und der andere der logisi h falschen Schaltungslogik zugeordnet ist.

Ein Ausführungsbeispiel der Erfindung wird nachstehend mit Bezug auf die Zeichnungen beschrieben. Es zeigt

F i g. 1 ein Blockdiagramm des erfindungsgemäßen Addierers mit der dreistufigen Übertragschaltung,

Fig. 2 die Schaltung eines speziellen Kleinstellenaddierers.

Fig. 3 die Schaltung eines Abschnittes der ersten Stufe aus der Übertragschaltung.

F1 g. 4 die Schaltung eines Abschnittes aus der zweiten Stufe der Übertragschaltung.

F i g. 5 die Schaltung der dritten Stufe der Übertragschaltung.

F i g. 6 die Schaltung eines Unteraddierers, und

Fig. 7 das Blockschaltbild zur Erläuterung der Funktionsweise eines Unteraddierers.

Aus fig. I ist das Baukastenprinzip des erfindufigsgemäßen Addierers zu erkennen. Das Eingangsregister 10 nimmt den ersten Summand über die mit A bezeichneten parallelen Eingangsleitungen bei Vorliegen eines Taktimpulses CP auf. In e'ner Devorzugten Ausführungsform der Erfindung bestehen die Operanden aus 48 Bits. Ein ähnliches /weites Fingangsregister 12 speichert di· binären Bits des über die parallelen Iingangs'eitungen BB aufgenommenen zweiten Summanden. Ein einzelnes Flip-Flop 14 speichert die über die Eingangsleitung Q„ aufgenommene Übertrag-Information. Die Ausgangssignalpegel aus den Registern IG und 12 sowie dem Übeftfag-Flip-Flöp 14 werden auf eine Übertrag-Logik IS und ein Addierwerk 18 gegeben. Das Addierwerk 18 verknüpft den Ausgang der Übertraglogik 16 mit der Information aus den

Registern 10 und 12 und liefert die binäre Summe, die in einem Ausgangsregister 20 gespeichert wird. Das Ausgangsregister 20 gibt die Summe über achtundvierzig Bits auf den Leitungen CCund einen Übertragsausgang auf der Leitung C₃ ab. Das Addierwerk 18 besteht $ aus 12 Unteraddierern 0— 1 !,die voneinander unabhängig sind. Die Unteraddierer sind gleichartig im Aufbau Und nehmen jeweils 4 Bits des ersten Summanden aus dem Eingangsregister 10 sowie 4 Bits des zweiten Summanden aus dem Eingangsregister 12 auf. Außerdem empfängt jeder Unteraddierer sein eigenes Übertragssignal aus dem Ausgang der Übertraglogik 16.

Die Übertraglogik 16 umfaßt eine dreistufige Torkaskade, deren Abstufungen als erste, zweite und dritte Stufe bezeichnet werden. Die erste Stufe der Übertragkaskade besteht aus 23 untereinander gleichen Abschnitten, bezeichnet mit 1 — 23. Jeder dieser Abschnitte empfängt zwei Bitstellen sowohl vom ersten wie vom zweiten Summanden. Weiterhin enthält die erste Stufe der Übertragkaskade 16 eine spezielle Anfangsstellenschaltung 22, die auf das Anfangsbit an der kleinsten Stelle des ersten und zweiten Summanden sowie auf den Übertrageingang anspricht und das Bit an der kleinsten Stelle in der Summe im Ausgangsregister 20 setzt. Diese Anfangsstellenschaltung bzw. dieser Kleinstellenaddierer 22 gibt Signalpegel auch in die zweite und dritte Stufe der Übertragkaskade 16.

Nach F i g. 2 umfaßt der Übertragteil des Kleinstellenaddierers 22 zwei Gruppen von drei UND-Toren, die mit 24, 26, 28, 30, 32 und 34 bezeichnet sind Die erste Gruppe dieser drei Tore stellt eine Wahrheitslogik und die zweite Gruppe dieser drei Tore stellt die doppelte Falschlogik dar. Die Wahrheitstore 24, 26 und 28 nehmen die Kleinstellenbits AA_m sowie BBm und das Eingangs-Übertragbit C_n auf und erzeugen ein Ausgangssignal R loogemäßderGleichung

Rl₀₀ = AA₀₀ ■ BB₀₀ + [AA₀₀ + BB₀₀) · C,„

Entsprechend liefern die Falschheitstore 30,32 und 34 ein Ausgangssignal entsprechend der Relation

Rl₀₀ = AA₀₀ ■ BB₀₀ + [AA₀₀ + BB₀₀) ■ C_in.

Der Kleinstellenaddierer 22 besitzt weiterhin einen Schaltungsteil, der das Kleinststellenbit der Summe erzeugt und es in das Kleinslstellen^FKp^Flop des Ausgangsregisters 20 einsehreibt. Dieser Addiererteil umfaßt zwei Paare von UND-Toren 36 und 38, die die Kleinstellenbits der beiden Eingangsregister 10 Und 12 empfangen; Die beiden UND-Tore 36 sind mit ihren Ausgängen zusammengelegt, so daß sie die EXKLUSIV- ODER-Funktion A₀^Bo erfüllen. Die Tore 38 liegen in ähnlicher Weise mit ihren Ausgängen zusammen und erfüllen die negierte EXKLUSlV-ODER-Funktion A₀ · B₀. Zwei UND-Tore 44 mit zusammengelegten Ausgängen bilden eine EXKLU-SlV-ODER-Schaltung, die das Kleinststellcn-Flip-Flop 48 in dem Ausgangsregister 20 auf wahr stellt. Ein zweites Paar UND-Tore 50 zeigt ebenfalls zusammenliegende Ausgänge und stellt das Flip-Flop 48 zurück. Somit bilden die vier Paare von Toren die Summe der beiden Binär-Eingangsbits. An den Toren 44 und 50 liegt ferner das Inverse des Taktimpulses (CP), wodurch erreicht wird, daß das Flip-Flop 48 zwischen zwei Taktimpulsen, wenn die Eingangsregister 10 und 12 ihren Inhalt ändern können, gesetzt oder zurückgesetzt wird.

Die erste Stufe der Übertragkaskade 16 enthält zu dem Kleinstellenaddierer 22 noch 23 untereinander gleiche Abschnitte, von denen jeder zwei Bits des ersten und des zweiten Summanden aufnimmt, ausgehend von den Bits an den kleinsten Stellen. Eine derartige Schaltung für einen Abschnitt m (wobei m eine ganze Zahl zwischen 1 und 23 ist) zeigt Fig.3. Von der positiven und negativen Logik jeder Schaltung ist nur die positive Logik dargestellt, da die Schaltungen für die wahre und falsche Logik einander entsprechen mit dem Unterschied, daß die Eingänge der falschen Logik Komplemente der Eingänge der wahren Logik sind. Nach F i g. 3 enthält die Schaltung eine Gruppe von vier UND-Toren 54, 56, 58 und 60, deren Ausgänge an der mit M I_n,bezeichneten Leitung liegen. Die Eingänge für die vier Tore sind mit den Bitstellen AA_2n,.\ und AA2_m des im Eingangsregister 10 stehenden ersten Summanden und mit den Bitstellen BB_2n,- \ und BBi_n, des in dem Eingangsregisier \2 siehenden Summanucn verbunden. Die gleiche Gruppe von Eingangsbits Hegt an einer zweiten Gruppe von drei UND-Toren 62, 64 und 66, deren Ausgänge an der mit R l_m bezeichneten Leitung liegen. Die Schaltung nach Fig.3 erfüllt folgende Beziehungen

Wl. = lAA_im + BB₂J-[AA_2n^₁ + BB_2n._x)

R I_n = AA_1n ■ BB_1n + AA_1n-., " BB_1n., ■ [AA_1n + BB₂J .

Für die falsche Logik gelten die entsprechenden Negationen

Ml_n = (AA_2n + BB₂J-[AA_2n^₁ + BB_1n.,)

Rl_n, = AA_2n ■ BB_2n + AA_2n._x ■ BB_2n^₁ ■ [AA_2n + BB_2n).

Man bemerke, daß R \_m und R I_n, wie auch M i_m und

Ml_n, nicht logische Komplemente zueinander darstellen. Jede Abteilung der ersten Stufe der Übertraglogik ermöglicht einen Übertrag in die Bitstelle 2m+1 und in die Bitstelle 2m — 1, wo m die Nummer eines bestimmten Abschnittes der ersten Stufe bedeutet (m eine ganze Zahl zwischen 1 und 23).

Die zweite Stufe der Übertragskaskade 16 besteht aus Π Abschnitten 1 — 11 (Fig. 1). Sie sind in zwei Gruppen gegliedert, nämlich 6 Abschnitte mit ungerader Nummer und 5 Abschnitte mit gerader Nummer. Die schaltungsmäßige Auslegung jeder dieser Abschnitte ist gleich und besteht aus einem logisch wahren Anteil und einem entsprechenden logisch falschen Anteil. Der logische wahre Anteil ist aus Fig.4 zu entnehmen. Danach empfängt der logisch wahre Anteil jedes Abschnittes in der zweiten Stufe acht Eingänge, nämlich die Eingänge R 1 und Mi aus je vier aufeinanderfolgenden Abschnitten der ersten Stufe der Übertragkaskade. Weiterhin überlappen sich die Eingänge der ungerad-

zahligcn Abschnitte der zweiten Stufe mit dun Eingängen der geradzahligen Abschnitte der zweiten Stufe. So erhäh der Abschnitt 2 der zweiten Stufe Eingangssignäle aus den Abschnitten I —4 der ersten Stufe, während Abschnitt 3 der zweiten Stufe die Eingänge aus den Abschnitten 3-6 der ersteh Stufe

Getiiäßder Darstellung nach Fig. 4 hat ein Abschnitt /j der Zwcilstufenabschnitte I — 11 die Eingänge R1 und M1 aus den Erststtifenabschnitlen mil den Nummern in, 2/7-1, 2/7-2 und 2n-3. Die vier Mi Ausgänge eines erstslufigen Abschnittes, die zu einem einzigen Zweistufenabschnitt führen, liegen alle an einem UND-Tor 68, dessen Ausgang Mi_n ist, Die vier R\ Eingänge werden der Reihe nach ah die vier UND-Tore 70, 72, 74 und 76 gegeben, deren Ausgänge zu einer Ausgangsleilung Rl₂ zusammengelegt' sind. Die logische Funktion jedes zweistufigen Abschnittes ergibt sich aus folgenden Gleichungen:

A-/2, = Λ /I_2n /V/1₂

Λ/1,

Λ/ 1,

R2„ = IU

2n

MU

.-i

I_2n + R Ϊ_2η_₂ · M I _2n ,

M I_2n + R I

_2n.,

A-/ I₂

Rl

_1n.

wobei /7 die Nummer des Abschnittes in der zweiten Stufe ist und zwischen 1 und 11 einschließlich liegen kann. Für /?= I wird noch bemerkt, daß R Ij_n 7—RXa wird. Dieser letzte Term wird aus dem Ausgang des Kleinstellenaddierers 22 entnommen, da für den Term R l2„_3 für /7=1 in der zweiten Stufe kein Eingang vorhanden ist, wird dieser Term stets auf 0 gesetzt. Audi für die Terme MI_2n^₂ und MI_2n.3 ist in dem Kleinstütellenabschnitt 1 der zweiten Stufe kein Eingang vorhanden. Diese beiden Terme werden jedoch stets auf 1 gesetzt. Der Abschnitt zur falschen Logik ist genau so aufgebaut mit der Ausnahme, daß die Terme R~i„ sowie M I _n dafür vorgesehenen sind, zwei Ausgangsterme R 2„ und M 2„ zu erzeugen.

D^;e dritte Stufe der Übertragkaskade 16 weist zwei Abschnitte auf, nämlich den ungeraden Abschnitt 1 und den geraden Abschnitt 0. Die schaltungsmäßige Logik dieser beiden Abschnitte ist gleich und aus Fig.5 zu erkennen. Der Abschnitt 1 erhält die Ausgänge der ungeradzahligen Abschnitte 1 — 11 aus der zweiten Stufe, der Abschnitt 0 nimmt die Ausgänge der geradzahligen Abschnitte 2^10 aus der zweiten Stufe sowie die Terme R I₀ und R I₀ aus dem Kleinstellenaddierer 22 auf. Der Abschnitt 1 der dritten Stufe erzeugt die Überträge für jeden der ungeradzahligen Unteraddierer 1 -11 und deren Komplemente, während der Abschnitt 0 die Überträge für alle geradzahligen ÜnteraddiererO- 10 und deren Komplemente erzeugt. Gemäß F i g. 5 besteht die logische Schaltung des Abschnittes 0 der dritten Stufe aus sechs Gruppen von UND-Toren, von denen die oberste Gruppe sechs UND-Tore 78, 80, 82, 84, 86 und 88 mit gemeinsam zusammengelegtem Ausgang aufweist. Die nächste Gruppe umfaßt die fünf UND-Tore 90,92,94,96 und 98 mit gemeinsamem Ausgang. Die dritte Gruppe schließlich umgreift vier UND-Tore 100, 102, 104 und 106 mit gemeinsamem Ausgang. Die vierte Gruppe besitzt drei UND-Tore 108, 110 und 112 mit gemeinsamem Ausgang. Die fünfte Gruppe zeigt zwei UND-Tore 114 und 116 mit gemeinsamem Ausgang, während die sechste Gruppe nur aus dem einzelnen UND-Tor 118 besteht. Das Tor 118 empfängt ein Signal R2_P und erzeugt ein Ausgangssignal Cp, wobei ρ die Nummer des Abschnittes in der dritten Stufe der Kaskadenlogik 16 ist, und demzufolge 0 oder 1 sein kann. Es wird noch bemerkt, daß der Term R2a aus dem Term R Io des Kleinstellenaddierers 22 abgeleitet ist. Wo der gleiche Term in jeder Gruppe auftritt, ist er in ähnlicher Weise von dem Ausgang R Io des Kleinstellenaddierers 22 abgeleitet. Die logische Funktion des Anteiles von höchster Ordnung ergibt sich aus folgender Beziehung

-p + IO —

Μ2_ρ+2·Μ2_ρ+4

M 2

p+6

Ml

ρ+8

M2

+ Rl.

Ml

p+6

M1

_P+B

_p+10

R2

_p+2

Ml

ρ +4

•Ml

p+6

Ml

ρ+8

Ml

p+10

Ml_n

Ml

p+10

+ Rl

ρ+8

Ml

p + 10

+ Rl

p+10

Die nächst niedrigeren Stellenteile der dritten Stufe folgen dem gleichen Aufbau vorstehender Gleichung, wobei jedoch der letzte Term jeder Zeile mit abnehmender Stellenzahl wechselt. Beispielsweise C_p-% ist der gleiche Ausdruck wie vorstehende Gleichung nur mit dem Unterschied, daß die Terme R2_p+io sowie M2_P+ 10 weggelassen sind.

Jeder Abschnitt der dritten Stufe enthält eine zweite Logik zur Erzeugung der Komplemente zu jedem der Überträge. Da die falsche Logik in gleicher Weise ausgelegt ist wie die wahre Logik, ist sie nicht besonders dargestellt worden.

Es sind insgesamt 12 Unteraddierer 0— 11 vorhanden, die untereinander identisch ausgelegt sind. Jeder Unteraddierer setzt ein Flip-Flop im Ausgangsregister 20 in den Zustand 0 oder 1 je nach der binären Summe des entsprechenden Stellenbits am Eingang und des Übertrages aus der Übertragschaltung 16. Gernäß F i g. 6 sind die dem Unteraddierer zugeordneten vier Flip-Flops des Ausgangsregisters mit 120,122, 124 und 126 bezeichnet Das kteinststcllige Bit Cd_r-3, wobei r der Nummer des Unteraddierers entspricht, und zwischen 0 und 11 einschließlich liegt, wird aus zwei Eingangsbits A/W+1 und BB*_r+\ abgeleitet. Diese beiden Bits zusammen mit ihren Komplementen aus den Eingangsregistern 10 und 12, die den ersten und zweiten Sammanden speichern, werden auf zwei EXKLUSIV-ODER-Schaltungen 128 und 130 gegeben, die jeweils aus zwei UND-Toren mit gemeinsamem Ausgang bestehen. Die Ausgänge der beiden EXKLUSIV-ODER-Schaltungen 128 und 130 sind zusammengelegt und liegen an dem UND-Tor 132 bzw. 134 zusammen jeweils mit dem invertierten Taktimpuls CP. Das gewährleistet, daß die Ausführung der Summierfunktion zwischen normalen Taktimpulsen stattfindet und nicht während der Zeit, in der die Eingangsregister sich ändern könnten. Ein zweites Paar EXKLUSIV-ODER-Schaltungen 136 und 138 ist vorgesehen zur Ausführung der EXKLUSrV-ODER-Funktion, und zwar in Abhängigkeit von einem Eingangs-Übertragssignal C_n, seinem Komplement C_n und dem Ausgang der EXKLUSIV-ODER-Schaltungen 128 und 130. Der Ausgang der

EXKLUSIV-ODER-Schaltung 136 setz! das Flip-Flop 120 in den Zustand I₁ entsprechend dem Ausgangsbil CGr+i. während der Ausgang der EXKLUSIV-ODER-Schaltung 138 das Flip-Flop 120 in_deh Zustand 0 setzt, entsprechend dem Komplement CGr+1· Die zwei Satze EXKLUSIV-ODER-Schallungen für die wahre und falsche Logik führen die Funktion eines vollen Addierers für avivlt mögliche Kombinationen der drei Eingangsbits AA, ßflund Centsprechend der folgenden Wahrheilstabelle aus:

/UOlOOl 101

ßß 0 0 I 0 I 0 1 1

COOOlOt 1 1

Summe CC 0 1 1 10 0 0 1

Übertrag 0 0 0 0 1 1 I I

Das Sumnienbit CG_r+j an der zweituntersten Stelle wird aus den nächst höherstelligen Bits aus den zwei Eingangsregistern, nämlich AA^₊₂ und BB\_rvi abgeleitet. Diese Bits werden zusammen mit ihren Komplementen auf zwei Paare von UND-Toren 140 und 142 gegeben, die zwei EXKLUSIV-ODER-Schaltungen für die wahre und falsche Logik darstellen. Die zwei Ausgänge gelangen durch UND-Tore 144 und 146, an denen das negierte Taktsignal CP liegt, und gehen von da weiter zu zwei Paaren von UND-Toren, die Wiederum aus zwei EXKLUSIV-ODER-Schaltungen 148 und 150 in ähnlicher Weise gebildet sind, wie das bereits oben im Zusammenhang mit dem Bit an der kleinsten Stelle beschrieben wurde. Die Ausgänge der EXKLUSIV-ODER-Schaltungen 148 und 150 sind mit den Setz- bzw. Rücksetz-Eingängen des Flip-Flops 122 verbunden und setzen dieses Flip-Flop in einen der beiden Zustände 1 oder 0. Die IJND-Tore der EXKLUS1V_:ODER-Schaltungen 148 und 150 sprechen auf externe Übertragsignale Gund G-an. Weiterhin sind äiic WiN ι-*-ι Ofc üci' Lj λ !^.l. ο ο ι τ -WLVt.lx-iJsCMaitUMgCri 148 und 150 mit dem Ausgang der EXKLUSIV-ODER-Schaltung 128 des Bits an der niedrigeren Stelle verbunden. Dadurch ist gewährleistet, daß das zweitstellige Bit von den ODER-Toren 148 und 150 nur dann gesetzt werden kann, wenn das eine oder andere der niederstelligeran Bits wahr ist; dadurch wird nämlich angezeigt, daß ein Übertrag von der niederstelligeren Summe gebildet wird, wie das aus den Spalten 6 und 7 der vorstehenden Wahrheitstabelle hervorgeht.

Jede der beiden EXKLUSIV-ODER-Schaltungen 148 und 150 ist von einem Paar EXKLUSIV-ODER-Schaltungen 152 und 154 überbrückt, das ebenfalls aus je einem Paar von UND-Toren besteht Die EXKLUSIV-ODER-Schaltung 152 empfängt nicht nur den Ausgang der EXKLUSIV-ODER-Schaltung 140. sondern noch ein internes Übertragsignal aus einem UND-Tor 156, dessen Ausgang wahr ist, wenn die beiden Bits an den untersten Stellen des Unteraddierers wahr sind. In

ähnlicher Weise !'efert ein Tor 158 den logisch falschen Term.

Man erkennt, daß beim Erzeugen der Summe der zwei Eingangsbits der zweite Abschnitt des Unteraddiefers sowohl ein internes wie auch ein externes Übertragsignal verarbeitet. Das externe Übertragsignal wird natürlich von der Übertragschaltung 16 abgeleitet, während das interne Übertragsignal von den Bits an niedrigeren Stellen innerhalb des Unteraddierefs herkommt. Dadurch wird die gleichzeitige Addition der Überträge in allen vier Größenordnungen innerhalb des Unteraddierers möglich. Die interne Übertragsinformation wird über die EXKLUSIV-ODER-Schaltung 152 für die logisch wahre Schaltung und über die EXKLUSIV-ODER-Schaltung 154 für logisch falsche Schaltung eingeführt, während das externe Übertragsignal über die EXKLUSIV-ODER-Schaltung 148 bzw. 150 für die logisch wahre bzw. falsche Schaltung verarbeitet wird.

Die Arbeitsweise des Unteraddierers kann durch Betrachten der vereinfachten Blockdarstellung gemäß F i g. 7 besser verstanden werden, wobei sich F i g. 7 auf die vierte bzw. höchste Bitstelle bezieht. Weiter ist nur der logisch wahre Anteil der Schaltung dargestellt. Die zwei Eingänge AA* und BBi liegen an einer EXKLUSIV-ODER-Schaltung 160, die nur dann einen wahren Ausgang liefert, wenn entweder AAi oder BBi im Sinne des ausschließlichen ODER wahr sind. Der Ausgang der EXKLUSIV-ODER-Schaltung 160 ist gleichzeitig ein Eingang für eine EXKLUSIV-ODER-Schaltung 162, deren zweiter Eingang das externe Übertragsignal Cist. Wenn dies der Übertrag ist. der von dem Bit an niederer Stelle vorgetragen ist, wie das bei bekannten, vortragenden Paralleladdierern der Fall ist, dann würde der Ausgang der EXKLUSIV-ODER-Schaltung 162 die korrekte binäre Summe darstellen. Mit anderen Worten, die EXKLUSIV-ODER-Schaltungen 160 und 162 arbeiten als vollwertige Addierer in Übereinstimmung mit der vorstehenden Wahrheitstabelle. Die soweit beschriebene Schaltung entspricht genau der Schaltung für das Bit an der untersten Stelle Jes schon

ι 1 :-i

.3W V Ulllta j,l

externe Übertragsignal C selbst nur einen wahren Übertrag an den Addiererabschnitt an der untersten Stelle und nicht an die Addiererabschnitte an höheren Stellen innerhalb des Unteraddierers. Das externe Übertragsignal C ist in den höheren Stellen des Unteraddierers nur nur dann signifikant, wenn die beiden Eingangsbits zu jeder der unteren Stellen nicht

so gleich sind. Dies geht aus den Spalten 6 und 7 vorstehender Wahrheitstabelle hervor. Daher ist ein dritter Eingang für die EXKLUSIV-ODER-Schaltung 162 vorgesehen, der nur dann wahr ist, wenn die Bits für jede niedere Ordnung innerhalb des Unteraddierers ungleich sind. Mit anderen Worten, das externe Übertragsignal bestimmt, wenn die Anwesenheit eines Übertrags an der untersten Stelle dazu führt, daß ein Übertrag zu den höheren Stellen des Addierers vorgetragen werden muß Das externe Übertragsignal kann wie folgt formuliert werden:

Externer übertrag = C (/I₁ S₁)M₂ B₂)(A₃ B₃).

Es muß weiterhin Vorsorge dafür getroffen sein, daß ti gelingt mit einer zweiten EXKLUSIV-OÜER-Schattung

die in den unteren Stellen des gleichen Untercddierers 164, deren einer Eingang am Ausgang der EXKLUSIV-

erzeugten Überträge auch bei Abwesenheit eines ODER-Schaltung 160 liegt und deren anderer Eingang

externen Übertragssignals verarbeitet werden. Dies ein internes Übertragsignal führt, das von den unteren

Stellen innerhalb des Unteraddierars abgeleitet wird. Das interne Übertragsignal innerhalb des Unteraddierers wird entsprechend der folgenden Beziehung erzeugt:

Interner übertrag = /I₁ · B₁ (Λ, <■ B₂)(A₃ <■ B₃) + A₂ · B₂(A₃ ■* B₃) + A₃ ■ B₃ .

Man sieht also, daß der interne Übertrag wahr ist, wenn die beiden Bits der nächslunteren Stelle wahr sind oder wenn die beiden Bits der zweituntefsten Stelle währ sind und eines öder das andere Bit der nächstunteren Stelle wahr ist, oder wenn die Bits an der untersten Stelle wahr und das eine oder andere Bit der anderen beiden Stellen wahr sind,

Im Zusammenhang mit Fig. 6 wird noch festgestellt, daß der inieme Übertrag für die beiden höchsten Stellen des Unteraddierers die von der ersten Stufe der Kaskadenschaltung 16 abgeleiteten Terme R\ und R\ verarbeitet. Das ist lediglich deshalb vorgesehen, um die Schaltung für den internen Übertrag des Unteraddierers zu vereinfachen.

Aus vorstehender Beschreibung entnimmt man, daß ein Paralleladdierer entwickelt wurde, in dem die Überträge für alle Größenordnung gleichzeitig erzeugt werden. Durch Verwendung der jeweils gleichartigen wahren und falschen Logik werden keine Inverter oder andere Elemente benötigt, die in einen Ausgangszustand zurückgestellt werden müßten. Die gesamte logische Schaltung besteht vollständig aus nicht löschenden UN D-Toren, wobei die größte Zahl der in Reihenkaskade liegenden Tore auf vier beschränkt bleibt. Da die UND-Tore so ausgelegt werden können, daß sie mit Verzögerungszeiten von dl ei Nanosekunden arbeiten, liegt die Gesamtzeit zur Bildung der Surtime der 48 Bits umfassenden Operanden bei zwölf Nanosekunden.

Durch Auslegung der Übertraglogik in drei Stufen mit wechselseitigen Überlappungen und Verzweigungen zwischen den Pegeln werden die stark aufgefächerten und pyramidenartig angelegten logischen Schaltungen bekannter Paralleladdierer praktisch weitgehend vermieden. Es wird also ein Paralleladdierer für Operanden aus 48 Bits beschrieben, bei dem die Übertraginformation gleichzeitig für alle Bitstellen erzeugt wird. Die ausnahmslos aus UND-Toren bestehende überiragiogik ist in drei Stufen angeordnet. Der Addierer weist ferner voneinander unabhängige Unteraddierer für jeweils 4 Bitstellen auf. Die Übertraglogik und die Unteraddierer sind so verknüpft, daß höchstens vier kaskadenartig hintereinanderliegen de Vorstufen zur Erzeugung der Summe an einer Bitstelle nötig sind. In allen Stufen ist eine doppelte Logik, nämlich eine wahre und eine falsche Logik verwendet worden. Die zweite und dritte Stufe der Übertraglogik ist in einer sich überschneidenden Schaltung ausgelegt, um deren Aufblähen zu begrenzen.

Hierzu 5 Blatt Zeichnungen

S^^

Claims

Patentansprüche:

1. Binärer Parallel-Addierer mit mehreren Unteraddierern, von denen jeder mit einer vorbestimmten Anzahl von Bitstellen eines ersten und eines zweiten Summanden-Registers von je 2m Bitstellen Größe sowie mit einem Ausgang einer Ubertragsschaltung verbunden ist, weiche eingangsseitig an die Summandenregister angeschlossen ist,und aus mehreren, parallel geschaltete logische Verknüpfungsglieder aufweisenden Stufen besteht, dadurch gekennzeichnet, daß die Übertragschaltung drei hintereinander geschaltete, jeweils aus parallelen Verknüpfungsgliedergruppen bestehende Stufen (Fig,3, 4, 5) aufweist, wobei in jeder Stufe im Signalpfad zwischen Eingang und Ausgang nur ein Verknüpfungsglied liegt; daß die erste Stufe (F i g. 3) aus m parallelen Verknüpfungsgliedergruppen (54, 56, 58.. 60, 62, 64, 66) besteht, von denen jede mit je zwei benachbarten Bitstellen (AA_2n* AA_2n-. -u BB_2n,, ßßam-i) der beiden Summandenregister (10, 12) verbunden ist und zwei Hilfssignale erzeugt, von denen das erste Hilfssignal der Relation

Ml_n, = [AA_2n, + BB₂J-[AA_1n,^ + BB_2n-J und das zweite Hilfssignal der Relation

Rl_n, = AA_2n, ■ BB_2n, + /L4_2m_t · ßß_2m-, · [AA_1n, + BB₁J

genügt; dsS die zweite Stufe (Fig.4) aus /J=m/2 parallelen Verknüpfungsgliederabschnitten (68, 70, 72, 74, 76) besteht, deren Eingänge mit je zwei benachbarten Verknüpfungsgliedergruppen der ersten Stufe (Fig.3) verbunden sind und aus den ersten und zweiten Hilfssignalen dritte Hilfssignale nach der Relation

M1₂„_₂ · Ml₂„-3

und vierte Hilfssignale nach der Relation

Rl_n = Rlm-i-Mhn-2-Mhn-i -Ml_2n + Rl₂„-2· l_2n-, -Ml_2n + Rl_2n,, Ml_2n + Rl_2n

bilden, und daß die dritte Stufe (Fig. 5) zwei identische Abschnitte aufweist, von denen ein Abschnitt alle Ausgtngssigi jle von einer ersten Gruppe von Abschnitte.i der zweiten Stufe und der andere Abschnitt alle Ausgar ;ssignale der restlichen Gruppe von Abschnitten der zweiten Stufe aufnimmt, wobei die Abschnitte in jeder Gruppe der

35 zweiten Stufe keine gemeinsamen Eingänge mit den anderen Abschnitten der gleichen Gruppe haben; und wobei die Abschnitte der dritten Stufe Verknüpfungsglieder zur Erzeugung mehrerer Übertragbits C_p entsprechend folgenden Relationen aufweist:

C_p.₄ = Rl_p

r.

wobei ρ entweder O oder I und q eine geradzahlige ganze Zahl ist und der Index von Cdie Ordnung des v; Unteraddicrers bezeichnet, dem das Übertragbit zugeführt wird.

2. Addierer nach Anspruch 1, dadurch gekennzeichnet, daß jeder Unteraddiercr (Fig. 6) mit jeweils vier Bnstellen der beiden Summanden-Regi- bo ster(10,12) verbunden isUdaß in jedem UnleFaddierer aus den Bitstellen der beiden SumniandenregU sler und einem Übertragbit (C_p), das aus den niedrigerstelligen Bilstellen der Summandenregister gebildet und der untersten Stelle des Unteraddierers zugeführt ist, der interne Übertrag gebildet wird.

3. Addierer nach Anspruch 2, dadurch gekenn* zeichnet, daß der interne Übertrag für die beiden <_pt2 ν/2_ρ+4...Λ'/2_ρΜ + ... + Rl„,_q

höchsten Stellen (124, 126) des Unteraddierers mit dem zweiten Hilfssignal gebildet ist.

4. Addierer nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jede Stufe eine Schaltung für logisch wahre sowie eine ergänzende Schaltung für logisch falsche Signale enthält, und daß jeder Unteraddierer mit einer Leitung für das Übertragbit (C_p)jomc mit einer Leitung für das Binärkömplemeni (C_p)aes Übertrag' bits verbunden ist.

5. Addierer nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß jeder UnteradHjerer für jede mit ihm verbundene Bitstelle aus den Summanden-Registefn (10, 12) ein erstes EXKLUSIV-ODER-Glied (128, 130; 140, 142)

aufweist, von dem je ein Eingang mit je einer Bitstelle (/4/W₊I, ßß^+i; AA^+2, BB^+r, ■■■) der Summanden-Register verbunden ist, und ein zweites EXKLUSIV-ODER-Glied (136, 138; 148, 150) enthält, von dem ein Eingang über ein UND-Glied (132, 134; 144, 146) mit einem Ausgang des ersten EXKLUSIV-ODER-Glicdes und ein zweiter Eingang mit dem Ausgang der zugehörigen Gattergruppe der dritten Stufe verbunden ist; und daß zu dem zweiten EXKLUSIV-ODER-Glied ein dtittes EX-KLUSIV-ODER-Glied (152, 154) zur Verarbeitung des internen Übertrags in dem Unteraddierer parallel geschaltet ist.

6. Addierer nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Obertrag-Schaltung in der ersten Stufe einen zusätzlichen Kleinstellen-Addierer (22) aufweist, der eingangsseitig an die niedrigstwertige Bitstelle der beiden Summanden-Register (10,12) angeschlossen ist und einen Eingang für einen externen Übertrag aufweist und ausgangsseitig direkt an die niedrigststellige Bitsteiiedes Unteraddieiers angeschlossen ist.