DE19923262C1 - Verfahren zur Erzeugung einer Speicherzellenanordnung - Google Patents

Verfahren zur Erzeugung einer Speicherzellenanordnung

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Abstract

Eine leitende Struktur (L, L') wird in einer Vertiefung (V, V') derart erzeugt, daß sie an einen Teil einer zweiten Flanke (F2, F2') der Vertiefung (V, V') an das Substrat (1, 2) angrenzt und ansonsten durch eine in der Vertiefung (V, V') erzeugte Isolation (I1, I1') vom Substrat (1, 2) getrennt ist. Dazu wird die Isolation (I1, I1') zunächst so erzeugt, daß sie die leitende Struktur (L, L') vollständig vom Substrat (1, 2) trennt. Ein oberhalb der leitenden Struktur (L, L') angeordneter Teil einer der zweiten Flanke (F2, F2') gegenüberliegenden ersten Flanke (F1, F1') der Vertiefung (V, V') wird durch schräge Implantation mit Sauerstoff implantiert. Durch eine thermische Oxidation wird eine isolierende Struktur (I2, I2') erzeugt, die an der ersten Flanke (F1, F1') die Isolation (I1, I1') von oben bdeckt, aber an der zweiten Flanke (F2, F2') die Isolation (I1, I1') nicht bedeckt. Dadurch kann durch unmaskiertes Ätzen ein an der zweiten Flanke (F2, F2') angeordnetes Teil der Isolation (I1, I1') entfernt werden und durch leitendes Material ersetzt werden, so daß die leitende Struktur (L, L') vergrößert wird und an das Substrat (1, 2) angrenzt.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Speicherzellenanordnung. Die Erfindung betrifft insbesondere ein Verfahren zur Erzeugung einer DRAM-Zellenanordnung, deren Speicherzellen jeweils einen Transistor und einen Kondensator umfassen.
Bei einer solchen DRAM-Zellenanordnung ist die Information einer Speicherzelle in Form einer Ladung auf dem Kondensator gespeichert. Der Transistor und der Kondensator der Speicherzelle sind derart miteinander verbunden, daß bei Ansteuerung des Transistors über eine Wortleitung die Ladung des Kondensators über ein Bitleitung ausgelesen werden kann.
Es wird allgemein angestrebt, eine DRAM-Zellenanordnung zu erzeugen, die eine hohe Packungsdichte, das heißt einen geringen Platzbedarf pro Speicherzelle, aufweist.
In der EP 0 852 396 A2 ist eine DRAM- Zellenanordnung beschrieben, bei der zur Erhöhung der Packungsdichte ein Transistor einer Speicherzelle über einem Speicherkondensator der Speicherzelle angeordnet ist. Aktive Gebiete der Speicherzellen werden jeweils von einer isolierenden Struktur umgeben, die in einem Substrat angeordnet ist. Im Substrat wird für jede Speicherzelle eine Vertiefung erzeugt, in deren unteren Bereich ein Speicherknoten des Speicherkondensators und in deren oberen Bereich eine Gateelektrode des Transistors angeordnet sind. Ein oberes Source/Drain-Gebiet, ein Kanalgebiet und ein unteres Source/Drain-Gebiet des Transistors sind im Substrat übereinander angeordnet. Das untere Source/Drain-Gebiet ist bei einer ersten Flanke der Vertiefung mit dem Speicherknoten verbunden. Die isolierende Struktur grenzt an eine zweite, der ersten Flanke gegenüberliegenden Flanke der Vertiefung an, so daß der Speicherknoten dort nicht an das Substrat angrenzt. Eine Bitleitung grenzt an das obere Source/Drain- Gebiet an und verläuft oberhalb des Substrats. Zur Herstellung der DRAM-Zellenanordnung wird zunächst die isolierende Struktur erzeugt. Auf einer Oberfläche des Substrats wird die Bitleitung erzeugt. Durch Diffusion von Dotierstoff aus der Bitleitung in das Substrat wird das obere Source/Drain-Gebiet erzeugt. Angrenzend an die isolierende Struktur wird die Vertiefung erzeugt. Flanken der Vertiefung werden mit einem Kondensatordielektrikum versehen. Die Vertiefung wird bis zu einer ersten Höhe, die im Bereich der isolierenden Struktur liegt, mit dotiertem Polysilizium gefüllt. Freiliegende Teile des Kondensatordielektrikums werden entfernt. Anschließend wird die Vertiefung bis zu einer zweiten Höhe, die höher als die erste Höhe und im Bereich der isolierenden Struktur liegt, mit dotiertem Polysilizium gefüllt, so daß das Polysilizium den Speicherknoten bildet, der an der ersten Flanke der Vertiefung zwischen der ersten Höhe und der zweiten Höhe an das Substrat angrenzt. Das untere Source/Drain-Gebiet wird durch Diffusion von Dotierstoff aus dem Speicherknoten in das Substrat gebildet.
In Ya-Chin King et al "Sub-5 nm Multiple-Thickness Gate Oxide Technology Using Oxygen Implantation", IEDM 98, 585, wird ein Verfahren beschrieben, mit dem auf einem Substrat planare Transistoren mit unterschiedlich dicken Gatedielektrika erzeugt werden können. Dazu wird die Oberfläche des Substrats an Stellen, an denen die Gatedielektrika der Transistoren erzeugt werden, mit Sauerstoff oder mit Stickstoff implantiert. Dabei werden Masken eingesetzt, damit die Stellen unterschiedliche Dotierstoffkonzentrationen aufweisen. Anschließend wird eine thermische Oxidation durchgeführt. Das Wachstum des thermischen Oxids hängt von der Dotierstoffkonzentration und vom Dotierstoff ab.
Der Erfindung liegt das Problem zugrunde, ein Verfahren zur Erzeugung einer Speicherzellenanordnung anzugeben, die im Vergleich zum Stand der Technik eine höhere Packungsdichte aufweist.
Das Problem wird durch ein Verfahren zur Erzeugung einer Speicherzellenanordnung gelöst, bei dem zunächst in einem Substrat mindestens eine Vertiefung erzeugt wird. In der Vertiefung wird eine Isolation mit im wesentlichen homogener Dicke erzeugt, die Flanken der Vertiefung bis zu einer Höhe bedeckt, die unterhalb einer Oberfläche des Substrats liegt. Die Vertiefung wird bis zur Höhe mit leitendem Material gefüllt. Eine Implantation mit Sauerstoff wird in einem solchen Winkel zur Oberfläche durchgeführt, daß eine erste der Flanken der Vertiefung stärker dotiert wird als eine zweite, der ersten Flanke gegenüberliegende Flanke der Vertiefung. Durch thermische Oxidation wird eine isolierende Struktur erzeugt, die an der ersten Flanke der Vertiefung dicker und an der zweiten Flanke der Vertiefung dünner ist als die Isolation. Durch unmaskiertes Ätzen wird ein an der zweiten Flanke angeordneter Teil der Isolation entfernt, und anschließend durch weiteres leitendes Material ersetzt, so daß in der Vertiefung aus dem leitenden Material und aus dem weiteren leitenden Material eine leitende Struktur erzeugt wird, die an das Substrat angrenzt. Im Substrat wird ein unteres Source/Drain-Gebiet mindestens eines Transistors einer Speicherzelle erzeugt, das an die leitende Struktur angrenzt. An der Oberfläche des Substrats wird über dem unteren Source/Drain-Gebiet angrenzend an die zweite Flanke der Vertiefung ein oberes Source/Drain-Gebiet des Transistors erzeugt. Über der leitenden Struktur wird in der Vertiefung eine vom Substrat und von der leitenden Struktur isolierte Gateelektrode des Transistors erzeugt.
Aufgrund der Entfernung des Teils der Isolation an nur den zweiten Flanken der Vertiefungen kann ein weiteres Bauelement, z. B. ein Transistor einer benachbarten Speicherzelle, in unmittelbarer Nähe zur ersten Flanke der Vertiefung angeordnet werden, ohne daß es zu Leckströmen zwischen dem Transistor und dem Bauelement kommt. Die Trennung des Bauelements vom Transistor erfolgt durch die Isolation an der ersten Flanke der Vertiefung. Eine Isolationsstruktur außerhalb der Vertiefung an der ersten Flanke der Vertiefung, die den Transistor vom Bauelement trennt, ist nicht erforderlich, so daß die Speicherzellenanordnung eine besonders hohe Packungsdichte aufweisen kann.
Das Verfahren erfordert wenig Aufwand, da der Teil der Isolation durch unmaskiertes Ätzen entfernt wird. Das unmaskierte Ätzen wird dadurch ermöglicht, daß die isolierende Struktur die Isolation an der ersten Flanke schützt, da sie an der ersten Flanke dicker ist als die Isolation. Die unterschiedliche Dicke der isolierenden Struktur an der ersten Flanke und an der zweiten Flanke wird durch die Implantation mit Sauerstoff erzielt. Die hohe Konzentration an Sauerstoff an der ersten Flanke führt dort bei der thermischen Oxidation zu einem besonders schnellen Wachstum der isolierenden Struktur.
Eine hohe Packungsdichte läßt sich beispielsweise erzeugen, indem eine zur Vertiefung analoge weitere Vertiefung mit einem zum Transistor analogen weiteren Transistor so erzeugt werden, daß die erste Flanke der weiteren Vertiefung der zweiten Flanke der Vertiefung gegenüberliegt. Das obere Source/Drain-Gebiet des Transistors wird so erzeugt, daß es an die erste Flanke der weiteren Vertiefung angrenzt.
Die Entfernung des Teils der Isolation an nur den zweiten Flanken der Vertiefungen ermöglicht die Erzeugung der oberen Source/Drain-Gebiete der Transistoren der Speicherzellen derart, daß sie an zueinander benachbarte Vertiefungen angrenzen, ohne daß es zu Kurzschlüssen zwischen den Transistoren kommt. Die Transistoren der Speicherzellen können folglich dicht nebeneinander erzeugt werden, was eine höhere Packungsdichte der Speicherzellenanordnung bedeutet.
Die isolierende Struktur kann beispielsweise aus SiO2 bestehen.
Der Teil der Isolation kann beispielsweise durch isotropes Ätzen entfernt werden. Besteht die Isolation aus einem anderen Material als die isolierende Struktur, so kann das isotrope Ätzen selektiv zur isolierenden Struktur erfolgen. Die Isolation kann beispielsweise aus Siliziumnitrid bestehen. In diesem Fall ist zum Beispiel Phosphorsäure als Ätzmittel geeignet.
Die Isolation kann jedoch auch durch konformes Abscheiden von SiO2 erzeugt werden. Aufgrund der unterschiedlichen Dichte eines abgeschiedenen Oxids und eines thermisch aufgewachsenen Oxids, greift ein Ätzmittel ersteres wesentlich stärker an als letzteres. Das isotrope Ätzen kann in diesem Fall also nicht-selektiv zur isolierenden Struktur erfolgen, und trotzdem wird die isolierende Struktur kaum angegriffen.
Das unmaskierte Ätzen kann auch durch anisotropes Ätzen erfolgen. Damit der Teil der Isolation entfernt werden kann, ist die isolierende Struktur an der zweiten Flanke in diesem Fall vorzugsweise besonders dünn, so daß die isolierende Struktur unterätzt werden kann. Die isolierende Struktur ist an der zweiten Flanke so dünn, daß die Isolation unter ihr beim Ätzen nicht geschützt wird. Dies liegt daran, daß das anisotrope Ätzen nicht ausschließlich in vertikaler Richtung erfolgt. Die isolierende Struktur an der zweiten Flanke ist vorzugsweise unter 5 nm dick. Da bei der thermischen Oxidation Silizium des Substrats in das Oxid eingebaut wird, ragt die isolierende Struktur im Vergleich zur Isolation in das Substrat hinein, so daß beim anisotropen Ätzen lediglich etwa die Hälfte der Dicke der isolierenden Struktur unterätzt werden muß.
Besteht das leitende Material aus dotiertem Polysilizium, so wächst auch auf dem leitenden Material ein Oxid auf. In diesem Fall wird das Oxid geätzt, bis die Isolation an der zweiten Flanke der Vertiefung freigelegt wird, so daß anschließend der Teil der Isolation entfernt werden kann. Das Ätzen des Oxids kann während dem unmaskierten Ätzen erfolgen. Alternativ wird zunächst das Oxid mit einem ersten Ätzmittel geätzt, und nach Freilegen der Isolation die Isolation mit einem zweiten Ätzmittel geätzt.
Um den Unterschied der Dicke der isolierenden Struktur an der ersten Flanke und der Dicke der isolierenden Struktur an der zweiten Flanke zu vergrößern, kann vor Erzeugung der isolierenden Struktur eine Implantation mit Stickstoff in einem solchen Winkel zur Oberfläche durchgeführt werden, daß die zweite Flanke der Vertiefung stärker als die erste Flanke der Vertiefung dotiert wird. Da Stickstoff das Wachstum eines thermischen Oxids hemmt, ist die isolierende Struktur an der zweiten Flanke in diesem Fall besonders dünn.
Die Größe der Winkel bei den schrägen Implantationen von Sauerstoff bzw. Stickstoff hängt von Abmessungen der Vertiefung ab. Die Winkel müssen mindestens so groß sein, daß die entsprechende Flanke der Vertiefung bis zur Höhe, bis zu der die Vertiefung mit leitendem Material gefüllt wird, dotiert wird. Die Winkel betragen folglich mindestens den Arcustangens vom Abstand zwischen Oberfläche des Substrats und der Höhe, bis zu der die Vertiefung mit leitendem Material gefüllt wird, geteilt durch den Abstand zwischen der ersten und der zweiten Flanke.
Es liegt im Rahmen der Erfindung, pro Speicherzelle eine Vertiefung zu erzeugen. Die Vertiefung weist beispielsweise zwei weitere Flanken auf, die sich gegenüberliegen und an denen die Isolation vorzugsweise wie bei der ersten Flanke ebenfalls nicht entfernt wird. Die leitende Struktur wirkt in diesem Fall als Speicherknoten eines Kondensators der Speicherzelle. Die Vertiefungen können in diesem Fall z. B. auch so angeordnet sein, daß zwei Vertiefungen, die einen minimalen Abstand voneinander aufweisen, diagonal zueinander angeordnet sind.
Die Kondensatoren der Speicherzellen können eine gemeinsame Kondensatorelektrode aufweisen, die als dotierte Schicht im Substrat ausgebildet sein kann. In diesem Fall sind die oberen Source/Drain-Gebiete der Transistoren mit Bitleitungen verbunden, die quer zu Wortleitungen verlaufen. Die Wortleitungen sind mit den Gateelektroden der Transistoren verbunden. Die Gateelektroden können Teile der Wortleitungen sein.
Alternativ sind Kondensatorelektroden der Kondensatoren mit Bitleitungen verbunden, die als streifenförmige dotierte Gebiete im Substrat ausgebildet sein können.
Es liegt im Rahmen der Erfindung, die Vertiefung so zu erzeugen, daß sie einen zur Oberfläche des Substrats parallelen Querschnitt aufweist, der streifenförmig ist. Nebeneinander angeordnete Vertiefungen verlaufen im wesentlichen parallel zueinander. Die leitende Struktur wirkt in diesem Fall als Bitleitung. Die oberen Source/Drain- Gebiete der Transistoren werden mit Kondensatoren der Speicherzellen verbunden.
Das untere Source/Drain-Gebiet kann durch einen Temperschritt erzeugt werden, bei dem Dotierstoff aus der leitenden Struktur in das Substrat diffundiert und dort das untere Source/Drain-Gebiet bildet.
Alternativ wird z. B. im Substrat eine dotierte vergrabene Schicht erzeugt, aus der durch Strukturierung das untere Source/Drain-Gebiet erzeugt wird.
Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Figuren näher erläutert.
Fig. 1 zeigt einen Querschnitt durch ein erstes Substrat, nachdem eine Oxidschicht, eine Nitridschicht, Vertiefungen, ein Kondensatordielektrikum und Isolationen erzeugt wurden und leitendes Material abgeschieden wurde. Ferner ist die Implantationsrichtung von Sauerstoff und die Implantationsrichtung von Stickstoff dargestellt.
Fig. 2 zeigt den Querschnitt aus Fig. 1, nachdem isolierende Strukturen erzeugt wurden.
Fig. 3 zeigt den Querschnitt aus Fig. 2, nachdem leitende Strukturen erzeugt wurden
Fig. 4a zeigt den Querschnitt aus Fig. 3, nachdem ein Gatedielektrikum, obere Source/Drain-Gebiete, Wortleitungen, untere Source/Drain-Gebiete und eine isolierende Schicht erzeugt wurden.
Fig. 4b zeigt eine Aufsicht auf das erste Substrat, in der die Vertiefungen, die oberen Source/Drain-Gebiete und die Isolationsgräben dargestellt sind.
Fig. 5 zeigt einen Querschnitt durch ein zweites Substrat, nachdem Vertiefungen, eine Oxidschicht, Isolation, leitende Strukturen, Wortleitungen, obere Source/Drain-Gebiete, untere Source/Drain-Gebiete und eine isolierende Schicht erzeugt wurden.
Die Figuren sind nicht maßstabsgetreu.
In einem ersten Ausführungsbeispiel ist ein erstes Substrat 1 aus monokristallinem Silizium vorgesehen. Im ersten Substrat 1 ist ca. 1 µm unterhalb einer Oberfläche F des Substrats 1 eine ca. 7 µm dicke n-dotierte vergrabene Schicht P angeordnet.
Es werden ca. 300 nm tiefe Isolationsgräben S erzeugt und mit SiO2 aufgefüllt (siehe Fig. 4b). Die Isolationsgräben S weisen Ausstülpungen auf, die jeweils einen quadratischen horizontalen Querschnitt mit einer Seitenlänge von ca. 100 nm aufweisen. Die Ausstülpungen eines Isolationsgrabens S sind im Abstand von ca. 100 nm voneinander angeordnet. Die Isolationsgräben S weisen einen Abstand von ca. 200 nm voneinander auf.
Zur Erzeugung einer Oxidschicht O wird SiO2 in einer Dicke von ca. 20 nm durch thermische Oxidation erzeugt. Darüber wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden, so daß eine Nitridschicht N erzeugt wird (siehe Fig. 1).
Anschließend werden ca. 7 µm tiefe Vertiefungen V in das Substrat 1 erzeugt, deren horizontale Querschnitte quadratisch sind und eine Seitenlänge von ca. 100 nm aufweisen. Die Vertiefungen V grenzen an die Isolationsgräben S derart an, daß im ersten Substrat 1 Siliziuminseln gebildet werden, die rechteckige Querschnitte mit einer Seitenlänge von 100 nm und einer Seitenlänge von 200 nm aufweisen. Die Nitridschicht N und die Oxidschicht O werden dabei strukturiert. Jede Vertiefung V weist eine erste Flanke F1 und eine der ersten Flanke F1 gegenüberliegende zweite Flanke F2 auf, die jeweils an eine der Siliziuminseln angrenzen. Ferner weist jede Vertiefung V zwei weitere sich gegenüberliegende Flanken auf, die jeweils an einen der Isolationsgräben S angrenzen.
Anschließend wird Siliziumnitrid in einer Dicke von ca. 5 nm abgeschieden und teilweise oxidiert. Darüber wird insitu dotiertes Polysilizium Y1 in einer Dicke von ca. 300 nm abgeschieden und rückgeätzt, so daß die Vertiefungen V bis zu einer unteren Höhe (nicht dargestellt) mit dem Polysilizium Y1 gefüllt sind (siehe Fig. 1). Anschließend werden freiliegende Teile des oxidierten Siliziumnitrids und des darunterliegenden Siliziumnitrids mit zum Beispiel Flußsäure und CF4, O2, N2 entfernt. Übrigbleibende Teile des oxidierten Siliziumnitrids und des Siliziumnitrids bilden Kondensatordielektrika Kd von Kondensatoren.
Zur Erzeugung von Isolationen I1 wird SiO2 in einer Dicke von ca. 30 nm konform abgeschieden und rückgeätzt, so daß die Isolationen I1 lediglich die Flanken der Vertiefungen V bedecken.
Anschließend wird weiteres insitu dotiertes Polysilizium Y2 abgeschieden und bis zu einer oberen Höhe h, die ca. 400 nm oberhalb der unteren Höhe liegt, rückgeätzt. Freiliegende Teile der Isolationen I1 werden mit zum Beispiel Flußsäure entfernt (siehe Fig. 1).
Anschließend wird Sauerstoff unter einem Winkel von ca. 70° zur Oberfläche F des ersten Substrats 1 derart implantiert, daß die ersten Flanken F1 der Vertiefungen V implantiert werden, während zweite, den ersten Flanken F1 gegenüber liegenden Flanken F2 der Vertiefungen V nicht implantiert werden. Der Winkel der Implantation zu jenen sich gegenüberliegenden Flanken der Vertiefungen V, welche an die Isolationsgräben S angrenzen, beträgt 0°. In Fig. 1 ist die Implantationsrichtung r1 vom Sauerstoff dargestellt.
Die Dotierstoffkonzentration des ersten Substrats 1 im Bereich der ersten Flanken F1 der Vertiefungen V beträgt ca. 1021 cm-3.
Anschließend wird Stickstoff unter einem Winkel von ca. 70° zur Oberfläche F des ersten Substrats 1 derart implantiert, daß die zweiten Flanken F2 der Vertiefungen V implantiert werden, während die ersten Flanken F1 der Vertiefungen V nicht implantiert werden (siehe Fig. 1). Auch hier betragen Winkel der Implantationsrichtung r2 zu jenen sich gegenüberliegenden Flanken der Vertiefungen V, welche an die Isolationsgräben S angrenzen, 0°. Ein Winkel zwischen der Implantationsrichtung r1 vom Sauerstoff und der Implantationsrichtung r2 vom Stickstoff beträgt folglich 40°.
Die Dotierstoffkonzentration von Stickstoff im ersten Substrats 1 im Bereich der zweiten Flanken F2 der Vertiefungen V beträgt ca. 1018 cm-3.
Zur Erzeugung von isolierenden Strukturen I2 wird eine thermische Oxidation durchgeführt. Die isolierenden Strukturen I2 sind an den ersten Flanken F1 der Vertiefungen V aufgrund der hohen Sauerstoffkonzentration ca. 20 nm dick. An den zweiten Flanken F2 der Vertiefungen V sind die isolierenden Strukturen I2 aufgrund der Stickstoffimplantation nur ca. 5 nm dick (siehe Fig. 2).
Anschließend wird SiO2 ca. 50 nm tief rückgeätzt, so daß das Polysilizium Y2 in den Vertiefungen V und an den zweiten Flanken F2 der Vertiefungen V angeordnete Teile der Isolationen I1 freigelegt werden und an die zweiten Flanken F2 der Vertiefungen V angrenzende Teile der Isolation I1 entfernt werden (siehe Fig. 3).
Die entfernten Teile der Isolation I1 werden durch insitu dotiertes Polysilizium ersetzt, indem insitu dotiertes Polysilizium in einer Dicke von ca. 20 nm abgeschieden und anschließend mit zum Beispiel KOH naß geätzt wird. Dieses dotierte Polysilizium bildet zusammen mit dem übrigen dotierten Polysilizium Y1 Y2 in den Vertiefungen V leitende Strukturen L, die an das erste Substrat 1 angrenzen.
Anschließend wird Sauerstoff senkrecht implantiert, so daß obere Teile der leitenden Strukturen L mit einer Dotierstoffkonzentration von ca. 1019 cm-3 dotiert werden.
Anschließend wird Fotolack abgeschieden und chemisch­ mechanisch poliert bis die Nitridschicht N freigelegt wird, so daß die Vertiefungen V mit Fotolack aufgefüllt werden. Dann wird eine Implantation mit n-dotierenden Ionen durchgeführt, so daß in den Siliziuminseln obere Source/Drain-Gebiete S/Do von Transistoren erzeugt werden (siehe Fig. 4a). Die oberen Source/Drain-Gebiete S/Do sind durch die Isolationsgräben S voneinander getrennt.
Anschließend wird die Nitridschicht N mit zum Beispiel Phosphorsäure entfernt.
Durch nasses Ätzen von SiO2 mit zum Beispiel Flußsäure werden an den zweiten Flanken F2 der Vertiefungen V angeordnete Teile der isolierenden Strukturen I2 entfernt.
Durch thermische Oxidation werden Gatedielektrika Gd von Transistoren erzeugt, die an den zweiten Flanken F2 der Vertiefungen V angeordnet sind und die leitenden Strukturen L bedecken. Die Gatedielektrika Gd sind aufgrund der Implantation mit Sauerstoff auf den leitenden Strukturen L ca. 20 nm dick, während sie an den zweiten Flanken F2 der Vertiefungen V lediglich 5 nm dick sind (siehe Fig. 4a).
Bei der Erzeugung der Gatedielektrika Gd diffundiert aufgrund der hohen Temperatur Dotierstoff aus den leitenden Strukturen L in das erste Substrat 1, so daß an den zweiten Flanken F2 der Vertiefungen V angrenzende untere Source/Drain-Gebiete S/Du der Transistoren erzeugt werden.
Zur Erzeugung von Wortleitungen W wird insitu dotiertes Polysilizium in einer Dicke von ca. 100 nm abgeschieden, so daß die Vertiefungen V gefüllt werden. Darüber wird Wolframsilizid in einer Dicke von ca. 80 nm abgeschieden. Zur Erzeugung einer isolierenden Schicht I3 wird Siliziumnitrid in einer Dicke von ca. 50 nm abgeschieden.
Mit Hilfe einer streifenförmigen Fotolackmaske, deren Streifen ca. 100 nm breit sind, parallel zu den Isolationsgräben verlaufen und die Vertiefungen V bedecken, werden Siliziumnitrid, Wolframsilizid und Polysilizium selektiv zu SiO2 geätzt, bis die Oxidschicht O freigelegt wird. Aus dem Wolframsilizid und dem Polysilizium werden dadurch die Wortleitungen W erzeugt (siehe Fig. 4a).
Auf den oberen Source/Drain-Gebieten S/Do werden Kontakte (nicht dargestellt) neben den Wortleitungen W erzeugt. Anschließend werden Bitleitungen (nicht dargestellt) erzeugt, die quer zu den Wortleitungen W verlaufen und über die Kontakte mit den oberen Source/Drain-Gebieten S/Do verbunden werden.
Teile der Wortleitungen W, die in den Vertiefungen V über den leitenden Strukturen L angeordnet sind, wirken als Gateelektroden der Transistoren. Teile des ersten Substrats 1, die zwischen den unteren Source/Drain-Gebieten S/Du und den oberen Source/Drain-Gebieten S/Do angeordnet sind, wirken als Kanalgebiete der Transistoren. Die leitenden Strukturen wirken als Speicherknoten von Kondensatoren. Die vergrabene Schicht P wirkt als gemeinsame Kondensatorelektrode der Kondensatoren.
Eine Speicherzelle der durch das beschriebene Verfahren erzeugten DRAM-Zellenanordnung umfaßt einen der Transistoren und einen der mit dem Transistor verbundenen Kondensatoren.
In einem zweiten Ausführungsbeispiel ist ein zweites Substrat 2 aus monokristallinem Silizium vorgesehen. Wie im ersten Ausführungsbeispiel werden eine Oxidschicht O' und eine Nitridschicht (nicht dargestellt) erzeugt.
Anschließend werden ca. 500 nm tiefe Vertiefungen V' im Substrat 2 erzeugt, die streifenförmige horizontale Querschnitte aufweisen. Die Vertiefungen V' sind also grabenförmig und verlaufen im wesentlichen parallel zueinander. Die Vertiefungen V' sind ca. 100 nm breit und weisen Abstände von ca. 100 nm voneinander auf.
Anschließend werden Isolationen I1' erzeugt, indem SiO2 in einer Dicke von ca. 30 nm im wesentlichen konform abgeschieden wird (siehe Fig. 5).
Analog zum ersten Ausführungsbeispiel werden Isolationen I2', leitende Strukturen L', Gatedielektrika Gd', obere Source/Drain-Gebiete S/Do', untere Source/Drain-Gebiete S/Du', Gatedielektrika Gd', Wortleitungen W' und eine isolierende Schicht I3' erzeugt.
Oberhalb der Wortleitungen W' werden Kondensatoren (nicht dargestellt) erzeugt, die jeweils mit einem oberen Source/Drain-Gebiet S/Do' der Transistoren verbunden werden.
Die leitenden Strukturen L' wirken als Bitleitungen.
Eine Speicherzelle der durch das beschriebene Verfahren erzeugten DRAM-Zellenanordnung umfaßt einen der Transistoren und einen der mit dem Transistor verbundenen Kondensatoren.
Es sind viele Variationen der Ausführungsbeispiele denkbar, die ebenfalls im Rahmen der Erfindung liegen. Insbesondere können Abmessungen der beschriebenen Schichten, Masken und Vertiefungen an die jeweiligen Erfordernisse angepaßt werden.
Durch die senkrechte Implantation mit Sauerstoff werden auf den leitenden Strukturen Teile der Gatedielektrika aufgewachsen, die besonders dick sind, und somit die Gateelektroden von den leitenden Strukturen kapazitiv entkoppeln. Alternativ zu diesem Verfahren kann nach Erzeugung der leitenden Strukturen SiO2 nichtkonform durch ein HDP (High Density Plasma) Verfahren so abgeschieden werden, daß an den Flanken der Vertiefungen ca. 20 nm und auf den leitenden Strukturen ca. 60 nm SiO2 abgeschieden wird. Nach der Entfernung der Nitridschicht wird SiO2 isotrop geätzt, bis das durch das HDP-Verfahren abgeschiedene SiO2 im wesentlichen von den isolierenden Strukturen entfernt wird. Auf den leitenden Strukturen bleibt dadurch eine ca. 30 nm dicke Schicht aus SiO2 übrig. Die an den zweiten Flanken der Vertiefungen angeordneten Teile der isolierenden Strukturen werden wie in den Ausführungsbeispielen beschrieben entfernt. Die Gatedielektrika werden durch eine anschließende thermische Oxidation erzeugt und bedecken aufgrund des SiO2, das auf den leitenden Strukturen angeordnet ist, lediglich Teile der zweiten Flanken der Vertiefungen. Auf die senkrechte Implantation von Sauerstoff kann also verzichtet werden.
Bezugszeichenliste
1
,
2
Substrat
F Oberfläche
F1, F2 Flanke
Gd, Gd' Gatedielektrikum
h Höhe
I1, I1' Isolation
I2, I2' Isolierende Struktur
I3, I3' Isolierende Schicht
Kd Kondensatordielektrikum
L, L' Leitende Struktur
N Nitridschicht
O, O' Oxidschicht
P Vergrabene Schicht
r1, r2 Implantationsrichtung
S Isolationsgraben
S/Do, S/Du, S/Do', S/Du' Source/Drain-Gebiet
V, V' Vertiefung
W, W' Wortleitung
Y1, Y2 Polysilizium

Claims (9)

1. Verfahren zur Erzeugung einer Speicherzellenanordnung,
  • - bei dem in einem Substrat (1) eine Vertiefung (V) erzeugt wird,
  • - bei dem in der Vertiefung (V) eine Isolation (I1) mit im wesentlichen homogener Dicke erzeugt wird, die Flanken (F1, F2) der Vertiefung (V) bis zu einer Höhe (h) bedeckt, die unterhalb einer Oberfläche (F) des Substrates (1) liegt,
  • - bei dem die Vertiefung (V) bis zur Höhe (h) mit leitendem Material gefüllt wird,
  • - bei dem eine Implantation mit Sauerstoff in einem solchen Winkel zur Oberfläche (F) durchgeführt wird, daß eine erste der Flanken (F1) der Vertiefung (V) stärker dotiert wird als eine zweite, der ersten Flanke (F1) gegenüberliegende Flanke (F2) der Vertiefung (V),
  • - bei dem eine isolierende Struktur (I2) durch thermische Oxidation erzeugt wird, die an der ersten Flanke (F1) der Vertiefung (V) dicker und an der zweiten Flanke (F2) der Vertiefung (V) dünner ist als die Isolation (I1),
  • - bei dem durch unmaskiertes Ätzen ein an der zweiten Flanke (F2) angeordneter Teil der Isolation (I1) entfernt wird, und durch weiteres leitendes Material ersetzt wird, so daß in der Vertiefung (V) aus dem leitenden Material und aus dem weiteren leitenden Material eine leitende Struktur (L) erzeugt wird, die an das Substrat (1) angrenzt,
  • - bei dem im Substrat (1) ein unteres Source/Drain-Gebiet (S/Du) mindestens eines Transistors einer Speicherzelle erzeugt wird, das an die leitende Struktur (L) angrenzt,
  • - bei dem an der Oberfläche (F) des Substrats (1) über dem unteren Source/Drain-Gebiet (S/Du) angrenzend an die zweite Flanke (F2) der Vertiefung (V) ein oberes Source/Drain- Gebiet (S/Do) des Transistors erzeugt wird,
  • - bei dem über der leitenden Struktur (L) in der Vertiefung (V) eine vom Substrat (1) und von der leitenden Struktur (L) isolierte Gateelektrode des Transistors erzeugt wird.
2. Verfahren nach Anspruch 1,
  • - bei dem die isolierende Struktur (I2) an der zweiten Flanke (F2) eine Dicke unter 5 nm aufweist,
  • - bei dem der Teil der Isolation (I1) durch anisotropes Ätzen entfernt wird.
3. Verfahren nach Anspruch 1,
  • - bei dem der Teil der Isolation (I1) durch isotropes Ätzen entfernt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3,
  • - bei dem die isolierende Struktur (I2) aus SiO2 besteht,
  • - bei dem die Isolation (I1) durch Abscheiden von SiO2 erzeugt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
  • - bei dem vor Erzeugung der isolierenden Struktur (I2) eine Implantation mit Stickstoff in einem solchen Winkel zur Oberfläche (F) durchgeführt wird, daß die zweite Flanke (F2) der Vertiefung (V) stärker als die erste Flanke (F1) der Vertiefung (V) dotiert wird.
6. Verfahren nach einem der Ansprüche 1 bis 5,
  • - bei dem eine zur Vertiefung (V) analoge weitere Vertiefung (V) mit einem zum Transistor analogen weiteren Transistor so erzeugt werden, daß eine erste Flanke (F1) der weiteren Vertiefung (V) der zweiten Flanke (F2) der Vertiefung (V) gegenüberliegt,
  • - bei dem das obere Source/Drain-Gebiet (S/Do) des Transistors so erzeugt wird, daß es an die erste Flanke (F1) der weiteren Vertiefung (V) angrenzt.
7. Verfahren nach einem der Ansprüche 1 bis 6,
  • - bei dem die Vertiefung (V') so erzeugt wird, daß sie einen zur Oberfläche des Substrats (2) parallelen Querschnitt aufweist, der streifenförmig ist,
  • - bei dem die leitende Struktur (L') als Bitleitung erzeugt wird.
8. Verfahren nach einem der Ansprüche 1 bis 6,
  • - bei dem die Vertiefung (V) als Teil einer Speicherzelle erzeugt wird,
  • - bei dem die leitende Struktur (L) als Speicherknoten eines Kondensators der Speicherzelle erzeugt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8,
  • - bei dem durch einen Temperschritt Dotierstoff aus der leitenden Struktur (L) in das Substrat (1) diffundiert und dort ein unteres Source/Drain-Gebiet (S/Du) mindestens eines Transistors einer Speicherzelle bildet.
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