DE19903598A1

DE19903598A1 - Multi-dielectric semiconductor device

Info

Publication number: DE19903598A1
Application number: DE1999103598
Authority: DE
Inventors: Hans Reisinger; Thomas Haneder; Harald Bachhofer
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1999-01-29
Filing date: 1999-01-29
Publication date: 2000-08-10
Also published as: WO2000045441A3; WO2000045441A2

Abstract

The invention relates to a semiconductor device with a multiple dielectric, especially an ONO-triple dielectric, comprising a semiconductor substrate (10) of a first conduction type, a first doping area (20) of a second conduction type which is provided in said semiconductor substrate (10), a second doping area (30) of the second conduction type which is provided in the semiconductor substrate (10), a channel area (25) which is situated between the first and the second doping area (20, 30), a gate dielectric (40, 50, 60) which lies on top of the channel area (25) and which has at least three layers; and a gate terminal (70) which is provided on top of the gate dielectric (40, 50, 60). The bottom layer (40) of the gate dielectric (40, 50, 60) has an essentially smaller dielectric constant than the top layer (60) of the gate dielectric (40, 50, 60).

Description

Die orliegende Erfindung betrifft eine Halbleitervorrichtung mit einem Mehrfachdielektrikum, insbesondere einem ONO- Dreifachdielektrikum mit einem Halbleitersubstrat eines er sten Leitungstyps; einem im Halbleitersubstrat vorgesehenen ersten Dotierungsbereich eines zweiten Leitungstyps; einem im Halbleitersubstrat vorgesehenen zweiten Dotierungsbereich des zweiten Leitungstyps; einem zwischen dem ersten und dem zwei ten Dotierungsbereich liegenden Kanalbereich; einem über dem Kanalbereich liegenden Gate-Dielektrikum, welches zumindest drei Schichten aufweist; und einem über dem Gate-Dielektrikum vorgesehenen Gate-Anschluß.The present invention relates to a semiconductor device with a multiple dielectric, in particular an ONO Triple dielectric with a semiconductor substrate most conduction type; one provided in the semiconductor substrate first doping region of a second conductivity type; one in Semiconductor substrate provided second doping region of the second conduction type; one between the first and the two th doping region lying channel region; one over the Channel region lying gate dielectric, which at least has three layers; and one over the gate dielectric provided gate connection.

Obwohl auf beliebige Halbleitervorrichtungen anwendbar, wer den die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf MOS-Feldeffekt-Transistoren mit ei nem ONO-Dreifachdielektrikum erläutert.Although applicable to any semiconductor device, who the present invention and the one on which it is based Problems with MOS field effect transistors with egg nem ONO triple dielectric explained.

Allgemein kommen MOS-Feldeffekt-Transistoren mit ONO- Dreifachdielektrikum (SiO₂ - Si₃N₄ - SiO₂) in der Silizium- Halbleitertechnologie als nichtflüchtige Speicher (EEPROM) zum Einsatz. Solche sogenannten SONOS-Transistoren besitzen gegenüber Floating-Gate-Transistoren zahlreiche Vorteile. Zum einen zeichnen sie sich durch eine wesentlich geringere De fektdichte und eine einfachere Zellstruktur aus. Zum anderen führt ein Defekt im Gatedielektrikum nicht zum vollständigen Verlust der gespeicherten Ladung, da im Gegensatz zu Floa ting-Gate-Transistoren die Ladung in einer nichtleitenden Schicht gespeichert ist. In general, MOS field-effect transistors with ONO triple dielectric (SiO ₂ - Si ₃ N ₄ - SiO ₂ ) are used in silicon semiconductor technology as non-volatile memories (EEPROM). Such so-called SONOS transistors have numerous advantages over floating gate transistors. On the one hand, they are characterized by a much lower defect density and a simpler cell structure. On the other hand, a defect in the gate dielectric does not lead to the complete loss of the stored charge, since, in contrast to floating gate transistors, the charge is stored in a non-conductive layer.

Zukünftige EEPROM-Anwendungen fordern neben hoher Zuverläs sigkeit, hohen Packungsdichten und langer Datenhaltung vor allem niedrige Programmierspannungen und kurze Programmier zeiten. Floating-Gate-Transistoren können aufgrund sinkender Zuverlässigkeit bei dünnerem Tunneloxid die Dicke dieser Schicht nicht unter 8 nm reduzieren. Folglich können die Pro grammierspannungen nicht weiter sinken.Future EEPROM applications require high reliability liquid, high packing densities and long data storage especially low programming voltages and short programming times. Floating gate transistors can sink due to Reliability with thinner tunnel oxide the thickness of this Do not reduce the layer below 8 nm. Consequently, the Pro grammage tensions do not decrease further.

Heutige Floating-Gate-Speicher arbeiten mit einer Spannung von ca. 12 V. Moderne SONOS-Speicher sind auf ca. 10 nm Gate dielektrikum reduziert und besitzen Programmierspannungen un ter 10 V. Siehe dazu auch M. L. French, C.-Y. Chen, H. Sathi anathan, M. H. White, IEEE Trans. Comp., Packaging, and Manu facturing Tech. - Part A, Vol. 17, No. 3, 390-397 (1994) so wie T. Böhm, A. Nakamura, H. Aosaza, M. Yamagishi, Y. Ko matsu, Jpn. J. Appl. Phys., Vol. 35, 898-901 (1996).Today's floating gate memories operate with a voltage of approx. 12 V. Modern SONOS memories are at approx. 10 nm gate dielectric reduced and have programming voltages un ter 10 V. See also M. L. French, C.-Y. Chen, H. Sathi anathan, M.H. White, IEEE Trans. Comp., Packaging, and Manu facturing tech. - Part A, Vol. 17, No. 3, 390-397 (1994) so such as T. Böhm, A. Nakamura, H. Aosaza, M. Yamagishi, Y. Ko matsu, Jpn. J. Appl. Phys., Vol. 35, 898-901 (1996).

Die der vorliegenden Erfindung zugrundeliegende Aufgabe be steht darin, die Programmierspannungen von SONOS-Transistoren noch weiter zu senken oder wahlweise deren Datenhaltungszeit oder Löschgeschwindigkeit zu erhöhen.The problem underlying the present invention be is the programming voltages of SONOS transistors to lower it even further, or alternatively to keep its data retention time or increase deletion speed.

Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Halbleitervorrichtung gelöst.According to the invention, this object is achieved by the in claim 1 specified semiconductor device solved.

Die erfindungsgemäße Halbleitervorrichtung weist gegenüber den bekannten Lösungsansätzen den Vorteil auf, daß über der obersten Schicht des Gatedielektrikums eine geringere Span nung abfällt und somit dort geringere unerwünschte Leckströme fließen.The semiconductor device according to the invention faces the known approaches have the advantage that over the top layer of the gate dielectric has a lower span voltage drops and therefore there are fewer undesirable leakage currents flow.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß eine Halbleitervorrichtung mit einem Mehrfachdie lektrikum, insbesondere einem ONO-Dreifachdielektrikum, im Gatestapel vorgesehen wird. Die unterste Schicht des Gate- Dielektrikums weist eine wesentlich kleinere Dielektrizitäts konstante auf als die oberste Schicht des Gate-Dielektrikums.The idea on which the present invention is based exists in that a semiconductor device having a multiple die dielectric, in particular an ONO triple dielectric, in Gate stack is provided. The bottom layer of the gate Dielectric has a much lower dielectric constant on than the top layer of the gate dielectric.

In den Unteransprüchen finden sich vorteilhafte Weiterbildun gen und Verbesserungen der in Anspruch 1 angegebenen Halblei tervorrichtung.Advantageous further training can be found in the subclaims gene and improvements of the half lead specified in claim 1 device.

Gemäß einer bevorzugten Weiterbildung weist das Gate- Dielektrikum eine SiO₂-Schicht als unterste Schicht und eine darüberliegende Si₃N₄-Schicht auf.According to a preferred development, the gate dielectric has an SiO ₂ layer as the bottom layer and an Si ₃ N ₄ layer above it.

Gemäß einer weiteren bevorzugten Weiterbildung weist das Ga te-Dielektrikum als oberste Schicht eine Schicht aus minde stens einem der folgenden Materialien auf: Al₂O₃, HfO, CeO₂, ZrO₂, Ta₂O₅, Y₂O₃, TiO₂.According to a further preferred development, the gate dielectric has a layer of at least one of the following materials as the top layer: Al ₂ O ₃ , HfO, CeO ₂ , ZrO ₂ , Ta ₂ O ₅ , Y ₂ O ₃ , TiO ₂ .

Gemäß einer weiteren bevorzugten Weiterbildung weist der Ga te-Anschluß mindestens eines der folgenden Materialien auf: Pt, Au, W, Ir oder Silizide oder TiN oder polykristallines p-dotiertes Silizium.According to a further preferred development, the Ga te connection to at least one of the following materials: Pt, Au, W, Ir or silicide or TiN or polycrystalline p-doped silicon.

Gemäß einer weiteren bevorzugten Weiterbildung handelt es sich um einen MOS-Feldeffekttransistor in Silizium- Technologie.According to a further preferred development, it is a MOS field effect transistor in silicon Technology.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher er läutert.Embodiments of the invention are in the drawings shown and in the description below he purifies.

Es zeigen:Show it:

Fig. 1 eine schematische Darstellung einer Ausführungsform der erfindungsgemäßen Halbleitervorrichtung in Form eines MOS-Feldeffekttransistors; Fig. 1 is a schematic representation of an embodiment of the semiconductor device according to the invention in the form of a MOS field effect transistor;

Fig. 2 das Bändermodell einer feldfreien SONOS-Struktur (Flachbandzustand) mit p-Substrat und n⁺-Gate; FIG. 2 shows the energy band diagram of a field-free SONOS structure (flat state) with p-substrate and n ⁺ gate;

Fig. 3 den Zustand einer SONOS-Struktur, an deren Gate ei ne positive äußere Spannung angelegt ist; und FIG. 3 shows the state of a SONOS structure on their gate ei ne positive external voltage is applied; and

Fig. 4 den Zustand einer SONOS-Struktur, an deren Gate ei ne negative äußere Spannung angelegt ist. Fig. 4 shows the state of a SONOS structure, at the gate ei ne negative external voltage is applied.

Fig. 2 zeigt das Bändermodell einer feldfreien SONOS-Struktur (Flachbandzustand) mit p-Substrat und n⁺-Gate, wie aus J. T. Wallmark, J. H. Scott, RCA Rev., Vol. 30, 335-381 (1969) be kannt. Fig. 2 shows the band model of a field-free SONOS structure (flat band state) with p-substrate and n ⁺ gate, as known from JT Wallmark, JH Scott, RCA Rev., Vol. 30, 335-381 (1969).

Wie aus Fig. 2 zu ersehen ist, liegt im Nitrid das Leitungs band höher und das Valenzband tiefer als im Substrat bzw. im Poly-Gate. Deshalb wird es ohne angelegte äußere Spannung zu keiner Ladungsinjektion ins Nitrid kommen.As can be seen from Fig. 2, the conduction band is higher in the nitride and the valence band is lower than in the substrate or in the poly gate. Therefore, no charge injection into the nitride will occur without external voltage being applied.

Fig. 3 und Fig. 4 kennzeichnen den Zustand einer SONOS- Struktur, an deren Gate eine positive bzw. negative äußere Spannung angelegt ist. Fig. 3 and Fig. 4 indicate the state of a structure SONOS at whose gate a positive or negative external voltage is applied.

Die geringere Dicke des Bottom-Oxids gegenüber der des Top-Oxids ermöglicht es, Ladungsträger vorzugsweise aus dem Substrat und nicht aus dem Gate zu injizieren, wie unten nä her beschrieben.The lower thickness of the bottom oxide compared to that of the Top-Oxides enables charge carriers to be removed preferably from the Substrate and not to inject from the gate as below described here.

In Fig. 3 entsteht an der Halbleiteroberfläche eine Inver sionsschicht und Elektronen können durch das dünne Bot tom-Oxid in das durch das elektrische Feld nach unten gezoge ne Leitungsband im Nitrid tunneln (1). Dort werden sie an lo kalisierte Haftstellen gebunden und wandern mittels Poo le-Frenkel-Leitung weiter in das Nitridvolumen hinein. Dies hat eine Aufladung der Nitrid-Schicht mit Elektronen zur Fol ge. Daraus resultiert eine Verschiebung der Flachbandspannung in positiver Richtung. Elektronen, die durch das elektrische Feld im Nitrid bis zum Top-Oxid driften, tunneln teilweise durch das Top-Oxid und fließen über das Gate ab (2).In Fig. 3, an inversion layer is formed on the semiconductor surface and electrons can tunnel through the thin bot tom oxide into the conduction band drawn down by the electric field in the nitride (1). There they are bound to localized points of detention and migrate further into the nitride volume by means of the Poo le-Frenkel line. This results in electrification of the nitride layer. This results in a shift in the ribbon tension in the positive direction. Electrons that drift through the electrical field in the nitride to the top oxide partially tunnel through the top oxide and flow off via the gate (2).

Außerdem werden Locher vom Valenzband des Polysiliziums durch das Top-Oxid ins Valenzband des Nitrids injiziert (3). Die Ladungsinjektion von Lochern ist aber aufgrund der größeren Oxiddicke und höheren Potentialbarriere wesentlich unwahr scheinlicher. Mit steigender Ladung im Nitrid erniedrigt sich (1) und (2) steigt an. Werden diese Strombeiträge gleich groß, wird Netto keine zusätzliche Ladung ins Nitrid inji ziert, d. h. die Verschiebung der Flachbandspannung geht in Sättigung.In addition, holes are cut through from the valence band of the polysilicon the top oxide is injected into the valence band of the nitride (3). The Charge injection of holes is due to the larger Oxide thickness and higher potential barrier much untrue more likely. With increasing charge in the nitride it decreases (1) and (2) increase. Will these electricity contributions be the same large, no additional net charge is injected into the nitride graces, d. H. the shift in ribbon tension goes in Saturation.

Das Programmieren mit positiver Spannung wird nach allgemei ner Konvention als Schreiben bezeichnet. Bei heutigen Anwen dungen sind die Programmierzeiten beim Schreiben zu kurz, als daß dieser Gleichgewichtszustand erreicht werden könnte.Programming with positive voltage becomes general convention called writing. For today's users programming times when writing are too short as that this state of equilibrium could be reached.

In Fig. 4 tunneln Locher vom Valenzband des Substrats ins Va lenzband des Nitrids (4) und rekombinieren mit den bereits injizierten Elektronen und führen so zum Löschen der gespei cherten Ladung. Außerdem ist es möglich, daß Elektronen, die durch Schreiben zuvor ins Nitrid injiziert wurden, zurück ins Substrat tunneln (5).In Fig. 4 holes puncture from the valence band of the substrate into the valence band of the nitride (4) and recombine with the already injected electrons and thus lead to the deletion of the stored charge. It is also possible that electrons that were previously injected into the nitride by writing can tunnel back into the substrate (5).

Die Flachbandspannung und somit die Einsatzspannung wird in negativer Richtung verschoben. Löcher, die sich in Richtung des Top-Oxids bewegen und ins Gate tunneln, sind zu vernach lässigen (6). Vielmehr können jedoch Elektronen vom Leitungs band des Poly-Gates ins Nitrid tunneln (7).The ribbon tension and thus the threshold voltage is in shifted negative direction. Holes that are towards moving the top oxide and tunneling into the gate are negligible casual (6). Rather, however, electrons from the line tunnel of the poly gate into the nitride (7).

Durch die sinkende negative Ladung bzw. Akkumulation positi ver Ladung im Nitrid vergrößert sich im Laufe des Löschvor gangs das elektrische Feld im Top-Oxid und führt somit zu verstärktem Elektronentunneln (7). Letztendlich kommt es zum Gleichgewicht zwischen (4)/(5) und (7). Als Netto-Effekt wird keine weitere Ladung im Nitrid getrappt.Due to the sinking negative charge or accumulation positi The charge in the nitride increases during the extinguishing process electric field in the top oxide and thus leads to enhanced electron tunneling (7). Ultimately it comes to Balance between (4) / (5) and (7). As a net effect no further charge trapped in the nitride.

Es sei hier angemerkt, daß diese Gleichgewichtssituation da durch ermöglicht wird, daß die Dicke der Potentialbarriere für Elektronen am Top-Oxid zwar größer, deren Höhe gegenüber der für Locher am Bottom-Oxid aber kleiner ist.It should be noted here that this equilibrium situation is there by allowing the thickness of the potential barrier larger for electrons at the top oxide, their height compared which is smaller for holes in the bottom oxide.

Der störende Einfluß des konkurrierenden Prozesses der La dungsinjektion aus der Gate-Elektrode tritt weniger beim Schreiben als vielmehr beim Löschen auf. Beim Löschen begibt sich die Verschiebung der Einsatzspannung umso früher in Sättigung, je größer (absolut) die angelegt Spannung ist.The disruptive influence of the competing process of the La Injection from the gate electrode occurs less when writing rather than when deleting. When deleting the shift in the threshold voltage occurs all the earlier in saturation, the greater (absolute) the applied voltage.

Um die Einsatzspannung auf den ursprünglichen Wert (vor dem Schreiben) zurückzustellen, darf die angelegte Spannung also einen gewissen Wert nicht überschreiten. Dies verhindert kür zere Löschzeiten.To restore the threshold voltage to the original value (before Writing), the voltage applied may do not exceed a certain value. This prevents kür zero deletion times.

In den bisher üblichen SONOS-Transistoren besteht das Drei fach-Dielektrikum aus der Schichtfolge SiO₂ - Si₃N₄ - SiO₂. Im ladungsfreien Zustand ist das elektrische Feld in Bottom- und Top-Oxid somit gleich groß. Im Verlauf der Injektion von La dungsträgern erniedrigt sich das elektrische Feld im Bot tom-Oxid und erhöht sich im Top-Oxid.In the usual SONOS transistors, the triple dielectric consists of the layer sequence SiO ₂ - Si ₃ N ₄ - SiO ₂ . In the charge-free state, the electric field in bottom and top oxide is therefore the same. In the course of the injection of charge carriers, the electric field in the bot tom oxide decreases and increases in the top oxide.

Ersetzt man das Dielektrikum SiO₂ (ε_r = 4) im Top-Dielektrikum durch ein Material mit einer größeren Dielektrizitäts konstanten, erniedrigt sich das elektrische Feld im Top-Oxid. Für den Fall, daß das Dielektrikum noch nicht geladen ist und sich an den Grenzflächen keine Oberflächenladungen befinden, liefert der Gaußsche Satz:
If the dielectric SiO ₂ (ε _r = 4) in the top dielectric is replaced by a material with a higher dielectric constant, the electric field in the top oxide decreases. In the event that the dielectric is not yet charged and there are no surface charges at the interfaces, the Gaussian theorem provides:

E_Top-Oxid / E_Bottom-Oxid = ε_Top-Oxid / ε_Bottom-Oxid (1)
E _{top oxide} / E _{bottom oxide} = ε _{top oxide} / ε _{bottom oxide} (1)

wobei E_Top-Oxid das elektrische Feld des Top-Oxids, E_Bottom-Oxid das elektrische Feld des Bottom-Oxids, ε_Top-Oxid die Dielektri zitätskonstante des Top-Oxids und ε_Bottom-Oxid die Dielektrizi tätskonstante des Bottom-Oxids bezeichnen.where E _{top oxide is} the electric field of the top oxide, E _{bottom oxide is} the electric field of the bottom oxide, ε _{top oxide is} the dielectric constant of the top oxide and ε _{bottom oxide is} the dielectric constant of the bottom oxide.

Tunnelströme durch das Top-Oxid werden je nach vorliegendem elektrischen Feld und Barrierenhöhe entweder durch Fowler- Nordheim-, modifiziertes Fowler-Nordheim- oder direktes Tun neln beschrieben.Tunnel currents through the top oxide will vary depending on the situation electric field and barrier height either by Fowler- Nordheim-, modified Fowler-Nordheim- or direct doing described.

Vereinfacht dargestellt gilt für alle drei Mechanismen im we sentlichen folgende Abhängigkeit des Tunnelstroms j vom elek trischen Feld E und Barrierenhöhe ϕ_B:
To put it simply, the following essentially applies to all three mechanisms: the tunnel current j depends on the electrical field E and the barrier height ϕ _B :

j ~ 1/ϕ_B E² exp (-ϕ_B ^3/2/E) (2)j ~ 1 / ϕ _B E ² exp (-ϕ _B ^3/2 / E) (2)

Bei einem Dielektrikum mit ε_r = 20 und halber Barrierenhöhe (ϕ_B = 1.5 - 2.0 eV) im Vergleich zu SiO₂ verringert sich der Tun nelstrom durch das Top-Dielektrikum bereits um ein bis zwei Größenordnungen.In the case of a dielectric with ε _r = 20 and half the barrier height (ϕ _B = 1.5 - 2.0 eV) in comparison to SiO ₂ , the tunnel current is already reduced by one to two orders of magnitude through the top dielectric.

Bei Dielektrika mit ε_r = 100 und ϕ_B= 1.5 - 2.0 eV verringert sich der Tunnelstrom rechnerisch sogar um 6 Größenordnungen.In the case of dielectrics with ε _r = 100 and ϕ _B = 1.5 - 2.0 eV, the tunnel current is mathematically reduced by 6 orders of magnitude.

Im Gegensatz zu herkömmlichen SONOS-Transistoren ergeben sich dabei folgende Auswirkungen:
In contrast to conventional SONOS transistors, this has the following effects:

1. Bei gleichbleibender Spannung fällt von dieser ein grö ßerer Anteil über dem Bottom-Oxid und ein kleinerer über dem Top-Dielektrikum ab. Dies führt zu erhöhter Ladungs injektion vom Substrat und damit zu kürzeren Program mierzeiten. 1. If the voltage remains constant, a large one falls from it a larger portion above the bottom oxide and a smaller portion above the top dielectric. This leads to increased charge injection from the substrate and thus to a shorter program eating times.
2. Außerdem tritt beim Löschen der oben geschilderte Gleichgewichtszustand erst später ein. Da man Transisto ren mit den neuen Top-Materialien bei gleicher Program mierspannung zu niedrigeren Einsatzspannungen verschie ben kann, kann man, um bei der gleichen Einsatzspannung zu landen, zu betragsmäßig höheren Spannungen übergehen. Das Löschen geht dann natürlich noch schneller.2. Also occurs when deleting the above State of equilibrium only later. Since you are Transisto with the new top materials with the same program Shift the lubricating voltage to lower threshold voltages ben can, in order to at the same threshold voltage to land, to higher tensions. Deleting is of course faster.
3. Ist man weniger an kürzeren Programmierzeiten interes siert, so kann man bei gleichbleibenden Zeiten die Pro grammierspannungen wesentlich erniedrigen.3. One is less interested in shorter programming times If the times are the same, you can use the Pro significantly reduce grammage tensions.
4. Jede Kombination aus 1. und 3. ist denkbar.4. Any combination of 1st and 3rd is conceivable.
5. Für die Datenhaltung (retention time) ist vor allem die Dicke des Bottom-Oxids entscheidend. Aufgrund ihres ei genen Feldes tunneln Ladungsträger aus dem Nitrid durch das dünne Bottom-Oxid zurück ins Substrat. Erhöht man die Dicke des Bottom-Oxids von beispielsweise 2 nm auf 3 nm, ist eine um Größenordnungen bessere Datenhaltung möglich. Um gleiche Programmierzeiten zu gewährleisten, muß die Spannung geringfügig angehoben werden, bleibt aber immer noch unter der herkömmlicher SONOS- Transistoren.5. For the data storage (retention time) is above all Bottom oxide thickness is crucial. Because of their egg In this field, charge carriers tunnel out of the nitride the thin bottom oxide back into the substrate. One increases the thickness of the bottom oxide from, for example, 2 nm to 3 nm, is an order of magnitude better data storage possible. To ensure the same programming times, if the voltage has to be raised slightly, remains but still under the conventional SONOS Transistors.

Die polykristalline Struktur dieser Materialien und ein damit verbundener erhöhter Leckstrom an den Korngrenzen spielt für die Datenhaltung keine Rolle, da im Nitrid die Ladungen an lokalisierten Haftstellen gespeichert sind.The polycrystalline structure of these materials and thus associated increased leakage current at the grain boundaries plays a role in Data storage is irrelevant because the charges are in the nitride localized detention places are stored.

Fig. 1 zeigt eine schematische Darstellung einer Ausführungs form der erfindungsgemäßen Halbleitervorrichtung in Form ei nes MOS-Feldeffekttransistors. Fig. 1 shows a schematic representation of an embodiment of the semiconductor device according to the invention in the form of a MOS field effect transistor.

In Fig. 1 bezeichnen 10 ein p-Silizium-Substrat, 20 eine n⁺- Source, 25 einen Kanalbereich, 30 einen n⁺-Drain, 40 ein Bot tom-Oxid, 50 ein Si₃N₄-Dielektrikum, 60 ein Top-Oxid, 70 ei nen Gate-Anschluß und U_G eine Gate-Vorsorgungsspannung (Sub strat 10 liegt in diesem Beispiel auf Masse).In Fig. 1, 10 denote a p-silicon substrate, 20 an n ⁺ source, 25 a channel region, 30 an n ⁺ drain, 40 a bot tom oxide, 50 a Si ₃ N ₄ dielectric, 60 a top -Oxid, 70 ei NEN gate connection and U _G a gate supply voltage (Sub strat 10 is in this example to ground).

Als Top-Dielektrikum 60 verwendet man bei diesem Ausführungs beispiel ein oder mehrere Materialien mit einer hohen Dielek trizitätskonstanten (relativ zu SiO₂, welches das Bottom- Dielektrikum bildet), nämlich z. B. Al₂O₃ (ε_r = 12), HfO, CeO₂, ZrO₂, Ta₂O₅, Y₂O₃ (alle etwa ε_r = 20) oder TiO₂ (je nach Textur bis zu ε_r = 100).As a top dielectric 60 used in this embodiment example one or more materials with a high dielectric constant (relative to SiO ₂ , which forms the bottom dielectric), namely z. B. Al ₂ O ₃ (ε _r = 12), HfO, CeO ₂ , ZrO ₂ , Ta ₂ O ₅ , Y ₂ O ₃ (all about ε _r = 20) or TiO ₂ (depending on the texture up to ε _r = 100).

Das Dreifach-Dielektrikum eines solchen SONOS-Transistors hat somit folgende Struktur:
The triple dielectric of such a SONOS transistor thus has the following structure:

SiO₂ - Si₃N₄ - (Al₂O₃ und/oder HfO und/oder CeO₂ und/oder ZrO₂ und/oder Ta₂O₅ und/oder Y₂O₃ und/oder TiO₂).SiO ₂ - Si ₃ N ₄ - (Al ₂ O ₃ and / or HfO and / or CeO ₂ and / or ZrO ₂ and / or Ta ₂ O ₅ and / or Y ₂ O ₃ and / or TiO ₂ ).

Als Gate-Anschluß 70 verwende man vorzugsweise Materialien mit hohen Austrittsarbeiten. Hier sind beispielsweise die Me talle Pt, Au, W, Ir oder Silizide oder TiN oder poly kristallines p-dotiertes Silizium (für p⁺-Polysilizium siehe H. Reisinger, M. Franosch, B. Hasler, T. Böhm, 1997 Symp. on VLSI Technol. Dig. of Tech. Papers, 1 13-1 14) zu nennen.Materials with high work functions are preferably used as gate connection 70 . Here are, for example, the metals Pt, Au, W, Ir or silicides or TiN or polycrystalline p-doped silicon (for p ⁺ polysilicon see H. Reisinger, M. Franosch, B. Hasler, T. Böhm, 1997 Symp. on VLSI Technol. Dig. of Tech. Papers, 1 13-1 14).

Aufgrund der höheren Potentialbarriere erreicht man dadurch eine verminderte Tunnelwahrscheinlichkeit für Elektronen aus dem Gate (beim Löschen). Sowohl n- als auch p-Kanal-Transi storen sind mit diesen Dreifach-Dielektrika realisierbar.Because of the higher potential barrier, this is achieved reduced tunneling probability for electrons the gate (when deleting). Both n and p channel transi blinds can be realized with these triple dielectrics.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzug ter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modi fizierbar. Although the present invention is preferred based on the foregoing ter embodiments has been described, it is on it not limited, but modes in a variety of ways fitable.

BezugszeichenlisteReference list

1010th

p-Silizium-Substrat
p-silicon substrate

2020th

n⁺ n ⁺

-Source
Source

2525th

Kanalbereich
Channel area

3030th

n⁺ n ⁺

-Drain
-Drain

4040

Bottom-Oxid
Bottom oxide

5050

Si₃ Si ₃

N₄ N ₄

-Dielektrikum
-Dielectric

6060

Top-Oxid
Top oxide

7070

Gate-Anschluß
U_G Gate connection
U _G

Gate-Vorsorgungsspannung
Gate supply voltage

Claims

1. Halbleitervorrichtung mit einem Mehrfachdielektrikum, insbesondere einem ONO-Dreifachdielektrikum, mit:
einem Halbleitersubstrat (10) eines ersten Leitungstyps;
einem im Halbleitersubstrat (10) vorgesehenen ersten Dotie rungsbereich (20) eines zweiten Leitungstyps;
einem im Halbleitersubstrat (10) vorgesehenen zweiten Dotie rungsbereich (30) des zweiten Leitungstyps;
einem zwischen dem ersten und dem zweiten Dotierungsbereich (20, 30) liegenden Kanalbereich (25);
einem über dem Kanalbereich (25) liegenden Gate-Dielektrikum (40, 50, 60), welches zumindest drei Schichten aufweist; und
einem über dem Gate-Dielektrikum (40, 50, 60) vorgesehenen Gate-Anschluß (70);
dadurch gekennzeichnet, daß
die unterste Schicht (40) des Gate-Dielektrikums (40, 50, 60) eine wesentlich kleinere Dielektrizitätskonstante aufweist als die oberste Schicht (60) des Gate-Dielektrikums (40, 50, 60).1. Semiconductor device with a multiple dielectric, in particular an ONO triple dielectric, with:
a semiconductor substrate ( 10 ) of a first conductivity type;
a first doping region ( 20 ) of a second conductivity type provided in the semiconductor substrate ( 10 );
a second doping region ( 30 ) of the second conductivity type provided in the semiconductor substrate ( 10 );
a channel region ( 25 ) lying between the first and the second doping region ( 20 , 30 );
a gate dielectric ( 40 , 50 , 60 ) lying above the channel region ( 25 ) and having at least three layers; and
a gate terminal ( 70 ) provided over the gate dielectric ( 40 , 50 , 60 );
characterized in that
the bottom layer ( 40 ) of the gate dielectric ( 40 , 50 , 60 ) has a substantially smaller dielectric constant than the top layer ( 60 ) of the gate dielectric ( 40 , 50 , 60 ).

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß das Gate-Dielektrikum (40, 50, 60) eine SiO₂- Schicht (40) als unterste Schicht und eine darüberliegende Si₃N₄-Schicht (50) aufweist. 2. Semiconductor device according to claim 1, characterized in that the gate dielectric ( 40 , 50 , 60 ) has an SiO ₂ layer ( 40 ) as the bottom layer and an overlying Si ₃ N ₄ layer ( 50 ).

3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gate-Dielektrikum (40, 50, 60) als oberste Schicht (60) eine Schicht aus mindestens einem der folgenden Materialien aufweist: Al₂O₃, HfO, CeO₂, ZrO₂, Ta₂O₅, Y₂O₃, TiO₂.3. Semiconductor device according to claim 1 or 2, characterized in that the gate dielectric ( 40 , 50 , 60 ) as the uppermost layer ( 60 ) has a layer made of at least one of the following materials: Al ₂ O ₃ , HfO, CeO ₂ , ZrO ₂ , Ta ₂ O ₅ , Y ₂ O ₃ , TiO ₂ .

4. Halbleitervorrichtung nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß der Gate-Anschluß (70) mindestens eines der folgenden Materialien aufweist: Pt, Au, W, Ir oder Silizide oder TiN oder polykristallines p-dotiertes Silizium.4. Semiconductor device according to one of the preceding claims, characterized in that the gate connection ( 70 ) has at least one of the following materials: Pt, Au, W, Ir or silicides or TiN or polycrystalline p-doped silicon.

5. Halbleitervorrichtung nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß es sich um einen MOS- Feldeffekttransistor in Silizium-Technologie handelt.5. Semiconductor device according to one of the preceding An sayings, characterized in that it is a MOS Field effect transistor in silicon technology.