DE19857060A1 - Method for producing quantum dots in a semiconductor device - Google Patents

Method for producing quantum dots in a semiconductor device

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen von Quantenpunkten in einem Halbleiterbauteil.The invention relates to a method for producing Quantum dots in a semiconductor device.

Wenn es um die Erhöhung der Integration von Halbleiterspei­ chern geht, die eine MOS-Struktur verwenden, sind bald er­ reichbare Grenzen vorauszusehen, weswegen eine neue Her­ stelltechnik erforderlich ist. Wenn ein Halbleiterspeicher MOS-Struktur aufweist, erfolgt ein Schaltvorgang in einer MOS-Zelle mittels einer Gatespannung, was jedoch bei einer Packungsdichte nicht mehr möglich ist, wie sie bei einem DRAM-Speicher mit einer Größe von 4 GB auftritt, da dann der Source-Drain-Abstand im Bereich von nur ungefähr 0,13 µm liegt (S. Wolf, "Silicon Processing for the VLSI Era", V2, Kap. 8). Anders gesagt, ist es vorauszusehen, daß für DRAMs mit MOS-Struktur eine Integrationsgrenze bei ungefähr 4 GB besteht, da bei noch kleinerem Source-Drain-Abstand Fehl­ funktionen der Bauteile durch Tunnelvorgänge zwischen der Source und dem Drain und durch einen Gateoxidfilm selbst ohne angelegte Gatespannung auftreten können. Daher sollte zum Herstellen eines Bauteils der Giga- oder Terabyteklasse eine andere Bauteilstruktur als die aktuelle MOS-Struktur verwendet werden, wofür derzeit viele Forschungsgruppen die SET (Single Electron Transistor = Einzelelektronentransis­ tor)-Struktur vorschlagen [s. K. K. Likharev, IBM J. Res. Develop. 32 (1), 5. 144 (1988)].When it comes to increasing the integration of semiconductor memory chers who use a MOS structure will soon be there predictable limits, which is why a new man positioning technology is required. If a semiconductor memory Has MOS structure, a switching process takes place in one MOS cell by means of a gate voltage, but this is the case with a Packing density is no longer possible, as with a DRAM memory with a size of 4 GB occurs because then the Source-drain distance in the range of only about 0.13 µm (S. Wolf, "Silicon Processing for the VLSI Era", V2, Cape. 8th). In other words, it is anticipated that for DRAMs  with MOS structure, an integration limit of about 4 GB exists because if the source-drain distance is even smaller, it is missing functions of the components through tunnel processes between the Source and the drain and through a gate oxide film itself can occur without applied gate voltage. Therefore should to manufacture a component of the Giga or Terabyte class a different component structure than the current MOS structure are used, for which many research groups currently use the SET (Single Electron Transistor = single electron transistor gate) structure [see. K.K. Likharev, IBM J. Res. Develop. 32 (1), 5. 144 (1988)].

Zur Verwendung eines SET als Schaltbauteil eines DRAM sind die folgenden Probleme zu überwinden. Erstens sollte, ange­ sichts der physikalischen Funktion eines SET, die Größe ei­ nes für eine SET-Zelle erforderlichen Quantenpunkts den kleinen Wert von unter 10 nm aufweisen, damit der Betrieb der Zelle keinerlei Fehlverhalten durch thermische Schwin­ gungen zeigt. Daher ist ein Quantenpunkt von mindestens ei­ nigen wenigen Nanometern erforderlich, um Betrieb eines SET bei Raumtemperatur zu ermöglichen. Außerdem ist in dieser Hinsicht zusätzlich zu berücksichtigen, daß ein Prozeß zum Herstellen von Quantenpunkten entwickelt werden muß, der eine Integration auf einem Wafer mit einer Größe von 8 bis 12 Zoll (1 Zoll = 2,54 cm) aufweist.To use a SET as a switching component of a DRAM are to overcome the following problems. First, should considering the physical function of a SET, the size ei nes the quantum dot required for a SET cell have a small value of less than 10 nm so that the operation the cell does not malfunction due to thermal vibrations shows. Therefore, a quantum dot is at least ei few nanometers required to operate a SET to allow at room temperature. It is also in this With regard to the fact that a process for Manufacturing quantum dots must be developed an integration on a wafer with a size of 8 to 12 inches (1 inch = 2.54 cm).

Wenn die bisherigen Forschungsergebnisse durchgesehen wer­ den, ergibt sich, daß sich die Entwicklung noch in einem Stadium befindet, in dem das Funktionsprinzip von SET-Bau­ teilen erforscht wird. Anders gesagt, befindet sich die Ent­ wicklung immer noch im Stadium, in dem zum Ausbilden von Quantenpunkten in erster Linie EBL (Elektronenstrahlithogra­ phie) oder RIE (reaktives Ionenätzen) verwendet wird. Siehe hierzu: K. Nakazato, T. J. Thornton, J. White und H. Ahmed, Appl. Phys. Lett. 61 (26), 3145 (1992); D. J. Paul, J. R. A. Cleaver, H. Ahmed und T. E. Whall, Appl. Phys. Lett. 63 (5), 631 (1993); D. Ali und H. Ahmed, Appl. Phys. Lett. 64 (16), 2119 (1994); E. Leobandung, L. Guo, Y. Wang und S. Y. Chou, Appl. Phys. Lett. 67 (7), 938 (1995); K. Nakazato, R. J. Blankie und H. Ahmed, J. Appl. Phys. 75 (10), 5123 (1992); Y. Takahashi, M. Nagase, H. Namatus, K. Kurihara, K. Iwada­ te, Y. Nakajima, S. Horiguchi, K. Murase und M. Tabe, IEDM 1994, S. 936; und E. Leobandung, L. Guo und S. Y. Chou, IEDM 1995, S. 365.If the previous research results are looked through who , it follows that the development is still in one Stage is where the principle of operation of SET-Bau sharing is researched. In other words, the Ent is winding is still in the stage of training Quantum dots primarily EBL (electron beam lithography phie) or RIE (reactive ion etching) is used. Please refer on this: K. Nakazato, T. J. Thornton, J. White and H. Ahmed, Appl. Phys. Lett. 61 (26), 3145 (1992); D.J. Paul, J.R.A.  Cleaver, H. Ahmed and T. E. Whall, Appl. Phys. Lett. 63 (5), 631 (1993); D. Ali and H. Ahmed, Appl. Phys. Lett. 64 (16), 2119 (1994); E. Leobandung, L. Guo, Y. Wang and S. Y. Chou, Appl. Phys. Lett. 67 (7), 938 (1995); K. Nakazato, R. J. Blankie and H. Ahmed, J. Appl. Phys. 75 (10), 5123 (1992); Y. Takahashi, M. Nagase, H. Namatus, K. Kurihara, K. Iwada te, Y. Nakajima, S. Horiguchi, K. Murase and M. Tabe, IEDM 1994, p. 936; and E. Leobandung, L. Guo and S. Y. Chou, IEDM 1995, p. 365.

Derartige Quantenpunkte finden bei SET-Speicherbauteilen und auch bei Lichtemissionsbauteilen Anwendung. Die Anwendung bei einem Lichtemissionsbauteil ist durch das Prinzip ermög­ licht, daß eine Energiebandlücke umso größer wird, je klei­ ner die Abmessung eines Materials wird, mit daraus folgender Abnahme der Wellenlänge emittierten Lichts. D. h., daß dann, wenn dasselbe Material bis in den Subnanometerbereich verkleinert wird, es Licht mit einer Wellenlänge emittiert, die verschieden von Licht aus Volumenmaterial ist. Unter Verwendung der Abhängigkeit der Wellenlänge emittierten Lichts von der Materialgröße wird die Größe eines Quanten­ punkts eingestellt, um Licht gewünschter Wellenlänge zu er­ zielen. Derartige Forschungen werden derzeit auf dem Gebiet von III-V-Halbleitern, die typische Lichtemissionsmateria­ lien sind, engagiert ausgeführt. Siehe hierzu: D. Leonard, M. Krishnamurthy, C. M. Reaves und S. P. Denbaars und P. M. Petroff, Appl. Phys. Lett. 63 (23), 3203 (1993) und O. I. Micic, J. Sprague, Z. Lu und A. J. Nozik, Appl. Phys. Lett. 68 (22), 3150 (1996). Es existieren Berichte, daß Silizium (Si) oder Germanium (Ge), die eine indirekte Bandlücke auf­ weisen, auch blaues Licht emittieren, wenn ihre Größe ver­ ringert wird. Durch Ausbilden eines Quantenpunkts in Sili­ zium oder Germanium ist demgemäß die Anwendung bei einem Lichtemissionsbauteil möglich. Siehe hierzu: Y. Kanemitsu, H. Uto und Y. Masumoto, Appl. Phys. Lett. 61 (18), 2187 (1992) und H. Morisaki, H. Hashimoto, F. W. Ping, H. Nozawa und H. Ono, J. Appl. Phys. 74 (4), 2977 (1993).Such quantum dots can be found in SET memory devices and also used for light emission components. The application in the case of a light emission component, this is made possible by the principle light that an energy band gap gets bigger the smaller ner the dimension of a material, with the following Decrease in the wavelength of light emitted. That is, that then when the same material down to the subnanometer range is reduced, it emits light with a wavelength, which is different from light from bulk material. Under Using the dependence of the wavelength emitted Material-sized light becomes the size of a quantum points to light of the desired wavelength aim. Such research is currently in the field of III-V semiconductors, the typical light emission material lien are carried out with commitment. See: D. Leonard, M. Krishnamurthy, C. M. Reaves and S. P. Denbaars and P. M. Petroff, Appl. Phys. Lett. 63 (23), 3203 (1993) and O.I. Micic, J. Sprague, Z. Lu and A. J. Nozik, Appl. Phys. Lett. 68 (22), 3150 (1996). There are reports that silicon (Si) or germanium (Ge), which have an indirect band gap point, also emit blue light if their size ver is wrestled. By forming a quantum dot in sili Accordingly, zium or germanium is used for one Light emission component possible. See: Y. Kanemitsu, H. Uto and Y. Masumoto, Appl. Phys. Lett. 61 (18), 2187  (1992) and H. Morisaki, H. Hashimoto, F. W. Ping, H. Nozawa and H. Ono, J. Appl. Phys. 74 (4), 2977 (1993).

Wenn in einem SET Quantenpunkte von Nanometerabmessung ver­ wendet werden, hängt die Frage, wie die Quantenpunkte inner­ halb einer Zelle verteilt werden sollen, hauptsächlich von der zu verwendenden SET-Struktur ab. Verschiedene SET-Struk­ turen, wie sie bisher vorgeschlagen wurden, können in zwei Arten eingeteilt werden. Die eine betrifft SET-Strukturen, die, ähnlich wie die MOS-Struktur, über eine Source, einen Drain und ein Gate zusammen mit einem Kanal mit den Quanten­ punkten verfügen, die einen diskreten Fluß von Elektronen ermöglichen. Es können auch ein Kanal mit einem Isolator so­ wie ein Array mehrkanaliger Leiter (Quantenpunkte) vorhanden sein, die diskretes Elektronentunneln durch die Quantenpunk­ te ermöglichen, d. h., daß der Kanal eine Form hat, bei der die Quantenpunkte im Isolator eingebettet sind. Siehe hier­ zu: K. Nakazato, T. J. Thornton, J. White und H. Ahmed, Appl. Phys. Lett. 61 (26), 3145 (1992); D. J. Paul, J. R. A. Cleaver, H. Ahmed und T. E. Whall, Appl. Phys. Lett. 63 (5), 631 (1993); D. Ali und H. Ahmed, Appl. Phys. Lett. 67 (7), 938 (1995); K. Nakazato, R. J. Blankie und H. Ahmed, J. Appl. Phys. 75 (10), 5123 (1992); Y. Takahashi, M. Nagase, H. Namatsu, K. Kurihara, K. Iwadate, Y. Nakajima, S. Hori­ guchi, K. Murase und N. Tabe, IEDM 1994, S. 938; E. Leoban­ dung, L. Guo und S. Y. Chou, IEDM 1995, S. 365; O. I. Micic, H. Sprague, Z. Lu und A. J. Nozik, Appl. Phys. Lett. 68 (22), 3150 (1996) und D. V. Averin und K. K. Likharev in "Single Charging Tunneling", herausgegeben von H. Grabert und M. H. Devoret (Plenum, New York, 1992), S. 311. Dies repräsentiert die einfachste Struktur, wie sie durch diskretes Tunneln zum Übertragen von Elektronen erforderlich ist. Obwohl auch For­ schungsergebnisse existieren, die verifizieren, daß der zum Betreiben einer SET-Zelle erforderliche Coulombblockadeef­ fekt sogar dann vorhanden ist, wenn der Kanal mit einer zweidimensionalen, kontinuierlichen, leitenden Linie ausge­ bildet ist, entlang der Elektronen übertragen werden [M. A. Kastner, Rev. Mod. Phys. 64 (3), 845 (1992) und R. A. Smith und H. Ahmed, J. Appl. Phys. 81 (6), 2699 (1997)], besteht die sicherste Art des Induzierens diskreten Tunnelns von Elektroden selbstverständlich darin, Quantenpunkte in einem Isolator anzubringen.If in a SET quantum dots of nanometer size ver the question depends on how the quantum dots inside to be distributed in half a cell, mainly by the SET structure to be used. Various SET structures tures, as previously proposed, can be divided into two Species can be classified. One concerns SET structures, which, similar to the MOS structure, has one source, one Drain and a gate together with a channel with the quantum points that have a discrete flow of electrons enable. It can also be a channel with an isolator like that like an array of multi-channel conductors (quantum dots) be the discrete electron tunneling through the quantum dot enable te, d. that is, the channel has a shape in which the quantum dots are embedded in the isolator. See here to: K. Nakazato, T. J. Thornton, J. White and H. Ahmed, Appl. Phys. Lett. 61 (26), 3145 (1992); D.J. Paul, J.R.A. Cleaver, H. Ahmed and T. E. Whall, Appl. Phys. Lett. 63 (5), 631 (1993); D. Ali and H. Ahmed, Appl. Phys. Lett. 67 (7), 938 (1995); K. Nakazato, R. J. Blankie and H. Ahmed, J. Appl. Phys. 75 (10), 5123 (1992); Y. Takahashi, M. Nagase, H. Namatsu, K. Kurihara, K. Iwadate, Y. Nakajima, S. Hori guchi, K. Murase and N. Tabe, IEDM 1994, p. 938; E. Leoban dung, L. Guo and S. Y. Chou, IEDM 1995, p. 365; O. I. Micic, H. Sprague, Z. Lu and A. J. Nozik, Appl. Phys. Lett. 68 (22), 3150 (1996) and D.V. Averin and K.K. Likharev in "Single Charging Tunneling ", edited by H. Grabert and M. H. Devoret (Plenum, New York, 1992), p. 311. This represents the simplest structure as seen through discrete tunneling Transfer of electrons is required. Although For Research results exist which verify that the Operating a SET cell requires coulomb blockadeef is present even if the channel with a  two-dimensional, continuous, guiding line forms, along which electrons are transferred [M. A. Kastner, Rev. Mod. Phys. 64 (3), 845 (1992) and R.A. Smith and H. Ahmed, J. Appl. Phys. 81 (6), 2699 (1997)] the safest way to induce discrete tunneling Electrodes, of course, quantum dots in one Install isolator.

Die andere Art betrifft SET-Strukturen, von denen jede wie­ derum eine der MOS-Struktur ähnliche Struktur aufweist, je­ doch mit einem potentialungebundenen Punkt für einen Lade­ vorgang für Elektronen im Kanal, um einen durch den Kanal fließenden Strom zu verringern. Siehe hierzu: S. Tiwari, F. Rana, H. Hanafi, A. Hartstein, E. F. Crabbe und K. Chan, Appl., Phys. Lett. 68 (10), 1377 (1994); K. Yano, T. Ishii, T. Hashimoto, T. Kobayashi, F. Murai und K. Seki, IEEE Trans. Electron Devices 41 (9), 1628 (1994); und A. Nakajima, T. Futatsugi, K. Kosemura, T. Fukano und N. Yokoyama, Appl. Phys. Lett. 70 (13), 1742 (1997). Diese Art einer SET-Struk­ tur ist derjenigen eines EPROM ähnlich, der einen Um­ kehreffekt mittels heißer Ladungsträger nutzt. Eine derarti­ ge Verringerung des Stroms zeigt eine quantisierte Änderung durch einen Elektronladevorgang, wenn ein Coulombblockadeef­ fekt auftritt, gemäß dem in die Quantenpunkte geladene Elek­ tronen ein weiteres Hineinladen von Elektronen vermeiden. Daher sollte die Ladeenergie für eine Zelle unter der ther­ mischen Energie der Zelle liegen, und der durch den Ladevor­ gang verursachte Spannungsabfall sollte ausreichend groß da­ für sein, daß er zur Verwendung bei einer Speicherzelle erfaßt werden kann, wofür die Größe eines Quantenpunkts im Bereich einiger weniger Nanometer liegen sollte.The other type concerns SET structures, each of which like which has a structure similar to the MOS structure, each but with a floating point for a drawer process for electrons in the channel to get one through the channel to reduce flowing current. See also: S. Tiwari, F. Rana, H. Hanafi, A. Hartstein, E.F. Crabbe and K. Chan, Appl., Phys. Lett. 68 (10), 1377 (1994); K. Yano, T. Ishii, T. Hashimoto, T. Kobayashi, F. Murai and K. Seki, IEEE Trans. Electron Devices 41 (9), 1628 (1994); and A. Nakajima, T. Futatsugi, K. Kosemura, T. Fukano and N. Yokoyama, Appl. Phys. Lett. 70 (13), 1742 (1997). This kind of a SET structure structure is similar to that of an EPROM which has an order sweeping effect using hot load carriers. Such a The reduction in current shows a quantized change by an electron charge when a Coulomb blockadeef occurs perfectly, according to the elec avoid further electron loading. Therefore, the charging energy for a cell under the ther mix energy of the cell, and that by the charging voltage drop caused should be sufficiently large for being detected for use with a memory cell what the size of a quantum dot in Should be in the range of a few nanometers.

Erstens wirkt die Speicherfunktion eines Quantenpunkt-Bau­ teils bisher nur bei extrem tiefen Temperaturen, da die Quantenpunkte aufgrund der Beschränkungen bei der EBL- und RIE-Technologie Beschränkungen hinsichtlich ihrer Größe un­ terliegen. Darüber hinaus ist es erkennbar, daß die Erzeu­ gung von Quantenpunkten durch EBL und RIE, wie bisher ver­ wendet, meistens nicht dazu geeignet ist, angemessenen Durchsatz zu erzielen und Integration auf einem großen Wafer auszuführen. Daher ist die Entwicklung eines Herstellprozes­ ses für Quantenpunkte, der bei einem Wafer großer Abmessun­ gen anwendbar ist und für angemessenen Durchsatz sorgen kann, wobei es sich um einen anderen Prozeß als EBL und RIE handeln muß, absolut erforderlich, um SETs für integrierte Schaltungen der nächsten Generation verwenden zu können.First, the memory function of a quantum dot construction works partly so far only at extremely low temperatures, because the Quantum dots due to restrictions on EBL and  RIE technology size and restrictions lying there. In addition, it can be seen that the Erzeu quantum dots by EBL and RIE, as previously used applies, mostly not suitable, reasonable Achieve throughput and integration on a large wafer to execute. Hence the development of a manufacturing process This is for quantum dots that are large in a wafer applicable and ensure adequate throughput may be a different process than EBL and RIE must act absolutely necessary to sets for integrated To use next generation circuits.

Zweitens sollte dann, wenn Quantenpunkte bei Lichtemissions­ bauteilen verwendet werden, die Größe eines Quantenpunkts so einstellbar sein, daß Licht gewünschter Wellenlänge erhal­ ten wird, was Quantenpunkte mit einer Größe im Bereich von einigen Nanometern erfordert, wie sie bisher nicht entwi­ ckelt wurden, wodurch ein solches Erzeugnis bisher nicht hergestellt werden konnte.Second, when quantum dots emit light components are used, the size of a quantum dot like this be adjustable that receive light of the desired wavelength is what quantum dots with a size in the range of a few nanometers that have not yet been developed were, which means that such a product has not so far could be made.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen von Quantenpunkten in Halbleiterbauteilen zu schaffen, durch das gleichmäßige Quantenpunkte mit einer Größe von einigen Nanometern zur Anwendung als SET-Zelle oder als Lichtemissionszelle hergestellt werden können.The invention has for its object a method for Manufacture of quantum dots in semiconductor devices create through the even quantum dots with a Size of a few nanometers for use as a SET cell or can be manufactured as a light emission cell.

Diese Aufgabe ist durch die Verfahren gemäß den beigefügten unabhängigen Ansprüchen 1 und 3 gelöst.This object is achieved by the methods according to the independent claims 1 and 3 solved.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Er­ findung werden teilweise in der folgenden Beschreibung dar­ gelegt, und teilweise werden sie dem Fachmann bei der Unter­ suchung des Folgenden oder beim Ausüben der Erfindung er­ kennbar. Die Aufgaben und Vorteile der Erfindung werden spe­ ziell durch die Maßnahmen erzielt, wie sie in den beigefüg­ ten Ansprüchen dargelegt sind.Additional advantages, tasks and other characteristics of the Er Invention are shown in part in the following description placed, and in part they are the specialist at the sub looking for the following or in practicing the invention recognizable. The objects and advantages of the invention will be discussed achieved through the measures as set out in the attached  th claims are set out.

Die Erfindung wird aus der nachfolgenden detaillierten Be­ schreibung und den beigefügten Zeichnungen, die nur zur Ver­ anschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.The invention will be apparent from the detailed Be description and the accompanying drawings, which are only for ver serve illustrative and therefore not for the invention restrictive, should be understood more fully.

Fig. 1 ist ein schematisches Diagramm zum Veranschaulichen eines Verfahrens zum Herstellen von Quantenpunkten mittels Agglomeration an einer freien Oberfläche gemäß einem bevor­ zugten Ausführungsbeispiel der Erfindung; Fig. 1 is a schematic diagram illustrating a method for producing quantum dots by means of agglomeration on a free surface according to a preferred embodiment of the invention;

Fig. 2 ist ein schematisches Diagramm zum Veranschaulichen eines Verfahrens zum Herstellen von Quantenpunkten mittels Agglomeration an einer Grenzfläche gemäß einem bevorzugten Ausführungsbeispiel der Erfindung; Fig. 2 is a schematic diagram for illustrating a method of manufacturing of quantum dots by agglomeration at an interface is according to a preferred embodiment of the invention;

Fig. 3 ist eine Schnittansicht zum Veranschaulichen eines Verfahrens zum Herstellen von Quantenpunkten gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung; Fig. 3 is a sectional view for illustrating a method for producing quantum dots according to a first preferred embodiment of the invention;

Fig. 4A und 4B sind TEM-Photographien zu Schnitten einer SiO2-Si0,7Ge0,3/SiO2-Struktur, die in N2-Umgebung für 10 Min. bei 800°C bzw. 900°C getempert wurde; FIGS. 4A and 4B are TEM photographs to sections of a SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure that has been annealed 2 environment for 10 min. At 800 ° C and 900 ° C in N ;

Fig. 5 ist eine TEM-Photographie einer Draufsicht auf eine SiO2-Si0,7Ge0,3/SiO2-Struktur, die in N2-Umgebung für 10 Min. bei 800°C getempert wurde; Figure 5 is a TEM photograph of a top view of an SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure annealed in N 2 environment for 10 min at 800 ° C;

Fig. 6A und 6B veranschaulichen die Größenverteilung bzw. die Raumverteilung von Quantenpunkten in einer Si0,7Ge0,3-Probe, die bei 800°C für 10 Min. in N2-Umgebung getempert wurde; FIGS. 6A and 6B, the size distribution or the spatial distribution of quantum dots illustrate in a Si 0.7 Ge 0.3 -probe, the 2 environment was annealed at 800 ° C for 10 min in N.

Fig. 7 ist eine TEM-Photographie einer Draufsicht auf eine SiO2-Si0,7Ge0,3/SiO2-Struktur, die bei 800°C für 10 Min. im Vakuum (Druck < 10-6 hPa) getempert wurde; Fig. 7 is a TEM photograph of a plan view of a SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure, which at 800 ° C for 10 min. In a vacuum (pressure <10 -6 hPa) was annealed ;

Fig. 8 ist eine TEM-Photographie einer Draufsicht auf eine SiO2-Si0,7Ge0,3/SiO2-Struktur, die bei 800°C für 1 Std. im Vakuum (Druck < 10-6 hPa) getempert wurde; Fig. 8 is a TEM photograph of a plan view of a SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure, which at 800 ° C for 1 hr. Under vacuum (pressure <10 -6 hPa) was annealed ;

Fig. 9A zeigt die Größenverteilung von Quantenpunkten in einer Si0,7Ge0,3-Probe, die bei 800°C für 10 Min. im Vakuum getempert wurde; und FIG. 9A shows the size distribution of quantum dots in a Si 0.7 Ge 0.3 -probe, which was annealed for 10 min in a vacuum at 800 ° C. and

Fig. 9B zeigt die räumliche Verteilung von Quantenpunkten in einer Si0,7Ge0,3-Probe, die bei 800°C für 10 Min. im Vakuum getempert wurde. FIG. 9B shows the spatial distribution of quantum dots in a Si 0.7 Ge 0.3 sample which was annealed in a vacuum at 800 ° C. for 10 minutes.

Hinsichtlich des erfindungsgemäßen Verfahrens zum Herstellen von Quantenpunkten existieren im Wesentlichen zwei Varian­ ten, nämlich eine zum Herstellen von Quantenpunkten durch Agglomeration einer leitenden Schicht sowie eine zum Her­ stellen von Quantenpunkten mittels gleichzeitiger Agglomera­ tion und selektiver Oxidation einer leitenden Schicht. Beim Verfahren zum Herstellen von Quantenpunkten mittels Agglome­ ration einer leitenden Schicht existiert der Fall, daß die agglomerierte, leitende Schicht auf einer freien Fläche vor­ liegt, und der Fall, daß die agglomerierte leitende Schicht an einer Grenzfläche vorliegt. Fig. 1 ist ein schematisches Diagramm zum Veranschaulichen eines Verfahrens zum Herstel­ len von Quantenpunkten mittels Agglomeration an einer freien Fläche gemäß einem bevorzugten Ausführungsbeispiel der Er­ findung, während Fig. 2 Entsprechendes für die Herstellung von Quantenpunkten durch Agglomeration an einer Grenzfläche veranschaulicht.With regard to the method according to the invention for producing quantum dots, there are essentially two variants, namely one for producing quantum dots by agglomeration of a conductive layer and one for producing quantum dots by means of simultaneous agglomeration and selective oxidation of a conductive layer. In the method of manufacturing quantum dots by agglomeration of a conductive layer, there is a case that the agglomerated conductive layer is on a free surface and the case that the agglomerated conductive layer is at an interface. Fig. 1 is a schematic diagram for illustrating a method for herstel len of quantum dots by agglomeration at a free surface in accordance with a preferred exemplary embodiment of the invention, while FIG illustrated. 2, the same for the preparation of quantum dots by agglomeration at an interface.

Das Verfahren zum Herstellen von Quantenpunkten mittels Agglomeration an einer freien Oberfläche beginnt mit einem Schritt des Herstellens einer Isolierschicht 1 auf einem Substrat (das nicht dargestellt ist), vorzugsweise eines Isolierfilms wie eines Siliziumoxid (SiO2)films, in den Sau­ erstoff oder Wasserdampf eindiffundiert werden kann. Auf der Isolierschicht 1 wird eine leitende Schicht 2 herge­ stellt, die einer Temperung unterzogen wird, um sie zu ag­ glomerieren. Die leitende Schicht 2 kann aus einer Legierung (Si1-XMetallX) aus Si und einem aus Si, Ge, Si1-X, GeX, Al, Au, Cu, Pt, Cr, Ru und Ta ausgewählten Material oder einer Legierung (Ge1-XMetallX) von Ge und dem oben genannten Mate­ rial oder einer Legierung der oben genannten Materialien hergestellt werden, wobei o < x < 1 gilt. Um eine Testprobe herzustellen, wird die Isolierschicht 1 aus einem SiO2-Film hergestellt, und als leitende Schicht 2 wird darauf Cu mit einer Dicke von ungefähr 5 nm abgeschieden und einem Tempe­ rungsvorgang bei 800°C in Stickstoffumgebung unterzogen, was zur Ausbildung von Quantenpunkten mit einer Größe von unge­ fähr 50 nm führt. Dieses Ergebnis kann dahingehend interpre­ tiert werden, daß durch die leichte Oberflächendiffusion der Atome Quantenpunkte mit einer Größe erzeugt werden, die ungefähr 10 Mal größer als die Dicke des abgeschiedenen Films ist. Die so hergestellten Quantenpunkte können nicht als SET verwendet werden, da ihre Größe zu groß ist. Diesbe­ züglich wird erwartet, daß Grenzflächenagglomeration Quan­ tenpunkte kleiner Größe liefert, da Bewegungen der Atome in der leitenden Schicht durch eine auf ihr ausgebildete Iso­ lierschicht, wie eine SiO2-Schicht, begrenzt sind, wodurch sie nicht vergleichbar leicht agglomerieren. Es ist zu er­ warten, daß die Größen und die räumliche Verteilung der Quantenpunkte vergleichsweise gleichmäßig werden, da die agglomerierende Schicht durch die oben und unten liegenden Isolierschichten eingegrenzt ist. Wie erläutert, beruht ein SET auf der Ausnutzung verschiedener quantenmechanischer Effekte, wie sie beim Laden von Elektronen in Quantenpunkte durch ein externes elektrisches Feld eine Rolle spielen, und die Übertragung von Elektronen im Nanometerbereich hängt von diskreten Energieniveaus ab. D. h., daß die Übertragung von Elektronen von Bauteilabmessungen abhängt, wie der Größe von Quantenpunkten, durch die ein Kanal oder ein Kondensator eines Bauteils hergestellt wird, als auch von den Energieei­ genniveaus des Materials. Anders gesagt, sollte zum Induzie­ ren eines diskreten Tunnelungsvorgangs von Elektronen nur durch ein externes elektrisches Feld, ohne daß ein Einfluß durch thermische Schwingungen bei Raumtemperatur existiert, die Elektronenladeenergie größer als die thermische Energie sein, wofür die Gesamtkondensatoren in einem Kondensatorar­ ray einen Wert einiger weniger aF aufweisen sollten. Die Bauteilabmessung sollte im Nanometerbereich liegen, um die­ sen Bedingungen genügen zu können. Darüber hinaus treten, abweichend vom Fall mit Mikrometerabmessungen, quantenmecha­ nische Effekte auf, wenn die Abmessungen in den Nanometerbe­ reich gelangen, wofür sogenanntes Tunneln ein Beispiel ist. Resonantes Tunneln, das ein von Energieniveaus abhängiger Tunneleffekt ist, repräsentiert einen Effekt, wie er auf­ tritt, wenn Materialabmessungen in den Nanometerbereich ge­ langen, in dem diskrete Energieniveaus eine Rolle spielen, wobei ein Elektron nur dann tunnelt, wenn ein Energieniveau einer bei einem Tunnelungsvorgang beteiligten Elektrode nicht in einer verbotenen Bandlücke liegt. Da der Fluß von Elektronen, wenn die Bauteilabmessungen in den Nanometerbe­ reich gelangen, durch derartige quantenmechanische Effekte beherrscht wird, hängt die Funktion des Bauteils vom Mate­ rial und der Größe der Quantenpunkte ab.The method for producing quantum dots by means of agglomeration on a free surface begins with a step of producing an insulating layer 1 on a substrate (which is not shown), preferably an insulating film such as a silicon oxide (SiO 2 ) film, into which oxygen or water vapor diffuses can be. On the insulating layer 1 , a conductive layer 2 is produced, which is subjected to annealing in order to agglomerate it. The conductive layer 2 can be made of an alloy (Si 1-X metal X ) made of Si and a material or one selected from Si, Ge, Si 1-X , Ge X , Al, Au, Cu, Pt, Cr, Ru and Ta Alloy (Ge 1-X metal X ) of Ge and the above-mentioned material or an alloy of the above-mentioned materials are produced, where o <x <1 applies. To prepare a test sample, the insulating layer 1 is made of an SiO 2 film, and Cu is deposited thereon as a conductive layer 2 with a thickness of approximately 5 nm and subjected to a tempering process at 800 ° C. in a nitrogen atmosphere, which leads to the formation of quantum dots with a size of approximately 50 nm. This result can be interpreted to mean that the light surface diffusion of the atoms produces quantum dots with a size that is approximately 10 times larger than the thickness of the deposited film. The quantum dots thus produced cannot be used as a SET because their size is too large. In this regard, interfacial agglomeration is expected to provide small-sized quantum dots, since movements of the atoms in the conductive layer are limited by an insulating layer formed thereon, such as an SiO 2 layer, whereby they do not agglomerate comparatively easily. It is to be expected that the sizes and the spatial distribution of the quantum dots will become comparatively uniform, since the agglomerating layer is delimited by the insulating layers lying at the top and bottom. As explained, a SET is based on the use of various quantum mechanical effects, such as those that play a role in charging electrons into quantum dots by an external electric field, and the transfer of electrons in the nanometer range depends on discrete energy levels. That is, the transfer of electrons depends on component dimensions, such as the size of quantum dots through which a channel or capacitor of a component is made, as well as the energy level of the material. In other words, to induce a discrete tunneling of electrons only by an external electric field, without being influenced by thermal vibrations at room temperature, the electron charging energy should be greater than the thermal energy, for which the total capacitors in a capacitor array should be a value of a few should have AF. The component dimensions should be in the nanometer range in order to be able to meet these conditions. In addition, deviating from the case with micrometer dimensions, quantum mechanical effects occur when the dimensions reach the nanometer range, for which so-called tunneling is an example. Resonant tunneling, which is a tunnel effect dependent on energy levels, represents an effect that occurs when material dimensions in the nanometer range play a role in which discrete energy levels play a role, with an electron tunneling only when an energy level is one in a tunneling process involved electrode is not in a forbidden band gap. Since the flow of electrons is controlled by such quantum mechanical effects when the component dimensions reach the nanometer range, the function of the component depends on the material and the size of the quantum dots.

Die bisherige Erläuterung betrifft erkennbare elektrische Funktionen sowie Funktionen hinsichtlich quantenmechanischer Effekte vom Quantenpunktmaterial, und nun erfolgt eine Er­ läuterung zu Unterschieden, wenn das Quantenpunktmaterial durch einen Agglomerationsprozeß geändert wird. Eine Agglo­ meration erfolgt durch Bewegung von Atomen, die erfolgt, um die Gesamtenergie des Systems, in dem sich die Atome befin­ den, zu erniedrigen. Faktoren, die derartige Atombewegungen bestimmen, sind die Größe der Antriebskraft gemäß thermody­ namischen Gesichtspunkten sowie die Beweglichkeit der Atome gemäß kinetischen Gesichtspunkten. Daher ist es vorausseh­ bar, daß die Größen- und Raumverteilung der Quantenpunkte abhängig vom Material der agglomerierten Schicht selbst dann variieren kann, wenn die Agglomeration unter denselben Be­ dingungen ausgeführt wird. Demgemäß ist ein Verfahren zum Ausbilden von Quantenpunkten für den Fall, daß die leitende Schicht an einer Grenzfläche vorhanden ist, gemäß einer zweiten Variante der Erfindung das Folgende, wie es durch Fig. 3 veranschaulicht ist.The previous explanation concerns recognizable electrical functions as well as functions with regard to quantum mechanical effects of the quantum dot material, and now there is an explanation of the differences when the quantum dot material is changed by an agglomeration process. Agglomeration occurs through the movement of atoms, which is done to lower the total energy of the system in which the atoms are located. Factors that determine such atomic movements are the magnitude of the driving force according to thermodynamic considerations and the mobility of the atoms according to kinetic considerations. Therefore, it is predictable that the size and space distribution of the quantum dots may vary depending on the material of the agglomerated layer even if the agglomeration is carried out under the same conditions. Accordingly, a method of forming quantum dots in the case where the conductive layer is present at an interface according to a second variant of the invention is as follows, as illustrated by FIG. 3.

Gemäß Fig. 3 wird eine erste Isolierschicht 1 auf einem Sub­ strat (nicht dargestellt) hergestellt, vorzugsweise als Iso­ lierschicht, z. B. aus SiO2, in die Sauerstoff oder Wasser­ dampf eindiffundiert werden kann. Auf der ersten Isolier­ schicht 1 wird eine leitende Schicht 2 hergestellt, und auf dieser wird wiederum eine zweite Isolierschicht 3 herge­ stellt. Diese zweite Isolierschicht 3 wird aus demselben Ma­ terial wie die erste Isolierschicht 1 hergestellt. Als Mate­ rial für die leitende Schicht 2 können verschiedene Materia­ lien verwendet werden, um Grenzflächenagglomeration zu er­ zielen, z. B. verschiedene Metalle mit großer Grenzflächen­ energie zur SiO2-Isolierschicht. Für metallische Materialien oder Halbleitermaterialien für die Quantenpunkte in einem SET kann keine Differenz hinsichtlich des Coulombblockadeef­ fekts existieren, jedoch kann eine Differenz hinsichtlich Tunnelungswahrscheinlichkeiten existieren. Außerdem ist zu erwarten, daß hinsichtlich verschiedener Materialien für Quantenpunkte verschiedene elektrische Eigenschaften exis­ tieren. Außerdem ist es sicher, da die Grenzflächenagglome­ ration von der Grenzflächenenergie und der Bewegungsge­ schwindigkeit von Atomen abhängt, daß abhängig vom Material der Quantenpunkte Unterschiede hinsichtlich Grenzflächen- Agglomerationseffekten existieren. Zu Materialien mit her­ vorragender Grenzflächenstabilität zum Siliziumoxid der ers­ ten Isolierschicht 1 und der zweiten Isolierschicht 3, die eine an der Grenzfläche beginnende Oxidation verzögern kön­ nen, gehören für die leitende Schicht 2 die folgenden Mate­ rialien: eine Legierung (Si1-XMetallX) aus Silizium und ei­ nem aus Si, Ge, Si1-X, GeX, Al, Au, Cu, Pt, Cr, Ru und Ta ausgewählten Material oder eine Legierung (Ge1-XMetallX) aus Ge und dem oben genannten Material, oder einer Legierung (Metall1-XMetallX) aus den oben genannten Materialien, mit o < x < 1. Dann werden die leitende Schicht 2 und die erste und zweite Isolierschicht 1 und 2 getempert, um das Material in der leitenden Schicht 2 zu Quantenpunkten zu agglomerie­ ren.Referring to FIG. 3, a first insulating layer 1 on a sub strate (not shown) is formed, preferably as Iso lierschicht, z. B. made of SiO 2 , in which oxygen or water vapor can be diffused. On the first insulating layer 1 , a conductive layer 2 is produced, and on this in turn a second insulating layer 3 is produced. This second insulating layer 3 is made of the same material as the first insulating layer 1 . As Mate rial for the conductive layer 2 different materials can be used to target interface agglomeration, z. B. different metals with large interfaces energy to the SiO 2 insulating layer. For metallic materials or semiconductor materials for the quantum dots in a SET, there can be no difference in the Coulomb blockade effect, but there can be a difference in tunneling probabilities. In addition, it is expected that different electrical properties exist for different materials for quantum dots. In addition, since the interfacial agglomeration depends on the interfacial energy and the speed of movement of atoms, it is certain that, depending on the material of the quantum dots, differences exist in terms of interfacial agglomeration effects. Materials with excellent interfacial stability to the silicon oxide of the first insulating layer 1 and the second insulating layer 3 , which can delay oxidation beginning at the interface, include the following materials for the conductive layer 2 : an alloy (Si 1-X metal X ) made of silicon and a material selected from Si, Ge, Si 1-X , Ge X , Al, Au, Cu, Pt, Cr, Ru and Ta or an alloy (Ge 1-X metal X ) made of Ge and the above mentioned material, or an alloy (metal 1-X metal X ) of the above materials, with o <x <1. Then the conductive layer 2 and the first and second insulating layers 1 and 2 are annealed to the material in the conductive Layer 2 on quantum dots to agglomerate.

Nun wird ein Versuchsergebnis für ein Ausführungsbeispiel der Erfindung erläutert, bei dem Quantenpunkte durch Grenz­ flächenagglomeration in einer leitenden Schicht 2 aus Si0,7Ge0,3 zwischen einer ersten und zweiten Isolierschicht 1 und 3 aus SiO2 hergestellt wurden. Wie erläutert, ist zu erwarten, daß die Grenzflächenagglomeration vom Material der zu agglomerierenden Schicht abhängt, und um eine Anpas­ sung an die übliche Herstellung von Bauteilen auf Si-Basis zu erzielen, wird die leitende Schicht aus Si0,7Ge0,3 herge­ stellt, wobei es sich um mit 30% Germanium versetztes Sili­ zium handelt, um die Atombeweglichkeit zu verbessern, den Effekt selektiver Oxidation von Germanium beim Tempern zu nutzen und die quantenmechanische Funktion der Quantenpunkte zu ändern. Versuche sollten durchgeführt werden, während die Germaniumzusammensetzung variiert wird, um Änderungen sowohl hinsichtlich der Erzeugung von Quantenpunkten als auch hin­ sichtlich der elektrischen Funktion, wie resonanten Tun­ nelns, klarzustellen, wenn Germanium hinzugefügt wird. In dieser Beschreibung wird nur ein Versuchsergebnis für 30% Germanium erläutert. SiO2 (erste Isolierschicht 1) wird mit einer Dicke von 47 nm bei 425°C durch LPCVD auf einem ein­ kristallinen Siliziumsubstrat abgeschieden, und darauf wird eine leitende Schicht 2 aus Si0,7Ge0,3 mit einer Dicke von 3 nm bei 375°C abgeschieden. Dann wird darauf eine CVD-SiO2- (zweite Isolierschicht 3)-Schicht mit einer Dicke von 13 nm bei 375°C abgeschieden. In diesem Fall kann ein ähnliches Versuchsergebnis erzielt werden, wenn das SiO2 mit einer Di­ cke von 44-55 nm bei 400-550°C durch LPCVD abgeschieden wird, die leitende Schicht darauf aus Si0,7Ge0,3 mit einer Dicke von 2-5 nm bei 300-450°C abgeschieden, und darauf wiederum die CVD-SiO2-Schicht mit einer Dicke von 10-15 nm bei 300-450°C abgeschieden wird.An experimental result for an exemplary embodiment of the invention will now be explained, in which quantum dots were produced by interface agglomeration in a conductive layer 2 made of Si 0.7 Ge 0.3 between a first and second insulating layer 1 and 3 made of SiO 2 . As explained, it can be expected that the interfacial agglomeration depends on the material of the layer to be agglomerated, and in order to adapt to the usual production of Si-based components, the conductive layer is made of Si 0.7 Ge 0.3 represents, with 30% germanium mixed silicon to improve the atom mobility, to use the effect of selective oxidation of germanium during annealing and to change the quantum mechanical function of the quantum dots. Experiments should be performed while varying the germanium composition to clarify changes in both the generation of quantum dots and electrical function such as resonant tunnels when germanium is added. Only one test result for 30% germanium is explained in this description. SiO 2 (first insulating layer 1 ) is deposited with a thickness of 47 nm at 425 ° C. by LPCVD on a crystalline silicon substrate, and a conductive layer 2 made of Si 0.7 Ge 0.3 with a thickness of 3 nm is deposited thereon Deposited at 375 ° C. Then a CVD-SiO 2 (second insulating layer 3 ) layer with a thickness of 13 nm is deposited at 375 ° C. In this case, a similar test result can be obtained when the SiO 2 with a thickness of 44-55 nm at 400-550 ° C is deposited by LPCVD, the conductive layer thereon made of Si 0.7 Ge 0.3 with a thickness deposited from 2-5 nm at 300-450 ° C, and then the CVD-SiO 2 layer is deposited with a thickness of 10-15 nm at 300-450 ° C.

Es ist zu erwarten, daß die Erzeugung von Quantenpunkten durch Agglomeration einer Si0,7Ge0,3-Schicht abhängig von den Temperungsbedingungen variiert, da es sich um einen Prozeß handelt, der dafür sorgt, daß das gesamte System in einen Zustand mit niedrigerer Gesamtenergie übergeht, wobei der Temperungsvorgang die Gleichgewichtsenergie für das Ge­ samtsystem und die Bewegungsgeschwindigkeit der Atome be­ stimmt. Als Parameter für den Temperungsvorgang bestehen die Temperatur, die Umgebung und die Zeitperiode, wobei die letztere kein wichtiger Parameter sein kann, wenn die für die Agglomeration Zeitperiode sehr kurz ist. Wenn die An­ triebskraft für die Agglomeration durch die Temperungstempe­ ratur festgelegt und die Quantenpunkte durch Agglomeration gebildet sind, tritt keinerlei Änderung der Größe und der Verteilung der Quantenpunkte durch Bewegungen von Atomen in­ nerhalb von Quantenpunkten auf. Wenn jedoch der Temperungs­ vorgang nicht im Vakuum, sondern bei Atmosphärendruck in einem Rohrofen mit Restsauerstoff und Wasserdampf ausgeführt wird, kann die Temperungszeitperiode ein wichtiger Parameter sein, da der Einfluß des im Ofen vorhandenen Restsauer­ stoffs und des Wasserdampfs von dieser Zeitperiode abhängt. The generation of quantum dots by agglomeration of a Si 0.7 Ge 0.3 layer is expected to vary depending on the annealing conditions, since it is a process that ensures that the entire system is in a lower state Total energy passes, whereby the tempering process determines the equilibrium energy for the entire system and the speed of movement of the atoms. The temperature, the environment and the time period exist as parameters for the tempering process, the latter not being an important parameter if the time period for the agglomeration is very short. If the driving force for the agglomeration is determined by the tempering temperature and the quantum dots are formed by agglomeration, no change in the size and the distribution of the quantum dots occurs due to movements of atoms within quantum dots. However, if the tempering process is not carried out in a vacuum, but at atmospheric pressure in a tube furnace with residual oxygen and water vapor, the tempering time period can be an important parameter, since the influence of the residual oxygen and water vapor present in the furnace depends on this time period.

Versuchsbedingungen wurden unter Berücksichtigung der obigen Parameter wie folgt aufgestellt.Test conditions were made taking into account the above Parameters set up as follows.

Tabelle 1 Table 1

Unter den obigen Temperungsbedingungen dient das Tempern in Vakuumumgebung dazu, eine Oxidation der Si0,7Ge0,3-Schicht dadurch zu verhindern, daß in ihr vorhandener Sauerstoff und Wasserdampf in die auf ihr abgeschiedene zweite Isolier­ schicht 3 (SiO2) diffundieren, während Tempern in N2-Umge­ bung dazu dient, dafür zu sorgen, daß selektive Oxidation der leitenden Schicht (Si0,7Ge0,3) mittels der kleinen Menge an Restsauerstoff und Wasserdampf erfolgt, wie sie im Rohr­ ofen vorhanden sind und in die zweite Isolierschicht (SiO2) diffundieren, um Größeneffekte und Verteilungsänderungen der Quantenpunkte durch Ansammeln von Germanium und eine Ände­ rung der Germaniumkonzentration im Si0,7Ge0,3 der Quanten­ punkte zu erzielen.Under the above annealing conditions, the annealing in a vacuum environment serves to prevent oxidation of the Si 0.7 Ge 0.3 layer by diffusing oxygen and water vapor into the second insulating layer 3 (SiO 2 ) deposited on it, while tempering in N 2 environment serves to ensure that selective oxidation of the conductive layer (Si 0.7 Ge 0.3 ) takes place by means of the small amount of residual oxygen and water vapor, as are present in the tube furnace and in diffuse the second insulating layer (SiO 2 ) in order to achieve size effects and distribution changes of the quantum dots by accumulating germanium and a change in the germanium concentration in the Si 0.7 Ge 0.3 of the quantum dots.

Das Ergebnis eines Temperns bei Atmosphärendruck im Rohrofen in N2-Umgebung ist das folgende. Fig. 4A und Fig. 4B sind TEM-Photographien von Querschnitten getemperter SiO2/Si0,7Ge0,3/SiO2-Struk­ turen in N2-Umgebung für 10 Min. bei 800°C bzw. 900°C. Aus Fig. 4A ist ersichtlich, daß kugel­ förmige Quantenpunkte mit einem Durchmesser von ungefähr 4,9 nm gebildet werden. Wenn die Größe und die Verteilung der Quantenpunkte betrachtet werden, ist erkennbar, daß das Volumen der gesamten Quantenpunkte im Vergleich mit dem Ge­ samtvolumen vor dem Tempern wesentlich verringert ist, was auf Teiloxidation durch Restsauerstoff im Ofen beruhen kann. Dies kann indirekt durch die Tatsache bewiesen werden, daß beim Tempern in Vakuumumgebung mehr Quantenpunkte erzeugt werden. Aus Fig. 4B ist erkennbar, daß die Si0,7Ge0,3-Schicht zwischen den SiO2-Schichten verschwunden ist. Es wird angenommen, daß im Ofen vorhandener Sauerstoff und Wasserdampf während des Temperns in die Si0,7Ge0,3-Schicht diffundieren und diese oxidieren, wenn das Tempern im Rohr­ ofen bei Atmosphärendruck ausgeführt wird. Es zeigt sich beinahe kein Unterschied hinsichtlich der Agglomeration ab­ hängig von der Temperungszeitperiode, was vermutlich auf einer sehr kurzen Agglomerationszeitperiode beruht. Demgemäß ergeben sich beim Tempern über 1 Std. und 10 Min. dieselben Ergebnisse. Fig. 5 zeigt eine TEM-Photographie einer Drauf­ sicht einer getemperten SiO2-Si0,7Ge0,3/SiO2-Struktur in N2-Um­ gebung für 10 Min. bei 800°C, woraus erkennbar ist, daß Quantenpunkte mit einem mittleren Durchmesser von 4,9 nm mit einer mittleren Abweichung von 1,26 nm und vergleichweise gleichmäßiger räumlicher Verteilung erzeugt wurden. Die Grö­ ße und die räumliche Verteilung der Quantenpunkte sind in den Fig. 6A und 6B dargestellt.The result of annealing at atmospheric pressure in the tube furnace in an N 2 environment is as follows. FIG. 4A and FIG. 4B are TEM photographs of cross sections of annealed SiO 2 / Si 0.7 Ge 0.3 / SiO 2 -Struk temperatures in N 2 ambient for 10 min. At 800 ° C and 900 ° C. From Fig. 4A it can be seen that spherical quantum dots with a diameter of approximately 4.9 nm are formed. If the size and distribution of the quantum dots are considered, it can be seen that the volume of the total quantum dots is significantly reduced in comparison with the total volume prior to annealing, which can be due to partial oxidation by residual oxygen in the furnace. This can be indirectly proven by the fact that more quantum dots are generated when annealing in a vacuum environment. It can be seen from FIG. 4B that the Si 0.7 Ge 0.3 layer between the SiO 2 layers has disappeared. It is believed that oxygen and water vapor present in the furnace diffuse into the Si 0.7 Ge 0.3 layer during the annealing and oxidize it when the annealing in the tubular furnace is carried out at atmospheric pressure. There is almost no difference in agglomeration depending on the tempering period, which is probably due to a very short agglomeration period. Accordingly, the same results are obtained when annealing for 1 hour and 10 minutes. Fig. 5 shows a TEM photograph of a plan view of an annealed SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure in N 2 environment for 10 min. At 800 ° C, from which it can be seen that quantum dots with an average diameter of 4.9 nm with an average deviation of 1.26 nm and a comparatively uniform spatial distribution. The size and spatial distribution of the quantum dots are shown in FIGS . 6A and 6B.

Eine für 10 Min. bei 800°C in Vakuum, ohne jeden Einfluß von außen, getemperte SiO2-Si0,7Ge0,3/SiO2-Struktur wird mit dem obigen Fall verglichen, gemäß dem die Struktur in einer N2-Umgebung getempert wurde, woraus sich ergibt, daß die durch Tempern im Vakuum erhaltenen Quantenpunkte einen mitt­ leren Durchmesser von 3,6 nm bei einer mittleren Abweichung von 1,33 nm aufweisen, was kleiner als im Fall des Temperns in N2-Umgebung ist. Fig. 7 ist eine TEM-Photographie einer Draufsicht einer bei 800°C für 10 Min. in Vakuum getemperten SiO2-Si0,7Ge0,3/SiO2-Struktur. Quantenpunkte, die durch Tem­ pern für 1 Std. bzw. 10 Min. erhalten wurden, zeigen keine Unterschiede der mittleren Größen. Fig. 8 ist eine TEN-Pho­ tographie einer Draufsicht einer bei 800°C für 1 Std. in Vakuum getemperten SiO2-Si0,7Ge0,3/SiO2-Struktur, Fig. 9A zeigt die Größenverteilung der Quantenpunkte einer bei 800°C für 10 Min. in Vakuum getemperten Si0,7Ge0,3-Probe, und Fig. 9B zeigt die räumliche Verteilung der Quantenpunkte für die­ se Probe. Wie es aus Fig. 9B erkennbar ist, ist die mittlere Konzentration der durch Tempern im Vakuum erhaltene Quanten­ punkte 146/(0,1 µm)2 was ungefähr 4 Mal höher als die mitt­ lere Konzentration von Quantenpunkten ist, die in N2-Umge­ bung bei Atmosphärendruck im Rohrofen getempert wurden, für die der Wert 38/(0,1 µm)2 beträgt. Dieses Ergebnis zeigt, daß während des Temperns unter N2-Umgebung selektive Oxida­ tion des Siliziums durch externen Sauerstoff oder Wasser­ dampf vorlag, was zu einem Verbrauch von Silizium führt, während im Fall des Temperns im Vakuum kein Verbrauch von Silizium durch externen Sauerstoff oder Wasserdampf auftrat.A SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure tempered for 10 min at 800 ° C. in vacuum, without any external influence, is compared with the above case, according to which the structure is in an N 2 -Environment was annealed, from which it follows that the quantum dots obtained by annealing in a vacuum have an average diameter of 3.6 nm with an average deviation of 1.33 nm, which is smaller than in the case of annealing in an N 2 environment . Fig. 7 is a TEM photograph of a plan view of a tempered at 800 ° C for 10 min. In a vacuum SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure. Quantum dots obtained by tempering for 1 hour or 10 minutes show no differences in the mean sizes. Fig. 8 is a TEN-Pho chromatography a plan view of a tempered at 800 ° C for 1 hr. In vacuum SiO 2 -Si 0.7 Ge 0.3 / SiO 2 structure, Figure 9A shows the size distribution of the quantum dots at a. Si 0.7 Ge 0.3 sample annealed at 800 ° C for 10 min in vacuum, and Fig. 9B shows the spatial distribution of the quantum dots for this sample. As can be seen from Fig. 9B, the mean concentration of quantum dots obtained by annealing in a vacuum is 146 / (0.1 µm) 2, which is about 4 times higher than the mean concentration of quantum dots in N 2 amount were annealed at atmospheric pressure in the tube furnace, for which the value is 38 / (0.1 µm) 2 . This result shows that there was selective oxidation of the silicon by external oxygen or water vapor during the annealing in an N 2 environment, which leads to a consumption of silicon, while in the case of annealing in a vacuum, no consumption of silicon by external oxygen or water vapor occurred.

Das erfindungsgemäße Verfahren zum Herstellen von Quanten­ punkten zeigt die folgenden Vorteile:
The method according to the invention for producing quantum dots shows the following advantages:

  • - erstens können durch Grenzflächenagglomeration Si0,7Ge0,3- Quantenpunkte gleichmäßiger Größe im Bereich von 3-4 nm bei gleichmäßiger räumlicher Verteilung von 9,07/(0,1 µm)2 (Tempern im Vakuum) bzw. 3,56/(0,1 µm)2 (Tempern in N2-Umge­ bung) hinsichtlich der mittleren Abweichung erhalten werden;- firstly, by interface agglomeration Si 0.7 Ge 0.3 - quantum dots of uniform size in the range of 3-4 nm with a uniform spatial distribution of 9.07 / (0.1 µm) 2 (annealing in a vacuum) or 3.56 / (0.1 µm) 2 (annealing in N 2 environment) with respect to the mean deviation;
  • - zweitens ermöglicht das Tempern im Vakuum die Herstellung von Quantenpunkten mit höherer Konzentration als dann, wenn ein Tempern in N2-Umgebung bei Atmosphärendruck in einem Rohrofen erfolgt [146/(0,1 µm)2 im Vakuum gegenüber 38/(0,1 µm)2 in N2-Umgebung], wobei eine kleinere mittlere Grö­ ße erreicht wird (3,6 nm im Vakuum gegenüber 4,9 nm in N2-Um­ gebung). Durch Ändern der Umgebung beim Tempern können die Größe und die Verteilung der Quantenpunkte unter Verwendung von selektiver Oxidation von Silizium in Si1-XGeX(0 < x < 1) eingestellt werden; - secondly, annealing in a vacuum enables the production of quantum dots with a higher concentration than when annealing in an N 2 environment takes place at atmospheric pressure in a tube furnace [146 / (0.1 µm) 2 in a vacuum compared to 38 / (0.1 µm) 2 in an N 2 environment], whereby a smaller average size is achieved (3.6 nm in a vacuum compared to 4.9 nm in an N 2 environment). By changing the environment during annealing, the size and distribution of the quantum dots can be adjusted using selective oxidation of silicon in Si 1-X Ge X (0 <x <1);
  • - drittens ermöglicht die Grenzflächenagglomeration, da es sich um ein Verfahren zum Herstellen von Quantenpunkten han­ delt, wie sie für die Anwendung bei einem SET oder einem op­ tischen Bauteil wie einem Lichtemissionsbauteil geeignet sind, die Herstellung sehr kleiner und gleichmäßiger Quan­ tenpunkte im Vergleich mit anderen bekannten Verfahren wie EBL, RIE und chemischer Synthetisierung.- thirdly, the interfacial agglomeration enables it is a method of manufacturing quantum dots delt as they are for use in a SET or an op table component suitable as a light emission component are producing very small and even quan points compared to other known methods such as EBL, RIE and chemical synthesis.

Claims (11)

1. Verfahren zum Herstellen von Quantenpunkten in einem Halbleiterbauteil, gekennzeichnet durch die folgenden Schritte:
  • - Herstellen einer Isolierschicht (1) auf einem Substrat;
  • - Herstellen einer leitenden Schicht (2) auf der Isolier­ schicht; und
  • - Tempern der leitenden Schicht auf der Isolierschicht, um in der leitenden Schicht eine Agglomeration herbeizuführen.
1. Method for producing quantum dots in a semiconductor device, characterized by the following steps:
  • - producing an insulating layer ( 1 ) on a substrate;
  • - Making a conductive layer ( 2 ) on the insulating layer; and
  • - Annealing the conductive layer on the insulating layer in order to bring about an agglomeration in the conductive layer.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht (1) als Siliziumoxidfilm hergestellt wird.2. The method according to claim 1, characterized in that the insulating layer ( 1 ) is produced as a silicon oxide film. 3. Verfahren zum Herstellen von Quantenpunkten in einem Halbleiterbauteil, gekennzeichnet durch die folgenden Schritte:
  • - Herstellen einer ersten Isolierschicht (1) auf einem Sub­ strat;
  • - Herstellen einer leitenden Schicht (2) auf der ersten Iso­ lierschicht;
  • - Herstellen einer zweiten Isolierschicht (3) auf der lei­ tenden Schicht; und
  • - Tempern der leitenden Schicht zwischen der ersten und zweiten Isolierschicht, um Agglomeration in der leitenden Schicht herbeizuführen.
3. Method for producing quantum dots in a semiconductor component, characterized by the following steps:
  • - Making a first insulating layer ( 1 ) on a sub strat;
  • - Making a conductive layer ( 2 ) on the first insulating layer;
  • - Making a second insulating layer ( 3 ) on the conductive layer; and
  • - Annealing the conductive layer between the first and second insulating layers to bring about agglomeration in the conductive layer.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die erste und zweite Isolierschicht (1, 3) als Siliziumoxid­ film hergestellt werden.4. The method according to claim 3, characterized in that the first and second insulating layers ( 1 , 3 ) are produced as a silicon oxide film. 5. Verfahren nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß die erste Isolierschicht (1) als ther­ misch oxidierter Film und die zweite Isolierschicht (3) als CVD-Oxidationsfilm hergestellt wird. 5. The method according to any one of claims 3 or 4, characterized in that the first insulating layer ( 1 ) as thermally oxidized film and the second insulating layer ( 3 ) is produced as a CVD oxidation film. 6. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die erste Isolierschicht (1) mit einer Dicke von 44-55 nm hergestellt wird, die leitende Schicht (2) mit einer Dicke von 2-5 nm hergestellt wird und die zweite Isolierschicht (3) mit einer Dicke von 10-15 nm hergestellt wird.6. The method according to any one of claims 3 to 5, characterized in that the first insulating layer ( 1 ) is made with a thickness of 44-55 nm, the conductive layer ( 2 ) is made with a thickness of 2-5 nm and the second insulating layer ( 3 ) with a thickness of 10-15 nm is produced. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste Isolierschicht (1) als SiO2-Film bei 400-550°C durch LPCVD abgeschieden wird, die leitende Schicht (2) als Si0,7Ge0,3-Film bei 300-450°C hergestellt wird und die zweite Isolierschicht (3) als CVD-SiO2-Film bei 300-450°C abgeschieden wird.7. The method according to claim 6, characterized in that the first insulating layer ( 1 ) as SiO 2 film is deposited at 400-550 ° C by LPCVD, the conductive layer ( 2 ) as Si 0.7 Ge 0.3 film is produced at 300-450 ° C and the second insulating layer ( 3 ) is deposited as CVD-SiO 2 film at 300-450 ° C. 8. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die leitende Schicht (2) aus ei­ ner Legierung (Si1-XMetallX) von Si und einem aus Si, Ge, Si1-XGeX, Al, Au, Cu, Pt, Cr, Ru und Ta ausgewählten Mate­ rial, oder einer Legierung (Ge1-XMetallX) von Ge und diesem Material, oder einer Legierung (Metall1-XMetallX) dieser Ma­ terialien, mit 0 < x < 1 hergestellt wird.8. The method according to any one of the preceding claims, characterized in that the conductive layer ( 2 ) made of an alloy (Si 1-X metal X ) of Si and one of Si, Ge, Si 1-X Ge X , Al, Au, Cu, Pt, Cr, Ru and Ta selected material, or an alloy (Ge 1-X metal X ) of Ge and this material, or an alloy (metal 1-X metal X ) of these materials, with 0 < x <1 is produced. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die leitende Schicht (2) aus Si0,7Ge0,3 hergestellt wird.9. The method according to claim 8, characterized in that the conductive layer ( 2 ) is made of Si 0.7 Ge 0.3 . 10. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß das Tempern in Vakuum ausgeführt wird.10. The method according to any one of the preceding claims characterized in that the annealing is carried out in vacuum becomes. 11. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Tempern in N2-Umgebung ausgeführt wird.11. The method according to any one of claims 1 to 9, characterized in that the annealing is carried out in an N 2 environment.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10306076A1 (en) * 2003-02-08 2004-08-26 Hahn-Meitner-Institut Berlin Gmbh Quantum dot made of electrically conductive carbon, manufacturing and application process

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489041B2 (en) * 1999-12-09 2002-12-03 Nippon Telegraph And Telephone Corporation Magnetic body formed by quantum dot array using non-magnetic semiconductor
DE10025264A1 (en) * 2000-05-22 2001-11-29 Max Planck Gesellschaft Field effect transistor based on embedded cluster structures and method for its production
KR100347146B1 (en) * 2000-08-31 2002-08-03 주식회사 하이닉스반도체 Method for fabricating quantum dot and single electron memory device using the quantum dot
KR101050377B1 (en) 2001-02-12 2011-07-20 에이에스엠 아메리카, 인코포레이티드 Improved process for deposition of semiconductor films
US7026219B2 (en) 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
KR100462055B1 (en) * 2001-04-03 2004-12-17 재단법인서울대학교산학협력재단 Method and appatatus for generating a pattern using a crystal structure of material
JP5312718B2 (en) * 2001-05-29 2013-10-09 ラピスセミコンダクタ株式会社 Manufacturing method of semiconductor device
KR100408743B1 (en) * 2001-09-21 2003-12-11 삼성전자주식회사 Method of forming a quantum dot and method of forming a gate electrode using the same
US7160577B2 (en) * 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7589029B2 (en) * 2002-05-02 2009-09-15 Micron Technology, Inc. Atomic layer deposition and conversion
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
US7294582B2 (en) 2002-07-19 2007-11-13 Asm International, N.V. Low temperature silicon compound deposition
JP5005170B2 (en) 2002-07-19 2012-08-22 エーエスエム アメリカ インコーポレイテッド Method for forming ultra-high quality silicon-containing compound layer
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US7084078B2 (en) * 2002-08-29 2006-08-01 Micron Technology, Inc. Atomic layer deposited lanthanide doped TiOx dielectric films
US7101813B2 (en) 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
US6958302B2 (en) 2002-12-04 2005-10-25 Micron Technology, Inc. Atomic layer deposited Zr-Sn-Ti-O films using TiI4
US20040155029A1 (en) * 2003-02-06 2004-08-12 Haag Ronald H. Preformed heating element and method of making
US7019261B2 (en) 2003-02-06 2006-03-28 Delphi Technologies, Inc. Apparatus and method for a steering wheel with a preformed heating element
CN100422286C (en) * 2003-03-11 2008-10-01 皇家飞利浦电子股份有限公司 Electroluminescent device with quantum dots
US7074630B2 (en) * 2003-05-20 2006-07-11 United Microelectronics Corp. Method of forming light emitter layer
US7405002B2 (en) 2004-08-04 2008-07-29 Agency For Science, Technology And Research Coated water-soluble nanoparticles comprising semiconductor core and silica coating
US7629270B2 (en) 2004-08-27 2009-12-08 Asm America, Inc. Remote plasma activated nitridation
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7966969B2 (en) 2004-09-22 2011-06-28 Asm International N.V. Deposition of TiN films in a batch reactor
US7534489B2 (en) * 2004-09-24 2009-05-19 Agency For Science, Technology And Research Coated composites of magnetic material and quantum dots
US7208133B2 (en) * 2004-11-22 2007-04-24 International Business Machines Corporation Method for the preparation of IV-VI semiconductor nanoparticles
KR100599357B1 (en) * 2005-01-12 2006-07-12 한국과학기술연구원 Method for fabricating semiconductor device having quantum dot structure
US7662729B2 (en) * 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7572695B2 (en) * 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7575978B2 (en) * 2005-08-04 2009-08-18 Micron Technology, Inc. Method for making conductive nanoparticle charge storage element
US7745900B2 (en) * 2005-08-24 2010-06-29 Micron Technology, Inc. Method and apparatus providing refractive index structure for a device capturing or displaying images
US7410910B2 (en) * 2005-08-31 2008-08-12 Micron Technology, Inc. Lanthanum aluminum oxynitride dielectric films
WO2007075369A1 (en) 2005-12-16 2007-07-05 Asm International N.V. Low temperature doped silicon layer formation
KR100750942B1 (en) 2006-01-12 2007-08-22 한양대학교 산학협력단 Method for synthesizing noble metal nanoparticles
WO2007092606A2 (en) * 2006-02-09 2007-08-16 Qd Vision, Inc. Displays including semiconductor nanocrystals and methods of making same
WO2007143197A2 (en) 2006-06-02 2007-12-13 Qd Vision, Inc. Light-emitting devices and displays with improved performance
US7691757B2 (en) 2006-06-22 2010-04-06 Asm International N.V. Deposition of complex nitride films
TWI338914B (en) * 2006-07-12 2011-03-11 Ind Tech Res Inst Metallic compound dots dielectric piece and method of fabricating the same
JP2010508620A (en) * 2006-09-12 2010-03-18 キユーデイー・ビジヨン・インコーポレーテツド Electroluminescent display useful for displaying a predetermined pattern
KR100817853B1 (en) * 2006-09-25 2008-03-31 재단법인서울대학교산학협력재단 Quantum dots having gradient shell structure and manufacturing method thereof
WO2008063657A2 (en) * 2006-11-21 2008-05-29 Qd Vision, Inc. Light emitting devices and displays with improved performance
US7763511B2 (en) * 2006-12-29 2010-07-27 Intel Corporation Dielectric barrier for nanocrystals
US8367506B2 (en) * 2007-06-04 2013-02-05 Micron Technology, Inc. High-k dielectrics with gold nano-particles
EP2056350A1 (en) * 2007-11-01 2009-05-06 Interuniversitair Microelektronica Centrum Method for making quantum dots
US9525148B2 (en) 2008-04-03 2016-12-20 Qd Vision, Inc. Device including quantum dots
KR101995371B1 (en) 2008-04-03 2019-07-02 삼성 리서치 아메리카 인코포레이티드 Light-emitting device including quantum dots
US7833906B2 (en) 2008-12-11 2010-11-16 Asm International N.V. Titanium silicon nitride deposition
WO2010088726A1 (en) * 2009-02-04 2010-08-12 University Of South Australia Fabrication of nanoparticles on solid surfaces
US8771570B1 (en) * 2009-05-29 2014-07-08 Nanotron, Inc. Method for producing quantum dots
US8530883B2 (en) 2010-03-11 2013-09-10 Light-Based Technologies Incorporated Manufacture of quantum dot-enabled solid-state light emitters
CN101931017A (en) * 2010-08-24 2010-12-29 江苏绿洲新能源有限公司 Solar battery with intermediate band and method for generating quantum dot structure absorbing layer
CN102694073B (en) * 2012-06-08 2015-07-01 上海师范大学 Chemical vapor deposition preparation method of nanocrystal/quantum dot sensitized crystalline silicon battery cell
US9397112B1 (en) * 2015-02-06 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. L-shaped capacitor in thin film storage technology
US10319675B2 (en) * 2016-01-13 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor embedded with nanocrystals

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3332456B2 (en) * 1992-03-24 2002-10-07 株式会社東芝 Semiconductor device manufacturing method and semiconductor device
JP2554433B2 (en) * 1992-12-24 1996-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション Semiconductor device and manufacturing method thereof
US5293050A (en) * 1993-03-25 1994-03-08 International Business Machines Corporation Semiconductor quantum dot light emitting/detecting devices
JP3500541B2 (en) * 1994-02-15 2004-02-23 富士通株式会社 Manufacturing method of single electron tunnel junction device
US5466949A (en) * 1994-08-04 1995-11-14 Texas Instruments Incorporated Silicon oxide germanium resonant tunneling
US5936258A (en) * 1995-04-28 1999-08-10 Fujitsu Limited Optical semiconductor memory device and read/write method therefor
JPH0945617A (en) * 1995-08-02 1997-02-14 Hitachi Ltd Formation of quantum fine line structure and semiconductor device
JP3745015B2 (en) * 1995-09-21 2006-02-15 株式会社東芝 Electronic devices
JPH09312378A (en) * 1996-03-19 1997-12-02 Fujitsu Ltd Semiconductor device and manufacture thereof
EP1154493A3 (en) * 1997-05-30 2003-10-15 Matsushita Electric Industrial Co., Ltd. Light-emitting semiconductor device having quantum dots

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10306076A1 (en) * 2003-02-08 2004-08-26 Hahn-Meitner-Institut Berlin Gmbh Quantum dot made of electrically conductive carbon, manufacturing and application process
DE10306076B4 (en) * 2003-02-08 2005-02-17 Hahn-Meitner-Institut Berlin Gmbh Quantum dot of electrically conductive carbon, method of manufacture and application

Also Published As

Publication number Publication date
DE19857060B4 (en) 2006-08-03
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