DE19844728C1 - Decoderelement zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen - Google Patents

Abstract

Das Decoderelement (DE) dient zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen (-2 V, 0 V, 4 V) an einem Ausgang (WLi). Das zweite Potential (0 V) liegt zwischen dem ersten (-2 V) und dem dritten (4 V) Potential. Das Decoderelement (DE) ermöglicht es, in Abhängigkeit von den Potentialen an seinen Anschlüssen (1, 2, 3, 4) jedes beliebige der drei Potentiale (-2 V, 0 V, 4 V) an seinem Ausgang (WLi) zu erzeugen.

Description

Die Erfindung betrifft ein Decoderelement zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen.

In der US 5,274,278 A ist ein solches Decoderelement be­ schrieben. Dieses ist Bestandteil eines Zeilendecoders in ei­ nem integrierten Speicher.

Der Erfindung liegt die Aufgabe zugrunde, ein Decoderelement anzugeben, welches in Abhängigkeit von Eingangssignalen ein Ausgangssignal mit drei unterschiedlichen Potentialen an ei­ nem Ausgang erzeugt.

Diese Aufgabe wird mit einem Decoderelement gemäß Patentan­ spruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand abhängiger Ansprüche.

Eine Decodergruppe, die zwei der erfindungsgemäßen De­ coderelemente aufweist, bei denen die dritten und vierten An­ schlüsse jeweils miteinander verbunden sind, ermöglicht vor­ teilhaft die Erzeugung zweier Ausgangssignale an zwei ver­ schiedenen Ausgängen mit jeweils drei unterschiedlichen Po­ tentialen.

Eine Decoderschaltung mit zwei der erfindungsgemäßen Decoder­ gruppen, bei denen die vierten Anschlüsse aller vier Decoder­ elemente miteinander verbunden sind, ermöglicht vorteilhaft die Erzeugung von vier Ausgangssignalen an vier Ausgängen mit jeweils drei unterschiedlichen Potentialen.

Die Erfindung wird im folgenden anhand der Figuren näher er­ läutert. Es zeigen:

Fig. 1 ein Ausführungsbeispiel einer Decodergruppe mit zwei Decoderelementen,

Fig. 2 ein Ausführungsbeispiel einer Decoderschaltung mit zwei Decodergruppen gemäß Fig. 1,

Fig. 3 ein anderes Ausführungsbeispiel einer Decoderschal­ tung mit zwei Decodergruppen, die ein anderes Aus­ führungsbeispiel der Decoderelemente aufweisen,

Fig. 4 eine Decoderschaltung mit zwei Decoderschaltungen gemäß Fig. 3,

Fig. 5 ein Ausführungsbeispiel einer Schaltung für die Er­ zeugung eines Potentials an einem dritten Anschluß der Decoderelemente aus Fig. 3,

Fig. 6 Potentiale an Anschlüssen der Decoderelemente aus Fig. 1 zur Erzeugung dreier unterschiedlicher Po­ tentiale an einem Ausgang der Decoderelemente und

Fig. 7 Potentiale an den Anschlüssen der Decoderelemente aus Fig. 3 zur Erzeugung dreier unterschiedlicher Potentiale am Ausgang der Decoderelemente.

Fig. 1 zeigt eine Decodergruppe DG mit zwei Decoderelementen DE mit jeweils einem Ausgang WL0, WL1. Jedes Decoderelement DE weist zwischen einem ersten Anschluß 1 und Masse (0 V) eine Reihenschaltung aus einem ersten Transistor T1 vom p-Kanal- Typ und einem zweiten Transistor T2 vom n-Kanal-Typ auf. Die Drains der beiden Transistoren T1, T2 sind mit dem Ausgang WLi des Decoderelements DE verbunden. Weiterhin ist ein zwei­ ter Anschluß 2 jedes Decoderelements DE über einen dritten Transistor T3 vom p-Kanal-Typ und einen vierten Transistor T4 vom n-Kanal-Typ mit einem dritten Anschluß 3 verbunden, wobei bei diesem Ausführungsbeispiel an den dritten Anschlüssen 3 jeweils ein Potential von -2 V anliegt. Das Gate des vierten Transistors T4 ist mit dem Ausgang WLi verbunden. Außerdem ist der Ausgang WLi über einen fünften Transistor T5 vom n- Kanal-Typ mit dem dritten Anschluß 3 verbunden. Das Gate des fünften Transistors T5 ist mit den Drains des dritten T3 und vierten T4 Transistors verbunden. Ein vierter Anschluß 4 je­ des Decoderelements DE ist mit den Gates des ersten T1, des zweiten T2 und des dritten T3 Transistors verbunden. Beim Ausführungsbeispiel gemäß Fig. 1 sind die vierten Anschlüsse 4 der beiden Decoderelemente DE miteinander verbunden.

Jedes Decoderelement DE aus Fig. 1 dient zur Erzeugung eines Ausgangssignals an seinem jeweiligen Ausgang WLi, das in Ab­ hängigkeit von den Signalen an den vier Anschlüssen 1, 2, 3, 4 drei verschiedene Potentiale annehmen kann. Fig. 6 ist die Erzeugung dieser Ausgangssignale in Abhängigkeit der Ein­ gangssignale an den Anschlüssen zu entnehmen. Da das Potenti­ al am dritten Anschluß 3 bei diesem Ausführungsbeispiel kon­ stant auf -2 V liegt, wurde es in Fig. 6 nicht separat aufge­ führt.

Fig. 6 ist zu entnehmen, daß am Ausgang WLi ein Potential von 0 V erzeugt wird, wenn am vierten Anschluß 4 4 V anliegen (Decoderelement deaktiviert) und am ersten 1 und zweiten 2 Anschluß Potentiale anliegen, die höchstens 4 V zuzüglich der Einsatzspannung U_T des ersten T1 bzw. dritten T3 Transistors betragen.

Sobald das Potential am vierten Anschluß 4 auf -2 V wechselt, wird das Decoderelement DE aktiviert und das Potential am Ausgang WLi wird abhängig von den Potentialen am ersten An­ schluß 1 und zweiten Anschluß 2. Liegt dann am ersten An­ schluß 1 4 V und am zweiten Anschluß 2 -2 V an, ergibt sich am Ausgang WLi ein Potential von 4 V. Liegt im aktivierten Zu­ stand des Decoderelements DE am ersten Anschluß 1 -2 V und am zweiten Anschluß 2 4 V an, ergibt sich am Ausgang WLi ein Po­ tential von -2 V.

Die Funktionsweise des Decoderelements DE in Fig. 1 ist fol­ gende: Wenn am vierten Anschluß 4 4 V anliegen, sperren der erste Transistor T1 und der dritte Transistor T3, sofern am ersten Anschluß 1 und zweiten Anschluß 2 kein Potential an­ liegt, was größer als 4 V plus die Einsatzspannung der jewei­ ligen Transistoren ist. Gleichzeitig wird der zweite Transi­ stor T2 leitend geschaltet, so daß über ihn Masse (0 V) am Ausgang WLi anliegt. Da das Gate des vierten Transistors T4 mit dem Ausgang WLi verbunden ist, liegt Masse auch am Gate des vierten Transistors T4 an, so daß dieser leitend ist. Da­ durch liegt das Potential V = -2 V des dritten Anschlusses 3 am Gate des fünften Transistors T5 an. Somit ist der fünfte Transistor T5 gesperrt und der dritte Anschluß 3 vom Ausgang WLi elektrisch getrennt.

Liegt am vierten Anschluß 4 -2 V an und am ersten Anschluß 1 4 V sowie am zweiten Anschluß 2 -2 V, leitet der erste Transi­ stor T1, während der zweite Transistor T2 und der dritte Transistor T3 sperren. Somit liegen 4 V am Ausgang WLi an, wo­ durch auch der vierte Transistor T4 leitend geschaltet wird. Somit liegt wiederum das Potential V = -2 V am Gate des fünf­ ten Transistors an, so daß dieser sperrt.

Liegt am vierten Anschluß 4 ein Potential von -2 V, am ersten Anschluß 1 -2 V und am zweiten Anschluß 2 4 V an, leitet der dritte Transistor T3, während der erste Transistor T1 und der zweite Transistor T2 sperren. Somit liegen 4 V am Gate des fünften Transistors T5 an, so daß dieser leitend geschaltet wird und den dritten Anschluß 3 mit dem Ausgang WLi verbin­ det. Daher nimmt der Ausgang WLi ein Potential von -2 V an, wodurch gleichzeitig der vierte Transistor T4 gesperrt wird.

Beim Ausführungsbeispiel von Fig. 1 ergibt sich bei einem Potential von 4 V am vierten Anschluß 4 an beiden Ausgängen WL0, WL1 ein Ausgangssignal mit einem Potential von 0 V. Wer­ den die Decoderelemente DE durch ein Potential von -2 V am vierten Anschluß 4 aktiviert, ergibt sich an einem Ausgang WL0 ein Potential von 4 V und am anderen Ausgang WL1 ein Po­ tential von -2 V oder umgekehrt, da bei diesem Ausführungsbei­ spiel der erste Anschluß 1 des oberen Decoderelementes DE mit dem zweiten Anschluß 2 des unteren Decoderelementes DE und der zweite Anschluß 2 des oberen Decoderelementes mit dem er­ sten Anschluß 1 des unteren Decoderelementes verbunden ist. Auf diese Weise läßt sich also vorteilhaft erreichen, daß im aktivierten Zustand der Decoderelemente DE an den Ausgängen WL0, WL1 zueinander komplementäre Potentiale anliegen.

Dem ersten Anschluß 1 des oberen Decoderelementes und dem zweiten Anschluß 2 des unteren Decoderelementes DE wird ein erstes Signal DRV zugeführt. Dem zweiten Anschluß 2 des obe­ ren und dem ersten Anschluß 1 des unteren Decoderelementes DE wird ein zweites Signal R zugeführt. Dem vierten Anschluß 4 wird ein drittes Signal DEC0 zugeführt.

Fig. 2 zeigt eine Decoderschaltung mit zwei Decodergruppen DG gemäß Fig. 1. Jede Decodergruppe DG weist somit zwei der Decoderelemente DE auf. Die beiden Decodergruppen DG sind identisch aufgebaut. Ihren ersten 1 und zweiten 2 Anschlüssen wird auch das erste Signal DRV und das zweite Signal R in der in Fig. 1 gezeigten Weise zugeführt. Allerdings wird dem vierten Anschluß 4 der oberen Decodergruppe DG in Fig. 2 ein drittes Signal DEC0 zugeführt, daß sich vom dritten Signal DEC1 der unteren Decodergruppe DG unterscheidet. Die dritten Signale DEC0, DEC1 aus Fig. 2 werden mittels NAND-Gatter N aus bei diesem Ausführungsbeispiel drei Adreßbits A₀, A₁, A₂ generiert. Während das obere dritte Signal DEC0 nur dann ei­ nen niedrigen Pegel von -2 V aufweist, wenn die drei Adreßbits A₀, A₁, A₂ einen hohen Pegel aufweisen, weist das untere dritte Signal DEC1 in Fig. 2 nur dann einen niedrigen Pegel von -2 V auf, wenn die ersten beiden Adreßbits A₀, A₁ einen hohen Pegel und das dritte Adreßbit A₂ einen niedrigen Pegel aufweist. Über die Adreßbits A₀, A₁, A₂ erfolgt also eine Ak­ tivierung beziehungsweise Deaktivierung der jeweiligen De­ codergruppe DG.

Fig. 2 ist auch zu entnehmen, daß das zweite Signal R aus dem ersten Signal DRV über einen Inverter I erzeugt wird. Das erste Signal DRV und das zweite Signal R können bei diesem Ausführungsbeispiel nur ein Potential von entweder -2 V oder von 4 V annehmen. Somit ergibt sich in jeder aktivierten De­ codergruppe DG an dem einen Ausgang WL0 ein anderes Potential als am anderen Ausgang WL1.

Mit der Decoderschaltung in Fig. 2 ist es möglich, bei einer Vielzahl von mit dem ersten Signal DRV und dem zweiten Signal R verbundenen Decodergruppen DG alle Decodergruppen bis auf eine zu deaktivieren, so daß an den beiden Ausgängen der de­ aktivierten Decodergruppen DG ein Potential von 0 V anliegt. Bei der aktivierten Decodergruppe DG ergibt sich an dem einen Ausgang ein Potential von 4 V und an dem anderen Ausgang ein Potential von -2 V. Die hier beschriebenen Decoderschaltungen eignen sich beispielsweise vorteilhaft zur Ansteuerung von Wortleitungen innerhalb eines integrierten Speichers, die mit je einem der Ausgänge WLi verbunden sind. Die Decoderschal­ tung ist dann ein Wortleitungsdecoder des integrierten Spei­ chers.

Fig. 3 zeigt ein anderes Ausführungsbeispiel eines Teils ei­ ner Decoderschaltung, bei der je zwei Decodergruppen DG mit jeweils zwei Decoderelementen DE einen gemeinsamen vierten Anschluß 4 aufweisen. Jedes Decoderelement DE in Fig. 3 un­ terscheidet sich von den Decoderelementen in Fig. 1 nur in folgenden Punkten:

Zwischen der Drain des ersten Transistors T1 und der Drain des zweiten Transistors T2 ist ein sechster Transistor T6 vom p-Kanal-Typ angeordnet, dessen Gate mit Masse verbunden ist. Außerdem sind die dritten Anschlüsse 3 der Decoderelemente DE der oberen Decodergruppe DG mit einem Potential V0 und die dritten Anschlüsse 3 der Decoderelemente DE der unteren De­ codergruppe DG mit einem Potential V1 verbunden. Am ersten Anschluß 1 jedes Decoderelements DE liegt ein erstes Signal DRVi und am zweiten Anschluß 2 ein zweites Signal R1 an.

Fig. 5 ist die Erzeugung des Potentials am dritten Anschluß 3 der Decoderelemente DE aus Fig. 3 zu entnehmen. Das Poten­ tial V0 für die obere Decodergruppe DG aus Fig. 3 wird, wie in Fig. 5 dargestellt, aus den zweiten Signalen R0, R1 ihrer beiden Decoderelemente DE erzeugt. Das Potential V1 am drit­ ten Anschluß 3 der Decoderelemente DE der unteren Decoder­ gruppe DG aus Fig. 3 wird auf äquivalente Weise aus ihren zweiten Signalen R2, R3 erzeugt. Gemäß Fig. 5 sind die zwei­ ten Signale R0, R1 mit Eingängen eines NAND-Gatters N verbun­ den, dessen Ausgang über einen Inverter I mit einem Pegel­ wandler LS verbunden ist, an dessen Ausgang das Potential V0 am dritten Anschluß 3 erzeugt wird. Während das NAND-Gatter N und der Inverter I von 4 V und -2 V gespeist werden, wird der Pegelwandler LS von 0 V und -2 V gespeist, so daß das Potential V0 an seinem Ausgang entweder 0 V oder -2 V annimmt. Das Poten­ tial V0 ist 0 V, wenn die beiden zweiten Signale R0, R1 einen hohen Pegel von 4 V aufweisen. Sobald eines der zweiten Signa­ le R0, R1 einen niedrigen Pegel von -2 V aufweist, nimmt auch das Potential V0 den Wert -2 V an.

Fig. 7 ist die Erzeugung der Potentiale an den Ausgängen WLi der Decoderelemente DE aus Fig. 3 in Abhängigkeit von den Potentialen an den Anschlüssen 1, 2, 3, 4 zu entnehmen. Durch einen hohen Pegel des Potentials am vierten Anschluß 4 von 4 V erfolgt wiederum die Deaktivierung des Decoderelementes DE, sofern die Potentiale am ersten Anschluß 1 und zweiten An­ schluß 4 V zuzüglich der Einsatzspannung U_T des jeweiligen Transistors T1, T3 nicht übersteigen. Das Potential Vi am dritten Anschluß 3 kann dabei beliebig sein. Dann ergibt sich am jeweiligen Ausgang WLi ein Potential von 0 V.

Wird das Decoderelement DE aktiviert, indem das Potential an seinem vierten Anschluß 4 einen niedrigen Pegel von -2 V an­ nimmt, ist das Potential am Ausgang WLi abhängig von den Po­ tentialen am ersten 1, zweiten 2 und dritten 3 Anschluß. Liegt am ersten Anschluß 1 4 V, am zweiten Anschluß 2 -2 V und am dritten Anschluß 3 -2 V an, ergibt sich am Ausgang WLi ein Potential von 4 V. Liegt am ersten Anschluß 1 und am dritten Anschluß 3 -2 V und am zweiten Anschluß 2 4 V an, ergibt sich am Ausgang WLi -2 V. Liegt am ersten Anschluß 1 -2 V, am zwei­ ten Anschluß 2 4 V und am dritten Anschluß 3 0 V an, ergibt sich am Ausgang WLi 0 V.

Die Funktionsweise der Decoderelemente DE bei der Erzeugung der soeben beschriebenen Ausgangspotentiale stimmt weitestge­ hend mit derjenigen der Decoderelemente aus Fig. 1 überein. Allerdings dient der sechste Transistor T6 in Fig. 3 dazu, daß bei aktiviertem Decoderelement (Potential am vierten An­ schluß 4 = -2 V) und bei Anliegen von -2 V am ersten Anschluß 1, 4 V am zweiten Anschluß 2 und 0 V am dritten Anschluß 3 das dann über den leitend geschalteten fünften Transistor T5 mit dem Ausgang WLi verbundene Potential von 0 V nicht direkt an der Drain des ersten Transistors T1 anliegt, wodurch dieser anderenfalls leitend geschaltet würde. Der sechste Transistor T6 sperrt in dieser Situation und sorgt dafür, daß der Aus­ gang WLi von der Drain des ersten Transistors T1 elektrisch getrennt bleibt.

Mit der in Fig. 3 dargestellten Decoderschaltung DC ist es möglich, bei aktivierten Decoderelementen DE (Potential am vierten Anschluß 4 = -2 V) beispielsweise an den unteren bei­ den Ausgängen WL2, WL3 ein Potential von 0 V zu erzeugen, in­ dem die zugehörigen zweiten Signale R2, R3 ein hohes Potenti­ al von 4 V annehmen, und gleichzeitig an den beiden oberen Ausgängen WL0, WL1 zueinander komplementäre Potentiale von - 2 V und 4 V zu erzeugen, indem deren zweite Signale R0, R1 von­ einander abweichende Potentiale annehmen.

Fig. 4 ist eine Decoderanordnung mit zwei Decoderschaltungen DC gemäß Fig. 3 zu entnehmen. Die Funktionsweise entspricht im wesentlichen derjenigen des Ausführungsbeispiels aus Fig. 2. Daher wird hier nicht noch einmal ausführlich darauf ein­ gegangen. Bei diesem Ausführungsbeispiel werden vier erste Signale DRVi benötigt, aus denen mittels Invertern I das je­ weils zugehörige zweite Signal Ri erzeugt wird. Fig. 4 ist zu entnehmen, daß die Decoderanordnung durch Hinzufügen wei­ terer gleichartiger Decoderschaltungen DC beliebig erweitert werden kann. Außerdem ist es möglich, die in Fig. 3 gezeig­ ten Decoderschaltungen DC durch Hinzufügen weiterer Decoder­ gruppen DG mit jeweils separaten ersten Signalen DRVi und zweiten Signalen Ri zu erweitern.

Ein Vorteil der erfindungsgemäß Decoderelemente besteht dar­ in, daß die drei Ausgangspotentiale an den Ausgängen WLi ohne einen Bootstrap-Effekt erzeugt werden. Daher können die De­ coderelement statisch betrieben werden.

Claims (9)

1. Decoderelement (DE) zur Erzeugung eines Ausgangssignals mit drei unterschiedlichen Potentialen (-2 V, 0 V, 4 V) an einem Ausgang (WLi), wobei das zweite Potential (0 V) zwischen dem ersten (-2 V) und dem dritten (4 V) Potential liegt,

• 1. mit einem ersten Anschluß (1), der über einen ersten Tran­ sistor (T1) eines ersten Leitungstyps und einen zweiten Transistor (T2) eines zweiten Leitungstyps mit dem zweiten Potential (0 V) verbunden ist, wobei ein Schaltungsknoten zwischen dem ersten (T1) und dem zweiten (T2) Transistor mit dem Ausgang (WLi) verbunden ist,
• 2. mit einem zweiten Anschluß (2), der über einen dritten Transistor (T3) des ersten Leitungstyps und einen vierten Transistor (T4) des zweiten Leitungstyps mit einem dritten Anschluß (3) verbunden ist, wobei ein Steueranschluß des vierten Transistors (T4) mit dem Ausgang (WLi) verbunden ist,
• 3. mit einem vierten Anschluß (4), der mit Steueranschlüssen des ersten (T1), des zweiten (T2) und des dritten (T3) Transistors verbunden ist,
• 4. und mit einem fünften Transistor (T5) des zweiten Leitungs­ typs, der zwischen dem Ausgang (WLi) und dem dritten An­ schluß (3) angeordnet ist und dessen Steueranschluß mit ei­ nem Schaltungsknoten zwischen dem dritten (T3) und dem vierten (T4) Transistor verbunden ist.

2. Decoderelement (DE) nach Anspruch 1, bei dem zur Erzeugung des Ausgangssignals mit dem ersten Po­ tential (-2 V) am zweiten Anschluß (2) das dritte Potential (4 V) sowie am ersten Anschluß (1), am dritten Anschluß (3) und am vierten Anschluß (4) das erste Potential (-2 V) an­ liegt.

3. Decoderelement (DE) nach Anspruch 1, bei dem zur Erzeugung des Ausgangssignals mit dem zweiten Po­ tential (0 V) am ersten (1) und am zweiten (2) Anschluß Poten­ tiale anliegen, die kleiner sind als das dritte Potential (4 V) zuzüglich der Einsatzspannung (U_T) des mit dem jeweili­ gen Anschluß (1, 2) verbundenen Transistors (T1, T3), und am vierten Anschluß (4) das dritte Potential (4 V) anliegt.

4. Decoderelement (DE) nach Anspruch 1, bei dem zur Erzeugung des Ausgangssignals mit dem zweiten Po­ tential (0 V) am ersten Anschluß (1) das erste Potential (-2 V), am zweiten Anschluß (2) das dritte Potential (4 V), am dritten Anschluß (3) das zweite Potential (0 V) und am vierten Anschluß (4) das erste Potential (-2 V) anliegt.

5. Decoderelement (DE) nach Anspruch 1, bei dem zur Erzeugung des Ausgangssignals mit dem dritten Po­ tential (4 V) am ersten Anschluß (1) das dritte Potential (4 V) sowie am zweiten Anschluß (2), am dritten Anschluß (3) und am vierten Anschluß (4) das erste Potential (-2 V) anliegt.

6. Decoderelement (DE) nach Anspruch 1, dessen erster Transistor (T1) über einen sechsten Transistor (T6) des ersten Leitungstyps mit dem zweiten Transistor (T2) verbunden ist, wobei ein Schaltungsknoten zwischen dem sech­ sten (T6) und dem zweiten (T2) Transistor mit dem Ausgang (WLi) verbunden ist und wobei ein Steueranschluß des sechsten Transistors (T6) mit dem zweiten Potential (0 V) verbunden ist.

7. Decodergruppe (DG) mit zwei Decoderelementen (DE) nach An­ spruch 1, bei der die dritten Anschlüsse (3) und die vierten Anschlüsse (4) der Decoderelemente (DE) jeweils miteinander verbunden sind.

8. Decodergruppe (DG) nach Anspruch 7,

• 1. bei der der erste Anschluß (1) des ersten Decoderelementes (DE) mit dem zweiten Anschluß (2) des zweiten Decoderele­ mentes (DE) verbunden ist
• 2. und bei der der zweite Anschluß (2) des ersten Decoderele­ mentes (DE) mit dem ersten Anschluß (1) des zweiten Decode­ relementes (DE) verbunden ist.

9. Decoderschaltung (DC) mit zwei Decodergruppen (DG) nach Anspruch 7, bei der die vierten Anschlüsse (4) aller vier Decoderelemente (DE) miteinander verbunden sind.