DE19815957A1 - Proportional blocking voltage division in series circuit of gate-controlled semiconductors - Google Patents
Proportional blocking voltage division in series circuit of gate-controlled semiconductorsInfo
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Abstract
Description
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur gleichmäßigen Aufteilung der Sperrspannung für den Fall, daß mindestens zwei gategesteuerte Halbleiter, insbesondere GTO-Thyristoren, in Reihe geschaltet sind. Eine solche Reihenschaltung von gategesteuerten Halbleitern ist immer dann erforderlich, wenn beispielsweise die Spannung in einem Stromrichterzweig die Sperrspannung eines einzelnen gategesteuerten Halbleiters überschreitet. Es ist allgemein bekannt, daß die Abschaltverzugszeit gategesteuerter Halbleiter exemplarabhängig ist und bei einer Reihenschaltung zu einer ungleichmäßigen Spannungsverteilung an den einzelnen gategesteuerten Halbleitern führt. Falls beispielsweise der Anstieg der Sperrspannung 1 kV/µs beträgt und der Unterschied in der Abschaltverzugszeit bei zwei gategesteuerten Halbleitern 1 µs ist, so würde der eine gategesteuerte Halbleiter gegenüber dem anderen um 1 kV mehr beansprucht werden. In ungünstigen Fällen kann das zu einer Zerstörung eines gategesteuerten Halbleiters führen.The invention relates to a method and a circuit arrangement for Even distribution of the reverse voltage in the event that at least two gate-controlled semiconductors, in particular GTO thyristors, in series are switched. Such a series connection of gate-controlled Semiconductors are always required when, for example, the voltage the blocking voltage of an individual in a converter branch gate-controlled semiconductor exceeds. It is well known that the Switch-off delay time of gate-controlled semiconductors is dependent on the model and with a series connection to an uneven voltage distribution leads to the individual gate-controlled semiconductors. For example, if Rise of the reverse voltage is 1 kV / µs and the difference in the Switch-off delay time for two gate-controlled semiconductors is 1 µs, so one gate-controlled semiconductor compared to the other by 1 kV more be claimed. In unfavorable cases, this can lead to destruction of a gate controlled semiconductor.
Zur Vergleichmäßigung der Spannungsaufteilung an einer Reihenschaltung unterschiedlich lange Abschaltzeiten aufweisender, gategesteuerter Halbleiter ist bereits ein Verfahren angegeben worden, mit dem die tatsächliche Spannung an jedem Halbleiter mit dem auf ihn entfallenen Teil der Gesamtspannung an der Reihenschaltung verglichen wird, vgl. EP-B1-0 288 422. Das Verfahren ist für einen Umrichter mit Spannungszwischenkreis vorgesehen. Bei diesem Verfahren werden die Sperrspannungen der Halbleiter zu unterschiedlichen Zeitpunkten abgetastet. Das würde bei Stromzwischenkreisumrichtern, bei denen sich die Sperrspannung während der Sperrphase ändert, zu falschen Ergebnissen führen.To equalize the voltage distribution on a series connection gate-controlled shutdown times of different lengths A method has already been specified for semiconductors with which the actual voltage on each semiconductor with the part allotted to it the total voltage at the series connection is compared, see. EP-B1-0 288 422. The method is for a converter DC link provided. With this procedure the Reverse voltages of the semiconductors at different times scanned. That would be the case with DC link converters where the reverse voltage changes during the off phase to incorrect Lead results.
Weiterhin ist eine Schaltungsanordnung zur Symmetrierung der Spannungsaufteilung beim Abschalten einer Reihenschaltung gategesteuerter Leistungshalbleiterschalter im Spannungszwischenkreis- Stromrichter bekannt, bei der in Abhängigkeit von der mit einer Meßeinrichtung gemessenen Sperrspannung einer Freilaufdiode, die jedem gategesteuerten Leistungshalbleiterschalter zugeordnet ist, das Schaltsignal für den gategesteuerten Leistungshalbleiterschalter im Sinne einer Symmetrierung der Spannung an den Leistungshalbleiterschaltern verschoben wird, vgl. DE-C1-195 39 554. Diese Schaltungsanordnung ist speziell für einen Spannungszwischenkreis-Stromrichter konzipiert. Bei einem Stromrichter mit Stromzwischenkreis sind die genannten Freilaufdioden nicht vorhanden, so daß die Anwendung der beschriebenen Schaltungsanordnung auf ein bestimmtes Einsatzgebiet beschränkt ist.Furthermore, a circuit arrangement for balancing the Voltage distribution when switching off a series connection gate-controlled power semiconductor switch in the voltage intermediate circuit Known converter, depending on which with a Measuring device measured reverse voltage of a freewheeling diode, each is assigned to the gate-controlled power semiconductor switch, the switching signal for the gate-controlled power semiconductor switch in the sense of a Balancing of the voltage at the power semiconductor switches is postponed, cf. DE-C1-195 39 554. This circuit arrangement is specially designed for a DC link converter. At a converter with a DC link are the mentioned Free-wheeling diodes are not available, so that the application of the described Circuit arrangement is limited to a specific area of application.
In einer weiteren Anmeldung ist ein Verfahren und eine Vorrichtung zur Vergleichmäßigung der Spannungsaufteilung seriengeschalteter, gategesteuerter Halbleiter beschrieben worden, vgl. WO 95/25 383. Es wird ein sogenanntes lernfähiges Verfahren angegeben, bei dem der Laststrom der gategesteuerten Halbleiter stufenweise erhöht wird und bei einem Lernvorgang eine diesen Lastströmen zugeordnete Tabelle der Ausschaltverzögerungen interaktiv ermittelt und abgespeichert wird. Eine Erfassung der statischen Sperrspannungen erfolgt durch ein parallel zu der Serienschaltung der gategesteuerten Halbleiter angeordnetes Spannungsteilernetzwerk. Die Spannungsdifferenz zwischen den jeweils zugeordneten Verbindungspunkten der Serienschaltungen aus gategesteuerten Halbleitern und Spannungsteilernetzwerk wird mit dem Verfahren zu Null geregelt. Diese Verfahrensweise hat jedoch den Nachteil, daß eine Fehlmessung der Spannungsdifferenzen erfolgt, sobald ein gategesteuerter Halbleiter in der Serienschaltung durchlegiert und somit unerwünscht leitend wird.Another application includes a method and an apparatus for Uniformization of the voltage distribution of series-connected, gate-controlled semiconductors have been described, cf. WO 95/25 383. It a so-called learnable method is specified, in which the Load current of the gate-controlled semiconductors is gradually increased and at a learning process a table assigned to these load currents Switch-off delays are determined and saved interactively. A Static blocking voltages are recorded by a parallel to the Series connection of the gate-controlled semiconductors arranged Voltage divider network. The voltage difference between each assigned connection points of the series connections gate-controlled semiconductors and voltage divider network is with the Procedure regulated to zero. However, this procedure has the disadvantage that an incorrect measurement of the voltage differences takes place as soon as a gate-controlled semiconductor alloyed in the series circuit and thus becomes undesirably conductive.
Mit der Erfindung soll nun die Aufgabe gelöst werden, ein Verfahren und eine Schaltungsanordnung anzugeben, die universell bei Reihenschaltungen von gategesteuerten Halbleitern in Zweigen beliebiger Stromrichterschaltungen einsetzbar sind und die insbesondere den Einsatz redundanter gategesteuerter Halbleiter ermöglichen, so daß eine sichere Funktion des Verfahrens auch bei der Zerstörung einzelner gategesteuerter Halbleiter gewährleistet ist.The object of the invention is now to be solved, a method and specify a circuit arrangement that is universal at Series connections of gate-controlled semiconductors in any branches Power converter circuits can be used and in particular the use enable redundant gate-controlled semiconductors, so that a safe Function of the method also in the destruction of individual gate-controlled Semiconductor is guaranteed.
Diese Aufgabe wird mit dem im ersten Anspruch beschriebenen Verfahren und der im vierten Anspruch beschriebenen Schaltungsanordnung gelöst.This object is achieved with the method described in the first claim and the circuit arrangement described in the fourth claim.
Das Wesen der Erfindung besteht darin, daß aus der Überlagerung einer Spannungsmeßrampe mit den aktuellen Sperrspannungen der gategesteuerten Halbleiter Rückmeldeimpulse abgeleitet werden, mit denen Zähler so angesteuert werden, daß durch einen Regelvorgang die Rückmeldeimpulse zum gleichen Zeitpunkt erscheinen und somit signalisieren, daß die Aufteilung der Sperrspannungen der gategesteuerten Halbleiter gleichmäßig ist.The essence of the invention is that from the overlay one Voltage measurement ramp with the current reverse voltages of the gate-controlled semiconductor feedback pulses are derived with which Counters are controlled so that the control process Feedback pulses appear at the same time and thus signal that the distribution of the reverse voltages of the gate-controlled Semiconductor is even.
Die Erfindung wird nunmehr an einem Ausführungsbeispiel erläutert. Da das Problem der unterschiedlichen Abschaltverzugszeit bei gleichzeitigem Löschbeginn in praktischen Fällen insbesondere bei der Reihenschaltung von GTO-Thyristoren von Bedeutung ist, wird das Ausführungsbeispiel bei Verwendung von GTO-Thyristoren beschrieben.The invention will now be explained using an exemplary embodiment. There the problem of different switch-off delay times with simultaneous Start of deletion in practical cases, in particular when connecting in series of GTO thyristors is important, the embodiment is in Use of GTO thyristors described.
In der zugehörigen Zeichnung zeigenShow in the accompanying drawing
Fig. 1 ein Schaltbild einer Reihenschaltung von GTO-Thyristoren mit zugehörigen Ansteuerschaltungen, Fig. 1 is a circuit diagram of a series circuit of GTO thyristors with associated control circuits,
Fig. 2 ein detailliertes Schaltbild einer Ansteuerschaltung, Fig. 2 is a detailed circuit diagram of a drive circuit,
Fig. 3a, 3b, 3c, 3d und 3e eine Darstellung der wichtigsten Zeitfunktionen der Signale der Ansteuerschaltung. FIGS. 3a, 3b, 3c, 3d and 3e is an illustration of the most important functions of the time signals of the drive circuit.
Gemäß Fig. 1 besteht die Schaltungsanordnung aus einer Reihenschaltung von GTO-Thyristoren Gto 1, Gto 2, Gto 3 . . . Gto N, die an einer Gesamtspannung U liegen. Referring to FIG. 1, the circuit arrangement of a series circuit of GTO thyristors Gto 1, Gto 2, Gto. 3 . . Gto N, which are at a total voltage U.
Jedem GTO-Thyristor Gto 1, Gto 2, Gto 3 . . . Gto N ist eine Ansteuerschaltung 1, 2, 3 . . . N und eine Schnittstellenschaltung 11, 22, 33 . . . NN zugeordnet. Für alle Ansteuerschaltungen 1, 2, 3 . . . N ist zentral ein Quarzgenerator Q vorgesehen. Jede Ansteuerschaltung 1, 2, 3 . . . N besteht aus einem Reglerzähler Z 11, Z 12, Z 13 . . . . . Z 1N, einem Verzögerungszähler Z 21, Z 22, Z 23 . . . . . Z 2N sowie aus einer logischen Schaltung LC 1, LC 2, LC 3 . . . LC N. Jeder Ansteuerschaltung 1, 2, 3 . . . N ist ein Speicherbereich S 1, S 2, S 3 . . . S N eines zentralen Speichers S zugeordnet.Each GTO thyristor Gto 1, Gto 2, Gto 3. . . Gto N is a control circuit 1 , 2 , 3 . . . N and an interface circuit 11 , 22 , 33 . . . NN assigned. For all control circuits 1 , 2 , 3 . . . A quartz generator Q is provided centrally. Each control circuit 1 , 2 , 3 . . . N consists of a controller counter Z 11, Z 12, Z 13. . . . . Z 1N, a delay counter Z 21, Z 22, Z 23. . . . . Z 2N and a logic circuit LC 1, LC 2, LC 3. . . LC N. Each control circuit 1 , 2 , 3 . . . N is a memory area S 1, S 2, S 3. . . SN assigned to a central memory S.
In Fig. 2 sind die Verknüpfungen der einzelnen Baugruppen einer Ansteuerschaltung mit folgenden allgemein zutreffenden Bezeichnungen dargestellt: Quarzgenerator Q, Reglerzähler Z 1, Verzögerungszähler Z 2, logische Schaltung LC und Speicher S.In FIG. 2 the connections of the individual modules are shown a driver circuit with the following generally applicable designations: Quartz generator Q, controller counter Z 1, Z 2 delay counter logic circuit LC and store S.
Da die Schaltungsanordnung wie ein geschlossener Regelkreis arbeitet, wird die Beschreibung der Wirkungsweise an einem Punkt des Regelkreises begonnen, und zwar bei dem Beginn des zentralen Einschaltsignales für alle GTO-Thyristoren Gto 1, Gto 2, Gto 3 . . . Gto N. Zur Erläuterung des zeitlichen Ablaufs sind in Fig. 3a, 3b, 3c, 3d und 3e die wesentlichen Zeitdiagramme dargestellt.Since the circuit arrangement works like a closed control loop, the description of the mode of operation is started at a point in the control loop, namely at the beginning of the central switch-on signal for all GTO thyristors Gto 1, Gto 2, Gto 3. . . Gto N. To explain the time sequence, the essential time diagrams are shown in FIGS . 3a, 3b, 3c, 3d and 3e.
Mit der ansteigenden Flanke des zentralen Einschaltsignals zur Zeit t 1, siehe Fig. 3a, wird die Durchschaltphase mit einem Doppelimpuls, der von den Schnittstellenschaltungen 11, 22, 33 . . . NN erzeugt wird, siehe Fig. 3b, bei allen GTO-Thyristoren Gto 1, Gto 2, Gto 3 . . . Gto N gleichzeitig eingeleitet. Da die Abschaltzeit der GTO-Thyristoren Gto 1, Gto 2, Gto 3 . . . Gto N stromabhängig ist, wird in Abhängigkeit von dem während der vorherigen Durchschaltphase gemessenen Strom I ein diesem Strom entsprechender digitaler Wert D1 vom Reglerzähler Z1 in den Speicher S abgelegt. Mit der Rückflanke des zentralen Einschaltsignals zur Zeit t 2, siehe Fig. 3a, wird das zu dem aktuell gemessenen Strom I zugeordnete Datenwort D 1 in den Reglerzähler Z 1 sowie ein für die Verzögerung des Ausschaltsignals maßgebendes Datenwort D 2 in den Verzögerungszähler Z 2 geladen. With the rising edge of the central switch-on signal at time t 1, see FIG. 3a, the switch-through phase with a double pulse, which is generated by the interface circuits 11 , 22 , 33 . . . NN is generated, see FIG. 3b, for all GTO thyristors Gto 1, Gto 2, Gto 3. . . Gto N initiated at the same time. Since the switch-off time of the GTO thyristors Gto 1, Gto 2, Gto 3. . . Gto N is current-dependent, a digital value D1 corresponding to this current is stored in the memory S by the controller counter Z1 as a function of the current I measured during the previous switching phase. With the trailing edge of the central switch-on signal at time t 2, see FIG. 3a, the data word D 1 associated with the currently measured current I is loaded into the controller counter Z 1 and a data word D 2 which is decisive for the delay of the switch-off signal is loaded into the delay counter Z 2 .
Das Datenwort D 2 entspricht dem Datenwort D 1, hat haber im allgemeinen weniger niedrigwertige Binärstellen. Unverzüglich nach dem Laden des Datenwortes D 1 in den Reglerzähler Z 1 und des Datenwortes D 2 in den Verzögerungszähler Z 2 wird der Verzögerungszähler Z 2, ein Abwärtszähler, gestartet, der bei dem Zählerstand Null ein Ausschaltsignal zur Zeit t 3, siehe Fig. 3c, über die zugeordnete Schnittstellenschaltung an den GTO-Thyristor abgibt. Die Zeitdifferenz t 3-t 2 gibt die Verzögerungszeit zwischen Rückflanke des zentralen Einschaltsignals und tatsächlichem Ausschaltsignal für den GTO-Thyristor wieder und ist eine exemplarabhängige Größe. Der GTO-Thyristor mit der größten Freiwerdezeit erhält das Ausschaltsignal zuerst, der GTO-Thyristor mit der kleinsten Freiwerdezeit erhält das Ausschaltsignal zuletzt. Mit dem erfindungsgemäßen Verfahren wird erreicht, daß das Sperren der GTO- Thyristoren durch entsprechende zeitliche Zuordnung der Ausschaltsignale zum gleichen Zeitpunkt erfolgt und somit die Sperrspannung an der Reihenschaltung der GTO-Thyristoren gleichmäßig aufgeteilt wird.The data word D 2 corresponds to the data word D 1, generally has less low-order binary digits. Immediately after loading data word D 1 into controller counter Z 1 and data word D 2 into delay counter Z 2, delay counter Z 2, a down counter, is started, which has a switch-off signal at time t 3 at zero, see FIG. 3c , outputs to the GTO thyristor via the assigned interface circuit. The time difference t 3-t 2 represents the delay time between the trailing edge of the central switch-on signal and the actual switch-off signal for the GTO thyristor and is an example-dependent quantity. The GTO thyristor with the greatest free time receives the switch-off signal first, the GTO thyristor with the smallest free time receives the switch-off signal last. With the method according to the invention it is achieved that the blocking of the GTO thyristors takes place by corresponding time assignment of the switch-off signals at the same time and thus the blocking voltage is evenly distributed across the series connection of the GTO thyristors.
Von dem Verzögerungszähler Z 21, Z 22, Z 23 . . . Z 2N, der als erster den Zählerstand Null erreicht hat, wird eine monostabile Kippstufe getriggert, die nach beispielsweise 10 µs bis 20 µs zum Zeitpunkt t 4, siehe Fig. 3c, einen Rampe-Start-Impuls abgibt, der bei allen Schnittstellenschaltungen 11, 22, 33 . . . NN eine Spannungsmeßrampe MR, siehe Fig. 3d, startet. Die Spannungsmeßrampe kann beispielsweise von einem D/A-Wandler abgenommen werden, der an einem quarzgetriggerten Zähler angeschlossen ist.From the delay counter Z 21, Z 22, Z 23. . . Z 2N, which was the first to reach zero, triggers a monostable multivibrator which, after, for example, 10 µs to 20 µs at time t 4, see FIG. 3c, emits a ramp start pulse which is applied to all interface circuits 11 , 22 , 33 . . . NN a voltage measuring ramp MR, see Fig. 3d, starts. The voltage measurement ramp can, for example, be removed from a D / A converter which is connected to a quartz-triggered counter.
Die Triggerimpulse für den quarzgetriggerten Zähler können entweder von einem Quarzgenerator in der jeweiligen Schnittstellenschaltung 11, 12, 13 oder von dem zentralen Quarzgenerator Q abgeleitet werden.The trigger pulses for the quartz-triggered counter can be derived either from a quartz generator in the respective interface circuit 11 , 12 , 13 or from the central quartz generator Q.
Sobald der Wert der Spannung der Spannungsmeßrampe die Spannung U 1, U 2, U 3 am GTO-Thyristor Gto 1, Gto 2, Gto 3 erreicht, wird von der Schnittstellenschaltung 11, 12, 13 zur Zeit t 7, t 6, t 5 ein Rückmeldeimpuls RI 3, RI 2, RI 1 erzeugt, siehe Fig. 3d, 3e. As soon as the value of the voltage of the voltage measurement ramp reaches the voltage U 1, U 2, U 3 at the GTO thyristor Gto 1, Gto 2, Gto 3, the interface circuit 11 , 12 , 13 at time t 7, t 6, t 5 generates a feedback pulse RI 3, RI 2, RI 1, see Fig. 3d, 3e.
Für die Erzeugung der Rückmeldeimpulse RI 3, RI 2, RI 1 kann die aktuelle Sperrspannung oder die Spitzensperrspannung des jeweiligen GTO- Thyristors Gto 1, Gto 2, Gto 3 verwendet werden.The current one can be used to generate the feedback pulses RI 3, RI 2, RI 1 Reverse voltage or the peak reverse voltage of the respective GTO Thyristors Gto 1, Gto 2, Gto 3 can be used.
Der zeitlich erste Rückmeldeimpuls RI 1 zur Zeit t 5 wird als Bezugsimpuls bezeichnet und startet über die logischen Schaltungen LC 1, LC 2, LC 3 . . . LC N alle Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N in Aufwärtszählrichtung UP.The time-first feedback pulse RI 1 at time t 5 is used as the reference pulse denotes and starts via the logic circuits LC 1, LC 2, LC 3. . . LC N all controller counters Z 11, Z 12, Z 13. . . Z 1N in UP counting direction.
Wenn die logische Schaltung LC von ihrem ihr zugeordneten GTO-Thyristor den Rückmeldeimpuls erhält, also beispielsweise die logische Schaltung LC 2 den Rückmeldeimpuls RI 2, so wird der zugeordnete Reglerzähler gestoppt, also beispielsweise der Reglerzähler Z 12. Das bedeutet aber auch, daß der Zustand des Reglerzählers Z 11 unverändert bleibt, da die diesem zugeordnete logische Schaltung LC 1 mit dem ersten Rückmeldeimpuls RI 1, also dem Bezugsimpuls, den Reglerzähler Z 11 zugleich gestartet und gestoppt hat.If the logic circuit LC from its associated GTO thyristor receives the feedback pulse, for example the logic circuit LC 2 the feedback pulse RI 2, so the assigned controller counter stopped, for example the controller counter Z 12. But that means also that the state of the controller counter Z 11 remains unchanged since the this associated logic circuit LC 1 with the first Feedback pulse RI 1, i.e. the reference pulse, the controller counter Z 11 started and stopped at the same time.
Nachdem die Spannungsmeßrampe ihr Maximum MR, beispielsweise zur Zeit t 8, siehe Fig. 3d, erreicht hat, werden zugleich über die logischen Schaltungen LC 1, LC 2, LC 3 . . . LC N alle Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N in die Abwärtsrichtung DOWN geschaltet. Der Zählvorgang aller Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N wird beendet, wenn einer der Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N den Zählerstand Null erreicht hat. Der Zählvorgang wird somit nicht gestartet, wenn bereits einer der Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N den Zählerstand Null aufweist.After the voltage measurement ramp has reached its maximum MR, for example at time t 8, see FIG. 3d, the logic circuits LC 1, LC 2, LC 3. . . LC N all controller counters Z 11, Z 12, Z 13. . . Z 1N switched in the downward direction DOWN. The counting process of all controller counters Z 11, Z 12, Z 13. . . Z 1N is ended when one of the controller counters Z 11, Z 12, Z 13. . . Z 1N has reached the counter reading zero. The counting process is therefore not started if one of the controller counters Z 11, Z 12, Z 13. . . Z 1N has the counter reading zero.
Die so ermittelten Zählerstände der Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N werden mit der ansteigenden Flanke des nächstfolgenden zentralen Einschaltsignals, spätestens aber mit seiner Rückflanke auf die Adresse des entsprechenden Stromwertes des GTO-Thyristors in dem Speicher S abgespeichert. Mit der Rückflanke des zentralen Einschaltsignals werden nunmehr neue Datenworte in die Verzögerungszähler Z 21, Z 22, Z 23 . . . Z 2N geladen und der Vorgang läuft wie anfangs beschrieben weiter.The counter readings of the controller counters Z 11, Z 12, Z 13 determined in this way. . . Z 1N are with the rising edge of the next central Switch-on signal, but at the latest with its trailing edge to the address of the corresponding current value of the GTO thyristor in the memory S saved. With the trailing edge of the central switch-on signal now new data words in the delay counters Z 21, Z 22, Z 23. . . Z. 2N loaded and the process continues as described initially.
Die Schnittstellenschaltung, die als erste den Rückmeldeimpuls RI 1 abgibt, hat aktuell die längste gesamte Ausschaltzeit, siehe Fig. 3d, 3e. Mit dem ersten Rückmeldeimpuls RI 1, dem Bezugsimpuls, werden die bis dahin gesperrten Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N in die Aufwärtszählrichtung UP geschaltet. Die Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N werden jeweils so lange vom Quarzgenerator 1Q getaktet, bis die zugehörige Schnittstellenschaltung 11, 22, 33 . . . NN einen Rückmeldeimpuls RI abgibt, das bedeutet, zu den aus dem Speicher S ausgelesenen Verzögerungsdatenworten werden die zeitlichen Abstände der Rückmeldeimpulse vom Bezugsimpuls addiert. Nachdem alle Rückmeldeimpulse RI abgegeben worden sind, werden die Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N in die Abwärtsrichtung DOWN geschaltet. Sie werden alle angehalten, wenn ein Reglerzähler Z 1N seinen Zählerstand Null erreicht hat. Dann werden die Inhalte der Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N in den Speicher S abgespeichert.The interface circuit, which is the first to output the feedback pulse RI 1, currently has the longest total switch-off time, see FIGS. 3d, 3e. With the first feedback pulse RI 1, the reference pulse, the previously blocked controller counters Z 11, Z 12, Z 13. . . Z 1N switched in the up-counting direction UP. The controller counters Z 11, Z 12, Z 13. . . Z 1N are clocked by the quartz generator 1Q until the associated interface circuit 11 , 22 , 33 . . . NN emits a feedback pulse RI, which means that the time intervals of the feedback pulses from the reference pulse are added to the delay data words read from the memory S. After all feedback pulses RI have been emitted, the controller counters Z 11, Z 12, Z 13. . . Z 1N switched in the downward direction DOWN. They are all stopped when a controller counter Z 1N has reached its counter reading zero. Then the contents of the controller counters Z 11, Z 12, Z 13. . . Z 1N is stored in the memory S.
Die zeitliche Lage der Rückmeldeimpulse RI 1, RI 2, RI 3 ist ein Maß für die Verteilung der Gesamtspannung U auf die GTO-Thyristor-Teilspannungen U 1, U 2, U 3. Durch das Regelverfahren wird erreicht, daß durch exemplarabhängige Ermittlung des Ausschaltzeitpunktes über die Verzögerungszähler Z 21, Z 22, . . . Z 2N, die Gesamtspannung U gleichmäßig auf die in Reihe geschalteten GTO-Thyristoren Gto 1, Gto 2, Gto 3 . . . Gto N aufgeteilt wird. Bei gleichmäßiger Spannungsverteilung treten die Rückmeldeimpulse RI 1, RI 2, RI 3 zum gleichen Zeitpunkt auf, der gewünschte Zustand ist dann erreicht. Dadurch, daß bei dem Abwärtszählvorgang mindestens ein Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N den Zählerstand Null aufweist, bleibt die Gesamtausschaltzeit minimal.The timing of the feedback pulses RI 1, RI 2, RI 3 is a measure of that Distribution of the total voltage U across the GTO thyristor partial voltages U 1, U 2, U 3. The control method ensures that Example-dependent determination of the switch-off time via the Delay counter Z 21, Z 22,. . . Z 2N, the total voltage U evenly on the series connected GTO thyristors Gto 1, Gto 2, Gto 3. . . Gto N is split. With even voltage distribution the feedback pulses RI 1, RI 2, RI 3 occur at the same time that The desired state is then reached. In that Down counting process at least one controller counter Z 11, Z 12, Z 13. . . Z 1N the counter reading is zero, the total switch-off time remains minimal.
Für die technische Ausführung ist es zweckmäßig, den Datenaustausch zwischen Ansteuerschaltungen 1, 2, 3 . . . N, den Schnittstellenschaltungen 11, 22, 33 . . . NN und den zugehörigen GTO-Thyristoren Gto 1, Gto 2, Gto 3 . . . Gto N über Lichtwellenleiter vorzunehmen.For technical implementation, it is advisable to exchange data between control circuits 1 , 2 , 3 . . . N, the interface circuits 11 , 22 , 33 . . . NN and the associated GTO thyristors Gto 1, Gto 2, Gto 3. . . Gto N to be carried out via optical fibers.
Die gesamte Schaltungsanordnung kann auch in Mikroprozessortechnik ausgeführt werden, wobei als Schnittstellenschaltungen A/D-Wandler eingesetzt werden können. The entire circuit arrangement can also be in microprocessor technology are executed, with interface circuits being A / D converters can be used.
Das erfindungsgemäße Verfahren unterscheidet sich von den bekannten Verfahren dadurch, daß der Betrieb einer GTO-Thyristor-Reihenschaltung auch dann aufrechterhalten werden kann, wenn eine bestimmte Anzahl von GTO-Thyristoren ausfällt, das heißt nicht mehr gesperrt werden kann. Diese Anzahl ist davon abhängig, wieviel redundante GTO-Thyristoren vorgesehen sind, um den Betrieb beispielsweise eines GTO-Umrichters bis zu einer vorgesehenen Wartungspause aufrechtzuerhalten, um dann in der Wartungspause die defekten GTO-Thyristoren gegen funktionstüchtige auszutauschen.The method according to the invention differs from the known ones Method in that the operation of a GTO thyristor series circuit can be maintained even if a certain number of GTO thyristors fail, which means that they can no longer be blocked. This Number depends on how many redundant GTO thyristors are provided to the operation of, for example, a GTO converter at a scheduled maintenance break, then in the Maintenance break the defective GTO thyristors against functional ones exchange.
Bei den bisher bekannten Lösungen ist mit dem Ausfall eines GTO- Thyristors auch die Funktionsweise der Anordnungen für die gleichmäßige Aufteilung der Sperrspannungen zumindest gestört.In the previously known solutions, the failure of a GTO Thyristors also work the arrangements for the uniform Distribution of the blocking voltages at least disturbed.
Mit dem erfindungsgemäßen Verfahren können defekte GTO-Thyristoren
leicht ermittelt werden. Um Fehlmessungen möglichst auszuschließen, wird
die Diagnose in drei Schritten durchgeführt.
Defective GTO thyristors can easily be determined using the method according to the invention. In order to rule out incorrect measurements as far as possible, the diagnosis is carried out in three steps.
- 1. Schritt: Tritt bei einem GTO-Thyristor kurz nach dem Start der Spannungsmeßrampe zur Zeit t 4 ein Rückmeldeimpuls RI auf, so bedeutet das, daß die Spannung am GTO-Thyristor sehr klein ist und der Verdacht, daß der GTO-Thyristor defekt ist, besteht. Da die Möglichkeit nicht auszuschließen ist, daß der identifizierte Rückmeldeimpuls RI ein Störimpuls sein kann, werden die Zustände aller Reglerzähler Z 11, Z 12, Z 13 . . . Z 1N nicht verändert, der Reglerschritt wird blockiert.Step 1: Occurs on a GTO thyristor shortly after the start of the Voltage measurement ramp at time t 4 a feedback pulse RI, means that the voltage at the GTO thyristor is very small and the suspicion that the GTO thyristor is defective. Because the possibility is not it must be excluded that the identified feedback pulse RI is an interference pulse the states of all controller counters Z 11, Z 12, Z 13. . . Z 1N not changed, the controller step is blocked.
- 2. Schritt: Erscheint bei der nächsten Schaltperiode wieder ein Rückmeldeimpuls RI kurz nach dem Start der Spannungsmeßrampe werden die Zustände der Reglerzähler Z 1N wiederum nicht verändert bis auf den Zustand des Reglerzählers, der dem ausfallverdächtigen GTO-Thyristor zugeordnet ist. Dieser Reglerzähler wird auf Null gesetzt, damit wird einer eventuellen Störung des Reglerzählers entgegengewirkt. Der Reglerschritt wird blockiert.Step 2: Appears again in the next switching period Feedback pulse RI shortly after the start of the voltage measurement ramp the states of the controller counters Z 1N again did not change except for the State of the controller counter, the suspect GTO thyristor assigned. This controller counter is set to zero, so it becomes one counteracted possible malfunction of the controller counter. The regulator step is blocked.
- 3. Schritt: Erscheint bei der dritten Schaltperiode nochmals ein Rückmeldeimpuls RI kurz nach dem Start der Spannungsmeßrampe, so wird der dem Rückmeldeimpuls RI zugeordnete GTO-Thyristor als ausgefallen diagnostiziert und die zugeordnete logische Schaltung LC in Verbindung mit Reglerzähler und Verzögerungszähler werden in dem Regelkreis wirkungslos geschaltet.Step 3: Appears again in the third switching period Feedback pulse RI shortly after the start of the voltage measuring ramp, so the GTO thyristor assigned to the feedback pulse RI has failed diagnosed and the associated logic circuit LC in conjunction with Controller counters and delay counters are in the control loop ineffective.
Claims (4)
daß eine rampenförmige Spannung mit der Sperrspannung eines jeweiligen gategesteuerten Halbleiters (Gto 1, Gto 2, Gto 3 . . . Gto N) verglichen wird und daß bei Übereinstimmung beider Spannungen ein Rückmeldeimpuls (RI 1, RI 2, RI 3) erzeugt wird,
daß mit dem zeitlich ersten Rückmeldeimpuls (RI 1) alle Reglerzähler (Z 11, Z 12, Z 13 . . . Z 1N), von denen jeweils einer einem gategesteuerten Halbleiter zugeordnet ist, in die Aufwärtszählrichtung gestartet werden und ein Reglerzähler (Z 11, Z 12, Z 13 . . . Z 1N) solange aufwärts zählt, bis der Zählvorgang von dem dem jeweiligen Reglerzähler (Z 11, Z 12, Z 13 . . . Z 1N) zugeordneten Rückmeldeimpuls (RI 1, RI 2, RI 3 . . . RI N) angehalten wird,
daß mit einem zentralen Einschaltesignal der gategesteuerten Halbleiter (Gto 1, Gto 2, Gto 3 . . . Gto N) sowohl der Zählerstand der Reglerzähler (Z 11, Z 12, Z 13 . . . Z 1N) jeweils in einen Verzögerungszähler (Z 21, Z 22, Z 23 . . . Z 2N) geladen wird als auch die Verzögerungszähler (Z 11, Z 12, Z 13 . . . Z 1N) als Abwärtszähler gestartet werden, die beim Zählerstand Null ein Ausschaltsignal an den jeweiligen gategesteuerten Halbleiter (Gto 1, Gto 2, Gto 3 . . . Gto N) abgeben.1. A method for uniform distribution of the reverse voltage in a series connection of gate-controlled semiconductors (Gto 1, Gto 2, Gto 3... Gto N), in which reverse voltage compensation is achieved by shifting the deletion times, characterized in that
that a ramp-shaped voltage is compared with the reverse voltage of a respective gate-controlled semiconductor (Gto 1, Gto 2, Gto 3... Gto N) and that if the two voltages match, a feedback pulse (RI 1, RI 2, RI 3) is generated,
that with the temporally first feedback pulse (RI 1) all controller counters (Z 11, Z 12, Z 13... Z 1N), each of which is assigned to a gate-controlled semiconductor, are started in the up-counting direction and a controller counter (Z 11, Z 12, Z 13 ... Z 1N) counts up until the counting process from the feedback pulse (RI 1, RI 2, RI 3.) Assigned to the respective controller counter (Z 11, Z 12, Z 13... Z 1N). . RI N) is stopped,
that with a central switch-on signal of the gate-controlled semiconductors (Gto 1, Gto 2, Gto 3... Gto N), both the counter reading of the controller counters (Z 11, Z 12, Z 13.. Z 1N) each in a delay counter (Z 21 , Z 22, Z 23 ... Z 2N) is loaded and the delay counters (Z 11, Z 12, Z 13 ... Z 1N) are started as down counters which, when the counter is zero, sends a switch-off signal to the respective gate-controlled semiconductor ( Submit Gto 1, Gto 2, Gto 3 ... Gto N).
daß jede Ansteuerschaltung (1, 2, 3 . . . N) eine logische Schaltung (LC) enthält, die eingangsseitig mit der ihr zugeordneten Schnittstellenschaltung verbunden ist und die ausgangsseitig mit einem Reglerzähler (Z 1) verbunden ist, der über einen Datenbus sowohl an einen Speicher (S) als auch an einen Verzögerungszähler (Z 2) geschaltet ist, der von dem zentralen Einschaltsignal gesteuert wird und an seinem Ausgang ein Ausschaltsignal für einen gategesteuerten Halbleiter (Gto N) bereitstellt.4. A circuit arrangement for carrying out the method, characterized in that each gate-controlled semiconductor (Gto 1, Gto 2, Gto 3... Gto N) has a control circuit ( 1 , 2 , 3 ... N) with a downstream interface circuit ( 11 , 22 , 33 ... NN) is assigned in such a way that the control circuits ( 1 , 2 , 3 ... N) are connected centrally to a quartz generator (Q) and are on the input side of a switch-on signal line and that the interface circuits ( 11 , 22 , 33 ... NN) for signal exchange and for level adjustment between the control circuit ( 1 , 2 , 3 ,... N) and gate-controlled semiconductors (Gto 1, Gto 2, Gto 3 ... Gto N) are connected,
that each control circuit ( 1 , 2 , 3 ... N) contains a logic circuit (LC) which is connected on the input side to the interface circuit assigned to it and which is connected on the output side to a controller counter (Z 1) which is connected via a data bus a memory (S) and a delay counter (Z 2), which is controlled by the central switch-on signal and provides an switch-off signal for a gate-controlled semiconductor (Gto N) at its output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998115957 DE19815957A1 (en) | 1998-04-09 | 1998-04-09 | Proportional blocking voltage division in series circuit of gate-controlled semiconductors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998115957 DE19815957A1 (en) | 1998-04-09 | 1998-04-09 | Proportional blocking voltage division in series circuit of gate-controlled semiconductors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19815957A1 true DE19815957A1 (en) | 1999-10-14 |
Family
ID=7864124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1998115957 Ceased DE19815957A1 (en) | 1998-04-09 | 1998-04-09 | Proportional blocking voltage division in series circuit of gate-controlled semiconductors |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19815957A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1693962A1 (en) * | 2005-02-18 | 2006-08-23 | E2V Technologies (UK) Limited | High voltage switching apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3714173C2 (en) * | 1987-04-24 | 1989-06-01 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt, De | |
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| WO1997038491A1 (en) * | 1996-04-08 | 1997-10-16 | Electric Power Research Institute | Apparatus and method for simultaneously deactivating series-connected switching devices |
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- 1998-04-09 DE DE1998115957 patent/DE19815957A1/en not_active Ceased
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