DE19751578A1 - Read-only memory testing method for data processor ROM - Google Patents

Abstract

The memory testing method uses a test programme executed by a processor, for testing each memory cell by determining the tested memory cell address and providing a second memory cell address using a given method, for reading the respective datawords stored by the corresponding memory cells. The dataword read from the tested memory cell is stored by the processor register for comparison with the dataword read from the same memory cell in a subsequent read-out cycle, for verification that they are the same.

Description

Die Erfindung betrifft eine Datenverarbeitungsanlage mit einem Festwertspeicher, in der ein Prozessor Befehle ei­ nes Testprogramms ausführt, um den Festwertspeichers zu testen.The invention relates to a data processing system a read-only memory in which a processor ei commands executes a test program to close the read-only memory testing.

Ein Festwertspeicher ist im Gegensatz zu einem Schreib- Lese-Speicher ein Speicher, aus dem in einer Betriebspha­ se nur Daten gelesen werden. Solche Festwertspeicher sind zum Beispiel maskenprogrammierbare ROM (Read Only Memo­ ry), PROM (Programmable ROM), EPROM (Electrically PROM) und EEPROM (Erasable EPROM) bzw. EAROM (Electrically Al­ terable ROM).In contrast to a write memory, a read-only memory Read memory is a memory from which in an operating phase only data can be read. Such read-only memories are for example mask programmable ROM (Read Only Memo ry), PROM (Programmable ROM), EPROM (Electrically PROM) and EEPROM (Erasable EPROM) or EAROM (Electrically Al terable ROM).

Es ist zweckmäßig, einen solchen Speicher, der Teil einer Datenverarbeitungsanlage ist, beim Einschalten zu testen, damit Fehler frühzeitig erkannt werden können. Im Rahmen der Programmierung eines Festwertspeichers ist ein Test durch Vergleich mit dem jeweiligen Sollinhalt möglich. Da dies beim Einschalten nicht möglich ist, weil keine Refe­ renz vorhanden ist, wird bei einem bekannten Testverfah­ ren eine Prüfsumme verwendet, welche über alle Zellen des Speichers gebildet und mit einem Referenzwert verglichen wird. Eine Prüfsumme ist jedoch nur dann anwendbar, wenn der Referenzwert gespeichert werden oder ein vorbestimm­ ter Referenzwert wie Null verwendet werden kann. Auch er­ laubte es eine Prüfsumme nicht, festzustellen, bei wel­ cher Speicheradresse ein Fehler auftrat.It is useful to have such a memory that is part of a Data processing system is to test when switched on so that errors can be recognized early. As part of Programming a read-only memory is a test possible by comparison with the respective target content. There this is not possible when switching on because no ref limit is available, a known test procedure ren uses a checksum that spans all cells of the Memory formed and compared with a reference value becomes. However, a checksum is only applicable if the reference value can be saved or a predetermined one ter reference value such as zero can be used. He too did not allow a checksum to determine at which memory address an error occurred.

Für Schreib-Lese-Speicher sind Testverfahren bekannt, die den Speicher, zumindest vorübergehend, verändern. Sie sind daher auf Festwertspeicher nicht anwendbar.Test methods are known for read-write memories, which change the memory, at least temporarily. she are therefore not applicable to read-only memories.

Es ist Aufgabe der Erfindung, ein einfaches Verfahren zum Testens eines in eine Datenverarbeitungsanlage eingebau­ ten Speichers anzugeben, das ohne Prüfsummen und ohne Schreiboperationen auskommt.It is an object of the invention to provide a simple method for At least one installed in a data processing system  memory, without checksums and without Write operations gets along.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst.This task is accomplished by a method with the characteristics of claim 1 solved.

Die Erfindung geht von der Beobachtung aus, daß eine Feh­ ler in den aus einem Festwertspeicher gelesenen Daten nicht nur dadurch verursacht sein können, daß der eigent­ liche Festwertspeicher fehlerhaft ist. Vielmehr kommen auch die Ansteuerbausteine und Verbindungsleitungen in Frage. Auch kann die Spannungsversorgung instabil oder ungenügend entkoppelt sein. Viele Fehler können sich auch erst im Laufe der Zeit durch Alterung zeigen und dann als sporadische Fehler darstellen. Daher benutzt die Erfin­ dung die Erkenntnis, daß ein wiederholtes Lesen einer Speicherstelle mit dazwischenliegendem Zugriff auf andere Speicherstellen, insbesondere solche mit bitweise inver­ tierter Adresse, solche Fehler durch unterschiedliche Werte offenbart. Die Genese der Fehler ist dabei sekundär und nicht Teil der Erfindung.The invention is based on the observation that a mistake in the data read from a read-only memory can not only be caused by the fact that the fixed memory is faulty. Rather come also the control modules and connecting cables in Question. The voltage supply can also be unstable or insufficiently decoupled. Many mistakes can also occur first show through aging and then as represent sporadic errors. Therefore, the inven uses the realization that repeated reading of a Storage location with intermediate access to others Storage locations, especially those with bitwise inverse tated address, such errors caused by different Values revealed. The genesis of the errors is secondary and not part of the invention.

Es handelt sich also um ein Verfahren zum Testen eines Festwertspeichers einer Datenverarbeitungsanlage, bei dem die zu testende Speicherzelle mehrfach ausgelesen und die gelesenen Werte auf Gleichheit verglichen werden, wobei zwischen den Lesezugriffen auf die zu testende Adresse ein Lesezugriff auf eine andere Adresse stattfindet.So it is a method of testing one Read-only memory of a data processing system, in which read out the memory cell to be tested several times and the read values are compared for equality, where between read accesses to the address to be tested read access to another address takes place.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung, welche in Verbindung mit den beigefügten Zeichnungen die Erfindung an Hand eines Ausführungsbeispiels erläutert.Further features and advantages of the invention result from the following description, which in connection with the accompanying drawings, the invention using a Exemplary embodiment explained.

Es zeigen:Show it:

Fig. 1 den Aufbau einer Datenverarbeitungsanlage in Bezug auf die Erfindung und Fig. 1 shows the structure of a data processing system in relation to the invention and

Fig. 2 die Verfahrensschritte eines Testprogramms zum Testen eines Festwertspeichers in der Datenver­ arbeitungslage. Fig. 2 shows the method steps of a test program for testing a read-only memory in the data processing situation.

Fig. 1 zeigt den Aufbau einer Datenverarbeitungsanlage 10, welche einen Prozessor 12, einen Festwertspeicher 14, eine Ein-/Ausgabeeinheit 16, einen Adreßtreiber 18 und ein Bussystem 20 enthält. Außerdem enthält die Datenver­ arbeitungslage 10 als Arbeitsspeicher einen nicht darge­ stellten Schreib-Lese-Speicher. Je nach Anwendungsfall kann dieser ebenfalls mit dem Bussystem 20 verbunden sein oder im Prozessor als Register enthalten sein, wie dies beispielsweise bei Mikrocontrollern der Fall ist. Fig. 1 shows the structure of a data processing system 10 which includes a processor 12, a read only memory 14, an input / output unit 16, an address driver 18 and a bus system twentieth In addition, the data processing position 10 contains a random access memory (not shown). Depending on the application, this can also be connected to the bus system 20 or contained in the processor as a register, as is the case, for example, with microcontrollers.

Der Prozessor 12 führt aus einem Programmspeicher 13 Be­ fehle aus. Die Art dieses Programmspeichers ist für die Erfindung ohne Bedeutung; es kann sich um einen weiteren Festwertspeicher handeln.The processor 12 executes commands from a program memory 13 . The type of this program memory is of no importance for the invention; it can be another read-only memory.

Der zu testende Festwertspeicher 14 enthält die in Daten­ worten DW0 bis DWN, wobei n eine natürliche Zahl ist. Im Ausführungsbeispiel sind acht Datenworte DW0 bis DW7 im Festwertspeicher 14 gespeichert, so daß N=7 ist. Die Da­ tenworte DW0 bis DW7 haben im Beispiel jeweils eine Länge von acht Datenbits d0 bis d7, wobei Wortbreite sich nach dem Prozessor und den Zugriffspfaden richtet. Jedes Da­ tenwort DW0 bis DW7 ist in einer jeweiligen Speicherzelle 22 bis 36 gespeichert. Die Speicherzelle 22 für das Da­ tenwort DW0 hat eine Adresse ADR0. Ebenso haben die Spei­ cherzellen 24 bis 36 für die Datenworte DW1 bis DW7 je­ weils eine Adresse ADR1 bis ADR7.The read-only memory 14 to be tested contains the data words DW0 to DWN, where n is a natural number. In the exemplary embodiment, eight data words DW0 to DW7 are stored in the read-only memory 14 , so that N = 7. In the example, the data words DW0 to DW7 each have a length of eight data bits d0 to d7, the word width depending on the processor and the access paths. Each data word DW0 to DW7 is stored in a respective memory cell 22 to 36 . The memory cell 22 for the data word DW0 has an address ADR0. Likewise, the memory cells 24 to 36 each have an address ADR1 to ADR7 for the data words DW1 to DW7.

Der Festwertspeicher 14 hat im Beispiel von acht Spei­ cherzellen drei Adreßanschlüsse für jeweils eine Adreß­ leitung 40 bis 44. Auf der Adreßleitung 40 wird der Signalwert eines Adreßbits a0 an den Festwertspeicher 14 angelegt. Das Adreßbit a0 definiert das Bit mit der ge­ ringsten Wertigkeit in einem Adreßdatenwort ADR0 bis ADR7. Auf der Adreßleitung 42 wird ein Adreßbit a1 über­ tragen, welches die mittlere Bitstelle eines aktuellen Adreßwortes ADR0 bis ADR7 festlegt. Ein Adreßbit a2 auf der Datenleitung 44 legt das Bit mit der höchsten Wertig­ keit fest. Zum Adressieren der Adresse ADR0 wird z. B. das Adreßwort "000" an die Adreßleitungen 40 bis 44 angelegt.The read-only memory 14 has, in the example of eight memory cells, three address connections for one address line 40 to 44. On the address line 40 , the signal value of an address bit a0 is applied to the read-only memory 14 . The address bit a0 defines the bit with the least significance in an address data word ADR0 to ADR7. An address bit a1 is transmitted on the address line 42 , which defines the middle bit position of a current address word ADR0 to ADR7. An address bit a2 on the data line 44 defines the bit with the highest significance. To address the address ADR0 z. B. the address word "000" applied to the address lines 40 to 44 .

Die Adreßleitungen 40 bis 44 sind mit Ausgängen des Adreßtreibers 18 verbunden. Der Adreßtreiber 18 ist ein­ gangsseitig mit Adreßleitungen des Bussystems 20 verbun­ den und gewährleistet, daß das Bussystem 20 durch den Festwertspeicher 14 kaum belastet wird.The address lines 40 to 44 are connected to outputs of the address driver 18 . The address driver 18 is an aisle verbun with address lines of the bus system 20 and ensures that the bus system 20 is hardly loaded by the read-only memory 14 .

Das Bussystem 20 enthält Adreßleitungen, Datenleitungen und Steuerleitungen. Die Datenleitungen des Bussystems 20 sind mit dem Ausgang des Festwertspeichers 14 verbunden. Außerdem ist das Bussystem 20 mit weiteren Geräten, z. B. einer Ein-/Ausgabeeinheit 16 verbunden.The bus system 20 contains address lines, data lines and control lines. The data lines of the bus system 20 are connected to the output of the read-only memory 14 . In addition, the bus system 20 with other devices, for. B. an input / output unit 16 connected.

Fig. 2 zeigt Verfahrensschritte eines Testprogramms zum Testen des Festwertspeichers 14 gemäß Fig. 1, so daß beim Erläutern der Fig. 2 auch auf die Fig. 1 Bezug ge­ nommen wird. FIG. 2 shows method steps of a test program for testing the read-only memory 14 according to FIG. 1, so that reference is also made to FIG. 1 when explaining FIG. 2.

Das Testverfahren beginnt in einem Verfahrensschritt 100. In einem Verfahrensschritt 104 wird die Anfangsadresse festgelegt, an welcher der Test der Speicherzellen des Festwertspeichers 14 beginnen soll. Außerdem wird im Schritt 104 festgelegt, welche angibt, bis zu welcher Speicherzelle der Test durchgeführt werden soll. Im Aus­ führungsbeispiel sei angenommen, daß die Anfangsadresse die Adresse ADR0 und die Endadresse die Adresse ADR7 ist. Die Adresse ADR0 hat in binärer Schreibweise den Wert "000", und die Adresse ADR7 hat in binärer Schreibweise den Adreßwert "111". Diese Festlegungen werden in Varia­ blen abgestellt. Beispielsweise erhält eine Zählvariable n den Wert Null. In einer Variablen N wird die Anzahl der zu testenden Speicherzellen im Festwertspeicher 14 fest­ gelegt. Die Variable N hat im Ausführungsbeispiel den Wert Acht, weil acht Speicherzellen 22 bis 36 im Fest­ wertspeicher 14 getestet werden sollen.The test method begins in a method step 100. In a method step 104 , the start address is determined at which the test of the memory cells of the read-only memory 14 is to begin. In addition, step 104 specifies which up to which memory cell the test is to be carried out. In the exemplary embodiment it is assumed that the start address is the address ADR0 and the end address is the address ADR7. The address ADR0 has the value "000" in binary notation, and the address ADR7 has the address value "111" in binary notation. These stipulations are set out in variables. For example, a counter variable n receives the value zero. The number of memory cells to be tested in the read-only memory 14 is defined in a variable N. In the exemplary embodiment, the variable N has the value eight, because eight memory cells 22 to 36 are to be tested in the fixed value memory 14 .

In einem Verfahrensschritt 106 werden die zu invertieren­ den Bitstellen der Adressen des Festwertspeichers 14 festgelegt. Im Ausführungsbeispiel sind das die letzten drei Bitstellen der Adresse. Das bedeutet, daß die höher­ wertigen Adreßbits a3 bis a15 beim Invertieren ausgeblen­ det werden. Durch diese Maßnahme wird erreicht, daß sich das Invertieren nur auf Adressen innerhalb des Festwert­ speichers 14 bezieht. Die Invertierung wird im Beispiel durch eine Maske MASK mit dem Wert "111", linksbündig mit Nullen aufgefüllt, erreicht, die mit einer XOR Operation auf die Adresse n angewendet wird.In a method step 106 , the bit positions of the addresses of the read-only memory 14 to be inverted are determined. In the exemplary embodiment, these are the last three bit positions of the address. This means that the higher-order address bits a3 to a15 are hidden when inverted. This measure ensures that the inversion relates only to addresses within the read-only memory 14 . In the example, the inversion is achieved by a mask MASK with the value "111", left-justified with zeros, which is applied to the address n with an XOR operation.

Im folgenden Verarbeitungsschritt 108 wird bereits die Adresse ADR(0) an den im Schritt 106 festgelegten Stellen bitweise invertiert. Aus der Adresse "000" wird die Adresse "111", d. h. die Adresse der Speicherzelle 36. Da­ mit stehen für die nachfolgenden Schritte eine Adresse und eine invertierte Adresse bereit, wofür Indexregister des Prozessors verwendet werden. Die frühzeitige Bereit­ stellung ist für die Effizienz des Verfahrens zweckmäßig, um die nachfolgenden drei Schritte unmittelbar aufeinan­ derfolgend durchführen zu können. Falls nur ein Indexre­ gister zur Verfügung steht, können die Schritte 108 und 110 auch vertauscht und nach Schritt 112 eine erneute In­ vertierung eingefügt werden.In the following processing step 108 , the address ADR (0) is inverted bit by bit at the positions determined in step 106 . The address "000" becomes the address "111", ie the address of the memory cell 36. An address and an inverted address are therefore available for the subsequent steps, for which index registers of the processor are used. The early provision is expedient for the efficiency of the method in order to be able to carry out the following three steps immediately one after the other. If only one index register is available, steps 108 and 110 can also be interchanged and a new inversion added after step 112 .

Im folgenden Schritt 110 wird ein Wert X aus der Adresse ADR(0) gelesen, da die Zählvariable n beim ersten Abar­ beiten des Schritts 110 den Wert Null hat. Der Wert X wird in einem Register des Prozessors 12 zur weiteren Be­ arbeitung gespeichert. In the following step 110 , a value X is read from the address ADR (0), since the count variable n has the value zero when step 110 is processed for the first time. The value X is stored in a register of the processor 12 for further processing.

In einem Schritt 112 wird aus der Speicherzelle 36 mit der im Schritt 108 bereitgestellten invertierten Adresse "111" ein Wert gelesen. Dieser Wert wird zur weiteren Be­ arbeitung nicht mehr benötigt, wie unten weiter ausge­ führt wird, so daß er z. B. in einem beliebigen Register des Prozessors 12 gespeichert wird.In a step 112 , a value is read from the memory cell 36 with the inverted address "111" provided in step 108 . This value is no longer required for further processing, as will be explained below, so that it is used e.g. B. is stored in any register of the processor 12 .

In einem Verfahrensschritt 114 wird ein Wert Y aus der nicht invertierten Adresse ADR(0) gelesen. Das bedeutet, daß die Speicherzelle 22 zum zweiten Mal gelesen wird.In a method step 114 , a value Y is read from the non-inverted address ADR (0). This means that the memory cell 22 is read a second time.

In einem Verfahrensschritt 116 werden anschließend die beiden Werte und Y miteinander verglichen. Sind die Werte Wert1 und Wert2 nicht gleich, so wird in einem Verfah­ rensschritt 118 eine Fehlermeldung ausgegeben und das Verfahren beendet oder mit Schritt 120 fortgesetzt. Der Schritt 120 folgt unmittelbar nach dem Schritt 116, wenn der Wert X gleich dem Wert Y ist.The two values and Y are then compared with one another in a method step 116 . If the values value1 and value2 are not the same, an error message is output in a method step 118 and the method is ended or continued with step 120 . Step 120 follows immediately after step 116 if the value X is equal to the value Y.

Durch den schnell aufeinander folgenden Zugriff mit einer Adresse und der invertierten Adresse werden alle betrof­ fenen Bitstellen der Adresse umgeschaltet; somit wird die maximale Leistung von dem Adreßsystem verlangt, da z. B. alle kapazitiven Lasten umgeladen werden müssen. Damit werden insbesondere Geschwindigkeitsfehler, wie sie durch ungenügende Entkopplung oder Probleme mit der Spannungs­ versorgung entstehen, aufgedeckt.Thanks to the quick successive access with one Address and the inverted address are all affected open bit positions of the address are switched; thus the requires maximum performance from the address system, e.g. B. all capacitive loads have to be reloaded. In order to be particularly speed errors as caused by insufficient decoupling or problems with the voltage supply arise, uncovered.

Im Verfahrensschritt 120 wird geprüft, ob die Zählvaria­ ble n einen Wert hat, der kleiner ist als der Wert in der Variablen N vermindert um Eins. Ist der Wert der Zählva­ riablen n kleiner als dieser Wert, so folgt unmittelbar nach dem Verfahrensschritt 120 ein Verfahrensschritt 122, in welchem der Wert der Zählvariablen n um Eins erhöht wird. Das Testverfahren befindet sich dann in einer Schleife aus den Verfahrensschritten 108 bis 122. Diese Schleife wird solange durchlaufen, bis alle Speicherzel­ len des Festwertspeichers 14 zwischen der im Verfahrens­ schritt 108 festgelegten Anfangsadresse und Endadresse getestet worden sind.In method step 120 it is checked whether the count variable ble n has a value which is less than the value in the variable N minus one. If the value of the count variable n is less than this value, a method step 122 follows immediately after method step 120 , in which the value of the count variable n is increased by one. The test method is then in a loop from method steps 108 to 122. This loop is run through until all memory cells of the read-only memory 14 between the start address and end address defined in method 108 have been tested.

Wird im Schritt 110 die Adresse ADR(1) invertiert, so entsteht aus dem binären Wert "001" die Adresse "110", d. h. die Adresse der Speicherzelle 34.If the address ADR (1) is inverted in step 110 , the binary value "001" results in the address "110", ie the address of the memory cell 34 .

Im Schritt 114 wird beim zweiten Durchlauf der Bearbei­ tungsschleife aus den Schritten 108 bis 122 wieder die Speicherzelle 24 gelesen.In step 114 , the memory cell 24 is read again from steps 108 to 122 during the second pass through the processing loop.

Die Schleife aus den Verfahrensschritten 108 bis 122 wird solange durchlaufen, bis im Schritt 120 festgestellt wird, daß der Wert der Zählvariablen n nicht mehr kleiner als die um den numerischen Wert Eins verringerte Anzahl der zu testenden Zellen N ist. In diesem Fall folgt un­ mittelbar nach dem Schritt 120 ein Verfahrensschritt 124, in welchem das Testverfahren beendet wird.The loop from method steps 108 to 122 is run through until it is determined in step 120 that the value of the count variable n is no longer less than the number N of cells to be tested, reduced by the numerical value one. In this case, a method step 124 follows immediately after step 120 , in which the test method is ended.

Sofern im Testverfahren Ungleichheit erkannt wird, ist davon auszugehen, daß der Speicher unzuverlässig arbei­ tet. Die Behandlung dieses Fehlerzustands hängt von dem Einsatz ab, wird vom Fachmann in bekannter Art behandelt und daher nicht weiter beschrieben.If inequality is detected in the test procedure, is assume that the memory is unreliable tet. The treatment of this fault condition depends on that Use from, is treated by the expert in a known manner and therefore not described further.

Die Invertierung der Adresse ist die bevorzugte Methode, um eine möglichst hohe Effizienz zu erreichen. Ist jedoch bekannt, daß die Adressleitungen anders verschaltet sind, so kann auch einen andere Funktion verwendet werden. Wird beispielsweise ein additiver Versatz bereits vom Prozes­ sor angewendet, so erreicht eine einfache Invertierung nicht die maximale "Bewegung" auf den Adressleitungen vom Prozessor zum Speicher. In diesem Fall sollte vor der Invertierung der additive Versatz kompensiert werden. An­ dere Varianten können auch beispielsweise durch Versuche in Entwicklungsphase ermittelt werden, indem eine Anzahl von anderen Funktionen unter erschwerten Bedingungen, z. B. reduzierter Versorgungssparinung, erprobt werden.Inverting the address is the preferred method in order to achieve the highest possible efficiency. But it is known that the address lines are connected differently, another function can also be used. Becomes for example, an additive offset from the process sor applied, it achieves a simple inversion not the maximum "movement" on the address lines from processor to memory. In this case, before Inversion of the additive offset can be compensated. On other variants can also be done, for example, by trials in development phase can be determined by a number  of other functions under difficult conditions, e.g. B. reduced supply savings can be tested.

Claims (3)

1. Verfahren zum Testen eines Festwertspeichers (14) in einer Datenverarbeitungsanlage (10), wobei der Spei­ cher (14) an seinen Speicheradressen (ADR0 bis ADRN) Datenworte (DW0 bis DWN) speichert und ein Prozessor (12) beim Abarbeiten der Befehle eines Testprogramms (13) für mindestens eine zu testende Speicherzelle (22) des Speichers (14) nacheinander die folgenden Schritte ausführt:

• a) Bestimmen einer ersten Speicheradresse (ADR0) der zu testenden Speicherzelle (22),
• b) Ermitteln einer von der ersten Speicheradresse (ADR0) abweichenden zweiten Speicheradresse (ADRn) nach einem vorbestimmten Verfahren,
• c) Lesen des mit der ersten Speicheradresse (ADR0) adressierten Datenwortes (DW0) und Zwischenspei­ chern eines ersten gelesenen Wertes (X) in einem vom dem zu testenden Speicher unabhängigen. Spei­ cher, insbesondere einem Register des Prozessors,
• d) Lesen des mit der zweiten Speicheradresse (ADRn) adressierten Datenwortes (DWn) und Ignorieren des gelesenen Wertes,
• e) nochmaliges Lesen des mit der ersten Speicheradres­ se (ADR0) adressierten Datenwortes (DW0), welches einen zweiten gelesenen Wert (Y) ergibt,
• f) Vergleich des ersten gelesenen Wertes (X) mit dem zweiten gelesenen Wert (Y) auf Gleichheit.

1. A method for testing a read-only memory ( 14 ) in a data processing system ( 10 ), the memory ( 14 ) storing data words (DWR0 to ADRN) at its memory addresses (ADR0 to ADRN) and a processor ( 12 ) when processing the commands Test program ( 13 ) for at least one memory cell ( 22 ) of the memory ( 14 ) to be tested executes the following steps in succession:

• a) determining a first memory address (ADR0) of the memory cell ( 22 ) to be tested,
• b) determining a second memory address (ADRn) deviating from the first memory address (ADR0) according to a predetermined method,
• c) reading of the data word (DW0) addressed with the first memory address (ADR0) and intermediate storage of a first read value (X) in a memory independent of the memory to be tested. Memory, in particular a register of the processor,
• d) reading the data word (DWn) addressed with the second memory address (ADRn) and ignoring the read value,
• e) reading the data word (DW0) addressed with the first memory address (ADR0) again, which results in a second read value (Y),
• f) comparison of the first read value (X) with the second read value (Y) for equality.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das vorgegebene Verfahren ein Invertieren der Speicheradresse innerhalb des Adreßbereichs des Spei­ chers ist (Schritt 110)2. The method according to claim 1, characterized in that the predetermined method is an inverting of the memory address within the address area of the memory (step 110 ) 3. Verfahren nach Anspruch 1, wobei zusätzlich zu der Invertierung ein additiver Versatz angewendet wird.3. The method of claim 1, wherein in addition to Inverting an additive offset is applied.