DE19733113B4 - Method for testing an electronic assembly and electronic assembly with test aid - Google Patents

Abstract

Verfahren zum Testen einer elektronischen Baugruppe (50 bis 52),
bei dem die Anschlüsse (P1 bis P238) eines integrierten in der zu testenden Baugruppe wiederprogrammierbaren Schaltkreises (50) mit Leiterbahnen einer Leiterplatte verlötet werden,
der Schaltkreis (50) zu Beginn einer Testphase zum Bereitstellen einer Prüfschaltung derart programmiert wird, dass getaktete Speicherelemente zum Speichern digitaler Schaltzustände über programmierbare Verbindungen zu mindestens einem nach Art eines Schieberegisters arbeitenden Prüfbus (PB1 bis PB22) aus in Reihe geschalteten Speicherelementen verbunden sind,
ein erster Anschluß (TEST IN) der Eingang des Prüfbusses (PB1 bis PB22) ist,
mindstens zwei zweite Anschlüsse (P1 bis P238) jeweils mit einem Ausgang eines Speicherelements des Prüfbusses (PB1 bis PB22) verbunden sind,
an die mit dem ersten Anschluß (TEST IN) verbundene Leiterbahn eine Prüfspannung angelegt wird,
an den mit den zweiten Anschlüssen (P1 bis P238) verbundenen Leiterbahnen sich einstellende Ausgangsspannungen gemessen werden,
die Ausgangsspannungen mit Sollspannungen verglichen...Method for testing an electronic assembly (50 to 52),
in which the terminals (P1 to P238) of an integrated circuit (50) which can be reprogrammed in the module under test are soldered to printed circuit traces of a printed circuit board,
at the beginning of a test phase for providing a test circuit, the circuit (50) is programmed such that clocked memory elements for storing digital switching states are connected via programmable connections to at least one shift register-type test bus (PB1 to PB22) of series-connected memory elements,
a first terminal (TEST IN) is the input of the test bus (PB1 to PB22),
at least two second terminals (P1 to P238) are each connected to an output of a memory element of the test bus (PB1 to PB22),
a test voltage is applied to the interconnect connected to the first terminal (TEST IN),
at the output paths connected to the second connections (P1 to P238), adjusting output voltages are measured,
the output voltages compared with setpoint voltages ...

Description

Die Erfindung betrifft ein Verfahren zum Testen einer elektronischen Baugruppe, bei dem die Anschlüsse eines integrierten Schaltkreises mit Leiterbahnen einer Leiterplatte verlötet werden. Der Schaltkreis enthält meist Gatter für logische Grundfunktionen, wie z.B. die UND-Verknüpfung, und getaktete Speicherelemente zum Speichern digitaler Schaltzustände, sogenannte Flipflops. Außerdem ist der Schaltkreis derart programmierbar, daß die Gatter und die Speicherelemente zu Schaltungen verbunden werden können, indem programmierbare Verbindungen wahlweise unterbrochen oder geschaltet werden.The The invention relates to a method for testing an electronic Assembly in which the connections an integrated circuit with tracks of a printed circuit board soldered become. The circuit contains mostly gates for basic logical functions, such as the AND, and clocked memory elements for storing digital switching states, so-called flip-flops. Furthermore the circuit is programmable such that the gates and the memory elements can be connected to circuits by programmable connections optionally interrupted or switched.

Während der Schaltkreis und die Leiterplatte vor dem Einlöten des Schaltkreises getestet werden können, können die Lötstellen erst nach dem Lötvorgang getestet werden. Dies ist insbesondere dann schwierig, wenn der Schaltkreis mehrere hundert Anschlüsse enthält. In einen Funktionstest der elektronischen Baugruppe können oft nicht alle Anschlüsse einbezogen werden, so daß der Test der Lötstellen unvollständig bleiben muß.During the Circuit and printed circuit board tested before soldering the circuit can be can the solder joints only after the soldering process be tested. This is particularly difficult if the Circuit contains several hundred connections. In a bump test the electronic assembly can Often not all connections included so that the Test of solder joints remain incomplete got to.

In der Offenlegungsschrift DE 43 01 653 A1 wird ein Prüfverfahren für Leiterplatten erläutert. Die Leiterbahnen werden beim Test zu einer Kette seriell hintereinander geschaltet.In the published patent application DE 43 01 653 A1 a test method for printed circuit boards is explained. The tracks are connected serially in series during the test to form a chain.

In der Offenlegungsschrift DE 41 36 525 A1 wird ein Verfahren zum Baugruppentest erläutert. Beim Test eines Bausteins werden direkte kombinatorische Signalpfade zwischen den Pins eines benachbarten Bausteins programmiert.In the published patent application DE 41 36 525 A1 a method for module testing is explained. When testing a device, direct combinatorial signal paths are programmed between the pins of an adjacent device.

Es ist Aufgabe der Erfindung, ein einfaches Verfahren zum Testen einer elektronischen Baugruppe anzugeben, mit dem die Lötverbindungen an allen Anschlüssen des Schaltkreises getestet werden können.It Object of the invention, a simple method for testing a specify electronic assembly with which the solder joints at all connections of the circuit can be tested.

Diese Aufgabe wird durch ein Verfahren gemäß Patentanspruch 1 bzw. einer elektronischen Baugruppe gemäß Patentanspruch 5 gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.These The object is achieved by a method according to claim 1 or a electronic assembly according to claim 5 solved. Further developments are specified in the subclaims.

Die Erfindung geht von der Überlegung aus, daß bei Schaltkreisen, die programmierbar sind, die Programmierung so erfolgen sollte, daß auch der Test der Lötverbindungen erleichtert wird. Durch die Maßnahmen zum Erleichtern des Tests sollten andererseits beim bestimmungsgemäßen Gebrauch des Schaltkreises in der elektronischen Baugruppe keine Einschränkung entstehen. Insbesondere ist es nachteilig, wenn bestimmte Gatter oder programmierbare Verbindungen ausschließlich zum Erleichtern des Tests verwendet werden.The Invention goes from consideration from that at Circuits that are programmable, programming done this way should that too the test of the solder joints is relieved. By the measures on the other hand, to facilitate the test should be used as intended of the circuit in the electronic module no restriction arise. In particular, it is disadvantageous if certain gates or programmable connections exclusively used to facilitate the test.

Deshalb wird beim Verfahren nach der Erfindung bei einem mehrfach programmierbaren Schaltkreis zu Beginn einer Testphase eine Prüfschaltung im Schaltkreis programmiert. Am Ende der Testphase werden die in der Prüfschaltung enthaltenen Gatter und/oder getakteten Speicherelemente sowie die enthaltenen programmierbaren Verbindungen für eine Anwenderschaltung zur Verfügung gestellt und somit freigegeben. Das Freigeben erfolgt zum Beispiel durch Ausschalten der Versorgungsspannung, falls die programmierbaren Verbindungen nach dem erneuten Anlegen der Versorgungsspannung alle in einem einheitlichen Grundzustand sind, so daß ein erneuter Programmiervorgang erfolgen muß. Durch das zweifache Programmieren gibt es beim Entwurf der Prüfschaltungen keine Einschränkungen, da auf die Anwenderschaltung keine Rücksicht genommen werden braucht. Dies führt soweit, daß Anschlüsse, die in der Anwenderschaltung als Eingänge verwendet werden, in der Prüfschaltung als Ausgänge verwendet werden. In der Anwenderschaltung müssen andererseits auch keine Maßnahmen getroffen werden, die die Prüfung der Lötstellen ermöglichen.Therefore is in the method according to the invention in a multiply programmable Circuit at the beginning of a test phase programmed a test circuit in the circuit. At the end of the test phase, the gates included in the test circuit become and / or clocked memory elements as well as the programmable ones included Connections for one User switching available provided and thus released. The release takes place for example by switching off the supply voltage, if the programmable Connections after re-applying the supply voltage all in a uniform ground state, so that a new programming operation must be done. There are two ways of programming when designing the test circuits no restrictions, since the user circuit need not be taken into consideration. this leads to so far, that connections, the be used in the user circuit as inputs, in the test circuit as exits be used. On the other hand, in the user circuit, no activities taken the exam the solder joints enable.

Der Test der Lötverbindungen erfolgt mit Hilfe eines Nadeladapters nach dem Prinzip eines Durchgangstesters, bei dem eine Lötverbindung dadurch getestet wird, daß sie einen Strom weiterleitet und somit im Strompfad vor und nach der Lötstelle das gleiche Spannungspotential anliegt. Beim Verfahren nach der Erfindung enthält die Prüfschaltung mindestens, einen ersten Anschluß und mindestens einen zweiten Anschluß des Schaltkreises. An die mit dem ersten Anschluß verbundene Leiterbahn wird eine Prüfspannung angelegt, und an der mit dem zweiten Anschluß verbundenen Leiterbahn wird die sich einstellende Ausgangsspannung gemessen. Die Ausgangsspannung wird dann mit einer Sollspannung verglichen, welche gemäß Prüfschaltung beim Anliegen der Prüfspannung am zweiten Anschluß ausgegeben werden soll. Eine Abweichung von Ausgangsspannung und Sollspannung zeigt eine fehlerhafte Lötstelle am ersten oder zweiten Anschluß an.Of the Test of the solder joints takes place with the help of a needle adapter according to the principle of a continuity tester, in which a solder joint is tested by them a current passes and thus in the current path before and after the Solder joint that same voltage potential applied. In the method of the invention contains the test circuit at least, a first connection and at least one second terminal of the circuit. To the connected to the first port Track becomes a test voltage is applied, and at the conductor connected to the second terminal the resulting output voltage measured. The output voltage is then compared with a target voltage, which according to the test circuit when applying the test voltage output at the second connection shall be. A deviation of output voltage and nominal voltage shows a faulty solder joint at the first or second connection.

Bei der Erfindung wird in der Testphase mindestens ein mehrere getaktete Speicherelemente enthaltender Prüfbus verwendet, der nach Art eines Schieberegisters arbeitet. Der erste Anschluß ist der Eingang des Prüfbusses. Der zweite Anschluß ist mit einem Ausgang eines Speicherelements des Prüfbusses verbunden. Vorzugsweise sind alle Ausgänge der Speicherelemente des Prüfbusses mit jeweils einem Anschluß des Schaltkreises verbunden. Der Prüfbus ist eine einfache Möglichkeit, um mit den im Schaltkreis ohnehin vorhandenen Speicherelementen eine Prüfschaltung zu erzeugen, die es ermöglicht, die Prüfspannung an nur einer Leiterbahn oder nur wenigen Leiterbahnen anzulegen und danach ohne Versetzen eines Nadeladapters zum Anlegen der Prüfspannung mehrere Lötverbindungen des Schaltkreises zu testen. Der Spannungspegel der Prüfspannung wird von Speicherelement zu Speicherelement mit jedem Takt weitergegeben und erscheint somit nacheinander an den mit den Ausgängen der jeweiligen Speicherelemente verbundenen Anschlüssen als Ausgangsspannung. Nadeladapter zum Erfassen der Ausgangsspannungen befinden sich an Leiterbahnen, die jeweils mit diesen Anschlüssen verbunden sind.In the invention, at least one test bus containing a plurality of clocked memory elements is used in the test phase, which operates in the manner of a shift register. The first connection is the input of the test bus. The second terminal is connected to an output of a memory element of the test bus. Preferably, all outputs of the memory elements of the test bus are connected to one terminal of the circuit. The test bus is an easy way to generate a test circuit with the already existing in the circuit memory elements, which makes it possible to apply the test voltage to only one conductor or only a few traces and then without moving a needle adapter for applying the test voltage several solder joints of Circuit to test. The voltage level of the test voltage is passed from memory element to memory element with each clock and thus appears sequentially at the terminals connected to the outputs of the respective memory elements as an output voltage. Needle adapters for detecting the output voltages are located on tracks which are each connected to these terminals.

In einer anderen Weiterbildung des erfindungsgemäßen Verfahren wird das Programmieren der Verbindungen für die Prüfschaltungen und auch das Programmieren der Verbindungen für die Anwenderschaltung von der Baugruppe selbst ausgeführt. Dazu enthält die Baugruppe entweder einen Mikroprozessor, oder falls ein solcher in der Baugruppe nicht benötigt wird, eine einfache Programmierschaltung. Durch diese Maßnahme wird erreicht, daß ein externer Rechner zum Programmieren des Schaltkreises beim Fertigen der Baugruppe nicht benötigt wird. Außerdem entfallen beim Fertigen der Baugruppe Schritte, die zum Verbinden der Baugruppe mit dem externen Rechner erforderlich sind. Bei mehrfach programmierbaren Schaltkreisen, die z.B. nach dem Abschalten der Versorgungsspannung jedesmal neu programmiert werden müssen, ist eine Schaltung zum Programmieren des Schaltkreises auf der Baugruppe oder einer benachbarten Baugruppe ohnehin vorhanden. Der zusätzliche Speicherbedarf zum Festlegen der Schaltzustände für die programmierbaren Verbindungen in der Prüfschaltung ist im Vergleich zum ansonsten bei der Fertigung entstehenden Mehraufwand hinnehmbar, der durch das Programmieren der Prüfschaltung mit dem externen Rechner entsteht.In Another development of the method according to the invention is the programming of the Connections for the test circuits and also programming the connections for the user circuit of the assembly itself executed. Includes the assembly either a microprocessor, or if such not needed in the assembly is a simple programming circuit. This measure will achieved that an external Computer for programming the circuit when manufacturing the module is not needed. Furthermore When making the assembly, there are no steps required to connect the module with the external computer are required. At several times programmable circuits, e.g. after switching off the Supply voltage must be reprogrammed each time is a circuit for programming the circuit on the assembly or an adjacent module anyway. The additional Memory required to set the switching states for the programmable connections in the test circuit Compared to the extra work that would otherwise be required during production acceptable by programming the test circuit with the external computer arises.

Die Erfindung betrifft außerdem eine elektronische Baugruppe mit Testhilfe, die insbesondere zum Durchführen des erfindungsgemäßen Verfahrens verwendet wird. Die oben genannten technischen Wirkungen gelten auch für die Baugruppe.The Invention also relates an electronic assembly with test help, in particular for Carry out the method according to the invention is used. The above-mentioned technical effects apply also for the assembly.

Im folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:in the Following are embodiments of Invention with reference to the accompanying drawings. In this demonstrate:

1 eine Prinzipdarstellung des Programmierens von Schaltkreisen, 1 a schematic representation of the programming of circuits,

2 ein Blockschaltbild einer Baugruppe mit Testhilfe, 2 a block diagram of an assembly with test help,

3 einen Ausschnitt aus einer Tabelle, die Zuordnungen von Prüfbussen zu Anschlüssen eines programmierbaren Schaltkreises zeigt, und 3 a section of a table showing assignments of test buses to terminals of a programmable circuit, and

4 einen Auszug aus einem Testergebnis für die Baugruppe gemäß 2. 4 an excerpt from a test result for the module according to 2 ,

1 zeigt eine Prinzipdarstellung des Programmierens von sogenannten programmierbaren Schaltkreisen 10 bis 14. Die Schaltkreise 10 bis 14 sind digitale Schaltkreise, deren Eingangs- und Ausgangssignale die logischen Werte Null oder Eins annehmen können. Bei den Schaltkreisen 10 bis 14 werden die an den Eingängen anliegenden Signale gemäß programmierbarer logischer Operationen verknüpft. Die programmierbaren Schaltkreise werden deshalb auch als programmierbare logische Bauelemente bezeichnet, englisch auch programmable logic device (PLD) genannt. Beim erfindungsgemäßen Verfahren bzw. in der erfindungsgemäßen Baugruppe werden mehrfach programmierbare Schaltkreise verwendet, insbesondere sogenannte GAL-(generic array logic), EPLD-(erasable programmable logic device) oder FPGA-Bausteine (field programmable gate array). 1 shows a schematic diagram of the programming of so-called programmable circuits 10 to 14 , The circuits 10 to 14 are digital circuits whose input and output signals can assume the logic values zero or one. At the circuits 10 to 14 The signals applied to the inputs are linked in accordance with programmable logical operations. The programmable circuits are therefore also referred to as programmable logic devices, also known as programmable logic device (PLD). In the method according to the invention or in the assembly according to the invention, multiply programmable circuits are used, in particular so-called GAL (generic array logic), EPLD (erasable programmable logic device) or FPGA (field programmable gate array) modules.

Die Schaltkreise 10 bis 14 enthalten eine Anzahl von separaten Schaltungsteilen, z.B. Gatter für logische Grundfunktionen und/oder Speicherelemente zum Speichern digitaler Schaltzustände, sogenannte Flipflops. Die Schaltungsteile werden über von außen programmierbare Verbindungen verbunden. Bekannt sind Schaltkreise, bei denen vor dem Programmieren sämtliche Verbindungen leitend sind. Während des Programmierens werden dann ausgewählte Verbindungen unterbrochen. Andererseits sind Schaltkreise bekannt, bei denen ausgehend von unterbrochenen Verbindungen während des Programmierens ausgewählte Verbindungen leitend werden. Welche Verbindungen unterbrochen bzw. leitend werden, ist in einer Liste genau festgelegt. Diese Liste wird in einem Speicher 16 gespeichert, z.B. ein EPROM oder eine Diskette. Die Liste wird beim Programmieren von einer Programmiereinheit 18 verwendet, die die Verbindungen im Schaltkreis 10, 12 bzw. 14 gemäß der Liste programmiert.The circuits 10 to 14 contain a number of separate circuit parts, eg gates for basic logic functions and / or memory elements for storing digital switching states, so-called flip-flops. The circuit parts are connected via externally programmable connections. Circuits are known in which all connections are conductive before programming. During programming, selected connections will be interrupted. On the other hand, circuits are known in which, starting from interrupted connections during programming, selected connections become conductive. Which connections are interrupted or conductive is specified in a list. This list is stored in memory 16 stored, eg an EPROM or a floppy disk. The list is used when programming from a programming unit 18 used the connections in the circuit 10 . 12 respectively. 14 programmed according to the list.

Am Ende des Programmiervorgangs entsteht aus dem unprogrammierten Schaltkreis 10 ein programmierter Schaltkreis 10', bei dem im Vergleich zum Schaltkreis 10 nur ein Teil der Anschlüsse verwendet wird. Aus dem Schaltkreis 12 werden z.B. nur zwei Schaltungsteile 12' und 12'' verwendet, die durch Transistoren symbolisiert sind. Aus dem Schaltkreis 14 ent steht ein programmierter Schaltkreis 14', bei dem sämtliche Anschlüsse verwendet werden.At the end of the programming process arises from the unprogrammed circuit 10 a programmed circuit 10 ' in which compared to the circuit 10 only a part of the connections is used. Out of the circuit 12 For example, only two circuit parts 12 ' and 12 '' used, which are symbolized by transistors. Out of the circuit 14 ent is a programmed circuit 14 ' in which all connections are used.

2 zeigt ein Blockschaltbild einer Baugruppe mit Testhilfe. Die Baugruppe programmiert eigenständig während einer Testphase einer Prüfschaltung oder während einer Betriebsphase eine Anwenderschaltung in programmierbaren Schaltkreisen 50 und 52. Beim Programmieren wird ein Speicher 54 verwendet, in dem die Liste der für die Prüfschaltung zu programmierenden Verbindungen und die Liste der für die Anwenderschaltung zu programmierenden Verbindungen gespeichert sind. Eine Programmiereinheit 56 steuert das Programmieren. 2 shows a block diagram of an assembly with test help. The assembly independently programs a user circuit in programmable circuits during a test phase of a test circuit or during an operating phase 50 and 52 , Programming becomes a memory 54 in which the list of connections to be programmed for the test circuit and the list of programs to be programmed for the user circuit are programmed mating connections are stored. A programming unit 56 controls the programming.

Der programmierbare Schaltkreis 50 hat einen Programmiereingang D0, in welchen während des Programmierens nacheinander für jede programmierbare Verbindung ein Datum mit dem Wert Null oder Eins eingegeben wird. Ein Steuereingang CONF wird beim Programmieren auf den logischen Zustand Null geschaltet. Sind alle Verbindungen des Schaltkreises 50 programmiert, so wird ein Ausgang CONF-ENDE hochohmig geschaltet. Durch einen Widerstand R2 wird dann auf einer Leitung 70 ein Signal logisch Eins erzeugt. Der Schaltkreis 50 arbeitet in einem Modus, in welchem innerhalb des Schaltkreises 50 ein Taktsignal T2 erzeugt wird, das an einem gleichnamigen Ausgang ausgegeben wird. Ein Ausgang STATUS wird auf den Wert Null geschaltet, wenn bei der Programmierung innerhalb des Schaltkreises 50 ein Fehler auftritt. Der Wert Null am Ausgang STATUS führt dann zu einer neuen Programmierung des Schaltkreises 50.The programmable circuit 50 has a programming input D0 in which, during programming, a zero or one data is entered in sequence for each programmable connection. A control input CONF is switched to the logic state zero during programming. Are all connections of the circuit 50 programmed, an output CONF-ENDE is switched to high impedance. Through a resistor R2 is then on a line 70 generates a signal logical one. The circuit 50 works in a mode in which within the circuit 50 a clock signal T2 is generated, which is output at an identically named output. An output STATUS is switched to the value zero when programming within the circuit 50 an error occurs. The value zero at the output STATUS then leads to a new programming of the circuit 50 ,

Der Schaltkreis 50 hat in der Betriebsphase außerdem Eingänge EING und Ausgänge AUSG, von denen in 2 nur ein Eingang EING und ein Ausgang AUSG dargestellt sind. Die Eingänge EING und AUSG sind mit einem Bussystem verbunden (nicht dargestellt). Während einer Testphase werden jedoch sämtliche Eingänge EING und sämtliche Ausgänge AUSG als Ausgänge TEST AUSG verwendet. Eingänge TEST IN, TEST CLK und TEST OE haben in der Prüfschaltung, d.h. während der Testphase, die unten erläuterten Funktionen. Während der Betriebsphase, in welcher die Anwenderschaltung im Schaltkreis 50 programmiert ist, sind die Eingänge TEST IN, TEST CLK und TEST OS, Eingänge EING oder Ausgänge AUSG mit anderen Funktionen als in der Testphase.The circuit 50 In the operating phase it also has inputs IN and outputs OUT, of which in 2 only one input IN and one output OUT are shown. The inputs IN and OUT are connected to a bus system (not shown). During a test phase, however, all inputs EING and all outputs OUTG are used as outputs TEST OUT. Inputs TEST IN, TEST CLK and TEST OE have the functions described below in the test circuit, ie during the test phase. During the operating phase, in which the user circuit in the circuit 50 is programmed, the inputs are TEST IN, TEST CLK and TEST OS, inputs INPUT or outputs OUTG with other functions than in the test phase.

Der Eingang TEST IN ist in der Prüfschaltung mit den Eingängen von sogenannten Prüfbussen PB verbunden. Im Ausführungsbeispiel gibt es 22 Prüfbusse PB1 bis PB22. Die Prüfbusse PB1 bis PB22 bestehen aus in Reihe geschalteten Flipflops, bei denen der Ausgang eines Flipflops jeweils mit dem Eingang des nachfolgenden Flipflops verbunden ist. Außerdem ist mit dem Ausgang jedes Flipflops in der Prüfschaltung ein Ausgang TEST AUSG verbunden. Am Eingang TEST IN wird während der Testphase eine Prüfspannung angegeben, deren Verlauf unten an Hand der 4 gezeigt ist.The input TEST IN is connected in the test circuit to the inputs of so-called test buses PB. In the exemplary embodiment there are 22 test buses PB1 to PB22. The test buses PB1 to PB22 consist of series-connected flip-flops in which the output of a flip-flop is connected to the input of the subsequent flip-flop. In addition, an output TEST OUT is connected to the output of each flip-flop in the test circuit. At the input TEST IN, a test voltage is specified during the test phase 4 is shown.

Am Anschluß TEST CLK wird während der Testphase ein Taktsignal angelegt. Dieses Taktsignal taktet die Flipflops der Prüfbusse PB1 bis PB22, so daß bei jedem Takt der Signalzustand am Eingang eines Flipflops in das Flipflop übernommen und am Ausgang ausgegeben wird. Ein Prüfbus PB1 bis PB22 arbeitet somit nach Art eines Schieberegisters, bei dem die Signalzustände mit jedem Takt um ein Flipflop weitergeschoben werden.At the Connection TEST CLK will be during the test phase, a clock signal applied. This clock signal is clocking the flip flops of the test buses PB1 to PB22, so that at Each clock taken over the signal state at the input of a flip-flop in the flip-flop and output at the output. A test bus PB1 to PB22 works thus in the manner of a shift register, in which the signal states with Each clock to be pushed around a flip-flop.

Der Anschluß TEST OE ist in der Testphase mit einem sogenannten Tri-State-Buffer verbunden. Liegt am Anschluß TEST OE das Signal logisch Eins an, so sind sämtliche Anschlüsse TEST AUSG im sogenannten hochohmigen Zustand. Das bedeutet, daß ein Anschluß TEST AUSG keine Wirkung auf den Signalzustand der Leiterbahn hat, mit der er verlötet ist.Of the Connection TEST OE is connected in the test phase with a so-called tri-state buffer. Lies at the connection TEST If the signal is logically ON, all connections are TEST AUSG in the so-called high-impedance state. This means that a connection TEST OUT has no effect on the signal state of the track, with the he soldered is.

Der programmierbare Schaltkreis 52 ist im wesentlichen wie der programmierbare Schaltkreis 50 aufgebaut, so daß gleiche Anschlüsse mit gleichen Bezugszeichen bezeichnet werden. Der Schaltkreis 52 ist im Gegensatz zum Schaltkreis 50 jedoch so geschaltet, daß er mit einem äußeren Takt, nämlich dem Takt T2 getaktet wird. Außerdem enthält der Schaltkreis 52 anstelle des Dateneingangs D0 einen Dateneingang D1. Weitere Schaltkreise, die wie der Schaltkreis 52 aufgebaut sind, sind in 2 nur durch Punkte angedeutet. Diese Schaltkreise haben jeweils einen Dateneingang D2 bis D7.The programmable circuit 52 is essentially like the programmable circuit 50 constructed so that the same connections are denoted by the same reference numerals. The circuit 52 is unlike the circuit 50 but switched so that it is clocked with an external clock, namely the clock T2. In addition, the circuit contains 52 instead of the data input D0, a data input D1. Other circuits, like the circuit 52 are built in are 2 only indicated by dots. These circuits each have a data input D2 to D7.

Der Speicher 54 hat Adreßeingänge A0 bis A18 zum Adressieren von 512 kB Speicheradressen, in deren jeweils ein Byte gespeichert ist. Die Adreßanschlüsse A0 bis A17 sind zu einem Adreßbus 58 zusammengefaßt. Der Speicher 54 hat weiterhin acht Datenanschlüsse D0 bis D7, die während des Programmiervorgangs des Speichers 54 zum Eingeben von Datenworten der Wortlänge acht Bit in die Speicherzellen des Speichers 54 verwendet werden. Beim Lesen des Speichers 54 werden an den Datenanschlüssen D0 bis D7 Datenworte ausgegeben, die in der jeweils beim Lesen adressierten Speicherzelle des Speichers 54 enthalten sind. Die Datenanschlüsse D0 bis D7 sind zu einem Datenbus 60 zusammengefaßt.The memory 54 has address inputs A0 to A18 for addressing 512 kB memory addresses, in each of which one byte is stored. The address terminals A0 to A17 are to an address bus 58 summarized. The memory 54 also has eight data ports D0 to D7 during the programming process of the memory 54 for inputting data words of the word length eight bits into the memory cells of the memory 54 be used. When reading the memory 54 At the data connections D0 to D7, data words are output which are stored in the respective memory cell of the memory addressed during reading 54 are included. The data terminals D0 to D7 are a data bus 60 summarized.

Die Programmiereinheit 56 hat ebenfalls Adreßanschlüsse A0 bis A18. Die Adreßanschlüsse A0 bis A17 sind mit zugehörigen Leitungen des Adreßbusses 58 und somit auch mit dem Speicher 54 verbunden. Der Adreßanschluß A18 der Programmiereinheit 56 ist über eine Leitung 62 mit dem Adreßanschluß A18 des Speichers 54 verbunden.The programming unit 56 also has address terminals A0 to A18. The address terminals A0 to A17 are associated with lines of the address bus 58 and thus also with the memory 54 connected. The address terminal A18 of the programming unit 56 is over a line 62 with the address terminal A18 of the memory 54 connected.

Ein Anschluß RESET dient zum Starten eines neuen Programmiervorgangs. An einem Anschluß T2 der Programmiereinheit 56 liegt der vom Schaltkreis 50 erzeugte Takt T2 an, der über eine Leitung 68 übertragen wird. Eine Leitung 70 verbindet einen Eingang CONF-AKTIV mit den Ausgängen CONF-ENDE der Schaltkreise 50 und 52. Die Funktion zweier weiterer Eingänge TEST EIN und TEST AUS wird unten erläutert. Ein Anschluß OE der Programmiereinheit 56 ist mit einem Anschluß OE des Speichers 54 über eine Leitung 72 verbunden, so daß die Programmiereinheit 56 die Ausgänge des Speichers 54 freischalten kann. Liegt ein Signal mit dem logischen Wert Null auf der Leitung 72 an, so können Datenworte aus dem Speicher 54 gelesen bzw. in den Speicher 54 geschrieben werden. Ein Ausgang CS der Programmiereinheit 56 ist über eine Leitung 74 mit einem Eingang CS des Speichers 54 verbunden. Über die Leitung 74 wird der Speicher 54 ausgewählt, falls ein Signal mit dem logischen Wert Null anliegt.A RESET port is used to start a new programming operation. At a terminal T2 of the programming unit 56 is the one from the circuit 50 generated clock T2, which via a line 68 is transmitted. A line 70 connects a CONF-ACTIVE input to the CONF-END outputs of the circuits 50 and 52 , The function of two further inputs TEST ON and TEST OFF is explained below. One port OE of the programming unit 56 is connected to a port OE of the memory 54 over a line 72 connected, so that the programming unit 56 the outputs of the memory 54 can unlock. Is a signal with the logical value zero on the line 72 On, so can data words from memory 54 read or in the memory 54 to be written. An output CS of the programming unit 56 is over a line 74 with an input CS of the memory 54 connected. About the line 74 becomes the memory 54 selected if a signal with the logical value zero is present.

Die Programmiereinheit 56 hat einen Ausgang BOOT, der mit einer Leitung 76 verbunden ist. Die Leitung 76 führt an die Eingänge CONF der Schaltkreise 50 und 52 sowie der weiteren nicht dargestellten programmierbaren Schaltkreise. Die Leitung 76 ist außerdem mit dem Ausgang einer Spannungskontrolleinheit 78 verbunden, deren Funktion unten erläutert wird. Erzeugt die Programmiereinheit 56 oder die Spannungskontrolleinheit 78 auf der Leitung 76 einen Signalwechsel vom logischen Wert Null zum logischen Wert Eins, so beginnt das Programmieren der Schaltkreise 50, 52.The programming unit 56 has an output BOOT, with a lead 76 connected is. The administration 76 leads to the inputs CONF of the circuits 50 and 52 and the other not shown programmable circuits. The administration 76 is also connected to the output of a voltage control unit 78 whose function is explained below. Creates the programming unit 56 or the voltage control unit 78 on the line 76 a signal change from logical value zero to logical value one, so the programming of the circuits begins 50 . 52 ,

Die Spannungskontrolleinheit 78 ist mit einer Betriebsspannung VCC verbunden. Sobald die Betriebsspannung VCC einen vorgegebenen Wert übersteigt, wird auf der Leitung 76 nach Ablauf einer vorgegebenen Zeit ein Signalwechsel von logisch Null zu logisch Eins erzeugt, und somit der Programmiervorgang gestartet. Ein Kondensator C1 legt die Zeit zwischen dem Anlegen der Betriebsspannung VCC und dem Beginn des Programmiervorgangs fest.The voltage control unit 78 is connected to an operating voltage VCC. As soon as the operating voltage VCC exceeds a predetermined value, is on the line 76 after a predetermined time, a signal change from logic zero to logic one generates, and thus the programming process started. A capacitor C1 sets the time between the application of the operating voltage VCC and the beginning of the programming operation.

Die Ausgänge STATUS der Schaltkreise 50, 52 sind über eine Leitung 82 mit dem Eingang RESET der Programmiereinheit 56 verbunden. Ein zwischen der Leitung 82 und der Betriebsspannung VCC geschalteter Widerstand R1 sowie ein zwischen der Leitung 70 und der Betriebsspannung VCC geschalteter Widerstand R2 gewährleisten ein Potential logisch Eins auf der Leitung 82 bzw. auf der Leitung 70, falls keiner der Ausgänge STATUS ein Signal logisch Null ausgibt.The outputs STATUS of the circuits 50 . 52 are over a line 82 with the RESET input of the programming unit 56 connected. One between the line 82 and the operating voltage VCC switched resistor R1 and one between the line 70 and the operating voltage VCC switched resistor R2 ensure a logical one potential on the line 82 or on the line 70 if none of the outputs STATUS outputs a signal logical zero.

Im folgenden wird die Funktionsweise der Schaltungsanordnung gemäß 2 in der Betriebsphase erläutert, in welcher die Schaltkreise 50 und 52 mit einer Anwenderschaltung programmiert und betrieben werden. Die Baugruppe gemäß 2 wird in der Betriebsphase bestimmungsgemäß eingesetzt, d.h. sie erfüllt ihre vorgegebene Funktion in einem elektronischen Gerät, z.B. in einem elektrographischen Drucker. In der Betriebsphase sind die Eingänge TEST EIN und TEST AUS auf dem logischen Potential Eins und somit nicht aktiv. Erreicht die Betriebsspannung VCC nach dem Einschalten des Geräts ihren Sollwert, so wird durch die Spannungskontrolleinheit 78 auf der Leitung 76 ein Signalwechsel von logisch Null zu logisch Eins erzeugt, der an den Schaltkreisen 50, 52 jeweils am Anschluß CONF wirksam wird. Im folgenden wird der Ladevorgang nur an Hand des Schaltkreises 50 erläutert. Im Schaltkreis 52 und in den anderen, nicht dargestellten programmierbaren Schaltkreisen erfolgt der gleiche Ladevorgang, jedoch mit anderen Daten.In the following, the operation of the circuit according to 2 explained in the operating phase, in which the circuits 50 and 52 programmed and operated with a user circuit. The module according to 2 is used as intended in the operating phase, ie it fulfills its predetermined function in an electronic device, for example in an electrographic printer. In the operating phase the inputs TEST ON and TEST OFF are at logical potential one and thus not active. If the operating voltage VCC reaches its setpoint value after switching on the device, then the voltage control unit will output the voltage 78 on the line 76 a signal change from logic zero to logic one generated on the circuits 50 . 52 in each case at the terminal CONF becomes effective. The following is the charging process only by hand of the circuit 50 explained. In the circuit 52 and in the other, not shown, programmable circuits the same charging process, but with other data.

Der Schaltkreis 50 erwartet nach dem Signalwechsel am Anschluß CONF, daß Daten am Eingang D0 eingegeben werden, welche festlegen, wie die Verbindungen innerhalb des Schaltkreises 50 programmiert werden sollen. Beim Programmieren der Verbindung wird eine Reihenfolge eingehalten, die mit der Reihenfolge der nacheinander am Anschluß D0 eingegebenen Daten übereinstimmt. Das Auslesen der Daten aus dem Speicher 54 erfolgt gemäß dem Takt T2, der vom Schaltkreis 50 erzeugt wird und der auch an der Programmiereinheit 56 anliegt, vgl. Leitung 68.The circuit 50 After the signal change at the CONF terminal, it expects that data will be input to the D0 input which will determine how the connections within the circuit will operate 50 should be programmed. When programming the connection, an order that matches the order of the data entered consecutively at terminal D0 is kept. Reading the data from the memory 54 takes place in accordance with the clock T2, that of the circuit 50 is generated and also on the programming unit 56 is present, cf. management 68 ,

Die Programmiereinheit 56 erhöht die auf den Adreßleitungen A0 bis A17 ausgegebenen Adressen mit jedem Takt T2 um den numerischen Wert Eins. Das Adreßbit A18 hat während der Betriebsphase den Wert Null. Somit werden aus dem Speicher 54 nacheinander Datenworte ausgelesen und über den Datenbus 60 zu den programmierbaren Schaltkreisen 50, 52 übertragen, wobei jede Bitstelle genau zu einem der Schaltkreise 50, 52 gehört. Beispielsweise gehört die Bitstelle mit dem Datum D0 zum Schaltkreis 50. Der Schaltkreis 50 schaltet seinen Ausgang CONF-ENDE hochohmig, sobald Daten für alle Verbindungen eingelesen worden sind. Durch den Widerstand R2 wird auf der Leitung 70 ein Signal logisch Eins erzeugt. Aufgrund dieses Signals wird die Programmiereinheit 56 in einen Ruhezustand geschaltet, in welchem keine Datenworte mehr aus dem Speicher 54 ausgelesen werden.The programming unit 56 The addresses outputted on the address lines A0 to A17 are incremented by the numerical value one every clock T2. The address bit A18 has the value zero during the operating phase. Thus, from the memory 54 successively data words are read out and over the data bus 60 to the programmable circuits 50 . 52 transmit, with each bit location exactly to one of the circuits 50 . 52 belongs. For example, the bit position with the date D0 belongs to the circuit 50 , The circuit 50 switches its output CONF-END high-ohmic as soon as data has been read in for all connections. Through the resistor R2 is on the line 70 generates a signal logical one. Because of this signal, the programming unit becomes 56 switched to a sleep state in which no more data words from the memory 54 be read out.

Sollen die Baugruppe gemäß 2 und insbesondere die Lötverbindungen an den Schaltkreisen 50, 52 getestet werden, so wird nach dem Einschalten der Betriebsspannung VCC und dem damit verbundenen Programmieren der Anwenderschaltung in den Schaltkreisen 50, 52 anstelle der Anwenderschaltung eine Prüfschaltung programmiert. Dies erfolgt in der Testphase, bei deren Beginn ein Signal logisch Null am Eingang TEST EIN der Programmiereinheit 56 angelegt wird. Aufgrund dieses Signals wird auf der Leitung 62 ein Signal logisch Eins erzeugt, so daß beim Adressieren des Speichers 54 im Vergleich zur Betriebsphase ein anderer Speicherbereich ausgelesen wird. Während der Testphase wird der Speicherbereich des Speichers 54 ausgelesen, in dem festgelegt ist, wie die Verbindungen für die Prüfschaltung in den Schaltkreisen 50, 52 zu programmieren sind. Aufgrund des Signals logisch Null am Anschluß TEST EIN wird am Ausgang BOOT der Programmiereinheit 56 ein Signalwechsel von logisch Null zu logisch Eins erzeugt, welcher bewirkt, daß ein erneuter Programmiervorgang gestartet wird. Dieser Programmiervorgang läuft wie oben beschrieben ab. Jedoch werden nunmehr Prüfschaltungen in den Schaltkreisen 50, 52 programmiert.Should the module comply with 2 and in particular the solder joints on the circuits 50 . 52 be tested, so after switching on the operating voltage VCC and the associated programming of the user circuit in the circuits 50 . 52 programmed a test circuit instead of the user circuit. This is done in the test phase, at the beginning of which a signal is logically zero at the input TEST ON of the programming unit 56 is created. Because of this signal is on the line 62 a logical one signal is generated so that when addressing the memory 54 in comparison to the operating phase another memory area is read out. During the test phase, the memory area of the memory becomes 54 in which is specified how the connections for the test circuit in the circuits 50 . 52 are to be programmed. Due to the signal logic zero at the terminal TEST ON, the programming unit is at the output BOOT 56 generates a signal change from logic zero to logical one, which causes that a new programming operation is started. This programming process runs as described above. However, now test circuits in the circuits 50 . 52 programmed.

Nach dem gleichzeitigen Programmieren der Prüfschaltung in allen Schaltkreisen 50, 52 werden diese nacheinander auf die gleiche Weise getestet, so daß im folgenden nur das Prüfver fahren für den Schaltkreis 50 erläutert wird. Am Anschluß TEST OE des aktuell getesteten Schaltkreises 50 wird ein Signal logisch Null angelegt. Bei den anderen Schaltkreisen, z.B. beim Schaltkreis 52, hat dieser Anschluß einen Signalwert logisch Eins. Somit haben die anderen Schaltkreise keinen Einfluß auf das Testergebnis für den Schaltkreis 52. Beim Entwurf der Baugruppe gemäß 2 wurde darauf geachtet, daß während des Tests des Schaltkreises 50 die Testausgänge TEST AUSG auch nur durch den Schaltkreis 50 beeinflußt werden.After simultaneously programming the test circuit in all circuits 50 . 52 These are successively tested in the same way, so that in the following only the Prüfver drive for the circuit 50 is explained. At the TEST OE port of the currently tested circuit 50 a signal is applied logic zero. For the other circuits, eg the circuit 52 , this port has a logical one signal value. Thus, the other circuits have no influence on the test result for the circuit 52 , When designing the assembly according to 2 Care was taken during the test of the circuit 50 the test outputs TEST OUT also only by the circuit 50 to be influenced.

Die Prüfschaltung im Schaltkreis 50 enthält zweiundzwanzig sogenannte Prüfbusse PB1 bis PB22 aus jeweils acht hintereinander geschalteten Flipflops. Sämtliche Eingänge der Prüfbusse PB1 bis PB22 sind mit dem Anschluß TEST IN verbunden.The test circuit in the circuit 50 contains twenty-two so-called test buses PB1 to PB22 each consisting of eight successive flip-flops. All inputs of the test buses PB1 to PB22 are connected to the terminal TEST IN.

3 zeigt einen Ausschnitt aus einer Tabelle zur Zuordnung der Prüfbusse PB1 bis PB22 zu Anschlüssen TEST AUSG des programmierbaren Schaltkreises 50. Den Ausgängen der Flipflops im Prüfbus PB1 sind z.B. in der Reihenfolge vom Eingang TEST IN des Prüfbusses PB1 bis zum letzten Flipflop des Prüfbusses PB1 Anschlüsse TEST AUSG P1, P2, P3, P4, P5, P6, P7 und P11 zugeordnet. Zum Prüfbus PB2 gehören Anschlüsse TEST AUSG P12, P13, P14, P15, P16, P17, P18 und P22. Der letzte Prüfbus PB22 ist mit den Anschlüssen TEST AUSG P234, P131, P132, P133, P134, P63, P118 und P183 verbunden. Ein Anschluß TEST AUSG P234 ist direkt mit dem Anschluß TEST IN verbunden. Der Test der Lötverbindungen an den Anschlüssen TEST AUSG mit den Nummern P1, P2, P3, P4, P5, P6, P7 und P11 wird an Hand der 4 erläutert. 3 shows a section of a table for assigning the test buses PB1 to PB22 to terminals TEST OUT of the programmable circuit 50 , The outputs of the flip-flops in the test bus PB1 are assigned, for example in the order from the input TEST IN of the test bus PB1 to the last flip-flop of the test bus PB1, connections TEST OUT P1, P2, P3, P4, P5, P6, P7 and P11. The test bus PB2 includes TEST OUTPUTS P12, P13, P14, P15, P16, P17, P18 and P22. The last test bus PB22 is connected to the terminals TEST OUT P234, P131, P132, P133, P134, P63, P118 and P183. A terminal TEST OUT P234 is connected directly to the terminal TEST IN. The test of the solder joints at the terminals TEST AUSG with the numbers P1, P2, P3, P4, P5, P6, P7 and P11 is on the basis of 4 explained.

4 zeigt einen Auszug aus einem Testergebnis für den Prüfbus PB1. Solange am Anschluß TEST OE ein Signal mit dem logischen Wert Eins anliegt, sind die Anschlüsse TEST AUSG P1 bis P7 und P11 im hochohmigen Zustand Z. Ein periodisch wechselndes Signal am Anschluß TEST IN wechselt zwischen den Signalzuständen logisch Eins und logisch Null. Nach einer Zeit von 250 ns wird das Signal TEST OE in den Zustand logisch Null geschaltet, wodurch die Anschlüsse die Prüfschaltung im Schaltkreis 50 wirksam geschaltet werden. Die Anschlüsse TEST AUSG P1 bis P238 haben den Wert logisch Null. 4 shows an excerpt from a test result for the test bus PB1. As long as a signal with the logical value one is present at the terminal TEST OE, the terminals TEST OUTPUT P1 to P7 and P11 are in the high-resistance state Z. A periodically changing signal at the terminal TEST IN changes between the signal states logical one and logical zero. After a time of 250 ns, the signal TEST OE is switched to the state of logic zero, whereby the terminals of the test circuit in the circuit 50 be activated. The terminals TEST OUT P1 to P238 have the value logical zero.

Der Takt für die Flipflops in den Prüfbussen PB1 bis PB2 wird am Anschluß TEST CLK eingegeben. Die Flipflops in den Prüfbussen PB1 bis PB22 werden jeweils mit der steigenden Flanke dieses Taktes geschaltet. In 4 sind drei steigende Taktflanken 100 bis 104 bezeichnet. Zum Zeitpunkt, an dem die Taktflanke 100 auftritt, hat das Signal TEST IN den logischen Wert Null. Somit wird dieser Wert im Prüfbus PB1 in das erste Flipflop übernommen und an diesen Ausgang ausgegeben. Dieser Ausgang ist mit dem Anschluß P1 verbunden, welcher somit seinen logischen Wert Null beibehält. Zum Zeitpunkt der Taktflanke 102 hat das Signal TEST IN den logischen Wert Eins. Dieser Wert wird nun in das erste Flipflop des Prüfbusses PB1 übernommen und am Ausgang des Flipflops ausgegeben. Somit schaltet das Ausgangssignal am Anschluß P1 vom Wert logisch Null zum Wert logisch Eins um, vgl. Signalflanke 106. Mit der Taktflanke 104 wird wiederum der Wert des Eingangssignals TEST IN in das erste Flipflop des Prüfbusses PB1 übernommen, so daß sich am Anschluß P1 der Wert logisch Null einstellt.The clock for the flip-flops in the test buses PB1 to PB2 is input to the terminal TEST CLK. The flip-flops in the test buses PB1 to PB22 are each switched with the rising edge of this clock. In 4 are three rising clock edges 100 to 104 designated. At the time when the clock edge 100 occurs, the signal TEST IN has the logical value zero. Thus, this value is taken in the test bus PB1 in the first flip-flop and output to this output. This output is connected to the terminal P1, which thus maintains its logical value zero. At the time of the clock edge 102 has the signal TEST IN the logical value one. This value is now taken over in the first flip-flop of the test bus PB1 and output at the output of the flip-flop. Thus, the output at terminal P1 switches from logic zero to logic one, cf. signal edge 106 , With the clock edge 104 In turn, the value of the input signal TEST IN is taken over into the first flip-flop of the test bus PB1, so that the value of logic zero is set at the terminal P1.

Das zweite Flipflop des Prüfbusses PB1 wird ebenfalls mit dem Takt TEST CLK getaktet, so daß der alte Signalwert am Ausgang des ersten Flipflops, d.h. der Signalwert logisch Eins, in das zweite Flipflop des Prüfbusses PB1 übernommen und an dessen Ausgang ausgegeben wird. Der Ausgang des zweiten Flipflops ist mit dem Anschluß P2 verbunden. Somit wird am Anschluß P2 vom Signalwert logisch Null zum Signalwert logisch Eins umgeschaltet, vgl. Signalflanke 108. Die Taktimpulse des Signals TEST IN werden also nacheinander durch die Flipflops im Prüfbus PB1 weitergeschoben, bis die Signalflanke 106 schließlich am Ausgang P11 angekommen ist, vgl. Signalflanke 110.The second flip-flop of the test bus PB1 is also clocked with the clock TEST CLK, so that the old signal value at the output of the first flip-flop, ie the signal value logical one, taken in the second flip-flop of the test bus PB1 and output at the output. The output of the second flip-flop is connected to the terminal P2. Thus, at the terminal P2 from the signal value logic zero is switched to the signal value logic one, see. signal edge 108 , The clock pulses of the signal TEST IN are thus successively pushed through the flip-flops in the test bus PB1 until the signal edge 106 finally arrived at the output P11, cf. signal edge 110 ,

An mit den Anschlüssen P1 bis P238 verbundenen Leiterbahnen einer Leiterplatte werden während der Testphase Prüfeingänge einer Prüfeinheit angeschlossen, welche überprüft, ob der in 4 gezeigte Signalverlauf tatsächlich auftritt. Kommt es zu einer Abweichung im Signalverlauf eines Anschlusses P1 bis P238, so muß die Lötstelle, mit der der jeweilige Anschluß P1 bis P238 auf der Leiterplatte der Baugruppe befestigt ist, fehlerhaft sein.During the test phase, test inputs of a test unit are connected to printed circuit traces of a printed circuit board connected to the terminals P1 to P238 4 the waveform actually occurs. If there is a deviation in the signal path of a connection P1 to P238, then the solder joint, with which the respective connection P1 to P238 is fastened on the printed circuit board of the assembly, must be faulty.

Am Ende der Testphase wird am Eingang TEST AUS der Programmiereinheit 56 ein Signal logisch Null angelegt, vgl. 2. Daraufhin werden wieder die Anwenderschaltungen in den Schaltkreisen 50, 52 programmiert. Dies erfolgt wie oben bereits beschrieben. Jedoch wird der Signalwechsel auf der Leitung 76 nicht von der Spannungskontrolleinheit 78 sondern von der Programmiereinheit 56 erzeugt.At the end of the test phase, the programming unit will turn OFF at the TEST input 56 a signal is applied logical zero, cf. 2 , Thereupon the user circuits in the circuits become again 50 . 52 programmed. This is done as already described above. However, the signal change on the line 76 not from the voltage control unit 78 but by the programming unit 56 generated.

10 bis 1210 until 12

unprogrammierter Schaltkreisunprogrammed circuit

10'10 '

programmierter Schaltkreisprogrammed circuit

12', 12''12 ', 12' '

Schaltungsteil eines programmierten Schaltkreisescircuit part a programmed circuit

14'14 '

programmierter Schaltkreisprogrammed circuit

1616

SpeicherStorage

1818

Programmiereinheitprogramming unit

50, 5250, 52

programmierbarer Schaltkreisprogrammable circuit

5454

SpeicherStorage

5656

Programmiereinheitprogramming unit

D0D0

Programmiereingangprogramming input

CONFCONF

Steueranschluß für ProgrammieranfangControl connection for programming start

CONF-ENDECONF END

Steueranschluß für ProgrammierendeControl terminal for programmer

T2T2

Taktausgang, TaktsignalClock output, clock signal

STATUSSTATUS

Ausgangoutput

EINGINPUT

Eingang während der Betriebsphase,entrance while the operating phase,

AUSGOUT

Ausgang während der Betriebsphase,output while the operating phase,

TEST AUSGTEST OUT

Ausgang während der Testphaseoutput while the test phase

TEST INTEST IN

Eingang in Testphaseentrance in test phase

TEST CLKTEST CLK

Takteingang während der Testphaseclock input while the test phase

TEST OETEST OE

Eingang während der Testphaseentrance while the test phase

A0 bis A18A0 to A18

Adreßeingangaddress input

5858

Adreßbusaddress bus

D0 bis D7D0 to D7

Datenanschlußdata port

6060

Datenbusbus

6262

Leitungmanagement

68 bis 7668 to 76

Leitungmanagement

CONF-AKTIVCONF-ACTIVE

Steueranschluß für ProgrammierendeControl terminal for programmer

RESETRESET

Anschluß für StartConnection for start

OE, CSOE, CS

AnschlußConnection

BOOTBOAT

Ausgangoutput

7878

SpannungskontrolleinheitVoltage control unit

8080

Leuchtdiodeled

VCCVCC

Betriebsspannungoperating voltage

C1C1

Kondensatorcapacitor

8282

Leitungmanagement

R1, R2R1, R2

Widerstandresistance

PB1 bis PB22PB1 to PB22

Prüfbustest bus

P1 bis P238P1 to P238

Anschluß (pin)Connection (pin)

ZZ

hochohmiger Zustandhigh-impedance Status

100, 102, 104100 102, 104

steigende Taktflankerising clock edge

106, 108, 110106 108, 110

Signalflankesignal edge

Claims (7)

Verfahren zum Testen einer elektronischen Baugruppe (50 bis 52), bei dem die Anschlüsse (P1 bis P238) eines integrierten in der zu testenden Baugruppe wiederprogrammierbaren Schaltkreises (50) mit Leiterbahnen einer Leiterplatte verlötet werden, der Schaltkreis (50) zu Beginn einer Testphase zum Bereitstellen einer Prüfschaltung derart programmiert wird, dass getaktete Speicherelemente zum Speichern digitaler Schaltzustände über programmierbare Verbindungen zu mindestens einem nach Art eines Schieberegisters arbeitenden Prüfbus (PB1 bis PB22) aus in Reihe geschalteten Speicherelementen verbunden sind, ein erster Anschluß (TEST IN) der Eingang des Prüfbusses (PB1 bis PB22) ist, mindstens zwei zweite Anschlüsse (P1 bis P238) jeweils mit einem Ausgang eines Speicherelements des Prüfbusses (PB1 bis PB22) verbunden sind, an die mit dem ersten Anschluß (TEST IN) verbundene Leiterbahn eine Prüfspannung angelegt wird, an den mit den zweiten Anschlüssen (P1 bis P238) verbundenen Leiterbahnen sich einstellende Ausgangsspannungen gemessen werden, die Ausgangsspannungen mit Sollspannungen verglichen werden, welche gemäß Prüfbusschaltung beim Anliegen der Prüfspannung an den zweiten Anschlüssen (P1 bis P238) ausgegeben werden sollen, bei einer Abweichung von Ausgangsspannung und Sollspannung ein Fehler gemeldet wird, der eine fehlerhafte Lötstelle am ersten (TEST IN) oder an einem der zweiten Anschlüsse (P1 bis P238) anzeigt, der Schaltkreis (50) am Ende der Testphase zum Bereitstellen einer Anwenderschaltung derart programmiert wird, dass zumindest ein Teil der im Schaltkreis enthaltenen Gatter und/oder Speicherelemente mit Hilfe der programmierbaren Verbindungen zum bestimmungsgemäßen Gebrauch des Schaltkreises (50) in der Baugruppe (50 bis 82) verbunden werden.Method for testing an electronic assembly ( 50 to 52 ), in which the terminals (P1 to P238) of an integrated circuit which can be reprogrammed in the module to be tested ( 50 ) are soldered to tracks of a printed circuit board, the circuit ( 50 ) is programmed at the beginning of a test phase for providing a test circuit such that clocked memory elements for storing digital switching states are connected via programmable connections to at least one type of shift register test bus (PB1 to PB22) connected in series memory elements, a first terminal (TEST IN) is the input of the test bus (PB1 to PB22), at least two second terminals (P1 to P238) are each connected to an output of a memory element of the test bus (PB1 to PB22), to the conductor connected to the first terminal (TEST IN) a test voltage is applied, at the connected to the second terminals (P1 to P238) interconnected output voltages are measured, the output voltages are compared with setpoint voltages, which should be output according to Prüfbusschaltung when applying the test voltage to the second terminals (P1 to P238) , at one r Deviation of output voltage and setpoint voltage indicates an error indicating a faulty solder joint at the first (TEST IN) or at one of the second connections (P1 to P238), the circuit ( 50 ) is programmed at the end of the test phase to provide a user circuit such that at least a portion of the gates and / or memory elements included in the circuit are protected by the programmable connections for proper use of the circuit ( 50 ) in the assembly ( 50 to 82 ) get connected. Verfahren nach Anspruch 1, bei dem alle Ausgänge der Speicherelemente des Prüfbusses (PB1 bis P322) mit Anschlüssen (P1 bis P238) des Schaltkreises (50) verbunden sind.Method according to Claim 1, in which all outputs of the memory elements of the test bus (PB1 to P322) are connected to terminals (P1 to P238) of the circuit ( 50 ) are connected. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schaltkreis (50) ein in der Baugruppe wiederprogrammierbarer Baustein ist, vorzugsweise ein GAL-, FPGA- oder EPLD-Baustein.Method according to one of the preceding claims, in which the circuit ( 50 ) is a module which can be reprogrammed in the module, preferably a GAL, FPGA or EPLD module. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Programmieren der Verbindungen für die Prüfschaltung von der Baugruppe (50 bis 82) selbst ausgeführt wird, und/oder dass das Programmieren der Verbindungen für die Anwenderschaltung von der Baugruppe (50 bis 82) selbst ausgeführt wird.Method according to one of the preceding claims, in which the programming of the connections for the test circuit from the module ( 50 to 82 ) itself, and / or that programming the connections for the user circuit from the module ( 50 to 82 ) itself is executed. Elektronische Baugruppe (50 bis 82) zum Durchführen des Verfahrens nach einem der vorhergehenden Ansprüche, mit einer Leiterplatte, auf der mindestens ein programmierbarer Schaltkreis (50, 52) aufgelötet ist, der getaktete Speicherelemente zum Speichern digitaler Schaltzustände sowie programmierbare Verbindungen enthält, wobei der Schaltkreis (50) in der Baugruppe wiederprogrammierbar ist, einem Speicher (54), in welchem Daten zum Programmieren der Verbindungen im Schaltkreis (50, 52) für eine Anwenderschaltung gespeichert sind, die beim bestimmungsgemäßen Gebrauch der Baugruppe (50 bis 82) verwendet wird, und in welchem auch Daten zum Programmieren einer Prüfschaltung gespeichert sind, die zum Testen des Schaltkreises (50, 52) und/oder der Baugruppe (50 bis 82) verwendet wird, und mit einer Programmiereinheit (56) zum Programmieren des Schaltkreises (50, 52) mit den im Speicher (54) enthaltenen Daten, dadurch gekennzeichnet, dass die programmierte Prüfschaltung mindestens einen nach Art eines Schieberegisters arbeitenden Prüfbus (PB1 bis PB22) aus in Reihe geschalteten Speicherelementen enthält, daß ein erster Anschluß (TEST IN) des Schaltkreises (50, 52) der Eingang des Prüfbusses (PB1 bis PB22) ist, und daß mindestens zwei zweite Anschlüsse (P1 bis P238) des Schaltkreises (50, 52) jeweils mit einem Ausgang eines Speicherelementes des Prüfbusses (PB1 bis PB22) verbunden sind.Electronic assembly ( 50 to 82 ) for carrying out the method according to one of the preceding claims, with a printed circuit board on which at least one programmable circuit ( 50 . 52 ) containing clocked memory elements for storing digital switching states as well as programmable connections, wherein the circuit ( 50 ) is reprogrammable in the assembly, a memory ( 54 ), in which data for programming the connections in the circuit ( 50 . 52 ) are stored for a user circuit which, when the module is used as intended ( 50 to 82 ) and in which also data for programming a test circuit is stored, which is used for testing the circuit ( 50 . 52 ) and / or the assembly ( 50 to 82 ) is used, and with a programming unit ( 56 ) for programming the circuit ( 50 . 52 ) with those in the memory ( 54 ), characterized in that the programmed test circuit comprises at least one type of shift register operating test bus (PB1 to PB22) of series-connected memory elements that a first terminal (TEST IN) of the circuit ( 50 . 52 ) is the input of the test bus (PB1 to PB22), and that at least two second terminals (P1 to P238) of the circuit ( 50 . 52 ) are each connected to an output of a memory element of the test bus (PB1 to PB22). Elektronische Baugruppe (50 bis 82) nach Anspruch 5, dadurch gekennzeichnet, daß die Programmiereinheit (56) so aufgebaut ist, daß wahlweise die Anwenderschaltung oder die Prüfschaltung programmiert wird.Electronic assembly ( 50 to 82 ) according to claim 5, characterized in that the programming unit ( 56 ) is constructed so that either the user circuit or the test circuit is programmed. Elektronische Baugruppe (50 bis 82) nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass der Schaltkreis (50, 52) ein in der Baugruppe wiederprogrammierbarer Baustein ist, vorzugsweise ein GAL-, FPGA- oder ein EPLD-Baustein.Electronic assembly ( 50 to 82 ) according to claim 5 or 6, characterized in that the circuit ( 50 . 52 ) is a module which can be reprogrammed in the module, preferably a GAL, FPGA or EPLD module.