DE19728461A1 - Distortion resistant lead frame for semiconductor chip - Google Patents
Distortion resistant lead frame for semiconductor chipInfo
- Publication number
- DE19728461A1 DE19728461A1 DE19728461A DE19728461A DE19728461A1 DE 19728461 A1 DE19728461 A1 DE 19728461A1 DE 19728461 A DE19728461 A DE 19728461A DE 19728461 A DE19728461 A DE 19728461A DE 19728461 A1 DE19728461 A1 DE 19728461A1
- Authority
- DE
- Germany
- Prior art keywords
- lead frame
- semiconductor element
- area
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 239000011347 resin Substances 0.000 claims abstract description 52
- 229920005989 resin Polymers 0.000 claims abstract description 52
- 238000007789 sealing Methods 0.000 claims description 41
- 238000007747 plating Methods 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 2
- 230000008901 benefit Effects 0.000 description 12
- 230000008859 change Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 238000001746 injection moulding Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 239000012050 conventional carrier Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
Description
Die Erfindung betrifft einen Leiterrahmen und ein harzver siegeltes Halbleiterbauelement, das den Leiterrahmen ver wendet.The invention relates to a lead frame and a resin sealed semiconductor device that ver the lead frame turns.
Herkömmlich verwendet ein Halbleiterbauelement einen Leiter rahmen, weil er mit hoher Produktivität und kostengünstig als Verdrahtungselement zum Anschließen des Halbleiterbau elements an eine externe Schaltung hergestellt werden kann.Conventionally, a semiconductor device uses a conductor frame because it is high productivity and inexpensive as a wiring element for connecting the semiconductor device elements can be manufactured to an external circuit.
Fig. 17 ist eine Draufsicht von oben auf ein harzversiegel tes Halbleiterbauelement, das einen herkömmlichen Leiter rahmen verwendet, und Fig. 18 ist eine Schnittansicht des Teils entlang der Linie A-A in Fig. 17 mitten in dem Harz versiegelungsvorgang. In den Fig. 17 und 18 ist ein Halblei terelement 1 auf einer Chipkontaktstelle 2 eines Leiterrah mens angebracht. Die Chipkontaktstelle 2 ist von zwei Trä geranschlüssen 3 aus zwei Richtungen abgestützt. Das Halb leiterelement 1 ist an der Chipkontaktstelle 2 mit einem Bondmaterial 4 befestigt. Ein Halbleiterbauelement wird mit einem Versiegelungsharz versiegelt. Wie Fig. 18 zeigt, ist die Länge 6, um die das Versiegelungsharz 5 auf dem Halblei terelement 1 mitten in dem Harzversiegelungsvorgang fließt (die Fließlänge), länger als die Fließlänge 7, um die das Versiegelungsharz 5 unter der Chipkontaktstelle 2 fließt. Dann werden das Halbleiterelement 1 und die Chipkontakt stelle 2 vollständig mit dem Harz versiegelt, um einen Halbleiterbaustein 8 zu bilden. Das Halbleiterelement 1 wird von der Chipkontaktstelle 2 des Leiterrahmens gehalten. Eine auf dem Halbleiterelement 1 ausgebildete Elektrode wird mit einer Elektrode des Leiterrahmens durch einen dünnen Metall draht oder dergleichen verbunden, und dann wird das duro plastische Versiegelungsharz 5 eingespritzt und ausgehärtet, um den Halbleiterbaustein 8 zu bilden. In Fig. 18 besteht eine Differenz, die gleich der Dicke der Chipkontaktstelle 2 ist, zwischen den Einspritzkanalbreiten für das Versiege lungsharz 5 an der Oberseite und an der Unterseite des Halb leiterelements 1. Wenn also das Harz eingespritzt wird, wird zwischen der Fließlänge 6 des Versiegelungsharzes 5 auf dem Halbleiterelement 1 und der Fließlänge 7 des Versiegelungs harzes 5 unter der Chipkontaktstelle 2 eine Differenz erzeugt. Fig. 17 is a top plan view of a resin sealed semiconductor device using a conventional lead frame, and Fig. 18 is a sectional view of the part along the line AA in Fig. 17 in the middle of the resin sealing process. In Figs. 17 and 18 is a semiconducting terelement 1 on a die pad 2 of a Leiterrah mens mounted. The chip contact point 2 is supported by two carrier connections 3 from two directions. The semiconductor element 1 is attached to the chip contact point 2 with a bonding material 4 . A semiconductor device is sealed with a sealing resin. As shown in FIG. 18, the length 6 by which the sealing resin 5 flows on the semiconductor element 1 in the middle of the resin sealing process (the flow length) is longer than the flow length 7 by which the sealing resin 5 flows under the die pad 2 . Then the semiconductor element 1 and the chip contact point 2 are completely sealed with the resin to form a semiconductor device 8 . The semiconductor element 1 is held by the chip contact point 2 of the lead frame. An electrode formed on the semiconductor element 1 is connected to an electrode of the lead frame by a thin metal wire or the like, and then the thermosetting sealing resin 5 is injected and cured to form the semiconductor device 8 . In Fig. 18, there is a difference, which is equal to the thickness of the chip contact point 2 , between the injection channel widths for the sealing resin 5 on the top and on the bottom of the semiconductor element 1 . So when the resin is injected, a difference is generated between the flow length 6 of the sealing resin 5 on the semiconductor element 1 and the flow length 7 of the sealing resin 5 under the chip contact point 2 .
Fig. 19 ist eine Draufsicht von oben auf ein harzversiegel tes Halbleiterbauelement unter Verwendung eines anderen her kömmlichen Leiterrahmens, und Fig. 20 ist eine Schnittan sicht des Teils entlang der Linie B-B in Fig. 19 mitten in dem Vorgang der Harzversiegelung. In den Fig. 19 und 20 trägt ein Trägeranschluß 9 eines Leiterrahmens eine Chip kontaktstelle 2 in vier Richtungen. Der übrige Aufbau ist gleich wie in den Fig. 17 und 18. FIG. 19 is a top plan view of a resin sealed semiconductor device using another conventional lead frame, and FIG. 20 is a sectional view of the part along the line BB in FIG. 19 in the middle of the resin sealing process. In Figs. 19 and 20 9 carries a carrier terminal of a lead frame, a die pad 2 in four directions. The rest of the structure is the same as in Figs. 17 and 18.
Ein harzversiegeltes Halbleiterbauelement, das einen her kömmlichen Leiterrahmen verwendet, ist wie oben beschrieben ausgebildet. Die Dicke eines Leiterrahmens wird mit abneh mender Größe und Dicke eines Halbleiterbauelements verrin gert, und ferner nimmt die Größe eines Halbleiterelements mit verbesserter Funktion des Halbleiterbauelements zu. Außerdem gibt es das Problem, daß nicht nur der Leiterrah men, sondern auch Komponenten des Halbleiterbauelements auf grund von verschiedenen Beanspruchungen, die bei der Ferti gung des Halbleiterbauelements aufgenommen werden, verformt werden und dadurch Güte und Ausbeute der Halbleiterbauele mente verschlechtert werden.A resin-sealed semiconductor device that makes one conventional lead frame is used as described above educated. The thickness of a lead frame will decrease with reducing the size and thickness of a semiconductor device device, and further increases the size of a semiconductor element with improved function of the semiconductor device. There is also the problem that not only the ladder frame men, but also components of the semiconductor component due to various stresses that the Ferti tion of the semiconductor device are recorded, deformed and thus the quality and yield of the semiconductor components elements are deteriorating.
Insbesondere, wenn bei der Herstellung eines Halbleiterbau elements ein Halbleiterelement durch Spritzformen und Warm härten mit einem Harz versiegelt wird, wird die Dicke des Versiegelungsharzes aufgrund einer Verringerung der Dicke des Halbleiterbauelements geringer, und bei dem Duroplast- Spritzformvorgang wird ein Harzeinspritzkanal schmaler, und außerdem wird eine einer Chipkontaktstelle äquivalente Dif ferenz zwischen den Kanaldicken an der Oberseite und der Unterseite (d. h. der Unterseite der Chipkontaktstelle 2) eines Halbleiterelements erzeugt, und dadurch ist die Ver siegelungsharz-Fließgeschwindigkeit auf dem Halbleiterele ment 1 von der Versiegelungsharz-Fließgeschwindigkeit unter der Chipkontaktstelle 2 verschieden. Wie in Fig. 18 gezeigt ist, wird also eine Differenz zwischen der Versiegelungs harz-Fließlänge 6 auf dem Halbleiterelement 1 und der Ver siegelungsharz-Fließlänge 7 unter der Chipkontaktstelle 2 erzeugt. Außerdem wird zwischen dem Druck, der auf das Halb leiterelement 1 von dem Versiegelungsharz 5 an der Oberseite aufgebracht wird, und dem Druck, der auf die Chipkontakt stelle 2 von dem Versiegelungsharz 5 an der Unterseite auf gebracht wird, eine Differenz erzeugt. Das führt zu einer Formänderung eines Leiterrahmens, der ein Halbleiterelement und eine Chipkontaktstelle hat. Ferner tritt ebenfalls im Lauf des Vorgangs zum Warmhärten des Versiegelungsharzes 5 ein Verwerfen oder eine Formänderung in einem Halbleiter baustein auf, und zwar aufgrund einer Differenz zwischen Kontraktionswerten des gehärteten Harzes, weil die Menge an Versiegelungsharz auf dem Halbleiterelement 1 von der Menge an Versiegelungsharz unter dem Halbleiterelement um einen Wert verschieden ist, der der Chipkontaktstelle 2 äquivalent ist.In particular, when a semiconductor device is sealed with a resin by injection molding and thermosetting in the manufacture of a semiconductor device, the thickness of the sealing resin becomes smaller due to a reduction in the thickness of the semiconductor device, and in the thermosetting injection molding process, a resin injection channel becomes narrower, and also becomes an equivalent of a die pad Dif ference between the channel thickness at the top and the bottom (ie, the underside of the die pad 2) generates a semiconductor element, and thereby is the Ver sealing resin flow rate in the Halbleiterele element 1 is different from the sealing resin flow rate among the die pad 2 . As shown in FIG. 18, a difference between the sealing resin flow length 6 on the semiconductor element 1 and the sealing resin flow length 7 is generated below the chip contact point 2 . In addition, a difference is generated between the pressure that is applied to the semiconductor element 1 by the sealing resin 5 on the upper side and the pressure that is put on the chip contact 2 by the sealing resin 5 on the lower side. This leads to a change in shape of a lead frame, which has a semiconductor element and a chip contact point. Furthermore, also the operation occurs in the course of the heat curing of the sealing resin 5, a warping or a change in shape in a semiconductor block, and due to a difference between contraction values of the cured resin, because the amount of sealing resin on the semiconductor element 1 on the amount of sealing resin under the Semiconductor element is different by a value that is equivalent to the chip contact point 2 .
Die vorliegende Erfindung soll die vorstehenden Probleme lösen. Aufgabe der Erfindung ist die Bereitstellung eines Halbleiterbauelements, das imstande ist, eine Formänderung einer Halbleiterbauelement-Komponente wie etwa eines Lei terrahmens zu verhindern, und imstande ist, mit hoher Aus beute gefertigt zu werden, und das hohe Zuverlässigkeit hat.The present invention aims to solve the above problems to solve. The object of the invention is to provide a Semiconductor device that is able to change shape a semiconductor device component such as a Lei to prevent terrahmens, and is able to with high out loot to be made and that has high reliability.
Zur Lösung dieser Aufgabe wird gemäß einem Aspekt der Erfin
dung ein Leiterrahmen angegeben, der folgendes aufweist:
einen Rahmenbereich, einen Haltebereich, dessen Fläche klei
ner als die Bodenfläche eines anzubringenden Halbleiterele
ments ist, und einen Trägeranschlußbereich, der zwischen dem
Rahmenbereich und dem Haltebereich so vorgesehen ist, daß er
sich von entgegengesetzten Seiten des Haltebereichs nach
außen erstreckt, um den Haltebereich abzustützen.To achieve this object, a lead frame is provided according to one aspect of the invention, which has the following:
a frame portion, a holding portion, the surface of which is smaller than the bottom surface of a semiconductor element to be attached, and a carrier terminal portion provided between the frame portion and the holding portion so as to extend outward from opposite sides of the holding portion to support the holding portion .
Gemäß einem anderen Aspekt der Erfindung wird ein Leiter rahmen angegeben, bei dem die Breite des Trägeranschluß bereichs vergrößert ist.According to another aspect of the invention, a conductor frame specified, in which the width of the carrier connection area is enlarged.
Gemäß noch einem anderen Aspekt der Erfindung wird ein Leiterrahmen angegeben, bei dem ein Übergangsbereich mit großem Krümmungsradius zwischen dem Trägeranschlußbereich und dem Haltebereich vorgesehen ist.According to yet another aspect of the invention, a Ladder frame specified in which a transition area with large radius of curvature between the carrier connection area and the holding area is provided.
Gemäß einem weiteren Aspekt der Erfindung wird ein Leiter rahmen angegeben, bei dem der Trägeranschlußbereich mit einer Position verbunden ist, die Ecken des Haltebereichs aufweist.According to another aspect of the invention, a conductor frame specified in which the carrier connection area with is connected to a position, the corners of the holding area having.
Nach noch einem weiteren Aspekt der Erfindung wird ein Leiterrahmen angegeben, wobei der Trägeranschlußbereich so ausgebildet ist, daß er den Haltebereich von vier Richtungen abstützt und daß der Schnittpunkt zwischen Linien, die zwei nicht benachbarte Trägeranschlußbereiche miteinander ver binden, mit dem Schnittpunkt zwischen Diagonalen der Kon turen eines Halbleiterbausteins koinzident ist.According to yet another aspect of the invention, a Specified lead frame, the carrier connection area so is designed to have the holding area from four directions supports and that the intersection between lines, the two ver adjacent carrier connection areas with each other bind with the intersection between diagonals of the con structures of a semiconductor device is coincident.
Gemäß einem anderen Aspekt der Erfindung wird ein Leiter rahmen bereitgestellt, wobei der Leiterrahmen eine Markie rung hat, um eine Halbleiterelement-Anbringposition zu erkennen.According to another aspect of the invention, a conductor frame provided, the lead frame being a markie tion to a semiconductor element mounting position detect.
Gemäß noch einem anderen Aspekt der Erfindung wird ein Leiterrahmen angegeben, wobei die Markierung zum Erkennen einer Halbleiterelement-Anbringposition eine von einer Kerbe, einem Durchgangsloch, einer Ausnehmung und einem Plattierungsmuster ist, die auf einem Trägeranschlußbereich gebildet ist.According to yet another aspect of the invention, a Lead frame specified, with the mark for recognition a semiconductor element mounting position one of one Notch, a through hole, a recess and one Plating pattern is that on a carrier pad area is formed.
Gemäß einem weiteren Aspekt der Erfindung wird ein Leiter rahmen bereitgestellt, bei dem die Markierung zum Erkennen einer Halbleiterelement-Anbringposition eine von einer vor springenden Gestalt, einer Stufengestalt und einer gekrümm ten Gestalt hat.According to another aspect of the invention, a conductor frame provided, with the mark for recognition a semiconductor element mounting position one of one in front jumping shape, a step shape and a curved shape.
Nach noch einem weiteren Aspekt der Erfindung wird ein Halbleiterbauelement angegeben, das einen Leiterrahmen aufweist, der folgendes umfaßt: einen Haltebereich, dessen Fläche kleiner als die Bodenfläche eines anzubringenden Haltleiterelements ist, und einen Trägeranschlußbereich, der so vorgesehen ist, daß er sich von den entgegengesetzten Seiten des Haltebereichs jeweils nach außen erstreckt, ein auf dem Haltebereich des Leiterrahmens angebrachtes Halb leiterelement, und ein Versiegelungsharz, das das Halblei terelement versiegelt und einen Halbleiterbaustein bildet.According to yet another aspect of the invention, a Semiconductor device specified that a lead frame comprising: a holding area, the Area smaller than the floor area of an attached Is semiconductor element, and a carrier connection area, the is provided so that it differs from the opposite Sides of the holding area each extend outwards half attached to the holding area of the lead frame conductor element, and a sealing resin that the semi-lead sealed terelement and forms a semiconductor device.
Die Erfindung wird nachstehend auch hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung von Ausfüh rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:The invention is also described below with respect to others Features and advantages based on the description of exec example and with reference to the enclosed Drawings explained in more detail. The drawings show in:
Fig. 1 eine Draufsicht von oben, die das Halbleiterbau element der Ausführungsform 1 der Erfindung zeigt; Fig. 1 is a plan view from above showing the semiconductor device of the embodiment 1 of the invention;
Fig. 2 eine Schnittansicht, die das Halbleiterbauelement der Ausführungsform 1 der Erfindung zeigt; Fig. 2 is a sectional view showing the semiconductor device of Embodiment 1 of the invention;
Fig. 3 eine Draufsicht von oben, die das Halbleiterbau element der Ausführungsform 2 der Erfindung zeigt; Fig. 3 is a top plan view showing the semiconductor device of Embodiment 2 of the invention;
Fig. 4 eine Draufsicht von oben, die das Halbleiterbau element der Ausführungsform 2 der Erfindung zeigt; Fig. 4 is a top plan view showing the semiconductor device of Embodiment 2 of the invention;
Fig. 5 eine Schnittansicht, die das Halbleiterbauelement der Ausführungsform 2 der Erfindung zeigt; Fig. 5 is a sectional view showing the semiconductor device of Embodiment 2 of the invention;
Fig. 6 eine Draufsicht von oben, die ein Halbleiterbau element zur Erläuterung der Ausführungsform 3 der Erfindung zeigt; Fig. 6 is a plan view from above showing a semiconductor device for explaining Embodiment 3 of the invention;
Fig. 7 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 3 der Erfindung zeigt; Fig. 7 is a plan view from above, the 3 of the invention shows a mounting state of a semiconductor element to the lead frame of the embodiment;
Fig. 8 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 4 der Erfindung zeigt; Fig. 8 is a top plan view showing a mounting state of a semiconductor element to the lead frame of the embodiment 4 of the invention;
Fig. 9 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 4 der Erfindung zeigt; Figure 9 is a top plan view of that 4 of the invention showing a mounting state of a semiconductor element to the lead frame of the embodiment.
Fig. 10 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 4 der Erfindung zeigt; FIG. 10 is a plan view from above, a semiconductor element to the lead frame of the embodiment showing a mounting state 4 of the invention;
Fig. 11 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 5 der Erfindung zeigt; Figure 11 is a plan view from above, the 5 of the invention shows a mounting state of a semiconductor element to the lead frame of the embodiment.
Fig. 12 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 6 der Erfindung zeigt; FIG. 12 is a plan view from above, a semiconductor element to the lead frame of the embodiment showing a mounting state 6 of the invention;
Fig. 13 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 7 der Erfindung zeigt; FIG. 13 is a plan view from above, a semiconductor element to the lead frame of the embodiment showing a mounting state 7 of the invention;
Fig. 14 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 8 der Erfindung zeigt; FIG. 14 is a top plan view showing a mounting state of a semiconductor element to the lead frame of the embodiment 8 of the invention;
Fig. 15 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 9 der Erfindung zeigt; Figure 15 is a plan view from above, a semiconductor element to the lead frame of the embodiment showing a mounting state 9 of the invention.
Fig. 16 eine Draufsicht von oben, die einen Anbringzustand eines Halbleiterelements an dem Leiterrahmen der Ausführungsform 10 der Erfindung zeigt; FIG. 16 is a plan view from above, 10 of the invention showing a mounting state of a semiconductor element to the lead frame of the embodiment;
Fig. 17 eine Draufsicht von oben, die diesen Typ eines herkömmlichen Halbleiterbauelements zeigt; Fig. 17 is a top plan view showing this type of conventional semiconductor device;
Fig. 18 eine Schnittdarstellung, die ein herkömmliches Halbleiterbauelement zeigt; FIG. 18 is a sectional view showing a conventional semiconductor device;
Fig. 19 eine Draufsicht von oben, die ein anderes her kömmliches Halbleiterbauelement zeigt; und FIG. 19 is a plan view from above, showing another forth kömmliches semiconductor device; and
Fig. 20 eine Schnittdarstellung, die noch ein anderes Halbleiterbauelement zeigt. Fig. 20 is a sectional view showing still another semiconductor device.
Das Halbleiterbauelement gemäß einer Ausführungsform wird nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Fig. 1 ist eine Draufsicht von oben auf das Halbleiterbauelement, das die Ausführungsform 1 zeigt, und Fig. 2 ist eine Schnittansicht des Bereichs entlang der Linie C-C in Fig. 1 mitten im Harzversiegelungsvorgang. In den Fig. 1 und 2 hat eine Chipkontaktstelle 2 eines Leiter rahmens als Haltebereich zur Anbringung eines Halbleiter elements 1 geringere Größe als eine herkömmliche Chipkon taktstelle und ist kleiner als die Bodenfläche des Halb leiterelements 1 ausgebildet. Ferner ist die Chipkontakt stelle von zwei Richtungen durch zwei Trägeranschlüsse 3 abgestützt. Der Trägeranschluß 3 ist zwischen einem Rahmen bereich, der nicht gezeigt ist, und der Chipkontaktstelle 2 vorgesehen. Die Breite des Trägeranschlusses 3 ist gegenüber einem herkömmlichen Trägeranschluß groß. So ist die Länge des Trägeranschlusses 3 länger als bei einem herkömmlichen Trägeranschluß, und infolgedessen ist die Breite des Träger anschlusses 3 größer, so daß seine Festigkeit erhalten bleibt. Das Halbleiterelement 1 ist an der Chipkontaktstelle 2 mit einem Bondmaterial 4 befestigt. Das Halbleiterbau element ist mit einem Versiegelungsharz 5 versiegelt. Wie Fig. 2 zeigt, ist die Fließlänge 6 des Versiegelungsharzes 5 auf dem Halbleiterbauelement 1 mitten in dem Harzversiege lungsvorgang größer als die Fließlänge 7 des Versiegelungs harzes 5 unter der Chipkontaktstelle 2, aber der Unterschied zwischen den Fließlängen ist klein. Außerdem werden das Halbleiterelement 1 und die Chipkontaktstelle 2 vollständig mit Harz versiegelt, um einen Halbleiterbaustein 8 zu bilden.The semiconductor device according to an embodiment will be described below with reference to the accompanying drawings. FIG. 1 is a top plan view of the semiconductor device showing the embodiment 1, and FIG. 2 is a sectional view of the area along the line CC in FIG. 1 in the middle of the resin sealing process. In Figs. 1 and 2, a die pad 2 has frame timing location of a conductor as a holding portion for mounting a semiconductor element 1 smaller in size than a conventional Chipkon and is smaller than the bottom surface of the semiconductor element 1 formed. Furthermore, the chip contact is supported from two directions by two carrier connections 3 . The carrier connection 3 is provided between a frame area, which is not shown, and the chip contact point 2 . The width of the carrier connection 3 is large compared to a conventional carrier connection. So the length of the carrier connection 3 is longer than in a conventional carrier connection, and as a result the width of the carrier connection 3 is larger, so that its strength is retained. The semiconductor element 1 is attached to the chip contact point 2 with a bonding material 4 . The semiconductor device is sealed with a sealing resin 5 . As shown in Fig. 2, the flow length 6 of the sealing resin 5 on the semiconductor device 1 in the middle of the resin sealing process is larger than the flow length 7 of the sealing resin 5 under the chip pad 2 , but the difference between the flow lengths is small. In addition, the semiconductor element 1 and the chip pad 2 are completely sealed with resin to form a semiconductor device 8 .
Durch Verkleinern der Größe der Chipkontaktstelle 2 zum Hal ten des Halbleiterelements 1 gegenüber einer herkömmlichen Chipkontaktstelle und durch weiteres Verringern der Boden fläche des Halbleiterelements 1 ist es möglich, den Bereich zu verkleinern, in dem die Kanaldicke zum Einspritzen des Versiegelungsharzes 5 auf das Halbleiterelement 1 sich von der Kanaldicke zum Einspritzen des Versiegelungsharzes 5 unter die Chipkontaktstelle 2 bei dem Spritzformvorgang des Versiegelungsharzes 5 unterscheidet, wenn das Halbleiterele ment 1 zur Anbringung an dem Halbleiterbauelement harzver siegelt wird. Es ist also möglich, den Unterschied zwischen der Versiegelungsharz-Kanallänge 6 an dem Halbleiterelement 1 und der Versiegelungsharz-Kanallänge 7 unter der Chipkon taktstelle 2 zu verringern. Damit wird der Unterschied zwi schen Drücken geringer, die auf das Halbleiterelement 1 und die Chipkontaktstelle 2 von dem oberen und dem unteren Ver siegelungsharz 5 aufgebracht werden, und eine Formänderung des Halbleiterelements 1 und der Chipkontaktstelle 2 wird verhindert. Da ferner der Einspritzkanal des Versiegelungs harzes 5 erweitert ist, wird die Einspritzgeschwindigkeit des Versiegelungsharzes 5 gesteigert, und die Produktivität wird verbessert. Ferner wird bei dem Vorgang der Warmhärtung des Versiegelungsharzes 5 eine Formänderung des Halbleiter bausteins 8 infolge des Unterschieds zwischen gehärteten Kontraktionsmengen an Harz verhindert, weil der Unterschied zwischen den Mengen an Versiegelungsharz 5 an der Ober- und der Unterseite des Halbleiterelements 1 verringert ist.By reducing the size of the die pad 2 of Hal th of the semiconductor element 1 with respect to a conventional die pad, and by further reducing the bottom surface of the semiconductor element 1, it is possible to reduce the area in which the channel thickness for injecting the sealing resin 5 on the semiconductor element 1, differs from the channel thickness for injecting the sealing resin 5 below the chip contact point 2 in the injection molding process of the sealing resin 5 when the semiconductor element 1 is sealed resin-bonded for attachment to the semiconductor component. It is therefore possible to reduce the difference between the sealing resin channel length 6 on the semiconductor element 1 and the sealing resin channel length 7 under the chip contact point 2 . The difference between the pressures applied to the semiconductor element 1 and the chip contact point 2 by the upper and the lower sealing resin 5 becomes smaller, and a change in shape of the semiconductor element 1 and the chip contact point 2 is prevented. Further, since the injection channel of the sealing resin 5 is expanded, the injection speed of the sealing resin 5 is increased, and the productivity is improved. Further, in the process of thermosetting the sealing resin 5, a change in shape of the semiconductor chip 8 due to the difference between hardened contraction amounts of resin is prevented because the difference between the amounts of sealing resin 5 on the top and bottom of the semiconductor element 1 is reduced.
Außerdem wird durch Vergrößern der Breite des Trägeran schlusses 3 die Steifigkeit eines Leiterrahmens erhöht, und eine Formänderung des Leiterrahmens wird verhindert.In addition, by increasing the width of the Trägeran connection 3, the rigidity of a lead frame is increased, and a change in shape of the lead frame is prevented.
Es ist somit möglich, eine Formänderung einer Halbleiterbau element-Komponente wie etwa eines Leiterrahmens bei dem Harzversiegelungsvorgang des Halbleiterelements 1 zu ver hindern und außerdem die Produktivität zu verbessern und Halbleiterbauelemente mit hoher Produktivität und hoher Zuverlässigkeit bei guter Ausbeute herzustellen, indem die Fläche der Chipkontaktstelle 2 verkleinert und die Breite des Trägeranschlusses 3 vergrößert wird. It is thus possible to prevent a shape change of a semiconductor device component such as a lead frame in the resin sealing process of the semiconductor device 1 and also to improve productivity and to manufacture semiconductor devices with high productivity and high reliability with good yield by the area of the chip pad 2 is reduced and the width of the carrier connection 3 is increased.
Die Fig. 3 und 4 sind Draufsichten von oben, die das Halb leiterbauelement der Ausführungsform 2 zeigen, und Fig. 5 ist eine Schnittdarstellung des Bereichs entlang der Linie D-D in Fig. 3 mitten in dem Harzversiegelungsvorgang. Die Fig. 3, 4 und 5 zeigen vier Trägeranschlüsse 9 zum Abstützen einer Chipkontaktstelle 2 von vier Richtungen. Die Träger anschlüsse 9 sind im Vergleich mit einem herkömmlichen Trä geranschluß breit. Der Schnittpunkt von Linien 10, die zwei einander nicht benachbarte Trägeranschlüsse 9 der vier Trä geranschlüsse 9 miteinander verbinden, sind mit dem Schnitt punkt zwischen Diagonalen 11 eines Halbleiterbausteins 8 koinzident. Die viereckige Chipkontaktstelle 2 hat Ecken 12. Ferner ist an einer Seite der Chipkontaktstelle 2 der Trä geranschluß 9 dadurch geformt, daß er ausgehend von einer Ecke 12a sich von der Seite erstreckt. Da die übrige Aus bildung gleich wie bei der Ausführungsform 1 ist, erfolgt keine erneute Beschreibung. FIGS. 3 and 4 are plan views of the embodiment 2 show from above, the semiconductor device, the half, and Fig. 5 is a sectional view of the region along the line DD in Fig. 3 in the middle of the resin sealing process. FIGS. 3, 4 and 5 show four carriers terminals 9 for supporting a die pad 2 of the four directions. The carrier connections 9 are geranschluß wide compared to a conventional Trä. The intersection of lines 10 , which connect two non-adjacent carrier connections 9 of the four carrier connections 9 to one another, are coincident with the intersection between diagonals 11 of a semiconductor module 8 . The square chip contact point 2 has corners 12 . Further, 2 of the Trä is screened circuit 9 thereby formed at one side of the die pad that he starting extends from one corner 12 a from the side. Since the rest of the education is the same as that of the embodiment 1 , the description will not be repeated.
Durch das Formen von vier Trägeranschlüssen 9 zur Halterung der Chipkontaktstelle 2 von vier Richtungen derart, daß der Schnittpunkt zwischen den Linien 10, die zwei einander nicht benachbarte Trägeranschlüsse 9 der vier Trägeranschlüsse 9 miteinander verbinden, mit dem Schnittpunkt zwischen Diago nalen 11 des Halbleiterbausteins 8 koinzident ist, wird die Steifigkeit des Halbleiterbausteins 8 erhöht, und eine Form änderung aufgrund einer Beanspruchung, die auf den Baustein bei dem Herstellungsvorgang des Halbleiterbauelements auf gebracht wird, wird vermieden. Wie Fig. 4 zeigt, sind ferner vier Trägeranschlüsse 9 durch Einschluß der Ecken 12 der viereckigen Chipkontaktstelle 2 gebildet. Außerdem ist da durch, daß der Trägeranschluß 9 so geformt ist, daß die von einer Seite der Chipkontaktstelle 2 gebildete Ecke 12a und der von der Seite sich erstreckende Trägeranschluß 9 Seg mentgestalt mit einem großen Krümmungsradius haben, die Steifigkeit eines Leiterrahmens erhöht, und eine Formände rung des Leiterrahmens wird vermieden. By forming four carrier connections 9 for holding the chip contact point 2 from four directions in such a way that the intersection between the lines 10 , which connect two non-adjacent carrier connections 9 of the four carrier connections 9 to one another, coincident with the intersection between diagonals 11 of the semiconductor module 8 is, the rigidity of the semiconductor device 8 is increased, and a change in shape due to a stress that is brought to the device during the manufacturing process of the semiconductor device is avoided. As shown in FIG. 4, four carrier connections 9 are also formed by enclosing the corners 12 of the square chip contact point 2 . Furthermore, since by that the carrier terminal 9 is formed such that the corner formed by a side of the die pad 2 12 a and from the side extending carrier terminal 9 Seg ment shape with a large radius of curvature, have increased the rigidity of a lead frame, and a Changes in the shape of the lead frame are avoided.
Bei dieser Ausführungsform wird der gleiche Vorteil wie bei der Ausführungsform 1 erhalten, indem die Fläche der Chip kontaktstelle 2 verringert und die Breite des Trägeran schlusses 9 vergrößert wird, und außerdem ist es möglich, die Steifigkeit eines Leiterrahmens und eines Halbleiter bausteins durch Verbesserung der Gestalt der Chipkontakt stelle 2 und des Trägeranschlusses 9 zu verbessern. Ein weiterer Vorteil wird also erhalten, indem eine Formänderung einer Halbleiterbauelement-Komponente wie etwa eines Lei terrahmens vermieden wird.In this embodiment, the same advantage as in the embodiment 1 is obtained by reducing the area of the chip pad 2 and increasing the width of the carrier terminal 9 , and also it is possible to improve the rigidity of a lead frame and a semiconductor device by improving the shape the chip contact point 2 and the carrier terminal 9 to improve. Another advantage is thus obtained by avoiding a change in shape of a semiconductor component, such as a lead frame.
Fig. 7 ist eine Draufsicht von oben, die den Zustand zeigt, in dem ein Halbleiterelement an dem Leiterrahmen der Aus führungsform 3 angebracht ist. In Fig. 7 ist eine Kerbe 13 an einem Trägeranschluß 9 gebildet, so daß eine Position an einem Leiterrahmen zur Anbringung eines Halbleiterelements 1 erkennbar ist. Da die übrige Ausbildung gleich wie bei der Ausführungsform 2 ist, entfällt ihre Beschreibung. Fig. 7 is a top plan view showing the state in which a semiconductor element is attached to the lead frame of the embodiment 3 . In Fig. 7, a notch 13 is formed on a support pin 9, so that a position can be recognized by a lead frame for mounting a semiconductor element 1. Since the rest of the training is the same as in Embodiment 2, its description is omitted.
Die Kerbe 13 ist an einem Bereich gebildet, an dem das Halb leiterelement 1 an einer vorbestimmten Position an dem Lei terrahmen angebracht wird und den Trägeranschluß 9 schnei det, und ist an einer Seite oder beiden Seiten eines Trä geranschlusses 9 gebildet und für wenigstens zwei Trägeran schlüsse 9 an einem Leiterrahmen vorgesehen.The notch 13 is formed at an area where the semiconductor element 1 is attached to the lead frame at a predetermined position and the carrier terminal 9 cuts, and is formed on one side or both sides of a carrier terminal 9 and for at least two carriers conclusions 9 provided on a lead frame.
Wenn bei dieser Ausführungsform eine Chipkontaktstelle 2 kleiner als das Halbleiterelement 1 ist, wird die Chipkon taktstelle 2 von dem Halbleiterelement 1 verdeckt, wie Fig. 6 zeigt, und daher ist es schwierig, die relative positions mäßige Beziehung zwischen dem Halbleiterelement 1 und dem Leiterrahmen, nachdem sie zusammengebaut sind, exakt zu erkennen. Durch Bilden der Kerbe 13 an dem Trägeranschluß 9 des Leiterrahmens ist es außerdem möglich, eine Abweichung des Halbleiterelements 1 aus einer vorbestimmten Anbring position an dem Leiterrahmen genau zu erkennen, weil die Kerbe 13 als Markierung zum Anbringen des Halbleiterelements 1 an dem Leiterrahmen bei dem Schritt des Bondens des Halb leiterelements 1 mit dem Leiterrahmen dient, und ferner das Halbleiterelement 1 exakt an der vorbestimmten Anbringposi tion zu positionieren. Daher wird die Produktivität eines Halbleiterbauelements verbessert, und außerdem kann die Zuverlässigkeit des Halbleiterbauelements erhöht werden.In this embodiment, when a chip pad 2 is smaller than the semiconductor element 1 , the chip contact pad 2 is covered by the semiconductor element 1 , as shown in FIG. 6, and therefore it is difficult to determine the relative positional relationship between the semiconductor element 1 and the lead frame, after they are assembled, exactly recognizable. By forming the notch 13 on the carrier terminal 9 of the lead frame, it is also possible to accurately detect a deviation of the semiconductor element 1 from a predetermined attachment position on the lead frame because the notch 13 as a mark for attaching the semiconductor element 1 to the lead frame in the step serves to bond the semiconductor element 1 to the lead frame, and further to position the semiconductor element 1 exactly at the predetermined mounting position. Therefore, the productivity of a semiconductor device is improved, and also the reliability of the semiconductor device can be increased.
Bei der Ausführungsform 3 ist die Kerbe 13 gebildet, um die Anbringposition des Halbleiterelements 1 an dem Leiterrahmen zu erkennen. Wie Fig. 10 zeigt, wird durch Ausbilden eines Durchgangslochs 14 an einem Bereich, an dem das Halbleiter element 1 einen Trägeranschluß 9 schneidet, der an einer vorbestimmten Position des Leiterrahmens angebracht ist, wie Fig. 8 zeigt, oder durch Ausbilden einer Nut 15 durch Halb ätzen an dem Bereich, wie Fig. 9 zeigt, oder durch Ausbilden einer Ausnehmung 16 durch maschinelles Bearbeiten an dem Bereich der gleiche Vorteil wie bei der Ausführungsform 3 erreicht.In embodiment 3, the notch 13 is formed to recognize the mounting position of the semiconductor element 1 on the lead frame. As Fig. 10 shows, by forming a through hole 14 at a portion on which the semiconductor element 1 intersects a support port 9 which is mounted at a predetermined position of the lead frame, as shown in Fig. 8, or by forming a groove 15 by Half-etching on the area, as shown in FIG. 9, or by forming a recess 16 by machining on the area achieves the same advantage as in embodiment 3.
Es genügt, das Durchgangsloch 14 oder die Nut 15 oder die Ausnehmung 16 an wenigstens zwei Trägeranschlüssen 9 an einem Leiterrahmen auszubilden.It is sufficient to form the through hole 14 or the groove 15 or the recess 16 on at least two carrier connections 9 on a lead frame.
Im Fall der Ausführungsform 3 wird die Kerbe 13 gebildet, um die Anbringposition des Halbleiterelements an dem Leiter rahmen zu erkennen. Wie Fig. 11 zeigt, kann ferner durch Ausbilden eines Plattiermusters 17 an einem Bereich, wo ein Halbleiterelement 1 einen Trägeranschluß 9 schneidet, der an einer vorbestimmten Position des Leiterrahmens angebracht ist, der gleiche Vorteil wie bei der Ausführungsform 3 erreicht werden.In the case of the embodiment 3, the notch 13 is formed to recognize the mounting position of the semiconductor element on the lead frame. Further, as shown in FIG. 11, by forming a plating pattern 17 in an area where a semiconductor element 1 intersects a carrier terminal 9 attached to a predetermined position of the lead frame, the same advantage as in the embodiment 3 can be obtained.
Durch Plattieren des von dem Plattiermuster 17 verschiedenen Bereichs anstelle der Ausbildung des Musters 17, um das Muster 17 als Ausschnittmuster zu bilden, wird der gleiche Vorteil erreicht.By plating the plating pattern 17 is different from the area of the formation in place of the pattern 17 to form the pattern 17 as a cut pattern, the same advantage is achieved.
Im Fall der Ausführungsform 3 ist die Kerbe 13 an dem Trä geranschluß 9 ausgebildet, um die Anbringposition des Halb leiterelements 1 an dem Leiterrahmen zu erkennen. Durch Herausführen eines Vorsprungs 18 gemäß Fig. 12 von einer Chipkontaktstelle 2 bis zu einem Bereich, an dem ein Halb leiterelement 1 nicht verdeckt ist, wenn das Halbleiterele ment 1 an einer vorbestimmten Position eines Leiterrahmens angebracht ist, wobei der Vorsprung 18 beim Formen des Lei terrahmens gebildet wird, wird ferner der gleiche Vorteil wie bei der Ausführungsform 3 erreicht.In the case of embodiment 3, the notch 13 is formed on the carrier connection 9 in order to recognize the attachment position of the semiconductor element 1 on the lead frame. By leading out a projection 18 shown in FIG. 12 from a chip pad 2 to an area where a semiconductor element 1 is not covered when the semiconductor element 1 is attached to a predetermined position of a lead frame, the projection 18 when forming the Lei terrahmens is formed, the same advantage as in embodiment 3 is also achieved.
Es ist erforderlich, den Vorsprung 18 an wenigstens zwei Stellen an einem Leiterrahmen auszubilden.It is necessary to form the projection 18 in at least two places on a lead frame.
Im Fall der Ausführungsform 3 wird die Kerbe 13 an dem Trä geranschluß 9 geformt, um die Anbringposition des Halblei terelements 1 an dem Leiterrahmen zu erkennen. Wie ferner Fig. 13 zeigt, wird der gleiche Vorteil wie bei der Ausfüh rungsform 3 erreicht, indem beim Formen des Leiterrahmens ein Vorsprung 19 von einem Trägeranschluß 9 herausgeführt wird und den Vorsprung 19 an einem Bereich bildet, an dem ein Halbleiterelement 1 einen Trägeranschluß 9 schneidet, wenn das Halbleiterelement 1 an einer vorbestimmten Position an dem Leiterrahmen angebracht ist.In the case of embodiment 3, the notch 13 is formed on the carrier terminal 9 to detect the mounting position of the semiconductor element 1 on the lead frame. As further shown in FIG. 13, the same advantage as in the embodiment 3 is achieved in that when the lead frame is formed, a projection 19 is led out from a carrier terminal 9 and forms the projection 19 in an area where a semiconductor element 1 has a carrier terminal 9 cuts when the semiconductor element 1 is attached to the lead frame at a predetermined position.
Der Vorsprung 19 ist an einer Seite oder an beiden Seiten eines Trägeranschlusses 9 gebildet, und es ist erforderlich, den Vorsprung 19 an wenigstens zwei Trägeranschlüssen 9 an einem Leiterrahmen zu bilden. The projection 19 is formed on one side or on both sides of a carrier terminal 9 , and it is necessary to form the projection 19 on at least two carrier terminals 9 on a lead frame.
Im Fall der Ausführungsform 3 ist die Kerbe an dem Trägeran schluß 9 gebildet, um die Anbringposition des Halbleiter elements 1 an dem Leiterrahmen zu erkennen. Indem gemäß Fig. 14 eine Brücke 20 zwischen zwei einander benachbarten Trä geranschlüssen 9 an einer Position geformt wird, an der die Brücke 20 nicht von einem Halbleiterelement 1 verdeckt ist, wenn das Element 1 an einer vorbestimmten Position des Lei terrahmens angebracht ist, und ferner ein Vorsprung 21 an einer Seite oder beiden Seiten der Brücke 20 gebildet wird, wird der gleiche Vorteil wie bei der Ausführungsform 3 erreicht. Es ist notwendig, die Brücke 20 an zwei Positionen zwischen verschiedenen Trägeranschlüssen 9 an einem Leiterrahmen zu bilden. Auch wenn ferner die Brücke 20 an einem Bereich ge bildet ist, an dem die Brücke 20 durch das Halbleiterelement 1 verdeckt ist, wird der gleiche Vorteil erreicht, wenn die Brücke 20 an einer Position gebildet wird, an der der Vor sprung 21 von dem Halbleiterelement 1 vorspringtIn the case of embodiment 3, the notch on the carrier connection 9 is formed in order to recognize the attachment position of the semiconductor element 1 on the lead frame. By accordance screened circuits Fig. 14 is a bridge 20 between two adjacent Trä 9 is formed at a position at which the bridge 20 is not covered by a semiconductor element 1, if the element 1 is mounted on a predetermined position of Lei terrahmens, and further a protrusion 21 is formed on one side or both sides of the bridge 20 , the same advantage as in the embodiment 3 is achieved. It is necessary to form the bridge 20 at two positions between different carrier connections 9 on a lead frame. Further, even if the bridge 20 is formed at an area where the bridge 20 is covered by the semiconductor element 1 , the same advantage is achieved if the bridge 20 is formed at a position where the jump 21 from the semiconductor element 1 projects
Im Fall der Ausführungsform 3 ist die Kerbe 13 an dem Trä geranschluß 9 gebildet, um die Anbringposition des Halblei terelements 1 an dem Leiterrahmen zu erkennen. Durch Formen einer Krümmung 22, wie Fig. 15 zeigt, an einem Trägeran schluß 9 an einem Bereich, an dem ein Halbleiterelement 1 an einer vorbestimmten Position des Leiterrahmens angebracht ist und den Trägeranschluß 9 schneidet, wird der gleiche Vorteil wie bei der Ausführungsform 3 erreicht.In the case of embodiment 3, the notch 13 is formed on the carrier connector 9 to recognize the mounting position of the semiconductor element 1 on the lead frame. By forming a curvature 22 , as shown in FIG. 15, on a carrier terminal 9 at an area where a semiconductor element 1 is attached to a predetermined position of the lead frame and intersects the carrier terminal 9 , the same advantage as in the embodiment 3 is achieved .
Es ist erforderlich, den Krümmungswinkel der Krümmung 22 mit einem Wert vorzugeben, bei dem die Krümmung 22 an dem Trä geranschluß 9 erkannt werden kann. It is necessary to specify the angle of curvature of the curvature 22 with a value at which the curvature 22 can be recognized at the carrier connection 9 .
Fig. 16 ist eine Draufsicht von oben, die den Zustand zeigt, in dem ein Halbleiterelement an dem Leiterrahmen der Ausfüh rungsform 10 angebracht ist. Ein Trägeranschluß 9 des Lei terrahmens dieser Ausführungsform ist zu Stufengestalt 23 geformt. Da die sonstige Konstruktion gleich wie bei der Ausführungsform 2 ist, entfällt eine Beschreibung. Fig. 16 is a top plan view showing the state in which a semiconductor element to the lead frame of the Implementing approximate shape 10 is attached. A carrier connection 9 of the Lei terrahmens of this embodiment is formed into a step shape 23 . Since the other construction is the same as in Embodiment 2, description is omitted.
Da bei dieser Ausführungsform der Trägeranschluß 9 die Stu fengestalt 23 hat, ist es möglich, die Anbringposition eines Halbleiterelements 1 mit anderer Größe an dem Leiterrahmen zu erkennen, und der gleiche Vorteil wie bei der Ausfüh rungsform 3 wird für das Halbleiterelement 1 anderer Größe erreicht.In this embodiment, since the carrier terminal 9 has the step shape 23 , it is possible to recognize the attachment position of a semiconductor element 1 with a different size on the lead frame, and the same advantage as in the embodiment 3 is obtained for the semiconductor element 1 with a different size.
Wie vorstehend beschrieben wird, ermöglicht es die Erfin dung, eine auf eine Halbleiterbauelement-Komponente wie etwa einen Leiterrahmen aufgebrachte Beanspruchung bei dem Harz versiegelungsvorgang eines Halbleiterelements zu mindern und die Geschwindigkeit der Harzversiegelung zu erhöhen und die Produktivität zu steigern, indem die Fläche einer Chipkon taktstelle zum Halten des Halbleiterelements verringert wird, und außerdem die Steifigkeit eines Leiterrahmens und eines Halbleiterbausteins durch Vergrößern der Breite eines Trägeranschlusses und durch Justieren der positionsmäßigen Beziehung zwischen der Chipkontaktstelle und dem Trägeran schluß zu erhöhen. Es ist also möglich, eine Verformung einer Halbleiterbauelement-Komponente wie etwa eines Lei terrahmens zu verhindern und ein hochzuverlässiges Halblei terbauelement mit hoher Ausbeute herzustellen.As described above, it enables the invention on a semiconductor device component such as a lead frame applied to the resin to reduce the sealing process of a semiconductor element and to increase the rate of resin sealing and the Increase productivity by increasing the area of a Chipkon Clock position for holding the semiconductor element is reduced and also the rigidity of a lead frame and of a semiconductor device by increasing the width of a Carrier connection and by adjusting the position Relationship between the die pad and the carrier conclusion to increase. So it is possible a deformation a semiconductor device component such as a Lei prevent terrahmens and a highly reliable half lead terbauelement produce with high yield.
Durch Ausbilden einer Markierung einer Position zum Anbrin gen eines Halbleiterelements an einem Leiterrahmen bei dem Schritt des Bondens des Halbleiterelements mit dem Leiter rahmen ist es ferner möglich, eine Abweichung des Halblei terelements von einer vorbestimmten Anbringposition exakt zu erkennen und dadurch Produktivität und Zuverlässigkeit eines Halbleiterbauelements zu verbessern.By making a mark of a position to be attached gene of a semiconductor element on a lead frame in the Step of bonding the semiconductor element to the conductor frame, it is also possible to deviate the half lead terelements from a predetermined mounting position exactly recognize and thereby productivity and reliability of a Improve semiconductor device.
Claims (9)
- - einen Rahmenbereich;
- - einen Haltebereich (2), dessen Fläche kleiner als die Bodenfläche eines anzubringenden Halbleiterelements (1) ist; und
- - einen Trägeranschlußbereich (3), der zwischen dem Rahmen bereich und dem Haltebereich (2) so vorgesehen ist, daß er sich von den entgegengesetzten Seiten des Haltebereichs (2) jeweils nach außen erstreckt, um den Haltebereich abzu stützen.
- - a frame area;
- - a retaining region (2) whose area is smaller than the bottom surface of a to be attached to the semiconductor element (1); and
- - A carrier connection area ( 3 ) which is provided between the frame area and the holding area ( 2 ) so that it extends from the opposite sides of the holding area ( 2 ) to the outside to support the holding area.
- - einen Leiterrahmen, der einen Haltebereich (2), dessen Fläche kleiner als die Bodenfläche eines anzubringenden Halbleiterelements (1) ist, und einen Trägeranschlußbereich (3) aufweist, der so vorgesehen ist, daß er sich von den entgegengesetzten Seiten des Haltebereichs (2) jeweils nach außen erstreckt,
- - ein Halbleiterelement (1), das an dem Haltebereich (2) des Leiterrahmens angebracht ist, und
- - ein Versiegelungsharz (5), das das Halbleiterelement (1) dicht umschließt und einen Halbleiterbaustein (8) bildet.
- Which is provided a lead frame having a holding portion (2) whose area is smaller than the bottom surface of a to be attached to the semiconductor element (1), and a carrier connection region (3) that extend from the opposite sides of the holding portion (2) - extends outwards,
- - A semiconductor element ( 1 ) which is attached to the holding region ( 2 ) of the lead frame, and
- - A sealing resin ( 5 ) which tightly surrounds the semiconductor element ( 1 ) and forms a semiconductor module ( 8 ).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30144696A JP3535328B2 (en) | 1996-11-13 | 1996-11-13 | Lead frame and semiconductor device using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19728461A1 true DE19728461A1 (en) | 1998-05-14 |
Family
ID=17896998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19728461A Withdrawn DE19728461A1 (en) | 1996-11-13 | 1997-07-03 | Distortion resistant lead frame for semiconductor chip |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5903048A (en) |
| JP (1) | JP3535328B2 (en) |
| KR (1) | KR100243967B1 (en) |
| CN (1) | CN1135617C (en) |
| DE (1) | DE19728461A1 (en) |
| TW (1) | TW332335B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007147470A1 (en) * | 2006-06-21 | 2007-12-27 | Hansatronic Gmbh | Method for producing an injection-moulded part comprising an integrated flexible printed circuit board |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075283A (en) | 1998-07-06 | 2000-06-13 | Micron Technology, Inc. | Downset lead frame for semiconductor packages |
| JP2000208690A (en) * | 1999-01-12 | 2000-07-28 | Sony Corp | Lead frame, resin-sealed semiconductor device, and manufacture thereof |
| SG92624A1 (en) * | 1999-02-09 | 2002-11-19 | Inst Of Microelectronics | Lead frame for an integrated circuit chip (integrated circuit peripheral support) |
| US6373126B1 (en) * | 2000-04-26 | 2002-04-16 | Advanced Micro Devices, Inc. | Method for reducing IC package delamination by use of internal baffles |
| US20020089064A1 (en) * | 2001-01-08 | 2002-07-11 | Jiahn-Chang Wu | Flexible lead surface-mount semiconductor package |
| US6677669B2 (en) * | 2002-01-18 | 2004-01-13 | International Rectifier Corporation | Semiconductor package including two semiconductor die disposed within a common clip |
| JP2005079181A (en) * | 2003-08-28 | 2005-03-24 | Matsushita Electric Ind Co Ltd | Lead frame, resin-sealed semiconductor device using the same, and method for manufacturing the same |
| TW200839974A (en) * | 2007-03-23 | 2008-10-01 | Advanced Semiconductor Eng | Chip package structure |
| CN102403297B (en) * | 2011-12-07 | 2013-11-20 | 上海凯虹科技电子有限公司 | Shock resistant lead frame and packaging body |
| JP5954013B2 (en) * | 2012-07-18 | 2016-07-20 | 日亜化学工業株式会社 | Semiconductor element mounting member and semiconductor device |
| US9496214B2 (en) * | 2013-05-22 | 2016-11-15 | Toyota Motor Engineering & Manufacturing North American, Inc. | Power electronics devices having thermal stress reduction elements |
| JP6573356B2 (en) * | 2015-01-22 | 2019-09-11 | 大口マテリアル株式会社 | Lead frame |
| CN105304223B (en) * | 2015-12-03 | 2017-07-28 | 浙江正导光电股份有限公司 | A kind of fine copper cash wears mould guide device |
| TWI712138B (en) * | 2020-04-13 | 2020-12-01 | 順德工業股份有限公司 | Lead frame blank |
| WO2024135356A1 (en) * | 2022-12-21 | 2024-06-27 | ローム株式会社 | Semiconductor device |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2418142A1 (en) * | 1974-04-13 | 1975-11-06 | Hoechst Ag | TETRACYCLIN DERIVATIVES AND THE PROCESS FOR THEIR PRODUCTION |
| DE3014098C2 (en) * | 1980-04-12 | 1984-08-30 | Degussa Ag, 6000 Frankfurt | Process for the preparation of 1-amino-propanediol- (2,3) |
| JPS6072236A (en) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | Semiconductor device |
| US4942452A (en) * | 1987-02-25 | 1990-07-17 | Hitachi, Ltd. | Lead frame and semiconductor device |
| US5150193A (en) * | 1987-05-27 | 1992-09-22 | Hitachi, Ltd. | Resin-encapsulated semiconductor device having a particular mounting structure |
| US4796078A (en) * | 1987-06-15 | 1989-01-03 | International Business Machines Corporation | Peripheral/area wire bonding technique |
| US5451813A (en) * | 1991-09-05 | 1995-09-19 | Rohm Co., Ltd. | Semiconductor device with lead frame having different thicknesses |
| JPH05218283A (en) * | 1992-02-03 | 1993-08-27 | Nec Corp | Semiconductor device |
| KR100552353B1 (en) * | 1992-03-27 | 2006-06-20 | 가부시키가이샤 히타치초엘에스아이시스템즈 | Leadframe Semiconductor Integrated Circuit Device Using the Same and Method of and Process for Fabricating the Two |
| US5327008A (en) * | 1993-03-22 | 1994-07-05 | Motorola Inc. | Semiconductor device having universal low-stress die support and method for making the same |
| JP3281994B2 (en) * | 1993-06-10 | 2002-05-13 | 日本テキサス・インスツルメンツ株式会社 | Resin-sealed semiconductor device |
| US5610437A (en) * | 1994-05-25 | 1997-03-11 | Texas Instruments Incorporated | Lead frame for integrated circuits |
| JP2972096B2 (en) * | 1994-11-25 | 1999-11-08 | シャープ株式会社 | Resin-sealed semiconductor device |
| JP2767404B2 (en) * | 1994-12-14 | 1998-06-18 | アナムインダストリアル株式会社 | Lead frame structure of semiconductor package |
-
1996
- 1996-11-13 JP JP30144696A patent/JP3535328B2/en not_active Expired - Fee Related
-
1997
- 1997-03-10 TW TW086102891A patent/TW332335B/en not_active IP Right Cessation
- 1997-04-23 KR KR1019970015181A patent/KR100243967B1/en not_active IP Right Cessation
- 1997-05-20 US US08/859,291 patent/US5903048A/en not_active Expired - Lifetime
- 1997-06-27 CN CNB971138532A patent/CN1135617C/en not_active Expired - Fee Related
- 1997-07-03 DE DE19728461A patent/DE19728461A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007147470A1 (en) * | 2006-06-21 | 2007-12-27 | Hansatronic Gmbh | Method for producing an injection-moulded part comprising an integrated flexible printed circuit board |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10144855A (en) | 1998-05-29 |
| US5903048A (en) | 1999-05-11 |
| KR19980041711A (en) | 1998-08-17 |
| KR100243967B1 (en) | 2000-02-01 |
| CN1182284A (en) | 1998-05-20 |
| TW332335B (en) | 1998-05-21 |
| CN1135617C (en) | 2004-01-21 |
| JP3535328B2 (en) | 2004-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE68927295T2 (en) | SYNTHETIC-SEALED SEMICONDUCTOR COMPONENT | |
| DE69737588T2 (en) | Semiconductor device and manufacturing method therefor | |
| DE69413602T2 (en) | Semiconductor device and manufacturing method | |
| DE19728461A1 (en) | Distortion resistant lead frame for semiconductor chip | |
| DE19708002B4 (en) | Connection frame for semiconductor components | |
| DE4421077B4 (en) | Semiconductor package and method for its manufacture | |
| DE69433543T2 (en) | SEMICONDUCTOR DEVICE. | |
| DE10229692B4 (en) | Circuit board, multi-chip package and associated manufacturing process | |
| DE69518958T2 (en) | Injection molded BGA package | |
| DE2931449C2 (en) | ||
| DE10229182B4 (en) | Method for producing a stacked chip package | |
| DE19644297A1 (en) | Semiconductor device | |
| DE4337675B4 (en) | Method for producing stackable semiconductor packages | |
| DE68928185T2 (en) | Manufacture of electronic components with the help of lead frames | |
| DE10130836B4 (en) | Surface wave device and method of manufacturing the same | |
| DE10392365T5 (en) | Semiconductor device with a semiconductor chip | |
| DE69534483T2 (en) | Leadframe and semiconductor device | |
| DE3913221A1 (en) | SEMICONDUCTOR ARRANGEMENT | |
| DE19734794A1 (en) | Wiring part and lead frame with the wiring part | |
| DE19651122C2 (en) | Semiconductor component with a semiconductor chip and a circuit board | |
| DE10043127A1 (en) | Infrared data communication module and method for its production | |
| DE19808193A1 (en) | Leadframe device and corresponding manufacturing process | |
| DE10316096B4 (en) | Printed circuit board with barrier-protected through-hole and method of making the same | |
| DE19651549B4 (en) | Connection frame and chip housing | |
| DE69419127T2 (en) | Film carrier tape for automatic tape assembly |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8130 | Withdrawal |