DE19716102A1 - Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung - Google Patents

Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung

Info

Publication number
DE19716102A1
DE19716102A1 DE19716102A DE19716102A DE19716102A1 DE 19716102 A1 DE19716102 A1 DE 19716102A1 DE 19716102 A DE19716102 A DE 19716102A DE 19716102 A DE19716102 A DE 19716102A DE 19716102 A1 DE19716102 A1 DE 19716102A1
Authority
DE
Germany
Prior art keywords
substrate
metal
components
integrated circuit
circuit arrangement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19716102A
Other languages
English (en)
Other versions
DE19716102C2 (de
Inventor
Holger Dr Rer Nat Huebner
Anton Dr Ing Anthofer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to DE19716102A priority Critical patent/DE19716102C2/de
Application filed by Siemens AG filed Critical Siemens AG
Priority to JP54467198A priority patent/JP3786429B2/ja
Priority to KR10-1999-7009503A priority patent/KR100433870B1/ko
Priority to EP98925394A priority patent/EP0976156A1/de
Priority to PCT/DE1998/000769 priority patent/WO1998048459A1/de
Priority to US09/403,157 priority patent/US6597053B1/en
Priority to TW087104008A priority patent/TW405218B/zh
Publication of DE19716102A1 publication Critical patent/DE19716102A1/de
Application granted granted Critical
Publication of DE19716102C2 publication Critical patent/DE19716102C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Description

In modernen Schaltungskonzepten werden zur Erhöhung der Pac­ kungsdichte und Verkürzung der Verbindungswege Leistungshalb­ leiter zusammen mit ihrer Ansteuerlogik auf einem Chip inte­ griert. Beispiele hierfür sind Motorsteuerungen oder im Auto­ mobilbereich ABS-Schaltungen und Airbagtreiber. Dabei ist es notwendig die empfindliche Ansteuerlogik vor Einkopplung starker Störimpulse aus dem Leistungshalbleiter zu schützen.
Bisher wurde die Ansteuerlogik von den Leistungshalbleitern galvanisch getrennt (vgl. A. Nakagawa et al. ISPS 1990, S. 97 bis 101). Dazu wurden die Bausteine auf Siliziumscheiben in­ tegriert, die unterhalb des aktiven Si-Bereichs eine dünne SiO2-Schicht aufweisen. Die galvanische Trennung wurde durch Ätzen von bis zu der isolierenden SiO2-Schicht reichenden Gräben rund um die Schaltungen erlangt.
Die dadurch erhaltene Abschirmung der Ansteuerlogik vor Ein­ kopplung ist allerdings gegen hochfrequente Störimpulse man­ gelhaft. Schnelle Schaltvorgänge können ein unkontrolliertes Ansprechen der Logik auslösen.
Der Erfindung liegt das Problem zugrunde eine integrierte Schaltungsanordnung, in der Bauelemente gegen Einkopplung auch hochfrequenter Störimpulse abgeschirmt sind, und ein Verfahren zu deren Herstellung anzugeben.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine metalli­ sche, wie ein Faradayscher Käfig wirkende Abschirmungsstruk­ tur, die das zu schützende Bauelement umgibt. Ausgestaltungen der Erfindung sowie Herstellungsverfahren gehen aus den An­ sprüchen hervor.
Der Begriff "Bauelement" wird hier sowohl für einzelne Ele­ mente, wie Dioden und Transistoren, verwendet, als auch für Schaltungsstrukturen, die mehrere Elemente umfassen.
Bauelemente mit einer metallischen Abschirmungsstruktur zu schützen, birgt den Vorteil, die hohen Kosten, die mit der Verwendung von oben beschriebenen SiO2-haltigen Scheiben ver­ bunden sind, zu umgehen.
Durch die metallische Abschirmungsstruktur werden die Bauele­ mente von Störimpulsen nicht nur benachbarter Leistungshalb­ leiter, sondern jeden Ursprungs geschützt. Die Notwendigkeit für eine zusätzliche Abschirmung vor Störimpulsen aus der Um­ gebung entfällt. Dadurch wird das Volumen der Chips besonders klein gehalten.
Die Bauelemente können gemäß Anspruch 3 in eine dreidimensio­ nale Schaltungsanordnung integriert werden. Dabei werden Bau­ elemente umfassende Substrate stapelförmig übereinander zu­ sammengefügt. Im Gegensatz zu der üblichen zweidimensionalen Anordnung, die die Verwendung eines gemeinsamen Substratmate­ rials für alle Bausteine zur Bedingung hat, erhöht die drei­ dimensionale Anordnung die Kombinationsmöglichkeiten hin­ sichtlich Material und Herstellungsprozeß der verschiedenen Bauelemente. Damit können beispielsweise Sensorelemente oder schnelle GaAs-Hf-Transistoren mit Silizium-CMOS-Logik kombi­ niert werden.
Zur Herstellung eines Teils der Abschirmungsstruktur werden die Oberflächen der Bauelemente mit einer Metallschicht ver­ sehen und anschließend deren elektrische Kontakte, durch Wegätzen der Metallschicht rund um die Kontakte, von der Me­ tallschicht elektrisch isoliert. Es ist vorteilhaft für die Metallschichten zweier Bauelemente, die im Stapel aneinander­ grenzen werden, zwei unterschiedliche Metalle zu verwenden, deren Legierung eine Schmelztemperatur oberhalb der Schmelz­ temperatur mindestens des einen Metalls besitzt. Bringt man nämlich die Bauelemente zusammen und erhitzt deren Metall­ schichten auf eine Temperatur unterhalb der Schmelztemperatur der Legierung, bei der das eine Metall fest und das andere flüssig ist, so vermischen sich die Metalle, was, wegen der höheren Schmelztemperatur der Legierung, eine Aushärtung zur Folge hat. Dadurch dienen die Metalle der Abschirmungsstruk­ tur gleichzeitig der festen Verbindung zweier im Stapel an­ grenzender Bauelemente.
Es ist vorteilhaft, Zinn als das eine Metall zu verwenden, da es eine niedrige Schmelztemperatur besitzt. Als anderes Me­ tall kann Kupfer gewählt werden.
Es ist vorteilhaft, vor Anbringen der Metalle auf die Ober­ flächen der Bauelemente eine Hilfsschicht aus beispielsweise Ti oder TiN aufzutragen, die die Haftung der Metallschicht verbessert und die eine Barriere gegen Diffusion der Metalle in metallische Teile der Oberfläche der Bauelemente bildet.
Es ist vorteilhaft, vor Anbringen des Zinns noch eine zusätz­ liche Hilfsschicht aus Kupfer anzubringen, um die Haftung weiter zu verbessern.
Im folgenden wird die Erfindung anhand der Ausführungsbei­ spiele, die in den Figuren dargestellt sind, näher erläutert.
Fig. 1 zeigt einen Ausschnitt aus einem Querschnitt durch ein erstes Substrat, in dessen oberer Schicht sich ein Bauelement mit einem oberen und einem unteren Kontakt und einer elektrischen Verbindung befindet, das von einem ersten seitlichen Abschirmungselement in der oberen Schicht, die für die Durchführung der elektrischen Verbindung unterbrochen ist, umgeben ist.
Fig. 2 zeigt das erste Substrat, auf dessen oberer Oberflä­ che eine Hilfsschicht und ein oberes horizontales Ab­ schirmungselement aufgebracht ist.
Fig. 3 zeigt ein zweites Substrat, in dessen oberer Schicht sich ein Bauelement mit einem oberen und einem unte­ ren Kontakt und einer elektrischen Verbindung befin­ det, das von einer Vertiefung in der oberen Schicht, die für die Durchführung der elektrischen Verbindung unterbrochen ist, umgeben ist.
Fig. 4 zeigt das zweite Substrat, auf dessen oberer Oberflä­ che eine Hilfsschicht aufgebracht und ein oberes ho­ rizontales Abschirmungselement und ein erstes seitli­ ches Abschirmungselement erzeugt ist.
Fig. 5 zeigt ein drittes Substrat, in dessen oberer Schicht sich ein Bauelement mit einem oberen und einem unte­ ren Kontakt und einer elektrischen Verbindung befin­ det, das von einer mit einer Isolationsschicht verse­ hene Vertiefung, umgeben ist.
Fig. 6 zeigt das erste Substrat, das von unten dünn ge­ schliffen ist und in dem auf seiner unteren Oberflä­ che Vertiefungen erzeugt sind, die zum einen auf das erste seitliche Abschirmungselement in der oberen Schicht und zum anderen auf den unteren Kontakt des Bauelements treffen. Die Seitenwände der Vertiefungen und die untere Oberfläche des Substrats sind mit ei­ ner Isolationsschicht versehen.
Fig. 7 zeigt das erste Substrat nach Aufbringen einer Hilfs­ schicht und eines unteren Abschirmungselements auf die untere Oberfläche.
Fig. 8 zeigt zwei übereinander angeordnete Substrate, die verbunden sind.
In einem ersten Ausführungsbeispiel ist ein erstes Substrat 1 z. B. eine ungedünnte Halbleiterscheibe aus einkristallinem Silizium oder einem III-V-Halbleiter, die ein oder mehrere Bau­ elemente umfaßt. Ein Bauelement des ersten Substrats 1 ent­ hält in seiner oberen Schicht (s. Fig. 1) z. B. einen Transi­ stor oder eine Schaltungsstruktur, bestehend aus mehreren Me­ tall-und/oder Halbleiterschichten, die in eine isolierende Umgebung, die z. B. Intermetalloxide enthalten kann, eingebet­ tet sind, was nicht im einzelnen dargestellt ist. Der Bereich der Schaltungsstruktur ist mit S gekennzeichnet. Das Bauele­ ment weist elektrische Kontakte und Verbindungen auf. Ein oberer Kontakt K1, ein unterer Kontakt K2 und eine elektri­ sche Verbindung E sind z. B. in Fig. 1 eingezeichnet. Soll das Bauelement abgeschirmt werden, so umgibt ein erstes seitli­ ches Abschirmungselement A1a aus Metall den Bereich der Schaltungsstruktur S. Sie ist am Ort der elektrischen Verbin­ dung E derart unterbrochen, daß ein elektrischer Kontakt vom ersten seitlichen Abschirmungselement A1a zur elektrischen Verbindung E vermieden wird. Das erste seitliche Abschirmung­ selement A1a wird gleichzeitig mit der Schaltungsstruktur er­ zeugt und besteht damit aus demselben Metall wie die Metall­ teile der Schaltungsstruktur.
Auf die Oberfläche des Substrats 1 wird eine obere Hilfs­ schicht H1 und darüber ein aus Metall bestehendes oberes ho­ rizontales Abschirmungselement A2a aufgebracht (s. Fig. 2). Dazu wird z. B. durch Sputtern zunächst eine erste Schicht er­ zeugt. Die erste Schicht besteht aus einem Material, z. B. Ti oder TiN, das die Benetzung der Oberfläche mit Metall erlei­ chtert und z. B. 100 nm dick ist. Anschließend wird z. B. durch Sputtern oder Verdampfen mit einem Elektronenstrahl über die erste Schicht eine zweite Schicht aus Metall aufgebracht. Die zweite Schicht enthält z. B. Kupfer, Zinn, Gallium, Nickel oder Wolfram und ist z. B. 1-2 µm dick. Durch anisotropes Ätzen werden mit Hilfe einer Fotolackmaske (nicht dargestellt) zum einen Teile der ersten und zweiten Schicht, die das Bauele­ ment nicht überdecken, entfernt, und zum anderen der Kontakt K1 elektrisch isoliert. Dadurch entstehen die obere Hilfs­ schicht H1 und das obere horizontale Abschirmungselement A2a. Bei Verwendung eines Metalls der zweiten Schicht, das die Oberfläche ohne die obere Hilfsschicht H1 gut benetzt, kann auf die obere Hilfsschicht H1 verzichtet werden. Bei Verwen­ dung von Zinn kann eine zusätzliche oberhalb der oberen Hilfsschicht H1 befindliche Hilfsschicht, die wie die obere Hilfsschicht H1 gebildet wird, aufgetragen werden und die z. B. Kupfer enthält und z. B. 20 nm dick ist.
In einem zweiten Ausführungsbeispiel sind ein Substrat 1', das mindestens ein Bauelement umfaßt, ein oberer Kontakt K1', ein unterer Kontakt K2' und eine elektrische Verbindung E' analog wie im ersten Ausführungsbeispiel vorgesehen (s. Fig. 3). Auf das Substrat 1' wird eine Fotolackmaske (nicht darge­ stellt) aufgebracht. Die Fotolackmaske wird bei einer ani­ sotropen Ätzung, z. B. Plasmaätzung, zur Erzeugung einer Ver­ tiefung V' als Ätzmaske verwendet. Die Vertiefung V' umgibt das Bauelement seitlich. Oberhalb der elektrischen Verbindung E' weist die Vertiefung V' eine Unterbrechung U auf (s. Fig. 3).
Es liegt im Rahmen der Erfindung, die Vertiefung V' auch oberhalb der elektrischen Verbindung E' fortzusetzen (nicht dargestellt), wobei der Boden der Vertiefung V' an dieser Stelle nicht bis an die elektrische Verbindung E' heran­ reicht, so daß isolierendes Material die elektrische Verbin­ dung E' vollständig umgibt.
Auf die Oberfläche des Substrats 1' wird eine obere Hilfs­ schicht H1', darüber ein aus Metall bestehendes oberes hori­ zontales Abschirmungselement A2a' und erstes seitliches Ab­ schirmungselement A1a' aufgebracht (s. Fig. 4). Dazu werden analog wie im ersten Ausführungsbeispiel eine erste Schicht und eine zweite Schicht erzeugt. Durch anisotropes Ätzen wer­ den mit Hilfe einer Fotolackmaske (nicht dargestellt) zum ei­ nen Teile der ersten und zweiten Schicht, die das Bauelement nicht überdecken, entfernt, und zum anderen der Kontakt K1' elektrisch isoliert. Dadurch entstehen die obere Hilfsschicht H1', das obere horizontale Abschirmungselement A2a' und das erste seitliche Abschirmungselement A1a'.
In einem dritten Ausführungsbeispiel sind ein Substrat 1'', das mindestens ein Bauelement umfaßt, ein oberer Kontakt K1'', ein unterer Kontakt K2'' und eine elektrische Verbin­ dung E'' analog wie im ersten und zweiten Ausführungsbeispiel vorgesehen (s. Fig. 5). Auf das Substrat 1'' wird eine Foto­ lackmaske (nicht dargestellt) aufgebracht. Die Fotolackmaske wird bei einer anisotropen Ätzung, z. B. Plasmaätzung, zur Er­ zeugung einer Vertiefung V'' als Ätzmaske verwendet. Die Ver­ tiefung V'' umgibt das Bauelement seitlich und reicht ober­ halb der elektrischen Verbindung E'' bis auf die elektrische Verbindung, die ein tieferes Ätzen verhindert und damit als Ätzstop wirkt. Nach Erzeugung der Vertiefung V'' wird auf die Oberfläche eine Isolationsschicht abgeschieden und mit Hilfe einer Fotolackmaske (nicht dargestellt) durch anisotropes Ät­ zen strukturiert. Dadurch wird eine Isolation 2 erzeugt, die Seitenwände der Vertiefung V'' und Flächen der elektrischen Verbindung E'' bedeckt.
Anschließend wird zur Herstellung einer oberen Hilfsschicht H1'', eines oberen horizontales Abschirmungselement A2a'' und eines ersten seitlichen Abschirmungselement A1a'' analog wie im zweiten Ausführungsbeispiel vorgegangen.
Es liegt im Rahmen der Erfindung nach Herstellung des oberen horizontalen Abschirmungselements A2a auf der oberen Oberflä­ che das Substrats 1 einen Träger aufzukleben und anschließend die untere Seite des Substrats 1 dünn zu schleifen. Es wird z. B. durch Sputtern auf eine entstandene untere Oberfläche des Substrats 1 isolierendes Material, z. B. SiO2, aufge­ bracht, so, daß die untere Oberfläche vollständig bedeckt wird. Anschließend wird auf die untere Oberfläche eine Foto­ lackmaske (nicht dargestellt) aufgebracht. Die Fotolackmaske wird bei einer anisotropen Ätzung, z. B. Plasmaätzung, zur Er­ zeugung einer Vertiefung V1 bzw. V2 als Ätzmaske verwendet (s. Fig. 6). Die Vertiefung V1 wird so angebracht, daß sie von unten auf das erste seitliche Abschirmungselement A1a trifft. Die Vertiefung V2 reicht bis zum unteren Kontakt K2. Es wird z. B. durch Sputtern ganzflächig isolierendes Material, z. B. SiO2, aufgebracht, wodurch die untere Oberfläche dicker von isolierendem Material bedeckt ist, als Seitenflächen und Bö­ den der Vertiefungen V1 und V2. Durch anisotropes Ätzen wird das isolierende Material an Böden der Vertiefung V1 und der Vertiefung V2 entfernt, so, daß eine Isolation I entsteht, die die Vertiefungen V1 und V2 nur an den Seitenwänden und die untere Oberfläche bedeckt (s. Fig. 6).
Anschließend wird auf der unteren Seite des Substrats 1 eine untere Hilfsschicht H2 und darüber ein aus Metall bestehendes zweites seitliches Abschirmungselement A1b und ein unteres horizontales Abschirmungselement A2b aufgebracht (s. Fig. 7). Dazu wird z. B. durch Sputtern zunächst eine dritte Schicht erzeugt. Die dritte Schicht besteht aus einem Material, z. B. Ti oder TiN, das die Benetzung der Oberfläche mit Metall er­ leichtert und z. B. 100 nm dick ist. Anschließend wird z. B. durch Sputtern oder Verdampfen mit einem Elektronenstrahl über die dritte Schicht eine vierte Schicht aus Metall aufge­ bracht. Die vierte Schicht enthält z. B. Kupfer, Zinn, Galli­ um, Nickel oder Wolfram und ist z. B. 1-2 µm dick. Mit Hilfe einer Fotolackschicht (nicht dargestellt) werden durch ani­ sotropes Ätzen zum einen Teile der dritten und vierten Schicht, die das Bauelement nicht überdecken, entfernt, und zum anderen der untere Kontakt K2 elektrisch isoliert. Da­ durch entstehen neben der unteren Hilfsschicht H2 das untere horizontale Abschirmungselement A2b und das zweite seitliche Abschirmungselement A1b, die zusammen mit dem oberen horizon­ talen Abschirmungselement A2a und dem ersten seitlichen Ab­ schirmungselement A1a eine Abschirmungsstruktur für das Bau­ element ergeben. Bei Verwendung eines Metalls der vierten Schicht, das die Oberfläche der Isolation I gut benetzt, kann auf die untere Hilfsschicht H2 verzichtet werden. Bei Verwen­ dung von Zinn kann eine zusätzliche oberhalb der unteren Hilfsschicht H2 befindliche Hilfsschicht, die wie die untere Hilfsschicht H2 gebildet wird, aufgetragen werden und die z. B. Kupfer enthält und z. B. 20 nm dick ist. Es ist vorteil­ haft, die Vertiefung V1 nur an den Seitenwänden von einer Isolationsschicht zu bedecken, da dies zu einem elektrischen Kontakt zwischen dem ersten seitlichen Abschirmungselement A1a mit dem zweiten seitlichen Abschirmungselement A1b führt, wodurch ein einheitliches Spannungspotential der Abschir­ mungsstruktur gewährleistet wird.
Weitere Ausführungsbeispiele ergeben sich durch ein analoges Verfahren an Substrat 1' aus dem zweiten Ausführungsbeispiel und an Substrat 1'' aus dem dritten Ausführungsbeispiel.
Zur Herstellung einer dreidimensionalen Schaltungsanordnung werden zwei Substrate 1a und 1b übereinander angeordnet (s. Fig. 8). Substrat 1a weist einen oberen elektrischen Kontakt K1*, einen unteren elektrischen Kontakt K2*, eine elektrische Verbindung E*, ein erstes seitliches Abschirmungselement A1a*, ein zweites seitliches Abschirmungselement A1b*, ein oberes horizontales Abschirmungselement A2a*, ein unteres ho­ rizontales Abschirmungselement A2b*, eine Isolation I*, eine obere Hilfsschicht H1* und eine untere Hilfsschicht H2* ana­ log wie das in Fig. 7 dargestellte Ausführungsbeispiel auf. Das Substrat 1b weist einen oberen elektrischen Kontakt K1**, einen unteren elektrischen Kontakt K2**, eine elektrische Verbindung E**, eine Isolation I** und eine untere Hilfs­ schicht H2** analog wie das in Fig. 7 dargestellte Ausfüh­ rungsbeispiel auf. Eine Metallschicht (nicht dargestellt) be­ deckt die Hilfsschicht H2**. Die Substrate sind so angeord­ net, daß der Kontakt K2** mit dem Kontakt K1* elektrisch ver­ bunden ist. Die Metallschicht und das obere horizontale Ab­ schirmungselement A2a werden zusammengelötet, wodurch die Substrate 1a und 1b fest verbunden werden.
Es ist vorteilhaft für das Metall der Metallschicht und für das Metall des oberen Abschirmungselements A2a verschiedene Metalle zu wählen, deren Legierung eine Schmelztemperatur aufweist, die oberhalb der Schmelztemperatur mindestens des einen Metalls liegt. Die Verbindung der Substrate 1a und 1b erfolgt dann durch Erhitzung auf eine Temperatur unterhalb der Schmelztemperatur der Legierung, bei der das eine Metall fest und das andere flüssig ist, wodurch sich die Metalle vermischen, was, wegen der höheren Schmelztemperatur der Le­ gierung, eine Aushärtung zur Folge hat. Dadurch dient das Me­ tall des oberen horizontalen Abschirmungselements A2a* gleichzeitig der festen Verbindung der Substrate 1a und 1b.
Es liegt im Rahmen der Erfindung, die untere Seite des Substrats 1a mit der unteren Seite des Substrats 1b, oder die obere Seite des Substrats 1a mit der oberen Seite des Substrats 1b zu verbinden. Für den letzten Fall ist es vor­ teilhaft die obere Seite des Substrats 1b mit einer Metall­ schicht zu versehen, die beim Zusammenfügen der Substrate 1a und 1b auf die obere horizontale Abschirmungsstruktur A2a* trifft.
Es liegt im Rahmen der Erfindung, mehr als zwei Substrate zu einem Stapel zu verbinden.
Es liegt im Rahmen der Erfindung, mindestens ein ungedünntes Substrat, wie jenes Substrat aus dem in Fig. 1 oder Fig. 2 dar­ gestellten Ausführungsbeispiel, im Stapel einzubauen.
Es liegt im Rahmen der Erfindung, die Verbindung verschiede­ ner Substrate durch andere Methoden, wie z. B. über Klebe­ schichten nach Y. Hayashi et al, Symp. on VLSI Techn. (1990) Seite 95 bis 96, herzustellen.

Claims (17)

1. Integrierte Schaltungsanordnung mit mehreren Bauelemen­ ten, bei der mindestens ein Bauelement von einer metallischen Abschirmungsstruktur umgeben ist.
2. Integrierte Schaltungsanordnung nach Anspruch 1, bei der mindestens eines der Bauelemente der Gruppe bestehend aus Bi­ polar-Transistoren, GaAs-Transistoren, HEMT, MESFET, HBT, Thyristoren, CMOS-Logik, Biplolar-Logik, ECL zugehört.
3. Integrierte Schaltungsanordnung nach Anspruch 1 oder 2, bei der die Bauelemente neben- und untereinander angeordnet sind.
4. Integrierte Schaltungsanordnung nach Anspruch 3,
  • - bei der Bauelemente umfassende Substrate als Stapel über­ einander angeordnet sind,
  • - bei der jedes Bauelement, das von einer Abschirmungsstruk­ tur umgeben wird, durch eine isolierende Schicht von der Abschirmungsstruktur getrennt ist,
  • - bei der die Abschirmungsstruktur seitliche Abschirmungsele­ mente (A1a und A1b) innerhalb des jeweiligen Substrats und horizontale Abschirmungselemente (A2a und A2b) zwischen be­ nachbarten Substraten enthält,
  • - bei der die seitlichen Abschirmungselemente (A1a und A1b) und die horizontalen Abschirmungselemente (A2a und A2b) durch isolierende Bereiche unterbrochen werden,
  • - bei der Bereiche, die Kontakte (K1 und K2) und elektrische Verbindungen (E) der Bauelemente umgeben, zu den isolieren­ den Bereichen, die die seitlichen Abschirmungselemente (A1a und A1b)) und die horizontalen Abschirmungselemente (A2a und A2b) unterbrechen, gehören.
5. Integrierte Schaltungsanordnung nach Anspruch 4, bei der sich auf beiden Oberflächen jedes Substrats die horizontalen Abschirmungselemente (A2a und A2b) und Teile der Kontakte (K1 und K2) der in dem Substrat enthaltenen Bauelemente befinden.
6. Integrierte Schaltungsanordnung nach Anspruch 4 oder 5, bei der isolierende Bereiche, die die elektrischen Verbindun­ gen (E) zwischen Bauelementen eines Substrats umgeben, Inter­ metalloxide enthalten.
7. Integrierte Schaltungsanordnung nach einem der Ansprüche 4 bis 6, bei der isolierende Bereiche, die die Kontakte (K1 und K2) zwischen Bauelementen verschiedener Substrate umgeben, Lücken sind.
8. Integrierte Schaltungsanordnung nach einem der Ansprüche 5 bis 7,
  • - bei der durch Intermetalloxide voneinander isolierte Schaltstrukturen der Bauelemente an der einen Oberfläche jedes Substrats angrenzen,
  • - bei der eine Schicht, die Teil des Substrats ist, an der gegenüberliegenden Oberfläche angrenzt,
  • - bei der die Schicht, die Teil des Substrats ist und an der gegenüberliegenden Oberfläche angrenzt, falls sie nicht isolierend ist, an der Oberfläche von einer isolierenden Schicht bedeckt wird.
9. Integrierte Schaltungsanordnung nach einem der Ansprüche 4 bis 8, bei der die seitlichen Abschirmungselemente (A1a und A1b) eine Legierung zweier Metallkomponenten enthalten, von denen bei der Verarbeitungstemperatur die eine flüssig und die andere fest ist und von denen sich die feste Komponente in der flüssigen Komponente löst, was zur Aushärtung des Ge­ misches führt.
10. Integrierte Schaltungsanordnung nach einem der Ansprüche 4 bis 9, bei der mindestens ein horizontales Abschirmungsele­ ment (A2a oder A2b) und mindestens ein Kontakt (K1 oder K2) zwischen Bauelementen verschiedener Substrate, zur Bildung einer festen Verbindung zwischen benachbarten Substraten, ei­ ne Legierung zweier Metallkomponenten enthalten, von denen bei der Verarbeitungstemperatur die eine flüssig und die an­ dere fest ist und von denen sich die feste Komponente in der flüssigen Komponente löst, was zur Aushärtung des Gemisches führt.
11. Verfahren zur Herstellung einer integrierten Schaltungs­ anordnung gemäß den Ansprüchen 5 und 7,
  • - bei dem eine obere Oberflächen des Substrats mit einer Me­ tallschicht bedeckt wird,
  • - bei dem die Metallschicht, die die obere Oberfläche des Substrats bedeckt, um die Kontaktflächen der Kontakte (K1) herum bis runter zu isolierende Bereiche des Substrats weg­ geätzt wird, wodurch die Kontakte (K1) von der übrig blei­ benden Metallschicht, die die obere Oberfläche des Substrats bedeckt, elektrisch isoliert wird, und ein oberes horizontales Abschirmungselement (A2a) entsteht,
  • - bei dem die obere Seite des Substrats auf einen Träger auf­ geklebt wird,
  • - bei dem das Substrat von unten dünn geschliffen wird,
  • - bei dem erste Vertiefungen (V1) und zweite Vertiefungen (V2) auf der unteren Oberfläche des Substrats erzeugt und deren Seitenwände sowie die untere Oberfläche des Substrats mit einer Isolation (I) versehen werden,
  • - bei dem die zweiten Vertiefungen (V2) bis auf innerhalb dieses Substrats befindliche Kontakte (K2) reichen,
  • - bei dem die ersten (V1) und zweiten (V2) Vertiefungen sowie die untere Oberfläche des Substrats mit Metall gefüllt oder ausgekleidet werden,
  • - bei dem durch Auffüllung oder Auskleidung der zweiten Ver­ tiefungen (V2) mit Metall, die Kontakte (K2) der Bauelemen­ te zu den Oberflächen führen,
  • - bei dem durch Auffüllung oder Auskleidung der ersten Ver­ tiefungen (V1) mit Metall, die Bauelemente, bis auf Unter­ brechungen, seitlich vollständig von Metall schichten umge­ ben sind, und ein unteres seitliche Abschirmungselement (A1b) entsteht,
  • - bei dem zumindest im Bereich der elektrischen Verbindungen (E) zwischen Bauelementen eines Substrats Unterbrechungen der Metall schichten der seitlichen Abschirmungselemente (A1a und A1b) gebildet werden, so daß ein elektrischer Kon­ takt zwischen diesen Metallschichten und diesen elektri­ schen Verbindungen (E) vermieden wird,
  • - bei dem die mit Metall ausgekleidete untere Oberfläche des Substrats um die Kontaktflächen der Kontakte (K2) herum weggeätzt wird, und zwar so tief, daß isolierende Bereiche des Substrats erreicht werden.
12. Verfahren gemäß Anspruch 11, bei dem vor Bedecken der oberen Oberfläche des Substrats mit einer Metallschicht obere Vertiefungen (V' oder V'') erzeugt werden,
13. Verfahren gemäß Anspruch 12,
  • - bei dem die obere Vertiefung (V') ein Bauelement seitlich umgibt,
  • - bei dem die obere Vertiefung (V') oberhalb der elektrischen Verbindung (E) unterbrochen ist,
  • - bei dem die obere Vertiefung nicht bis zu leitenden Berei­ chen des Substrats reicht,
  • - bei dem die erste Vertiefung (V1) so angebracht wird, daß sie auf die obere Vertiefung (V') trifft.
14. Verfahren gemäß Anspruch 12,
  • - bei dem die obere Vertiefung (V'') ein Bauelement seitlich umgibt,
  • - bei dem die obere Vertiefung (V'') oberhalb der elektri­ schen Verbindung (E) bis hin zur elektrischen Verbindung (E) reicht,
  • - bei dem die obere Vertiefung (V'') mit einer isolierenden Schicht versehen wird,
  • - bei dem die erste Vertiefung (V1) so angebracht wird, daß sie auf die obere Vertiefung (V'') trifft.
15. Verfahren gemäß einem der Ansprüche 11 bis 14, bei dem vor Ausfüllen oder Auskleiden der ersten (V1) und zweiten (V2) und oberen (V'') Vertiefungen mit Metall und vor Bedec­ kung der Oberflächen der Substrate mit Metall eine zusätzli­ che Schicht an den Stellen, an denen das Metall anschließend aufgetragen wird, aufgebracht wird, die der besseren Haftung des Metalls dient und die Diffusion des Metalls in die Kon­ takte (K1, K2) verhindert.
16. Verfahren gemäß einem der Ansprüche 11 bis 15,
  • - bei dem Substrate zu einem Stapel fest verbunden werden,
  • - bei dem die zweiten Vertiefungen (V2) und/oder die Kontakte (K1) so angeordnet werden, daß die zweiten Vertiefungen (V2) und/oder die Kontakte (K1) des einen Substrats beim Zusammenfügen der Substrate zum Stapel aufzugeordnete zweite Vertiefungen (V2) und/oder Kontakte (K1) des benach­ barten Substrats treffen.
17. Verfahren gemäß Anspruch 16,
  • - bei dem zur Verbindung der Substrate die Metalle der Ober­ flächen zweier benachbarter Substrate unterschiedlich ge­ wählt werden,
  • - bei dem die Legierung der unterschiedlichen Metalle der Oberflächen zweier benachbarter Substrate eine Schmelztem­ peratur aufweist, die oberhalb der Schmelztemperatur minde­ stens des einen Metalls liegt,
  • - bei dem die Verbindung benachbarter Substrate durch Erhit­ zung auf eine Temperatur unterhalb der Schmelztemperatur der Legierung, bei der das eine Metall fest und das andere flüssig ist, erfolgt, wodurch sich die Metalle vermischen, was wegen der höheren Schmelztemperatur der Legierung eine Aushärtung zur Folge hat.
DE19716102A 1997-04-17 1997-04-17 Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung Expired - Lifetime DE19716102C2 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE19716102A DE19716102C2 (de) 1997-04-17 1997-04-17 Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung
KR10-1999-7009503A KR100433870B1 (ko) 1997-04-17 1998-03-13 다수의 소자를 갖는 집적 회로 및 그것의 제조 방법
EP98925394A EP0976156A1 (de) 1997-04-17 1998-03-13 Integrierte schaltungsanordnung mit mehreren bauelementen und verfahren zu deren herstellung
PCT/DE1998/000769 WO1998048459A1 (de) 1997-04-17 1998-03-13 Integrierte schaltungsanordnung mit mehreren bauelementen und verfahren zu deren herstellung
JP54467198A JP3786429B2 (ja) 1997-04-17 1998-03-13 複数の素子を有する集積回路装置およびその製造方法
US09/403,157 US6597053B1 (en) 1997-04-17 1998-03-13 Integrated circuit arrangement with a number of structural elements and method for the production thereof
TW087104008A TW405218B (en) 1997-04-17 1998-03-18 Integrated circuit arrangement having a plurality of components, and method for the production thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19716102A DE19716102C2 (de) 1997-04-17 1997-04-17 Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung

Publications (2)

Publication Number Publication Date
DE19716102A1 true DE19716102A1 (de) 1998-10-22
DE19716102C2 DE19716102C2 (de) 2003-09-25

Family

ID=7826820

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19716102A Expired - Lifetime DE19716102C2 (de) 1997-04-17 1997-04-17 Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung

Country Status (7)

Country Link
US (1) US6597053B1 (de)
EP (1) EP0976156A1 (de)
JP (1) JP3786429B2 (de)
KR (1) KR100433870B1 (de)
DE (1) DE19716102C2 (de)
TW (1) TW405218B (de)
WO (1) WO1998048459A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
WO2001052324A1 (de) * 2000-01-13 2001-07-19 Infineon Technologies Ag Chip mit allseitigem schutz sensitiver schaltungsteile durch shields unter verwendung eines hilfschips

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8212331B1 (en) * 2006-10-02 2012-07-03 Newport Fab, Llc Method for fabricating a backside through-wafer via in a processed wafer and related structure
EP2031653B1 (de) * 2007-08-27 2014-03-05 Denso Corporation Herstellungsverfahren für ein Halbleiterbbauelement mit mehreren Elementbildungsbereichen
KR101131782B1 (ko) * 2011-07-19 2012-03-30 디지털옵틱스 코포레이션 이스트 집적 모듈용 기판
US8890247B2 (en) * 2012-10-15 2014-11-18 International Business Machines Corporation Extremely thin semiconductor-on-insulator with back gate contact
US9786613B2 (en) 2014-08-07 2017-10-10 Qualcomm Incorporated EMI shield for high frequency layer transferred devices
DE102016125042A1 (de) * 2015-12-28 2017-06-29 Oerlikon Surface Solutions Ag, Pfäffikon Infrarotspiegel mit einer thermisch stabilen Schicht

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617193A (en) * 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits
JPS61290753A (ja) * 1985-06-19 1986-12-20 Nippon Telegr & Teleph Corp <Ntt> 相補形ｍｉｓ半導体集積回路装置
US4839309A (en) * 1988-03-30 1989-06-13 American Telephone And Telegraph Company, At&T Technologies, Inc. Fabrication of high-speed dielectrically isolated devices utilizing buried silicide outdiffusion
US5122856A (en) * 1987-11-13 1992-06-16 Nissan Motor Co., Ltd. Semiconductor device
EP0567694A1 (de) * 1992-04-21 1993-11-03 Mitsubishi Denki Kabushiki Kaisha Integrierte Halbleiterschaltungsanordnung mit Rauschabschirmung
US5266511A (en) * 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62254459A (ja) * 1986-04-28 1987-11-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH06164088A (ja) * 1991-10-31 1994-06-10 Sanyo Electric Co Ltd 混成集積回路装置
EP0576773B1 (de) * 1992-06-30 1995-09-13 STMicroelectronics S.r.l. Integrierte Schaltung mit vollständigem Schutz gegen Ultraviolettstrahlen
JPH06260596A (ja) * 1993-03-04 1994-09-16 Nippon Precision Circuits Kk 集積回路装置
US5726485A (en) * 1996-03-13 1998-03-10 Micron Technology, Inc. Capacitor for a semiconductor device
US5729047A (en) * 1996-03-25 1998-03-17 Micron Technology, Inc. Method and structure for providing signal isolation and decoupling in an integrated circuit device
US5969378A (en) * 1997-06-12 1999-10-19 Cree Research, Inc. Latch-up free power UMOS-bipolar transistor
KR100285701B1 (ko) * 1998-06-29 2001-04-02 윤종용 트렌치격리의제조방법및그구조

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617193A (en) * 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits
JPS61290753A (ja) * 1985-06-19 1986-12-20 Nippon Telegr & Teleph Corp <Ntt> 相補形ｍｉｓ半導体集積回路装置
US5122856A (en) * 1987-11-13 1992-06-16 Nissan Motor Co., Ltd. Semiconductor device
US4839309A (en) * 1988-03-30 1989-06-13 American Telephone And Telegraph Company, At&T Technologies, Inc. Fabrication of high-speed dielectrically isolated devices utilizing buried silicide outdiffusion
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
US5266511A (en) * 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
EP0567694A1 (de) * 1992-04-21 1993-11-03 Mitsubishi Denki Kabushiki Kaisha Integrierte Halbleiterschaltungsanordnung mit Rauschabschirmung

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
US6583030B1 (en) 1998-11-20 2003-06-24 Giesecke & Devrient Gmbh Method for producing an integrated circuit processed on both sides
WO2001052324A1 (de) * 2000-01-13 2001-07-19 Infineon Technologies Ag Chip mit allseitigem schutz sensitiver schaltungsteile durch shields unter verwendung eines hilfschips

Also Published As

Publication number Publication date
JP3786429B2 (ja) 2006-06-14
KR20010006415A (ko) 2001-01-26
JP2001517376A (ja) 2001-10-02
DE19716102C2 (de) 2003-09-25
EP0976156A1 (de) 2000-02-02
US6597053B1 (en) 2003-07-22
KR100433870B1 (ko) 2004-06-04
TW405218B (en) 2000-09-11
WO1998048459A1 (de) 1998-10-29

Similar Documents

Publication Publication Date Title
DE19601372B4 (de) Halbleitermodul
DE102006033319B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements in Halbleiterchipgröße mit einem Halbleiterchip
EP1171912B1 (de) Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
DE69534838T2 (de) Vertikaler Leistungs-MOSFET mit dicker Metallschicht zur Verminderung des verteilten Widerstandes und Verfahren zur Herstellung
DE4400985C1 (de) Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
DE102006021959B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
EP0769209B1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
DE102005049687B4 (de) Leistungshalbleiterbauteil in Flachleitertechnik mit vertikalem Strompfad und Verfahren zur Herstellung
DE102004039906A1 (de) Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
DE102007007142A1 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE102005046737A1 (de) Bauteil mit Chip-Durchkontakten
DE102016212506A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102011088218A1 (de) Elektronisches Leistungsmodul mit thermischen Kopplungsschichten zu einem Entwärmungselement
DE10351028B4 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
EP0745274B1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
EP0644589B1 (de) Verfahren zur Kontaktlochauffüllung in einem Halbleiterschichtaufbau
DE19507547C2 (de) Verfahren zur Montage von Chips
DE102018212438A1 (de) Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung
DE19716102C2 (de) Integrierte Schaltungsanordnung mit mehreren Bauelementen und Verfahren zu deren Herstellung
DE4300516C2 (de) Leistungshalbleitermodul
DE102007031490B4 (de) Verfahren zur Herstellung eines Halbleitermoduls
DE102006054311B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung und mit diesem herstellbare Halbleitervorrichtung
DE102006024147B3 (de) Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben
DE102012213555B4 (de) Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102005057256A1 (de) Verfahren zum Herstellen eines Moduls mit einer integrierten Schaltung auf einem Substrat und ein dadurch hergestelltes Modul

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE

8304 Grant after examination procedure
8364 No opposition during term of opposition
R071 Expiry of right