DE19709729C2 - Mikrocomputer - Google Patents
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Description
Die Erfindung betrifft einen Mikrocomputer, der in
der Lage ist, eine Störung eines Eingabe/Ausgabe-
Ports oder einer externen Schaltung des Mikrocompu
ters, die mit dem Eingabe/Ausgabe-Port verbunden ist,
zu ermitteln und den Eingabe/Ausgabe-Port zu schüt
zen.
Fig. 11 ist ein Blockschaltbild, welches die Anord
nung eines herkömmlichem Mikrocomputers zeigt, wie er
beispielsweise im japanischen Amtsblatt für Patent-
Offenlegungen Nr. 6-12292 (1994) beschrieben ist. Der
Mikrocomputer 10 beinhaltet eine zentrale Verarbei
tungseinheit 11 (nachstehend in Kurzform als CPU be
zeichnet), eine Unter
brechungs-Steuerschaltung 12, einen Eingabe/Ausgabe-
Port 13, einen Adreß/Daten-Bus 14 und einen Port 15.
Die CPU 11 ist so ausgebildet, daß sie eine Anweisung
ausführt, die von einer (nicht gezeigten) externen
Schaltung für den Mikrocomputer 10 oder einem darin
vorhandenen (nicht gezeigten) Speicher zugeführt
wird. Die Unterbrechungs-Steuerschaltung 12 gibt ein
Unterbrechungsverarbeitungs-Anforderungssignal S12 an
die CPU 11 aus, wenn ein Signal S3 von dem Eingabe/
Ausgabe-Port 13 empfangen wird, während die CPU 11
eine Aufgabe ausführt, woraufhin die
Unterbrechung einer anderen Verarbeitungsanweisung
freigegeben wird. Der Eingabe/Ausgabe-Port 13 gibt
zwischen der CPU 11 und der externen Schaltung des
Mikrocomputers 10 ein Signal aus oder nimmt ein sol
ches entgegen. Der Adreß/Daten-Bus 14 ist eine Lei
tung, die die CPU 11, den Eingabe/Ausgabe-Port 13 und
dergleichen zur Übertragung von Adressen und Daten
miteinander verbindet. Der Port 15 ist eine Anschluß
anordnung des Eingabe/Ausgabe-Ports 13, der mit der
externen Schaltung zum Entgegennehmen/Ausgeben eines
Signals S4 zwischen dem Eingabe/Ausgabe-Port 13 und
dir externen Schaltung verbunden ist.
Fig. 12 ist ein Blockschaltbild, welches die Anord
nung des herkömmlichen Eingabe/Ausgabe-Ports 13
zeigt. Ein Port-Zwischenspeicher 21
wird über den Adreß/Daten-Bus 14 mit einem Schreib
taktsignal ϕpw versorgt. Der Port-Zwischenspeicher 21
hält Daten S5, die in Antwort auf das
Taktsignal ϕpw über den Adreß/Daten-Bus 14 übertragen
werden. Ein Datum S6, welches durch den Port-
Zwischenspeicher 21 gehalten wird, wird durch eine
Signalleitung 100 einem Eingangsanschluß eines Aus
gangspuffers 23 zugeführt. Ein Ausgangsanschluß des
Ausgangspuffers 23 ist durch eine Signalleitung 101
mit dem Port 15 verbunden, so daß der Ausgangspuffer
23 als ein Element zum Ausgeben des Datums S6, das
durch den Port-Zwischenspeicher 21 gehalten wird,
in Form eines Signals S4 durch den Port 15 dient.
Ferner ist ein Eingangsanschluß eines Eingangspuffers
24 durch die Signalleitung 100 mit dem Ausgangsan
schluß des Ausgangspuffers 23 verbunden, so daß der
Eingangspuffer 24 als ein Element zum Aufnehmen des
Datums S4 dient, welches von der externen Schaltung
durch den Port 15 in den Mikrocomputer 10 geleitet
wird. Ein Lesepuffer 25 ist ein Element zum Zuführen
eines von dem Eingangspuffer 24 ausgegebenen Signals
S7 zu den im Inneren des Mikrocomputers 10 vorhande
nen Schaltungen mit Ausnahme des Eingabe/Ausgabe-
Ports 13. Ein Ausgangsanschluß des Lesepuffers 25 ist
mit dem Adreß/Daten-Bus 14 verbunden. Eine Exklusiv-
ODER-Schaltung 26 (nachstehend in Kurzform als EXOR-
Tor bezeichnet) ist so angeordnet, daß sie das durch
den Port-Zwischenspeicher 21 gehaltene Datum S6 mit
dem durch den Eingangspuffer 24 ausgegebenen Signal
S7 vergleicht. Zu diesem Zweck ist ein Eingangsan
schluß des EXOR-Tors 26 mit der Signalleitung 100
verbunden, während ein anderer Eingangsanschluß des
selben durch eine Signalleitung 102 mit dem Ausgangs
anschluß des Eingangspuffers 24 verbunden ist. Ein
Ausgangsanschluß des EXOR-Tors 26 ist durch eine Si
gnalleitung 103 mit einem Zwischenspeicher
22 verbunden. Der Zwischenspeicher 22 wird über den
Adreß/Daten-Bus 14 mit einem Schreibtaktsignal ϕ ver
sorgt. Der Zwischenspeicher 22 hält
temporär ein Ausgangssignal S8 des EXOR-
Tors 26 synchron mit dem Anstieg des Taktsignals ϕ.
Die Fig. 13A bis 13G sind Zeitverlaufsdiagramme, die
das Betriebszeitverhalten der jeweiligen Teile in dem
in Fig. 12 gezeigten Mikrocomputer aufzeigen. Nach
stehend wird die Funktionsweise des in Fig. 12 ge
zeigten Eingabe/Ausgabe-Ports 13 unter Bezugnahme auf
die Fig. 13A bis Fig. 13G beschrieben. Die Fig. 13A
bis Fig. 13G zeigen die Signale ϕ, ϕpw, S6, S4, S5, S7
bzw. S3.
Zunächst wird ein Betriebsablauf im Fall des Schrei
bens von logischen Daten "0" in den Port-Zwischen
speicher 21 als Daten S5 beschrieben (nachstehend
werden logische Daten durch "0" oder
"1" ausgedrückt).
Befindet sich die externe Schaltung im Normalzustand,
gibt in einem Zeitraum T1 der Port-Zwischenspeicher
21 "0", welches dem dort zwischengespeicherten Datum
S6 entspricht, an den Ausgangspuffer 23 und das EXOR-
Tor 26 aus, wie in Fig. 13C gezeigt. Infolgedessen
gibt der Ausgangspuffer 23 "0" als das Signal S4 an
den Port 15 aus.
Andererseits gibt das EXOR-Tor 26 "0" als das Signal
S8 aus, während das durch den Zwischenspeicher 22
ausgegebene Signal S3 "0" wird, wie in Fig. 13G ge
zeigt.
Nachstehend wird ein Betriebsablauf dann, wenn die
externe Schaltung mit einer Leistungsversorgungslei
tung kurzgeschlossen wird, sich daher der Logikpegel
des Ports 15 auf "1" ändert und sich somit von bei
spielsweise dem durch den Port-Zwischenspeicher 21
gehaltenen Datum S6 unterscheidet, beschrieben. In
diesem Fall wird der Wert des durch das EXOR-Tor 26
ausgegebenen Signals S8 "1", und wird das durch den
Zwischenspeicher 22 ausgegebene Signal S3 in einem
Zeitraum T2 "1", wie in Fig. 13 gezeigt. Dies bedeu
tet, daß in dem Port 15 irgendeine Störung aufgetre
ten ist.
Wenn eine solche Störung auftritt, wird mittels dem
durch den Zwischenspeicher 22 ausgegebenen Signal S3
"1" der Unterbrechungs-Steuerschaltung 12 zugeführt.
Die Unterbrechungs-Steuerschaltung 12 gibt das
Unterbrechungsverarbeitungs-Anforderungssignal S12 an
die CPU 11 aus. Aufgrund der Zufuhr des Unterbre
chungsverarbeitungs-Anforderungssignals S12 erkennt
die CPU 11 das Auftreten einer Störung in dem Port 15
des Eingabe/Ausgabe-Ports 13 und beginnt mit der Aus
führung einer vorbestimmten Unterbrechungsverarbei
tung.
Ein Betriebsablauf im Fall des Schreibens des Datums
S5 mit dem Wert "1" in den Port-Zwischenspeicher 21
kann auch ähnlich zu dem Fall beschrieben werden, in
dem das in den Port-Zwischenspeicher 21 geschriebene
Datum S5 "0" ist.
Wenn sich die externe Schaltung in ihrem Normalzu
stand befindet, gibt der Port-Zwischenspeicher 21 in
einem Zeitraum T3 als die zwischengespeicherten Daten
"1" an den Ausgangspuffer 23 und das EXOR-Tor 26 aus,
wie in Fig. 13C gezeigt. Da dem Eingangsanschluß des
Ausgangspuffers "0" zugeführt wird, gibt der Aus
gangspuffer "1" an den Port 15 und das EXOR-Tor 26
als das Signal S4 aus, wie in Fig. 13D gezeigt. Die
Werte beider Eingangsanschlüsse des EXOR-Tors 16 wer
den zusammen "1", wodurch das EXOR-Tor 26 "0" als das
Signal S8 ausgibt, so daß der Wert des Ausgangs
signals S3 aus dem Zwischenspeicher 22 "0" wird.
Wenn die externe Schaltung mit einer Erd- oder Masse
leitung kurzgeschlossen wird und sich beispielsweise
der Wert des Signals S4 an dem Port 15 auf "0" än
dert, wird der Wert des durch das EXOR-Tor 26 ausge
gebenen Signals S8 "1", und wird der Wert des durch
den Zwischenspeicher 22 ausgegebenen Signals S3 in
einem Zeitraum T4 "1", wie in Fig. 13G gezeigt.
Fig. 14 ist ein Schaltungsdiagramm, welches eine wei
tere Form der Anordnung eines herkömmlichen Einga
be/Ausgabe-Ports 13 zeigt. In der in Fig. 14 gezeig
ten Anordnung des Eingabe/Ausgabe-Ports 13 sind dem
in Fig. 12 gezeigten Eingabe/Ausgabe-Port 13 zusätz
lich ein Inverter 27 und ein UND-Tor 28 hinzugefügt.
D. h., der in Fig. 14 gezeigte Eingabe/Ausgabe-Port 13
ist so angeordnet, daß an einem Eingangsanschluß des
UND-Tors 28 ein Taktsignal ϕpw zugeführt wird und ein
Ausgangssignal S3 eines Zwischenspeichers 22 durch
den Inverter 27 invertiert und in einen anderen Ein
gangsanschluß des UND-Tors 28 geleitet wird.
Wenn in einer (nicht gezeigten) externen Schaltung,
die mit dem Port 15 verbunden ist, eine Störung auf
tritt und der Wert des durch den Zwischenspeicher 22
ausgegebenen Signals "1" ist, sperren der Inverter 27
und das UND-Tor 28 das weitere Schreiben in den Port-
Zwischenspeicher 21.
Aufgrund einer derartigen Schreibsperrverarbeitung
für den Port-Zwischenspeicher 21 kann verhindert wer
den, daß der Port-Zwischenspeicher 21 Daten über
schreibt und das Ergebnis der Erfassung einer Störung
an dem Port 15 in dem Zeitraum, in dem die CPU 11
über die Störungserfassung informiert wird und das
Auftreten der Störung erkennt, um sodann eine Eigen
verarbeitung durchzuführen, verschwindet.
Fig. 15 ist ein Diagramm, welches die Beziehungen
zwischen Spannungen und Logikpegeln des Ports 15
zeigt. Unter Bezugnahme auf Fig. 15 wird nachstehend
die Betriebsart des Ports 15 bei Auftreten einer
Kurzschlußstörung in der externen Schaltung für den
Mikrocomputer 10 beschrieben. In Fig. 15 sind entlang
der Abszisse Zeiten und entlang der Ordinate Spannun
gen abgetragen.
Wenn die mit dem Port 15 verbundene externe Schaltung
nur aus CMOS-Elementen besteht und ihre Quellenspan
nung durch Vcc ausgedrückt wird, sind die Logikpegel
"0", "1" oder unbestimmt, wenn die Spannungen am Port
15 beispielsweise zwischen 0 und 0,2 Vcc, 0,8 und Vcc
oder 0,2 Vcc und 0,8 Vcc betragen. Bezugnehmend auf
Fig. 15 bezeichnen die Bezugszeichen 200 und 201 die
Bereiche, in welchen sich die externe Schaltung auf
den Logikpegeln "1" bzw. "0" befindet.
Wenn die mit dem Port 15 verbundene externe Schaltung
andererseits nur aus bipolaren Elementen besteht,
sind die Logikpegel "0", "1" oder unbestimmt, wenn
die Spannungen am Port 15 beispielsweise zwischen 0
und 0,16 Vcc, 0,5 und Vcc oder 0,16 Vcc und 0,5 Vcc
betragen. Bezugnehmend auf Fig. 15 bezeichnen die Be
zugszeichen 202 und 203 die Bereiche, in welchen sich
die externe Schaltung auf den Logikpegeln "1" bzw.
"0" befindet.
Unter der Annahme, daß eine Kurzschlußstörung zwi
schen einer nur aus CMOS-Elementen bestehenden exter
nen Schaltung und einer Leistungsversorgungsleitung
auftritt und der Spannungspegel des Ports 15 zu Be
ginn des Auftretens der Störung beispielsweise dem
Logikpegel "0" zugehört, erhöht sich mit der Zeit die
Spannung des Ports 15 über verschiedene Pfade in
Richtung zu der Quellenspannung Vcc hin, wie durch
Kurven L1 bis L3 in Fig. 15 gezeigt, weil sich der
Kurzschlußwiderstand mit dem Grad der Kurzschlußstö
rung ändert.
Unter der Annahme, daß in einer Schaltung zum Erfas
sen des Logikpegels des Ports 15 nur ein Eingangspuf
fer 24 als Logikpegeldetektor dient mit einem Logik
schwellenwert von 0,5 Vcc, kann die Kurzschlußstörung
nicht nachgewiesen oder bestätigt werden, wenn die
Spannung des Ports 15 in dem im Beispiel durch die
Kurve L2 oder L3 aufgezeigten Bereich auf einem Pegel
von etwa 0,3 Vcc bis 0,4 Vcc verbleibt, weil der
Spannungspegel des Ports 15 nicht größer ist als 0,5
Vcc, dem Logikschwellenwert des Logikpegeldetektors.
Hierzu vergleichbar kann dann, wenn die Spannung des
Ports 15 zu Beginn des Auftretens einer Störung, wäh
rend der der Port 15 mit einer Erd- oder Masseleitung
in der externen Schaltung kurzgeschlossen wird und
die Spannung des Ports 15 wie in einem durch eine
Kurve L6 gezeigten Beispiel auf etwa 0,6 Vcc verrin
gert wird und dort verbleibt, dem Logikpegel "1" an
gehört, die Kurzschlußstörung nicht nachgewiesen oder
bestätigt werden.
Dem in Fig. 14 gezeigten Eingabe/Ausgabe-Port 13 sind
der Inverter 27 und das UND-Tor 28 hinzugefügt, so
daß ein auf die CPU 11 gerichtetes Unterbrechungs
signal S3 erzeugt wird, wenn eine Störung in dem Port
15 ermittelt wird, während gleichzeitig das Schreiben
von der CPU 11 in den Port-Zwischenspeicher 21 ge
sperrt und dadurch verhindert wird, daß die Bestäti
gung des Auftretens der Störung verschwindet, d. h. ge
löscht oder überschrieben wird.
In Übereinstimmung mit diesem Verfahren fließt jedoch
ein hoher Strom von dem Port 15 zu der externen
Schaltung, der bewirkt, daß die Kurzschlußstörung in
der bis zur Störungsverarbeitung verstreichenden Zeit
die Transistoren des Ausgangspuffers 23 zerstört,
weil der Ausgang des Ausgangspuffers 23 nicht ge
sperrt ist.
Andererseits bestand ein Bedarf dahingehend, daß der Aus
gangspuffer 23 nicht fehlerhafterweise mit der externen
Schaltung verbunden wird, wenn eine Kurzschlußstörung auf
tritt, falls eine Störung Betriebsvorgang-Ablauffehler des
Mikrocomputers 10 verursacht.
Darüber hinaus offenbart die Druckschrift DE 44 21 083 C2 ein
Verfahren zur Überwachung einer seriellen Übertragung von di
gitalen Daten auf einer Ein-Draht-Multiplexverbindung zwi
schen untereinander kommunizierenden Signalverarbeitungsgerä
ten auf Fehlzustände, bei dem bei der Störungssignal-Erken
nung an Eingabe/Ausgabe-Anschlüssen von Signalverarbeitungs
geräten Datenpegel mit logischen Schwellwerten, die unter an
derem eine einen Kurzschluß kennzeichnende Referenzpegelgren
ze repräsentieren, verglichen und ausgewertet werden, um bei
spielsweise Kurzschlüsse auf Leitungsanschlüssen erkennen zu
können.
Der Erfindung liegt die Aufgabe zugrunde, einen Mikrocomputer
bereitzustellen, der eine Störung auch dann ermitteln kann,
wenn eine Spannung eines Ports auf einem vorbestimmten Pegel
oder auf einem Pegel in einem unbestimmten Bereich zwischen
vorbestimmten Logikpegeln liegt.
Diese Aufgabe wird erfindungsgemäß gelöst durch einen Mikro
computer mit einer zentralen Verarbeitungseinheit, einem Ein
gabe/Ausgabe-Port zum Eingeben/Ausgeben von Daten in/durch
eine externe Schaltung, die außerhalb des Mikrocomputers an
geordnet ist, und einer Unterbrechungs-Steuerschaltung zum
Durchführen einer Unterbrechungssteuerung für die zentrale
Verarbeitungseinheit auf der Grundlage eines in dem Einga
be/Ausgabe-Port gebildeten Störungsmeldesignals, wobei der
Eingabe/Ausgabe-Port umfaßt: einen Verbindungsanschluß zum
Herstellen einer Verbindung mit der externen Schaltung; einen
Port-Zwischenspeicher zum Halten von an den Verbindungsan
schluß auszugebenden Daten; und einen Ausgangspuffer zum Aus
geben der durch den Port-Zwischenspeicher gehaltenen Daten an
den Verbindungsanschluß; gekennzeichnet durch eine Portlogik
pegel-Erfassungsschaltung zum Vergleichen einer Vielzahl von
Schwellenwerten zwischen Spannungspegeln, die Logikpegel der
externen Schaltung bereitstellen, mit einem Spannungspegel
des Verbindungsanschlusses zum Ausgeben von Logikpegeln, die
durch eine Vielzahl von Schwellenwerten als Erfassungsergeb
nisse erkannt werden; eine Vergleichsschaltung zum Verglei
chen der durch den Port-Zwischenspeicher gehaltenen Daten mit
einer Vielzahl der Erfassungsergebnisse der Portlogikpegel-
Erfassungsschaltung und Ausgeben einer Vielzahl von Ver
gleichsergebnissen; und eine Störungsermittlungssignal-Er
zeugungsschaltung zum Erzeugen eines Störungsermittlungs
signals zum Melden des Vorliegens/Fehlens einer Störung auf
der Grundlage der Vielzahl von Vergleichsergebnissen der Ver
gleichsschaltung entsprechend der Vielzahl von Schwellenwer
ten, wobei der Eingabe/Ausgabe-Port das Störungsmeldesignal
ausgibt, um eine Unterbrechungssteuerung der zentralen Verar
beitungsschaltung auf der Grundlage des Störungsermittlungs
signals bei Auftreten einer Störung, die nicht mit dem Span
nungspegel des Verbindungsanschlusses übereinstimmt, wenn die
Daten durch den Port-Zwischenspeicher gehalten werden, durch
zuführen.
Bevorzugt weist der Mikrocomputer ferner eine Ausgangspuffer-
Steuerschaltung auf, die die Ausgabe des Ausgangspuffers auf
der Grundlage des Störungssignals sperrt. Hierdurch kann der
Mikrocomputer den Ausgangspuffer bei Erfassung einer Störung
sofort schützen, ohne auf die Störungsverarbeitung durch eine
zentrale Verarbeitungseinheit warten zu müssen.
Bevorzugt umfaßt die Ausgangspuffer-Steuerschaltung ein Aus
gangs-Sperregister zum Halten festgelegter, auf dem Störungs
ermittlungssignal basierender Ausgangs-Freigabe/Sperr-Daten
für den Ausgangspuffer.
Vorteilhaft wird es somit aufgrund der Portlogikpegel-Erfas
sungsschaltung, welche den Spannungspegel des Verbindungsan
schlusses mit einer Vielzahl von Schwellenwerten erfassen
kann, möglich, eine Störung zu ermitteln, bei der die Span
nung des Verbindungsanschlusses ein vorbestimmter Logikpegel
oder ein Pegel in einem unbestimmten Bereich zwischen vorbe
stimmten Pegeln ist.
Mittels der Ausgangspuffer-Steuerschaltung zum Festlegen der
Sperrung des Ausgangssignals des Ausgangspuffers auf der
Grundlage des Störungsermittlungssignals kann vorteilhaft der
Ausgangspuffer gleichzeitig mit der Erfassung einer Störung
der externen Schaltung sofort geschützt werden, ohne daß die
Verarbeitung der Störung durch die CPU abgewartet werden muß.
Mittels dem Ausgangs-Sperregister zum Halten der festgelegten
Ausgangs-Freigabe/Sperr-Daten für den Ausgangspuffer auf der
Grundlage des Störungsermittlungssignals können vorteilhaft
die in dem Portregister gehaltenen Daten auch dann gegen Zer
störung zu schützen, wenn der Betriebsablauf des Mikrocompu
ters fehlerhaft ist.
Die Erfindung wird nachstehend anhand von Ausfüh
rungsbeispielen unter Bezugnahme auf die Zeichnung
näher beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild, welches den Aufbau eines
Mikrocomputers gemäß einem ersten Ausführungsbeispiel
zeigt;
Fig. 2 eine Schaltungsanordnung, welche den Aufbau
eines Eingabe/Ausgabe-Ports gemäß dem ersten Ausfüh
rungsbeispiel zeigt;
Fig. 3A bis Fig. 3D Zeitverlaufsdiagramme, die die
Funktionsweise eines in Fig. 2 gezeigten Richtungsre
gisters zeigen;
Fig. 4A bis Fig. 4J Zeitverlaufsdiagramme, die Be
triebsabläufe einzelner Abschnitte des in Fig. 2 ge
zeigten Eingabe/Ausgabe-Ports zeigen;
Fig. 5A bis Fig. 5K Zeitverlaufsdiagramme, die Be
triebsabläufe einzelner Abschnitte des in Fig. 2 ge
zeigten Eingabe/Ausgabe-Ports zeigen;
Fig. 6 ein Schaltungsdiagramm, welches den Aufbau ei
nes Eingabe/Ausgabe-Ports gemäß einem zweiten Ausfüh
rungsbeispiel zeigt;
Fig. 7A bis Fig. 7E Zeitverlaufsdiagramme, die die
Funktionsweise des in Fig. 6 gezeigten Einga
be/Ausgabe-Ports zeigen;
Fig. 8 ein Schaltungsdiagramm, welches den Aufbau ei
nes Eingabe/Ausgabe-Ports gemäß einem dritten Ausfüh
rungsbeispiel zeigt;
Fig. 9A bis Fig. 9F Zeitverlaufsdiagramme, die die
Funktionsweise einzelner Abschnitte des in Fig. 8 ge
zeigten Eingabe/Ausgabe-Ports zeigen;
Fig. 10A bis Fig. 10F Zeitverlaufsdiagramme, die die
Funktionsweise einzelner Abschnitte des in Fig. 8 ge
zeigten Eingabe/Ausgabe-Ports zeigen;
Fig. 11 ein Blockschaltbild, welches den Aufbau eines
herkömmlichen Mikrocomputers zeigt;
Fig. 12 ein Blockschaltbild, welches den Aufbau eines
herkömmlichen Eingabe/Ausgabe-Ports zeigt;
Fig. 13A bis Fig. 13G Zeitverlaufsdiagramme, die die
Funktionsweise des herkömmlichen Eingabe/Ausgabe-
Ports zeigen.
Fig. 14 ein Blockschaltbild, welches einen anderen
Aufbau eines herkömmlichen Eingabe/Ausgabe-Ports
zeigt; und
Fig. 15 ein Diagramm, welches die Spannung des Ports
bei Auftreten einer Störung zeigt.
Fig. 1 ist ein Blockschaltbild, welches den Aufbau
eines Mikrocomputers gemäß einem ersten Ausführungs
beispiel zeigt. Bezugnehmend auf Fig. 1 bezeichnet
das Bezugszeichen 10a einen aus einem einzelnen Chip
bestehenden Mikrocomputer, das Bezugszeichen 11a eine
zentrale Verarbeitungseinheit oder CPU des Mikrocom
puters 10a, das Bezugszeichen 12a eine Unterbre
chungs-Steuerschaltung zum Unterbrechen der Verarbei
tung der CPU 11a, das Bezugszeichen 13a einen Einga
be/Ausgabe-Port zum Zuführen/Ausgeben bzw. Austau
schen von Daten zwischen dem Mikrocomputer 10a und
einer externen Schaltung 16, und ein Bezugszeichen
14a einen Adreß/Daten-Bus, der als ein Pfad zur Da
tenübertragung zwischen der CPU 11a und dem Einga
be/Ausgabe-Port 13a dient, etc. Die Unterbrechungs-
Steuerschaltung 12a generiert ein Unterbrechungs-
Anforderungssignal S12a für die CPU 11a auf der Grund
lage eines durch den Eingabe/Ausgabe-Port 13a ausge
gebenen Unterbrechungssignals S57.
Der Eingabe/Ausgabe-Port 13a beinhaltet einen Port
15a, der einen Verbindungsanschluß zu der externen
Schaltung 16 bildet, einen Port-Zwischenspeicher 40
zum Halten bzw. Zwischenspeichern von an den Port 15a
auszugebenden Daten S22, einen Ausgangspuffer 23a zum
Ausgeben der durch den Port-Zwischenspeicher 40 ge
haltenen Daten S22 an den Port 15a, eine Ausgangspuf
fer-Steuerschaltung 85 zum Generieren und Halten ei
nes Ausgangspuffer-Steuersignals S23 zum Steuern der
Ausgangs-Freigabe/Sperrung für den Ausgangspuffer 23a
und Festlegen einer Eingabe/Ausgabe-Richtung des Ein
gabe/Ausgabe-Ports 13a, einen Eingangspuffer 24a zum
Übernehmen eines Signals S24 aus der externen Schal
tung 16, eine Portlogikpegel-Erfassungsschaltung 81
mit einer Vielzahl von Schwellenwerten zum Erfassen
des Spannungspegels des Ports 15a, eine Vergleichs
schaltung 82 zum Vergleichen der durch den Port-
Zwischenspeicher 40 gehaltenen Daten S22 mit einer
Vielzahl von Signalen S52 und S53 entsprechend der
Vielzahl von Schwellenwerten, eine Störungsermitt
lungssignal-Erzeugungsschaltung 83 zum Erzeugen eines
einzelnen Störungsermittlungssignals S56 aus einer
Vielzahl von Vergleichsdaten S54 und S55 aus der Ver
gleichsschaltung 82, und eine Störungsmeldeschaltung
84 zum Erzeugen eines Störungsmeldesignals S57 zum
Informieren der CPU 11a über das Auftreten einer Stö
rung auf der Grundlage des Störungsermittlungssignals
S56 und den durch den Port-Zwischenspeicher 40 gehal
tenen Daten S22.
Die Vielzahl der in der Portlogikpegel-Erfassungs
schaltung 81 bereitgestellten Schwellenwerte liegen
auf Spannungspegeln zwischen vorbestimmten Logikpe
geln "1" und "0" der externen Schaltung 16. Um solche
Schwellenwerte festzulegen, wird die Portlogikpegel-
Erfassungsschaltung 81 durch paralleles Verbinden ei
ner Vielzahl von Logikpegeldetektoren mit unter
schiedlichen Schwellenwerten gebildet. So besteht die
Portlogikpegel-Erfassungsschaltung 81 beispielsweise
aus einem ersten Logikpegeldetektor 811 mit einem er
sten Schwellenpegel und einem zweiten Logikpegelde
tektor 812 mit einem zweiten Schwellenwert, der sich
von dem ersten Schwellenwert unterscheidet. Der erste
und der zweite Logikpegeldetektor 811 bzw. 812 ermit
teln, ob der Spannungspegel der Signalleitung 111 hö
her bzw. niedriger ist als der erste und der zweite
Schwellenwert. Logikwerte "1" bzw. "0" werden heran
gezogen, um höheren bzw. niedrigeren Pegeln zu ent
sprechen.
Ein Ausgangsanschluß des Port-Zwischenspeichers 40
ist über eine Signalleitung 110 mit einem Eingangsan
schluß des Ausgangspuffers 23a und der Vergleichs
schaltung 82 verbunden. Ein Ausgangsanschluß des Aus
gangspuffers 23a ist über die Signalleitung 111 mit
dem Port 15a und der Portlogikpegel-Erfassungsschal
tung 81 verbunden. Diese Signalleitung 111 verbindet
auch die Eingangsanschlüsse des Ports 15a und des
Eingangspuffers 24a miteinander. Die externe Schal
tung 16 ist durch eine Signalleitung 112 mit dem Port
15a verbunden. Ein durch den Ausgangspuffer 24a aus
gegebenes Signal S25 wird einer internen Schaltung
wie beispielsweise der CPU 11a des Mikrocomputers 10a
zugeführt. Signale S20 und S21, die dem Port-Zwi
schenspeicher 40 zugeführt werden, und Signale S50
und S51, die der Ausgangspuffer-Steuerschaltung 85
zugeführt werden, werden durch die CPU 11a generiert
und beispielsweise mittels des Adreß/Daten-Busses 14a
zugeführt.
Nachstehend wird der Betriebsablauf des Mikrocompu
ters 10a gemäß dem Ausführungsbeispiel 1 unter Bezug
nahme auf Fig. 1 näher beschrieben. Die Ausgangsdaten
S20 des Mikrocomputers 10a zu der externen Schaltung
16 werden durch den Adreß/Daten-Bus 14a dem Port-Zwi
schenspeicher 40 zugeleitet und mit dem Taktsignal
S21 synchronisiert.
Wenn der Mikrocomputer 10a das Signal S24 an die ex
terne Schaltung 16 ausgibt, wird der Ausgangspuffer
23a durch das Ausgangspuffer-Steuersignal S23 autho
risiert, das Signal S24 an dem Port 15a auszugeben.
Infolgedessen wird das durch den Port-Zwischenspei
cher 40 gehaltene Datum S22 durch den Ausgangspuffer
23a an den Port 15a ausgegeben.
Wenn Daten aus der externen Schaltung 16 in den Mi
krocomputer 10a eingegeben werden, verhindert das
Ausgangspuffer-Steuersignal S23 die Ausgabe durch den
Ausgangspuffer 23a. Dem Port 15a werden über die Si
gnalleitung 112 die Daten aus der externen Schaltung
16 zugeführt. Der Mikrocomputer 10a übernimmt mittels
des Adreß/Daten-Busses 14a das Signal S24 des Ports
15a aus dem Eingangspuffer 24a. Das Ausgangspuffer-
Steuersignal S23 wird durch die Ausgangspuffer-Steu
erschaltung 85, die durch die Signale S50 und S51 ge
steuert wird, erzeugt und ausgegeben.
Die Portlogikpegel-Erfassungsschaltung 81 ist so aus
gebildet, daß sie in der Lage ist, den Logikpegel des
Ports 15a mit einer Vielzahl von Schwellenwerten zwi
schen zugeführten Logikpegeln bzw. Eingangslogikpe
geln, d. h. den vorbestimmten Logikpegeln "1" und "0",
der externen Schaltung 16 zu erfassen. Wenn die
Schwellenwerte auf den unteren Grenzwert des Logikpe
gels "1" und den oberen Grenzwert des Logikpegels "0"
eingestellt sind, kann mit jeder Abnormalität dahin
gehend, daß der Spannungspegel des Ports 15a bei Auf
treten einer Störung in dem (Werte-)Bereich eines un
bestimmten Bereichs bzw. in einem unbestimmten Be
reich verbleibt, umgegangen werden. Die Portlogikpe
gel-Erfassungsschaltung 81 gibt durch den ersten und
den zweiten Lokigpegel-Detektor 811 bzw. 812 erfaßte
Resultate als die Signale S52 bzw. S53 aus.
Wenn sich der Logikpegel des Ports 15a aufgrund einer
Störung, die auf einem Kurzschluß über die externe
Schaltung 16a und eine Leistungsversorgungsleitung
beruht, während der Mikrocomputer 10a "0" an die ex
terne Schaltung 16 ausgibt, vollständig bzw. dauer
haft auf "1" ändert, oder wenn sich der Logikpegel
des Ports 15a aufgrund einer Störung, die auf einem
Kurzschluß über die externe Schaltung 16 und eine
Erd- oder Masseleitung beruht, während der Mikrocom
puter 10a "1" an die externe Schaltung 16 ausgibt,
vollständig bzw. dauerhaft auf "0" ändert, kann die
Störung ähnlich wie im Stand der Technik erfaßt wer
den.
Darüber kann eine Störung auch dann erfaßt werden,
wenn der Logikpegel des Ports 15a zwischen den Logik
pegeln "1" und "0" unbestimmt ist.
Die Vergleichsschaltung 82 vergleicht die durch den
Port-Zwischenspeicher 40 gehaltenen Daten S22 mit den
Ausgangssignalen S52 und S53 der Portlogikpegel-Er
fassungsschaltung 81. Wenn sich die durch den Port-
Zwischenspeicher 40 gehaltenen Daten von dem durch
die Ausgangssignale S52 und S53 angegebenen Logikpe
gel des Ports 15a unterscheiden, wird das Auftreten
einer Störung ermittelt.
Dann erzeugt die Störungsermittlungssignal-Erzeu
gungsschaltung 83 das einzelne oder singuläre Stö
rungsermittlungssignal S56 mittels der Vielzahl von
Erfassungssignalen S54 und S55 aus der Vergleichs
schaltung 82 entsprechend den Detektoren für die
Vielzahl von Schwellenwerten. Denn jedes der Vielzahl
von Erfassungssignalen S54 und S55 hat nur dann eine
Bedeutung, wenn die durch den Port-Zwischenspeicher
40 gehaltenen Daten S22 entweder "1" oder "0" sind,
so daß daher das einzelne Störungsermittlungssignal
S56 durch jedem Fall entsprechendes Extrahieren benö
tigter Information aus dem Signal S54 oder S55 gene
riert werden muß.
Die Störungsmeldeschaltung 84 generiert ein Unterbre
chungssignal entsprechend einer Kurzschlußstörung
über die externe Schaltung 16 und die Leistungsver
sorgungsleitung oder die Erdleitung, während der Port
15a "0" oder "1" an die externe Schaltung 16 ausgibt,
auf der Grundlage des Störungsermittlungssignals S56
und den durch den Port-Zwischenspeicher 40 gehaltenen
Daten, um die CPU 11a über das Auftreten der Störung
zu informieren.
Fig. 2 ist ein Schaltungsdiagramm, welches den Aufbau
des Eingabe/Ausgabe-Ports 13a gemäß dem in dem Block
schaltbild der Fig. 1 abgebildeten Ausführungsbei
spiel 1 zeigt.
Der Ausgangspuffer 23a, der ein Puffer mit drei Zu
ständen bzw. ein Tristate-Puffer ist, tritt in einen
Ausgangs-Freigabezustand ein, wenn das Ausgangspuf
fer-Steuersignal S23 "0" ist, und tritt in einen Aus
gangs-Sperrzustand ein, wenn das Signal S23 "1" ist.
Ein Inverter 41b zum Invertieren des Ausgangspuffer-
Steuersignals S23, ein Nicht-UND bzw. NAND-Tor 41a
zum Berechnen der Nicht-UND bzw. NAND-Kombination ei
nes Ausgangs des Inverters und der Daten S22, ein
Nicht-ODER bzw. NOR-Tor 41c zum Berechnen der Nicht-
ODER bzw. NOR-Kombination des Ausgangspuffer-Steuer
signals S23 und der Daten S22 sind Tristate-Steuer
schaltungen. PMOS- und NMOS-Transistoren 44 bzw. 45,
welchen Ausgänge des NAND-Tors 41a bzw. des NOR-Tors
41c an Toren desselben zugeführt werden und die seri
ell über die Leistungsversorgungsleitung und die Mas
seleitung verbunden sind, sind Ausgangstransistoren
zum Ausgeben des Signals S24.
Das Bezugszeichen 42 bezeichnet ein Richtungsregi
ster, welches die Ausgangspuffer-Steuerschaltung 85
bzw. das Ausgangspuffer-Steuersignal S23 generiert.
Das Richtungsregister 42 ist derart ausgebildet, daß
es das Ausgangspuffer-Steuersignal S23 zum Steuern
der Ausgangs-Freigabe/Sperrung für den Ausgangspuffer
23 und Festlegen einer Eingabe/Ausgabe-Richtung des
Eingabe/Ausgabe-Ports 13a generiert.
Die Portlogikpegel-Erfassungsschaltung 81 hat unter
schiedliche Schwellenwerte, welches Spannungspegel
zwischen den vorbestimmten Logikpegeln "1" und "0" in
CMOS- oder Bipolar-Elementen sind, welche die externe
Schaltung 16 generieren bzw. bilden, die parallel mit
dem Port 15a verschaltet ist, wie zum Beispiel etwa
Schwellenwerte 0,2 Vcc und 0,8 Vcc.
Beide von Eingangsanschlüssen von Invertern 48 und 49
mit unterschiedlichen Schwellenwerten zum Erfassen
zweier logischer Pegel sind mit der Signalleitung 111
zum Übermitteln des Signals S24 verbunden. Ausgangs
anschlüsse der Inverter 48 und 49 sind mit Eingangs
anschlüssen von General-Invertern bzw. allgemeinen
Invertern 50 und 51 mit Schwellenwerten von bei
spielsweise 0,5 Vcc verbunden. D. h., ein erster, aus
den Invertern 48 und 50 bestehender Logikpegel-Detek
tor und ein zweiter, aus den Invertern 49 und 51 be
stehender Logikpegel-Konverter sind parallel mitein
ander verschaltet.
Wenn die externe Schaltung 16 durch ausschließlich
CMOS-Elemente gebildet wird, wird der Inverter 48 auf
einen hohen Schwellenwert von beispielsweise 0,8 Vcc
eingestellt, und wird der Inverter 49 auf einen nied
rigen Schwellenwert von beispielsweise 0,2 Vcc einge
stellt.
Die Vergleichsschaltung 82 wird durch ein (nachste
hend in Kurzform als EX-NOR-Tor bezeichnetes) Exklu
siv-NOR-Tor 52 zum Berechnen der Exklusiv-NOR-Kombi
nation bzw. -Verknüpfung der Signale S52 und S22 und
ein EX-NOR-Tor 53 zum Berechnen der Exklusiv-NOR-
Kombination der Signale S53 und S22 gebildet.
Die Störungsermittlungssignal-Erzeugungsschaltung 83
wird durch ein UND-Tor 54 zum Berechnen der UND-Ver
knüpfung der Vielzahl von Ausgangssignalen S54 und
S55 der Vergleichsschaltung 82 entsprechend der Viel
zahl von Schwellenwerten, Inverter 55 und 56, die se
riell mit einem Ausgangsanschluß des UND-Tors zum
Verzögern dessen Ausgangs, und ein ODER-Tor 58 zum
Berechnen der ODER-Verknüpfung eines Ausgangssignals
des Inverters 56, welcher der des Reihenkörpers ist,
und des UND-Tors 54 gebildet.
Die Störungsmeldeschaltung 84 ist derart ausgebildet,
daß sie ein Masseleitungskurzschluß-Unterbrechungs
signal S57a oder ein Leistungsversorgungskurzschluß-
Unterbrechungssignal S57b als das Unterbrechungssi
gnal S57 in Antwort auf den Logikpegel des durch den
Port-Zwischenspeicher 40 gehaltenen Datums S22 gene
riert.
Nachstehend wird die Wirkungsweise der Schaltung mit
diesem Aufbau näher beschrieben. Fig. 3A bis Fig. 3D
sind Zeitverlaufsdiagramme, die einen Betriebsablauf
des in Fig. 2 gezeigten Richtungsregisters 42 zum In
itialisieren des Ausgangspuffers 23a zeigen. Wenn in
einem Zeitraum T21 gemäß Fig. 3A einem Rücksetzan
schluß des Richtungsregisters "1" des Richtungsregi
sters, welches aus einem D-Flipflop besteht, "1" zu
geführt wird, wird das Ausgangspuffer-Steuersignal
S23 "1", wie in Fig. 3B gezeigt, und der Ausgangspuf
fer wird in einen Zustand initialisiert, in dem der
Ausgang gesperrt ist.
Sodann wird "0" einem Datenanschluß des Richtungsre
gisters 42 wie in Fig. 3C gezeigt zugeführt, und wird
in einem Zeitraum T22 "1" einem Steueranschluß als
das Signal S51 zugeführt, wie in Fig. 3D gezeigt, wo
durch das Ausgangspuffer-Steuersignal S23 "0" wird
und der Ausgangspuffer 23a in einen Zustand initiali
siert wird, in dem der Ausgang freigegeben ist.
Ferner wird "1" einem Datenanschluß des Richtungsre
gisters 42 als das Signal S50 zugeführt, wie in Fig.
3C gezeigt, und wird in einem Zeitraum T23 "1" dem
Steueranschluß als das Signal S51 zugeführt, wie in
Fig. 3D gezeigt, wodurch das Ausgangspuffer-Steuer
signal S23 "1" wird und der Ausgangspuffer 23a in ei
nen Zustand initialisiert wird, in dem der Ausgang
gesperrt ist. In diesem Zustand wird die Signaleinga
be durch die externe Schaltung 16 über den Port 15a
freigegeben.
Fig. 4A bis Fig. 4J sind Zeitverlaufsdiagramme, die
Betriebsvorgänge der jeweiligen Abschnitte des Einga
be/Ausgabe-Ports 13a gemäß dem Ausführungsbeispiel 1
bezogen auf den Port 15a, der sich in einem Normalzu
stand befindet, gezeigt.
Unter Bezugnahme auf die Fig. 1 bis 4J wird nachste
hend die Funktionsweise des Eingabe/Ausgabe-Ports 13a
gemäß dem Ausführungsbeispiel 1 in Bezug auf den Port
15a, der sich in einem Normalzustand befindet, be
schrieben.
In einem Zeitraum T31 gemäß Fig. 4A wird "0" einem
Datenanschluß des Port-Zwischenspeichers 40 als das
Datum S20 zugeführt, und wird dieses Datum S20 durch
den Port-Zwischenspeicher 40 in Übereinstimmung mit
dem Steuersignal S21 gehalten.
Wenn das Ausgangspuffer-Steuersignal S23 auf Null ge
setzt wird, um den Ausgangspuffer 23a für die Ausgabe
freizugeben, wird das durch den Port-Zwischenspeicher
40 gehaltene Datum S22 von dem Ausgangspuffer 23a
über den Port 15a an die externe Schaltung 16 ausge
geben. In der nachstehenden Beschreibung des Ausfüh
rungsbeispiels 1 wird angenommen, daß sich der Aus
gangspuffer 23a in einem Zustand befindet in dem
sein Ausgang freigegeben ist.
Wenn das Signal S24 des Ports 15a normal ist, sind
das durch den in Fig. 4A gezeigten Port-Zwischenspei
cher 40 gehaltene Datum S22 und der Logikpegel des
Ports 15a identisch.
Wenn sich das durch den Port-Zwischenspeicher 40 ge
haltene Datum S22 in beispielsweise einem Zeitraum
T32 von "0" auf "1" ändert, geht das Signal S24 in
dem Zeitraum T32 von "0" auf einen "1" entsprechenden
Pegel über, wie in Fig. 4B gezeigt. Zu dieser Zeit
verursacht die Spannung (der Pegel) des Signals S24
des Ports 15a durch eine parasitäre Kapazität oder
dergleichen eine Rundung in einem Signalanstiegsver
lauf in dem Zeitraum T32.
Das Signal S24 wird in dem Zeitraum T32 durch den In
verter 49 mit dem niedrigen Schwellenwert von bei
spielsweise 0,2 Vcc erfaßt, und es wird "1" als das
Ausgangssignal S53 des Inverters 51 ausgegeben, wie
in Fig. 4D gezeigt. Dieses Signal S53 und das durch
den Port-Zwischenspeicher 40 gehaltene Datum S22 wer
den in das EX-NOR-Tor 53 eingeleitet und miteinander
verglichen, so daß in dem Zeitraum T32 "1" als das
Signal S55 ausgegeben wird, wie in Fig. 4F gezeigt.
Wenn die Spannung des Ports 15a weiter auf den Pegel
Vcc erhöht wird, reagiert der Inverter 48 mit dem ho
hen Schwellenwert, und es wird "1" als das Ausgangs
signal S52 des Inverters 50 ausgegeben. Das EX-NOR-
Tor 52 vergleicht das zugeführte Signal S52 des In
verters 50 mit dem durch den Port-Zwischenspeicher 40
gehaltenen Datum S22, und es wird "0" als das Aus
gangssignal S54 in dem Zeitraum T32 ausgegeben, wie
in Fig. 4E gezeigt.
Auf ähnliche Art und Weise geht dann, wenn sich das
durch den Port-Zwischenspeicher 40 gehaltene Datum
S22 in einem Zeitraum T35 von "1" auf "0" ändert, wie
in Fig. 4A gezeigt, das Signal S24 des Ports 15a auch
von "1" auf einen "0" entsprechenden Pegel über. Das
Signal S24 des Ports 15a wird durch den Inverter 48
mit dem hohen Schwellenwert von beispielsweise 0,8
Vcc erfaßt, und es wird "0" als das Signal S52 ausge
geben. Dieses Signal S52 und das durch den Port-Zwi
schenspeicher 40 gehaltene Datum werden in das EX-
NOR-Tor 52 eingeleitet und durch dieses miteinander
verglichen, und es wird "1" als das Ausgangssignal
S54 in dem Zeitraum T35 ausgegeben, wie in Fig. 4E
gezeigt.
Wenn die Spannung des Ports 15a auf einen niedrigeren
Pegel abgesenkt wird, reagiert der Inverter 49 mit
dem niedrigeren Schwellenwert, und es wird "0" als
das Signal S53 in einem Zeitraum T36 ausgegeben, wie
in Fig. 4D gezeigt. Das EX-NOR-Tor 53 vergleicht das
Ausgangssignal S53 des Inverters 51 mit dem durch den
Port-Zwischenspeicher 40 gehaltenen Datum S22, und es
wird "1" als das Ausgangssignal S55 ausgegeben, wie
in Fig. 4F gezeigt.
Sodann generiert die Störungsermittlungssignal-Erzeu
gungsschaltung 83 das singuläre Störungsermittlungs
signal 56 zum Informieren der CPU 11a über das Vor
handensein/Fehlen einer Störungserfassung auf der
Grundlage der Ausgangssignale S54 und S55, welche die
der Vielzahl von Schwellenwerten entsprechende Viel
zahl der Ausgangssignale der Vergleichsschaltung 82
darstellen.
Die Ausgangssignale S54 und S55 der Vergleichsschal
tung 82 werden in das UND-Tor 54 eingeleitet, so daß
ein in Fig. 4G gezeigtes Signal S60 erhalten wird.
Das Ausgangssignal S60 wird durch die Inverter 55 und
56 verzögert, so daß ein in Fig. 4H gezeigtes Signal
S60a ausgegeben wird, und die Signale S60 und S60a
werden in das ODER-Tor 58 eingeleitet, so daß Impul
se, deren Impulsbreite kürzer als eine vorbestimmte
Impulsbreite ist, eliminiert werden, um das Störungs
ermittlungssignal S56 gemäß Fig. 4I zu generieren.
Wie in Fig. 4G, 4H und 4I gezeigt, wird das Störungs
ermittlungssignal S56 "1", wenn das Signal S24 normal
ist.
Fig. 5A bis Fig. 5K sind Zeitverlaufsdiagramme, die
Betriebsvorgänge der einzelnen Abschnitte des Einga
be/Ausgabe-Ports 13a gemäß dem Ausführungsbeispiel 1
in Bezug auf den eine Störung verursachenden Port 15a
zeigen. Fig. 5B ist in vergrößertem, nicht proportio
nalem Maßstab dargestellt.
Wenn sich das durch den Port-Zwischenspeicher 40 ge
haltene Datum S22 auf dem Pegel "0" befindet und die
externe Schaltung 16 wie in Fig. 5A gezeigt in einem
Zeitraum T41 mit der Leistungsversorgungsleitung
kurzgeschlossen wird, wird die Spannung (der Pegel
des Signals S24) des Ports 15a in einem Zeitraum T42
in Richtung Vcc erhöht, wie in Fig. 5B gezeigt. Die
Spannung des Ports 15a wird jedoch durch Kurzschluß
widerstände mit verschiedenen Widerstandswerte in Ab
hängigkeit von den Kurzschluß-Betriebsarten bestimmt,
so daß daher der Port 15a verschiedene, durch zum
Beispiel Kurven L1a bis L3a gezeigte Spannungszustän
de annimmt.
Gemäß diesem Ausführungsbeispiel sind der Inverter 49
mit einem niedrigen Schwellenwert N3 von beispiels
weise 0,2 Vcc und der Inverter 48 mit einem hohen
Schwellenwert N6 von beispielsweise 0,8 Vcc als Port
logikpegel-Detektoren parallel mit dem Port 15a ver
schaltet, um den Logikpegel des Ports 15a zu erfas
sen.
Wenn der Port 15a eine Störung verursacht derart, daß
seine Spannung entlang zum Beispiel der Kurve L3a ei
nen niedrigen Pegel von etwa 0,4 Vcc erreicht, messen
der Inverter 49 mit dem niedrigen Schwellenwert N3
von 0,2 Vcc und der mit diesem seriell verbundene In
verter 51 die Spannung (den Pegel des Signals S24)
des Ports 15a in einem Zeitraum T42 wie in Fig. 5B
gezeigt, und es wird "1" als das Signal S53 ausgege
ben, wie in Fig. 5D gezeigt.
Andererseits erfaßt der erste Logikpegel-Detektor,
der durch den Inverter 48 mit dem Schwellenwert N2
von 0,8 Vcc und den Inverter 50 mit dem Schwellenwert
von 0,5 Vcc gebildet wird, in dem Zeitraum T42 keine
Spannungsänderung des Ports 15a, wie in Fig. 5C ge
zeigt, so daß daher das Ausgangssignal S52 dieses er
sten Logikpegel-Detektors auf "0" verbleibt.
Dann werden in dem Zeitraum T42 das durch den Port-
Zwischenspeicher 40 gehaltene Datum S22 und das Si
gnal S53 in das EX-NOR-Tor 53 der Vergleichsschaltung
82 eingeleitet, wie in Fig. 5F gezeigt, und es wird
"0" als dessen Signalausgang erhalten.
Andererseits werden in dem Zeitraum T42 das durch den
Port-Zwischenspeicher 40 gehaltene Datum S22 und das
Signal S52 in das EX-NOR-Tor 52 eingeleitet, wie in
Fig. 5E gezeigt, und es wird "1" als das Ausgangssi
gnal S54 ausgegeben.
Sodann werden die Ausgangssignale S54 und S55 der
Vergleichsschaltung 82 in die Störungsermittlungs
signal-Erzeugungsschaltung 83 eingeleitet, wodurch
das Störungsermittlungssignal S56 auf ähnliche Art
und Weise gebildet werden kann wie in dem Fall, in
dem sich der Port 15a auf einem normalen Spannungspe
gel befindet. Wenn die externe Schaltung 16 mit der
Leistungsversorgungsleitung kurzgeschlossen wird,
wird "0" als das Störungsermittlungssignal S56 erhal
ten, wie in Fig. 5I gezeigt.
Wenn sich das durch den Port-Zwischenspeicher 40 ge
haltene Datum S22 auf dem Pegel "1" befindet und die
externe Schaltung 16 in einem Zeitraum T51 mit der
Masseleitung kurzgeschlossen wird, wie in Fig. 5A ge
zeigt, wird andererseits die Spannung des Ports 15a
in Richtung 0 V verringert, wie in Fig. 5B gezeigt.
Auch in diesem Fall wird die Spannung des Ports 15a
durch Kurzschlußwiderstände mit verschiedenen Wider
standswerten in Abhängigkeit von den Kurzschlußbe
triebsarten bestimmt, so daß daher der Port 15a ver
schiedene Spannungszustände annimmt, wie beispiels
weise durch Kurven L4a bis L6a gezeigt.
In Übereinstimmung mit diesem Ausführungsbeispiel
sind der Inverter 49 mit dem niedrigen Schwellenwert
von beispielsweise 0,2 Vcc und der Inverter 48 mit
dem hohen Schwellenwert von beispielsweise 0,8 Vcc
als Portlogikpegel-Detektoren zum Erfassen des Logik
pegels des Ports 15a parallel mit dem Port 15a ver
bunden, wobei der Inverter 48 mit dem hohen Schwel
lenwert N6 von beispielsweise 0,8 Vcc den Portlogik
pegel in dem Zeitraum T52 erfaßt, wenn die Spannung
des Signals S24 entlang der Kurve L6a gemäß Fig. 5B
auf einem hohen Pegel von etwa 0,6 Vcc verbleibt, und
es wird "0" als das Ausgangssignal S52 erhalten, wie
in Fig. 5D gezeigt.
Demgegenüber erfaßt der Inverter 49 mit dem Schwel
lenwert von 0,2 Vcc in dem Zeitraum T52 keine Span
nungsänderung des Ports 15a, wie in Fig. 5C gezeigt,
wodurch das Signal S53 auf "1" verbleibt.
Dann werden in dem Zeitraum T52 das durch den Port-
Zwischenspeicher 40 gehaltene Datum S22 und das Si
gnal S53 in das EX-NOR-Tor 53 der Vergleichsschaltung
82 geleitet, wie in Fig. 5F gezeigt, und das EX-NOR-
Tor 53 gibt "1" als das Ausgangssignal S55 aus.
Andererseits werden in dem Zeitraum T52 das durch den
Port-Zwischenspeicher 40 gehaltene Datum S22 und das
Signal S52 in das EX-NOR-Tor 52 geleitet, wie in Fig.
5E gezeigt, und das EX-NOR-Tor 52 gibt "0" als das
Ausgangssignal S54 aus.
Dann werden die Ausgangssignale S54 und S55 der Ver
gleichsschaltung 82 der Störungsermittlungssignal-Er
zeugungsschaltung 83 zugeführt, wobei das Störungser
mittlungssignal S56 auf ähnliche Art und Weise gene
riert werden kann wie in dem Fall, in dem die Port
spannung normal ist. Wenn die externe Schaltung 16
mit der Masseleitung kurzgeschlossen wird, wird "0"
als das Störungsermittlungssignal S56 erhalten, wie
in Fig. 5I gezeigt.
Infolgedessen wird "0" als das Störungsermittlungs
signal S56 ausgegeben, und zwar unabhängig davon, ob
der Port 15a auf "1" wechselt, während der Port-Zwi
schenspeicher 40 "0" ausgibt, oder ob der Port 15a
auf "0" wechselt, während der Port-Zwischenspeicher
40 "1" ausgibt. Daher wird erkannt, daß eine Störung
in dem Port 15a stattfindet bzw. auftritt, wenn das
Störungsermittlungssignal S56 "0" ist.
In dem Eingabe/Ausgabe-Port 13a gemäß dem Ausfüh
rungsbeispiel 1 wird der Logikpegel des Ports 15a
durch die Portlogikpegel-Erfassungsschaltung 81 mit
einer Vielzahl von Schwellenwerten erfaßt, wodurch es
möglich ist, zu ermitteln, ob die Spannung des Ports
15a korrekt auf dem Logikpegel "1", dem Logikpegel
"0", oder auf einem Zwischenpegel liegt. Es ist daher
möglich, auch eine halb- oder semi-zerstörende Stö
rung zu erfassen, die die Spannung des Ports 15a auf
einen Zwischenpegel in einem gegenüber einem vorbe
stimmten Logikpegel geringfügig verschobenen, unbe
stimmten Bereich bringt, um den Ausgangspuffer 23a
auch bei einer derartigen Störung gegen Zerstörung zu
schützen.
Während in dem Ausführungsbeispiel 1 zwei parallele
Inverter mit verschiedenen Schwellenwerten verwendet
werden, ist es möglich, durch weiteres Erhöhen der
Anzahl der Inverter eine Störung mit einem anderen
Spannungspegel weiter genauer zu ermitteln.
Während in dem Ausführungsbeispiel 1 die Inverter mit
vorbestimmten Schwellenwerten für die Portlogikpegel-
Erfassungsschaltung verwendet werden, können alterna
tiv Elemente wie beispielsweise Zener-Dioden oder
Vergleicher mit vorbestimmten Schwellenwerten einge
setzt werden, die in der Lage sind, zu ermitteln, ob
die Spannung des Ports 15a in einem vorbestimmten
Spannungsbereich liegt oder nicht.
Während die anhand der Abnormalität der Portspannung
erfaßte Störung als eine solche beschrieben wurde,
die in der Hauptsache aus einer Kurzschlußstörung in
der externen Schaltung 16 resultiert, sind natürlich
auch solche Störungen mit umfaßt, die aus der Zerstö
rung oder Beschädigung des Ausgangspuffers 23a selbst
resultieren.
Wenn "0" als das Störungsermittlungssignal S56 erfaßt
wird, generiert die Störungsmeldeschaltung 84 das Un
terbrechungssignal S57a oder S57b an bzw. für die CPU
11a, so daß die CPU 11a über das Auftreten der Stö
rung durch die Unterbrechungs-Steuerschaltung 12a in
formiert wird und eine Gegenmaßnahme gegen die Stö
rung ausführt.
Fig. 6 ist ein Schaltbild, welches den Aufbau eines
Eingabe/Ausgabe-Ports gemäß einem Ausführungsbeispiel
2 der Erfindung zeigt. Bezugnehmend auf Fig. 6 be
zeichnet ein Bezugszeichen 85A eine Ausgangspuffer-
Steuerschaltung, die derart ausgebildet ist, daß sie
die Ausgangs-Freigabe/Sperrung für einen Ausgangspuf
fer 23a steuert. Die Ausgangspuffer-Steuerschaltung
85A wird durch ein Richtungsregister 42 gebildet,
welches Daten zum Festlegen der Ausgangs-Freigabe/
Sperrung für den Ausgangspuffer 23a und zum Ermitteln
einer Eingabe/Ausgabe-Richtung des Eingabe/Ausgabe-
Ports enthält, und durch eine Schaltung, die einen
Inverter 70 und ein ODER-Tor 71 umfaßt, welche auf
der Grundlage eines Störungsermittlungssignals 56,
welches über das Richtungsregister 42 eine Störung
ermittelt, verhindern, daß der Ausgangspuffer 23a ei
ne Ausgabe über das Richtungsregister 42 durchführt.
Ein ODER-Tor 54b berechnet die ODER-Verknüpfung eines
Ausgangs des UND-Tors 54 und eines Signals S23 und
gibt dieses aus. D. h., der Ausgang des UND-Tors 54
wird dem ODER-Tor 58 und durch das ODER-Tor 54b einem
Eingangsanschluß eines Inverters 55 zugeführt. Das
ODER-Tor 54b ist derart ausgebildet, daß verhindert
wird, daß eine Schutzschaltung arbeitet, wenn sich
ein Port 15a in einem Eingabezustand befindet. Infol
gedessen ist eine Störungsermittlungssignal-Erzeu
gungsschaltung 83a so aufgebaut, daß das ODER-Tor 54b
zu der Störungsermittlungssignal-Erzeugungsschaltung
83 des Ausführungsbeispiels 1 hinzugefügt wird. Die
verbleibenden Teile, welche dieselben Bezugszeichen
wie Teile in Fig. 2 haben, entsprechend diesen Tei
len.
Die Fig. 7A bis Fig. 7E sind Zeitverlaufsdiagramme,
die die Funktionsweise des in Fig. 6 gezeigten Einga
be/Ausgabe-Ports zeigen.
Es wird angenommen, daß ein Datum S22, welches durch
einen Port-Zwischenspeicher 40 gehalten wird, in ei
nem Anfangszustand "0" vorliegt, wie in Fig. 7A ge
zeigt. Wenn eine Abnormalität in einer Spannung (dem
Pegel eines Signals S24) des Ports 15a in einem Zeit
raum T61 resultiert, wie in Fig. 7B gezeigt, wird das
Störungsermittlungssignal S56 "0", wie in Fig. 7C ge
zeigt und wie ähnlich dem Ausführungsbeispiel 1. Wenn
dieses einem Rücksetzanschluß des Richtungsregisters
42 zugeführt wird, wird das Ausgangspuffer-Steuersi
gnal S23 "1", wie in Fig. 7D gezeigt, und der Aus
gangspuffer 23a tritt in einen Zustand ein, in dem
sein Ausgang gesperrt ist.
Der in den Zustand mit gesperrtem Ausgang eintretende
Ausgangspuffer 23a wird in einen - von dem Port 15a
aus gesehen - hochimpedanten Zustand gebracht. Infol
gedessen fließt selbst dann kein hoher Strom in den
Ausgangspuffer 23a oder aus diesem heraus, falls eine
Kurzschlußstörung in einer externen Schaltung 16 auf
tritt, so daß der Ausgangspuffer 23a nicht zerstört
wird.
Wenn das Störungsermittlungssignal S56 "0" wird, er
zeugt eine Störungsmeldeschaltung 84 ein Unterbre
chungssignal S57b für eine CPU 11a wie in Fig. 7E ge
zeigt, um die CPU 11a über das Auftreten der Störung
zu informieren.
Falls die Störung des Ports 15a temporär aus externem
Rauschen oder dergleichen resultiert, kehrt die Span
nung (der Pegel des Signals S24) des Ports 15a übli
cherweise unmittelbar auf einen normalen Wert zurück.
Daher werden Daten S50 und S51 eines Datenanschlusses
und eines Steueranschlusses des Richtungsregisters 42
durch ein Verfahren ermittelt, welches ähnlich dem
zum Initialisieren des sich in der auf das Ausfüh
rungsbeispiel 1 beziehenden Fig. 2 gezeigten Aus
gangspuffers 23a ist, um das Ausgangspuffer-Steuersi
gnal S23 auf "0" zu setzen, wie in Fig. 7D gezeigt.
Falls die Spannung des Ports 15a auf einen normalen
Pegel zurückkehrt, behält das Ausgangspuffer-Steuer
signal S23 seinen Zustand bei und gibt den Ausgang
frei. Falls andererseits die Störung nicht verschwin
det, wie durch eine durchbrochene Linie in Fig. 7B
gezeigt, wird das Ausgangspuffer-Steuersignal S3 un
mittelbar "1", wie durch eine durchbrochene Linie in
Fig. 7D gezeigt, und sperrt den Ausgang.
In einem Zeitraum T63, wenn sich die Spannung des
Ports 15a auf einem normalen Pegel befindet, werden
die Daten S50 und S51 des Datenanschlusses und des
Steueranschlusses des Richtungsregisters 42 dazu ver
wendet, das Ausgangspuffer-Steuersignal S23 auf "1"
zu setzen, wie in Fig. 7D gezeigt, um den Ausgangs
puffer 23a an der Ausgabe zu hindern, während der
Port 15a in einen Eingabezustand gebracht wird. Zu
diesem Zeitpunkt setzt das ODER-Tor 54b das Störungs
ermittlungssignal S56 regelmäßig auf "1".
In Übereinstimmung mit der in Fig. 6 gezeigten Schal
tung wird der Ausgangspuffer 23a gleichzeitig mit dem
Auftreten einer Störung in einen Zustand gebracht
wird, in dem der Ausgang gesperrt ist, wodurch ver
hindert werden kann, daß der Ausgangspuffer 23a zer
stört wird, bevor die Störungsverarbeitung durch eine
Unterbrechung der CPU 11a abgeschlossen ist.
Andererseits kann der Ausgangspuffer 23a aus dem Zu
stand mit gesperrtem Ausgang freigegeben werden,
falls die Störung des Ports 15a nur vorübergehend
ist, wodurch es möglich ist, bis zu einer mittleren
Stufe wirksam zu der Aufgabe zurückzukehren, ohne ein
Verarbeitungsergebnis zu verlieren.
Fig. 8 ist ein Schaltbild, welches den Aufbau eines
Eingabe/Ausgabe-Ports gemäß einem Ausführungsbeispiel
3 der Erfindung zeigt. Bezugnehmend auf Fig. 8 be
zeichnet das Bezugszeichen 85B eine Ausgangspuffer-
Steuerschaltung, die derart ausgebildet ist, daß sie
die Ausgangs-Freigabe/Sperre für einen Ausgangspuffer
23a steuert. Die Ausgangspuffer-Steuerschaltung 85B
besteht aus einem Richtungsregister 42, welches Ein
stelldaten für die Ausgangs-Freigabe/Sperrung für den
Ausgangspuffer 23a enthält, ein D-Flipflop, welches
ein Ausgangs-Sperregister 62 darstellt zum Halten der
Einstelldaten für die Einstellung der Ausgangs-Frei
gabe/Sperrung für den Ausgangspuffer 23a auf der
Grundlage eines Störungsermittlungssignals S56, und
einem NAND-Tor 63 zum Bevorzugen der Ausgangssperrung
des Ausgangspuffers 23a auf der Grundlage des Stö
rungsermittlungssignals S56.
Andererseits wird eine Störungsermittlungssignal-Er
zeugungsschaltung 83B durch Hinzufügen eines NAND-
Tors 54a mit einem ersten Eingangsanschluß, der mit
einem Ausgangsanschluß eines UND-Tors 54 verbunden
ist, und einem zweiten Eingangsanschluß zum Empfangen
eines Signals S60 zu der Störungsermittlungssignal-
Erzeugungsschaltung 83 des Ausführungsbeispiels 1 ge
bildet. Das NAND-Tor 54a ist derart ausgebildet, daß
ein Ausgang des UND-Tors 54 geändert wird, um zu ver
hindern, daß eine Schutzschaltung arbeitet, wenn sich
der Ausgangspuffer 23a in einem Zustand befindet, in
dem sein Ausgang gesperrt ist, und wenn sich der Ein
gabe/Ausgabe-Port in einem Eingabezustand befindet.
Die verbleibenden Teile mit denselben Bezugszeichen
wie diejenigen der Fig. 2 entsprechen diesen Teilen.
Die Fig. 9A bis 9F sind Zeitverlaufsdiagramme, welche
Betriebsvorgänge der einzelnen Abschnitte des Einga
be/Ausgabe-Ports gemäß dem Ausführungsbeispiel 3 zum
Einstellen einer anfänglichen Ausgabe-Freigabe/Sper
rung für den Ausgangspuffer 23a zeigen. Die Funkti
onsweise der Schaltung gemäß dem Ausführungsbeispiel
3 wird nachstehend unter Bezugnahme auf Fig. 8 und 9
beschrieben.
Als ein initialisierender Schritt zum Versetzen des
Ausgangspuffers 23a in einen Zustand, in dem sein
Ausgang freigegeben wird, wird in einem Zeitraum T71
- als ein Rücksetzsignal S41 gemäß Fig. 9A - "1" in
das Richtungsregister 42 und einen Rücksetzanschluß
des Ausgangs-Sperregisters 62 eingegeben. Das Rück
setzsignal S41 wird aus einem Rücksetzsignal zum In
itialisieren des gesamten Mikrocomputerchips erzeugt.
Ein Ausgangssignal S61 des Ausgangs-Sperregisters 62
wird "1", wie in Fig. 9 gezeigt, und ein Ausgangs
signal S60 des Richtungsregisters 42 wird "0", wie in
Fig. 9B gezeigt. Zu diesem Zeitpunkt wird ein von dem
NAND-Tor 63 ausgegebenes Ausgangspuffer-Steuersignal
S23 "1", wie in Fig. 9F gezeigt, und der Ausgangspuf
fer 23a befindet sich in einem Zustand, in dem sein
Ausgang gesperrt ist.
Dann wird "1" in einen Datenanschluß des Richtungsre
gisters 42 als Eingangsdatum S50 eingeleitet, wie in
Fig. 9D gezeigt, und wird in einem Zeitraum T72 "0"
in einen Steueranschluß als ein Steuersignal S51 ein
geleitet, wie in Fig. 9E gezeigt, wodurch das Aus
gangssignal S60 des Richtungsregisters, welches "0"
war, "1" wird, wenn das Steuersignal S51 in einem
Zeitraum T73 in "1" umgewandelt wird, wie in Fig. 9C
gezeigt, das durch das NAND-Tor 63 ausgegebene Aus
gangspuffer-Steuersignal S23 wird "0", wie in Fig. 9F
gezeigt, und der Ausgangspuffer 23a kann in einen Zu
stand versetzt werden, in dem sein Ausgang freigege
ben ist.
Wenn als das Eingangsdatum S50 "0" in den Datenan
schluß des Richtungsregisters 42 eingegeben wird, und
wenn als ein Steuersignal S51 "1" in den Steueran
schluß eingegeben wird, wie in Fig. 9E in einem Zeit
raum T74 gezeigt, wird das Ausgangssignal S60 des
Richtungsregisters 42 "0", wie in Fig. 9C gezeigt,
wird das Ausgangspuffer-Steuersignal S23 "1", wie in
Fig. 9F gezeigt, und tritt der Ausgangspuffer 23a in
einen Zustand ein, in dem sein Ausgang gesperrt ist.
Infolgedessen kann ein Port 15a in einen Zustand ver
setzt werden, in dem sein Eingang freigegeben ist.
Bezugnehmend auf ein in den Fig. 10A bis 10F gezeig
tes Zeitverlaufsdiagramm wird nachstehend ein Be
triebsvorgang bei Auftreten einer Störung wie bei
spielsweise ein Kurzschluß in einer externen Schal
tung beschrieben. Die Fig. 10A bis Fig. 10F zeigen
Signale S56, S61, S60, S23, S50 bzw. S51.
In einem Zeitraum T81 eines normalen Zustands ist das
Störungsermittlungssignal S56 "1", wie in Fig. 10A
gezeigt, und ist das Ausgangssignal S60 des Rich
tungsregisters 42 "1", wie in Fig. 10C gezeigt.
Andererseits wird das Störungsermittlungssignal S56
sofort in das Ausgangs-Sperregister 62 eingegeben,
welches bei Ermittlung einer Störung gleichzeitig ei
ne Ausgangs-Sperrschaltung ist. Wenn in einem Zeit
raum T82 eine Störung in der externen Schaltung ein
tritt, wie in Fig. 10D gezeigt, ändert sich das Stö
rungsermittlungssignal S56 auf "0", und das Ausgangs
signal S61 des Ausgangs-Sperregisters 62 wird auf der
führenden Flanke des Störungsermittlungssignals S56
"0". Infolgedessen wird das Ausgangspuffer-Steuersi
gnal S23 "1", wodurch der Ausgangspuffer 23a in einen
Zustand versetzt werden kann, in dem sein Ausgang ge
sperrt ist. Wenn die Störung in der externen Schal
tung in dem Zeitraum T82 auftritt, wird das Störungs
ermittlungssignal S56 in eine Störungsmeldeschaltung
84 eingegeben, so daß ein Leistungsversorgungslei
tungs-Kurzschlußsignal S57b oder ein Masseleitungs-
Kurzschlußsignal S57a, welches ein Unterbrechungs
signal für die CPU 11a darstellt, auf der Grundlage
des Störungsermittlungssignals S56 und eines durch
einen Port-Zwischenspeicher 40 gehaltenen Datums S22
generiert wird, um die CPU 11a über das Auftreten ei
ner Abnormalität in der Spannung (einem Spannungspe
gel eine Signals S24) des Ports 15a, die das Ergrei
fen einer Störungs-Gegenmaßnahme erfordert, zu infor
mieren.
In Übereinstimmung mit dem Ausführungsbeispiel 3 wird
jedoch der Ausgangspuffer 23a unmittelbar daran ge
hindert, gleichzeitig mit dem Auftreten der Störung
auszugeben, wodurch kein hoher Strom in die externe
Schaltung hinein und aus dieser heraus fließt.
Es ist daher möglich, den Ausgangspuffer 23a gegen
Zerstörung zu schützen, bis die CPU 11a eine Stö
rungsverarbeitung aufgrund der Meldung der Störung
durchführt.
Wenn das Störungsermittlungssignal S56 auf "0" ge
setzt ist, wird das Ausgangssignal S61 des Ausgangs-
Sperregisters 62 auf "0" gehalten, bis es durch das
Rücksetzsignal S41 zurückgesetzt wird, so daß daher
das Ausgangspuffer-Steuersignal S23 auf "1" bleibt.
Infolgedessen kann der Ausgangspuffer 23a nicht aus
dem Zustand, in dem sein Ausgang gesperrt ist, frei
gegeben werden.
Daher kann der Ausgangspuffer 23a selbst dann, wenn
der Mikrocomputer aufgrund einer Störung der externen
Schaltung oder dergleichen ein Betriebsvorgang-Fehl
verhalten zeigt oder abstürzt und die Daten S50 und
S51 des Richtungsregisters 42 eingesetzt werden, ge
schützt werden, weil die Einstelldaten der Ausgangs-
Sperrung nicht neu geschrieben werden.
Claims (6)
1. Mikrocomputer, mit
einer zentralen Verarbeitungseinheit (11a),
einem Eingabe/Ausgabe-Port (13a) zum Eingeben/Ausgeben von Daten in/durch eine externe Schaltung (16), die außerhalb des Mikrocomputers (10a) angeordnet ist, und
einer Unterbrechungs-Steuerschaltung (12a) zum Durchfüh ren einer Unterbrechungssteuerung für die zentrale Verarbei tungseinheit auf der Grundlage eines in dem Eingabe/Ausgabe- Port gebildeten Störungsmeldesignals,
wobei der Eingabe/Ausgabe-Port umfaßt:
einen Verbindungsanschluß (15a) zum Herstellen einer Verbindung mit der externen Schaltung;
einen Port-Zwischenspeicher (40) zum Halten von an den Verbindungsanschluß auszugebenden Daten; und
einen Ausgangspuffer (23) zum Ausgeben der durch den Port-Zwischenspeicher gehaltenen Daten an den Verbindungsan schluß;
gekennzeichnet durch
eine Portlogikpegel-Erfassungsschaltung (81) zum Ver gleichen einer Vielzahl von Schwellenwerten zwischen Span nungspegeln, die Logikpegel der externen Schaltung bereit stellen, mit einem Spannungspegel des Verbindungsanschlusses zum Ausgeben von Logikpegeln, die durch eine Vielzahl von Schwellenwerten als Erfassungsergebnisse erkannt werden;
eine Vergleichsschaltung (82) zum Vergleichen der durch den Port-Zwischenspeicher gehaltenen Daten mit einer Vielzahl der Erfassungsergebnisse (S52, S53) der Portlogikpegel-Erfas sungsschaltung und Ausgeben einer Vielzahl von Vergleichser gebnissen (S54, S55); und
eine Störungsermittlungssignal-Erzeugungsschaltung (83) zum Erzeugen eines Störungsermittlungssignals (S56) zum Mel den des Vorliegens/Fehlens einer Störung auf der Grundlage der Vielzahl von Vergleichsergebnissen der Vergleichsschal tung entsprechend der Vielzahl von Schwellenwerten, wobei
der Eingabe/Ausgabe-Port das Störungsmeldesignal aus gibt, um eine Unterbrechungssteuerung der zentralen Verarbei tungsschaltung auf der Grundlage des Störungsermittlungs signals bei Auftreten einer Störung, die nicht mit dem Span nungspegel des Verbindungsanschlusses übereinstimmt, wenn die Daten durch den Port-Zwischenspeicher gehalten werden, durch zuführen.
einer zentralen Verarbeitungseinheit (11a),
einem Eingabe/Ausgabe-Port (13a) zum Eingeben/Ausgeben von Daten in/durch eine externe Schaltung (16), die außerhalb des Mikrocomputers (10a) angeordnet ist, und
einer Unterbrechungs-Steuerschaltung (12a) zum Durchfüh ren einer Unterbrechungssteuerung für die zentrale Verarbei tungseinheit auf der Grundlage eines in dem Eingabe/Ausgabe- Port gebildeten Störungsmeldesignals,
wobei der Eingabe/Ausgabe-Port umfaßt:
einen Verbindungsanschluß (15a) zum Herstellen einer Verbindung mit der externen Schaltung;
einen Port-Zwischenspeicher (40) zum Halten von an den Verbindungsanschluß auszugebenden Daten; und
einen Ausgangspuffer (23) zum Ausgeben der durch den Port-Zwischenspeicher gehaltenen Daten an den Verbindungsan schluß;
gekennzeichnet durch
eine Portlogikpegel-Erfassungsschaltung (81) zum Ver gleichen einer Vielzahl von Schwellenwerten zwischen Span nungspegeln, die Logikpegel der externen Schaltung bereit stellen, mit einem Spannungspegel des Verbindungsanschlusses zum Ausgeben von Logikpegeln, die durch eine Vielzahl von Schwellenwerten als Erfassungsergebnisse erkannt werden;
eine Vergleichsschaltung (82) zum Vergleichen der durch den Port-Zwischenspeicher gehaltenen Daten mit einer Vielzahl der Erfassungsergebnisse (S52, S53) der Portlogikpegel-Erfas sungsschaltung und Ausgeben einer Vielzahl von Vergleichser gebnissen (S54, S55); und
eine Störungsermittlungssignal-Erzeugungsschaltung (83) zum Erzeugen eines Störungsermittlungssignals (S56) zum Mel den des Vorliegens/Fehlens einer Störung auf der Grundlage der Vielzahl von Vergleichsergebnissen der Vergleichsschal tung entsprechend der Vielzahl von Schwellenwerten, wobei
der Eingabe/Ausgabe-Port das Störungsmeldesignal aus gibt, um eine Unterbrechungssteuerung der zentralen Verarbei tungsschaltung auf der Grundlage des Störungsermittlungs signals bei Auftreten einer Störung, die nicht mit dem Span nungspegel des Verbindungsanschlusses übereinstimmt, wenn die Daten durch den Port-Zwischenspeicher gehalten werden, durch zuführen.
2. Mikrocomputer nach Anspruch 1, dadurch gekenn
zeichnet, daß die Vielzahl von Schwellenwerten, die
Spannungspegel zwischen den Logikpegeln der externen
Schaltung sind, obere und untere Grenzwerte von Lo
gikpegel "0" bzw. "1" bereitstellenden Spannungen
sind.
3. Mikrocomputer nach Anspruch 1 oder 2, gekenn
zeichnet durch eine Ausgangspuffer-Steuerschaltung
(85), die die Ausgabe des Ausgangspuffers auf der
Grundlage des Störungsermittlungssignals sperrt.
4. Mikrocomputer nach Anspruch 3, dadurch gekenn
zeichnet, daß die Ausgangspuffer-Steuerschaltung ein
Ausgangs-Sperregister (62) aufweist zum Halten fest
gelegter, auf dem Störungsermittlungssignal basieren
der Ausgangs-Freigabe/Sperr-Daten für den Ausgangs
puffer.
5. Mikrocomputer nach einem der Ansprüche 1 bis
4, dadurch gekennzeichnet, daß die Portlogikpegel-
Erfassungsschaltung umfaßt:
einen ersten Inverter (48), der derart mit dem Verbindungsanschluß verbunden ist, daß sein Ausgang um einen ersten Schwellenwert unter der Vielzahl der Schwellenwerte invertiert wird;
einen zweiten Inverter (49), der derart mit dem Verbindungsanschluß verbunden ist, daß sein Ausgang um einen zweiten Schwellenwert unter der Vielzahl der Schwellenwerte invertiert wird;
einen dritten Inverter (50) zum Invertieren des Ausgangs des ersten Inverters und Ausgeben desselben als ein erstes Erfassungsergebnis unter der Vielzahl von Erfassungsergebnissen; und
einen vierten Inverter (51) zum Invertieren des Ausgangs des zweiten Inverters und Ausgeben desselben als ein zweites Erfassungsergebnis unter der Vielzahl von Erfassungsergebnissen.
einen ersten Inverter (48), der derart mit dem Verbindungsanschluß verbunden ist, daß sein Ausgang um einen ersten Schwellenwert unter der Vielzahl der Schwellenwerte invertiert wird;
einen zweiten Inverter (49), der derart mit dem Verbindungsanschluß verbunden ist, daß sein Ausgang um einen zweiten Schwellenwert unter der Vielzahl der Schwellenwerte invertiert wird;
einen dritten Inverter (50) zum Invertieren des Ausgangs des ersten Inverters und Ausgeben desselben als ein erstes Erfassungsergebnis unter der Vielzahl von Erfassungsergebnissen; und
einen vierten Inverter (51) zum Invertieren des Ausgangs des zweiten Inverters und Ausgeben desselben als ein zweites Erfassungsergebnis unter der Vielzahl von Erfassungsergebnissen.
6. Mikrocomputer nach einem der Ansprüche 1 bis 5, ge
kennzeichnet durch eine Störungsmeldeschaltung (84) zum Hin
zufügen von Information über die Daten, die durch den Port-
Zwischenspeicher gehalten werden, zu Information über das
Störungsermittlungssignal, welches durch die Störungsermitt
lungssignal-Erzeugungsschaltung ausgegeben wird, während das
Störungsmeldesignal generiert wird, um die Unterbrechungs-
Steuerschaltung über das Auftreten der Störung zu benachrich
tigen.
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