DE19629534A1

DE19629534A1 - Sechseckige CMOS-Vorrichtung

Info

Publication number: DE19629534A1
Application number: DE1996129534
Authority: DE
Inventors: Ming-Dou Ker; Chung-Yu Wu; Chien-Chang Huang; Chau-Neng Wu; Ta-Lee Yu
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 1996-03-16
Filing date: 1996-07-22
Publication date: 1997-09-18
Anticipated expiration: 2016-07-23
Also published as: DE19629534B4; TW281798B

Description

Die Erfindung betrifft eine komplementäre Metalloxid-Halb leitervorrichtung (CMOS) und insbesondere eine CMOS-Vorrich tung mit sechseckiger Konfiguration.

Mit dem Vordringen der CMOS-Technologie in den Submikronbe reich führen die modernen Verfahren dazu, beispielsweise um noch dünnere Gateoxide, kürzere Kanallängen, flachere Source/- Drain-Sperrschichten, schwach dotierte Drainbereiche (LDD, LDD = Lightly-Doped Drain) und eine Siliciddiffusion zu be kommen, daß in den Submikron-CMOS-ICs die Schutzschaltungen gegen elektrostatische Entladungen (ESD, ESD = ElectroStatic Discharge) immer weniger beständig werden. Für eine ausrei chende ESD-Beständigkeit müssen die Schutzeinrichtungen in den CMOS-ESD-Schutzschaltungen deshalb sehr viel größer dimen sioniert werden als in der langkanaligen CMOS-Technologie. Die letzte Stufe eines CMOS-Ausgabepuffers kann z. B. NMOS- und PMOS-Vorrichtungen enthalten, die direkt mit einer Aus gangsanschlußfläche des Puffers verbunden sind. Um CMOS -Aus gabepuffer mit ausreichender Treib- bzw. Ableitfähigkeit zum Treiben starker Lasten zu bekommen, werden die Abmessungen der Vorrichtung, beispielsweise die Breiten/Längen-Verhäl tnisse (W/L) der NMOS- und PMOS-Vorrichtungen im allgemeinen bis zu mehrere hundertmal vergrößert. Weiterhin braucht man erhebliche größere Layoutflächen für die CMOS-Ausgabepuffern in Niederspannungsanwendungen, soll eine ausreichende Treib- bzw. Ableitfähigkeit bereitgestellt werden. Submicron-CMOS-ICs in hochintegrierten Anwendungen haben jedoch mehr als 200 Anschlußstifte. Bei Submicron-CMOS-ICs mit einer derart hohen Zahl an Anschlußstiften verkleinert sich der Zwischenraum zwischen den Anschlußflächen auf ungefähr 100 µm. Die Layout fläche, die für jede Eingangs- oder (Ausgangs-)Anschlußfläche mit einer ESD-Schutzschaltung (oder einem Ausgabepuffer) ein schließlich der Latchup-Schutzringe zur Verfügung steht, ist ebenfalls stark begrenzt. Selbst wenn eine herkömmliche fin gerartige Layoutform für die neuen groß bemessenen NMOS- und PMOS-Vorrichtungen übernommen wird, müßte die gesamte Layout fläche der Eingangs- oder Ausgangsanschlußflächen mit ESD- Schutzschaltungen, Ausgabepuffern und Latchup-Schutzringen bei Submicron-CMOS-ICs verkleinert werden.

Zu den genannten Problemen wurden diverse Artikel veröffent licht. Beispielsweise schlagen Baker et al (1989 EOS/ESD Symp. Proc., EOS-11, pp. 175-181) ein waffelartiges Layout vor, um die ESD-Beständigkeit eines NMOS-Ausgangstransistors zu erhöhen. Es wird gezeigt, daß das waffelartige Layout eine bessere ESD-Schutzfähigkeit bietet als ein fingerartiges Lay out mit der gleichen Layoutfläche. Vemuru (Electronic Letters, Vol. 28, No. 25) hat ebenfalls bestätigt, daß ein waffel artiges Layout etwa 10% weniger Fläche erfordert als ein fingerartiges Layout. Zudem erzeugt das waffelartige Layout einen geringeren Gatewiderstand und eignet sich damit für rauscharme Anwendungen oder Breitbandanwendungen.

In jüngerer Zeit wurden die Zusammenhänge zwischen den Lay outparametern und der ESD-Beständigkeit in Dünnoxid-NMOS- oder Dünnoxid-PMOS-Vorrichtungen untersucht. Es hat sich ge zeigt, daß der Abstand zwischen dem Drainkontakt und der Kante des Gateoxids ein wichtiger ESD-Schutzparameter für Dünnoxid vorrichtungen ist. Dies haben beispielsweise Daniel et al (EOS/ESD Symp. Proc., EOS-12, pp. 206-213) und auch Diaz et al (US-Patent 5,404,041) bestätigt. Diese beiden Quellen geben an, daß ein größerer Abstand des Drainkontakts zur Kante des Gateoxids zu einer höheren ESD-Fähigkeit führt. Um bei Submikron-CMOS-Technologien einen besseren ESD-Schutz aufrecht zu erhalten, ohne die Layoutfläche wesentlich zu vergrößern, wurde ein erforderlicher Mindestabstand von ungefähr 5-6 µm festgestellt. Ist dieser Abstand beim waffelartigen Layout erforderlich, während der Abstand zwischen dem Drainkontakt und der Kante des Gateoxids und der Abstand zwischen dem Sourcekontakt und der Kante des Gateoxids gleich sind, so wird bei gleichem W/L-Verhältnis mehr Layoutfläche verbraucht als beim herkömmlichen fingerartigen Layout.

Andere Quellen behandeln das Verbessern der ESD-Beständigkeit von Ausgabepuffern. Beispielsweise offenbart das US-Patent 5,218,222 einen Polysiliciumwiderstand, der zwischen den Ausgabepuffer und die Ausgangsanschlußfläche eingefügt wird, wobei ein zusätzlicher bipolarer NPN-Lateraltransistor parallel zur NMOS-Vorrichtung an Masse gelegt wird. Das US- Patent 5,270,565 offenbart eine erweiterte Widerstandsanord nung als Drain der NMOS-Vorrichtung im CMOS-Ausgabepuffer, wobei eine zusätzliche Dickoxidvorrichtung parallel zur NMOS- Vorrichtung an Masse liegt. Diese zusätzlichen Widerstände, bipolaren Lateraltransistoren oder Dickoxidvorrichtungen tragen zu einer zusätzliche RC-Zeitverzögerung auf dem Weg vom Ausgabepuffer zur Anschlußfläche bei. Obwohl sich der ESD-Schutz verbessern kann, erfüllen die Ausgangstreib- bzw. Ausgangsableitfähigkeit und die Zeitverläufe die ursprüng lichen Entwurfsvorgaben möglicherweise nicht mehr.

Fig. 1 zeigt ein herkömmliches fingerartiges Layout einer NMOS-Vorrichtung. Die NMOS-Vorrichtung enthält vier kleine NMOS-Transistoren, die parallel geschaltet sind. Das finger artige Layout umfaßt vier parallele Finger aus Polysilicium gates 11, die jeweils zwischen einem Drainbereich 12 und einem Sourcebereich 13 liegen. Die Fingerzahl hängt von der Größe der Vorrichtung ab. In den Drainbereichen 12 bzw. den Source bereichen 13 sind eine Anzahl Kontakte 12a und 13a ausgebil det. Der Abstand der Drainkontakte 12a zu den Polysilicium gates 11 ist mit d bezeichnet, der Abstand der Sourcekontakte 13a zum Polysiliciumgate 11 mit s. Für eine bessere ESD-Be ständigkeit des CMOS-Ausgabepuffers bei Submikron-CMOS-Tech nologien beträgt der Wert von d bevorzugt 5-6 µm. Da der s-Wert sehr geringe Auswirkungen auf die ESD-Beständigkeit des CMOS-Puffers hat, verwendet man beim Schaltungsentwurf oft einen bevorzugten Wert von 1 µm. Um ein Latchup zu ver hindern, sind zwei Schutzringe 16 und 17 um die vier NMOS- Transistoren herum ausgebildet.

Fig. 2 zeigt eine Querschnittsansicht der fingerartigen NMOS- Vorrichtung nach Fig. 1 entlang der Linie A-A′. Wie Fig. 2 zeigt, sind die Drainbereiche 12 und die Sourcebereiche 13 alle n-leitende Diffusionsbereiche in einem p-leitenden Siliciumsubstrat 10. Der Schutzring 16 ist ein p-leitender Diffusionsbereich, der an Masse liegt. Ein weiterer Schutzring 17, der ein n-leitender Diffusionsbereich ist, liegt als Dummykollektor an der Spannungsquelle VDD, um ein Latchup des CMOS zu verhindern. Das Latchup wird durch äußere über schwingende bzw. unterschwingende Spannungskurven erzeugt, die den parasitären p-n-p-n-Pfad in CMOS-ICs triggern können. Bei einem CMOS-Ausgabepuffer, der direkt mit der Ausgangs anschlußfläche der CMOS-Vorrichtung verbunden ist, sind in den Entwurfsrichtlinien für CMOS-Technologien oft doppelte Schutzringe für die NMOS- und PMOS-Vorrichtungen festgelegt, um ein CMOS-Latchup zu verhindern. Der Abstand für geeignete Latchup-Schutzringe 16 und 17 ist mit S1 bezeichnet; der Ab stand ist vom Verfahren abhängig und sollte in den Entwurfs richtlinien festgelegt sein, siehe Fig. 1 und 2.

Siehe fingerartiges Layout in Fig. 1. Es enthält einen wich tigen Abstand S2, der die ESD-Beständigkeit des CMOS-Ausgabe puffers häufig verschlechtert. Um die Bedeutung des Abstands S2 zu erläutern, ist in Fig. 3 eine Querschnittsansicht ent lang der Linie B-B′ in Fig. 1 dargestellt. In Fig. 3 ist im Substrat 10 eine parasitäre Diode D1 zwischen dem p-leitenden Diffusionsbereich 16 und dem n-leitenden Diffusionsbereich 12 vorhanden. Ist der Abstand zwischen den Diffusionsbereichen 16 und 12, d. h. der Abstand S2, zu klein, so bricht die Diode D1 durch und leitet einen ESD-Strom ab, der durch eine posi tive ESD-Spannung entsteht, die an der Ausgangsanschlußfläche auftritt, und zwar bevor das NMOS-Drain durchbricht. Da die Drainkante parallel zum Schutzring 16 kürzer ist als die Kante parallel zum Sourcebereich 13, ist die Diode D1 für SD-Belas tungen anfällig, falls S2 zu klein ist. Daher sollte hinsicht lich der ESD-Verläßlichkeit der Abstand S2 größer sein als der Abstand zwischen der Kante des Drainkontakts 12a und der Kante des Sourcekontakts 13a. Bei einem größeren Abstand S2 bricht der Drainbereich 12 durch und leitet den ESD-Strom aus dem Drainbereich 12 zum Sourcebereich 13 ab, jedoch nicht durch die Diode D1. Damit verschlechtert die parasitäre Diode D1 die ESD-Beständigkeit der NMOS-Vorrichtung im Ausgabepuffer nicht. Die gesamte Layoutfläche der Vorrichtung vergrößert sich jedoch.

Eine wichtige Frage beim Herstellen von CMOS-ICs ist daher, wie die Layoutfläche verringerbar ist, ohne die ESD-Beständig keit zu beeinträchtigen.

Die Erfindung stellt eine CMOS-Vorrichtung bereit, die Dünn oxid-NMOS-Transistoren und Dünnoxid-PMOS-Transistoren enthält, eine kleinere Layoutfläche benötigt und eine größere ESD-Be ständigkeit besitzt.

Die erfindungsgemäße CMOS-Vorrichtung stellt eine verbesserte ESD-Schutzfähigkeit bei kleinerer Layoutfläche bereit und ist in CMOS-Ausgabepuffern verwendbar, die eine starke äußere Last treiben bzw. gegen Masse legen. Die CMOS-Vorrichtung enthält eine Anzahl klein bemessener NMOS-Transistoren (oder PMOS-Transistoren), die als Zellen wirken und eine polygonale (z. B. sechseckige) Anordnung aufweisen. Ein aus den poly gonalen Zellen aufgebauter CMOS-Ausgabepuffer stellt eine brauchbare ESD-Schutzfähigkeit bereit, erfordert aber nur 60-80% der Layoutfläche, die eine herkömmliche fingerartige Vorrichtung erfordert. Da zudem keine zusätzlichen Bauteile, etwa Widerstände, bipolare Transistoren oder Dickoxidvorrich tungen in die sechseckige Vorrichtung aufzunehmen sind, kann die Layoutfläche wesentlich verkleinert werden.

Die CMOS-Vorrichtung enthält Zellen, die auf einem Halbleiter substrat ausgebildet sind. Jede Zelle enthält ein Ringgate von polygonaler Form (beispielsweise sechseckig), einen Draindiffusionsbereich und einen Sourcediffusionsbereich. Das Ringgate ist aus leitenden Materialien hergestellt, die auf dem Substrat ausgebildet sind und daher über eine dielek trische Schicht zwischen dem Gate und dem Substrat einen Kanalbereich im Substrat bestimmen. Das Ringgate umschließt den gesamten Draindiffusionsbereich im Substrat, der mit dem Kanalbereich verbunden ist. Der Sourcediffusionsbereich umgibt den Kanalbereich im Substrat und ist daran angeschlossen. Jede Zelle enthält für die Verbindung mit dem Draindiffusions bereich zudem einen Drainkontakt in der Mitte des Draindif fusionsbereichs (d. h., in der Mitte der Zelle). Um das Ringgate herum sind auf dem Substrat zur Verbindung mit dem Sourcediffusionsbereich eine Anzahl Sourcekontakte bereit gestellt. Alle Zellen, die zu der CMOS-Vorrichtung gehören, sind von einem ersten Schutzring und einem zweiten Schutzring umgeben. Diese Schutzringe sind konzentrische Diffusions bereiche im Substrat.

Die CMOS-Vorrichtung ist als CMOS-Ausgabepuffer oder als ESD- Eingangsschutzschaltung verwendbar, um die Layoutfläche der integrierten Schaltung zu verkleinern. Die erfindungsgemäße CMOS-Vorrichtung ist zudem mit jeder beliebigen CMOS- oder BiMOS-Technologie herstellbar, um die Layoutfläche und die Fertigungskosten der integrierten Schaltung noch weiter zu verringern.

Weitere Aufgaben, Merkmale und Vorteile der Erfindung sind der nachstehenden Beschreibung bevorzugter Ausführungsformen der Erfindung und den beiliegenden Zeichnungen zu entnehmen. Es zeigt:

Fig. 1 eine Draufsicht einer herkömmlichen fingerartigen NMOS-Vorrichtung;

Fig. 2 einen Querschnitt der NMOS-Vorrichtung entlang der Linie A-A′ in Fig. 1;

Fig. 3 einen Querschnitt der NMOS-Vorrichtung entlang der Linie B-B′ in Fig. 1;

Fig. 4 eine Draufsicht einer erfindungsgemäßen sechs eckigen CMOS-Vorrichtung;

Fig. 5 eine Kurve, die die Layoutfläche als Funktion der Vorrichtungsbreite für ein herkömmliches finger artiges Layout und ein sechseckiges Layout darstellt, wobei der Abstand d 3 µm beträgt;

Fig. 6 eine Kurve, die die Layoutfläche als Funktion der Vorrichtungsbreite für ein herkömmliches finger artiges Layout und ein sechseckiges Layout darstellt, wobei der Abstand d 5 µm beträgt;

Fig. 7 eine Kurve, die die Layoutfläche als Funktion der Vorrichtungsbreite für ein herkömmliches finger artiges Layout und ein sechseckiges Layout darstellt, wobei der Abstand d 10 µm beträgt;

Fig. 8 eine Kurve, die den Zusammenhang zwischen dem Flächenverhältnis bei sechseckigem und finger artigem Layout und der Vorrichtungsbreite für verschiedene Werte des Layoutparameters d dar stellt;

Fig. 9 eine Kurve, die die Drainkapazität als Funktion der Vorrichtungsbreite für ein herkömmliches fingerartiges Layout und ein sechseckiges Layout darstellt, wobei der Abstand d 5 µm beträgt;

Fig. 10 eine Kurve, die den Zusammenhang zwischen dem Drainkapazitätsverhältnis bei sechseckigem und fingerartigem Layout und dem Abstand d darstellt;

Fig. 11 den Schaltplan eines CMOS-Ausgabepuffers; und

Fig. 12 den Schaltplan einer CMOS-ESD-Eingangsschutz schaltung.

Fig. 4 zeigt eine erfindungsgemäße sechseckige CMOS-Vor richtung. Da zum Ausbilden der sechseckigen CMOS-Vorrichtung das n-Wannen/p-Substrat CMOS-Verfahren verwendet wird, stimmt die Querschnittsansicht entlang der Linie A-A′ im wesentlichen mit der Anordnung nach Fig. 2 überein. Die Anordnung ist jedoch auch mit beliebigen anderen Verfahren herstellbar, z. B. CMOS- oder BiMOS-Verfahren, einschließlich der p- Wannen/n-Substrat-Verfahren, n-Wannen/p-Substrat-Verfahren oder Doppelwannenverfahren (oder Doppel-Tubverfahren).

Die sechseckige CMOS-Vorrichtung in Fig. 4 besteht aus vier identischen sechseckigen Zellen auf einem Halbleitersubstrat. Die vier sechseckigen Zellen haben gleiche Größe, Form und Anordnung. Jede sechseckige Zelle hat ein sechseckiges Ringgate 42, das einen leitfähigen Abschnitt enthält und eine über dem Substrat ausgebreitete dielektrische Schicht. Der leitende Abschnitt besteht aus leitenden Materialien, bei spielsweise Polysilicium. Der Bereich, den jedes sechseckige Ringgate 42 einschließt, ist ein Drainbereich 44. Die Drain bereiche 44 sind n-leitende Diffusionsbereiche, falls das Substrat ein p-leitendes Substrat ist. Über der Mitte eines jeden Drainbereichs 44 wird ein sechseckiger Drainkontakt 45 ausgebildet. Die Kontaktbreite, d. h. der Abstand zwischen den parallelen Seiten eines jeden sechseckigen Drainkontakts 45, ist c. Da der Drainkontakt 45 und das Ringgate 42 konzentrisch sind, ist der kürzeste Abstand zwischen dem Drainkontakt 45 und dem Ringgate 42 der Abstand zwischen parallelen Drainkontaktkanten und Gatekanten, der in Fig. 4 mit d bezeichnet ist. Jedes Ringgate 42 ist von einem Sourcebereich 46 umgeben, der ein n-leitender Diffusions bereich ist, falls das Substrat p-leitend ist. Legt man eine elektrische Spannung an den leitenden Abschnitt des Ringgates 42 an, so kann durch Ladungsinduktion ein Kanalbereich unter dem Ringgate 42 im Substrat ausgebildet werden, wodurch der Drainbereich 44 und der Sourcebereich 46 elektrisch verbunden sind. Um den Stromfluß von den Sourcebereichen 46 zu den Drainbereichen 44 gleichmäßig zu verteilen, sind eine Anzahl Sourcekontakte 47 in einem sechseckigen Muster um jedes Ringgate 42 herum und auf den Sourcebereichen 46 angeordnet.

Siehe Fig. 4. Die vier sechseckigen Zellen sind von zwei Schutzringen 48 und 50 umgeben. Ist die sechseckige Vorrich tung eine NMOS-Vorrichtung in einem p-leitenden Substrat, so kann der erste Schutzring 48 ein stark dotierter, p-leiten der Diffusionsbereich im Substrat sein. Der zweite Schutzring 50 ist ein stark dotierter, n-leitender Diffusions bereich. Der erste p-leitende Schutzring 48, der über eine Anzahl Kontakte auf dem Ring an Masse liegt, spannt das p-leitende Substrat vor. Durch das Anlegen einer Spannung VDD an eine Anzahl Kontakte, die auf dem zweiten Schutzring 50 ausgebildet und mit ihm verbunden sind, wird ein Latchup verhindert. Ist die sechseckige Vorrichtung eine PMOS-Vor richtung (d. h., das Substrat ist ein n-leitendes Halbleiter substrat), so sollten der Sourcebereich 46 und der Drain bereich 44 p-leitende Diffusionsbereiche sein. Der erste Schutzring 48 ist ein n-leitender Diffusionsbereich und der zweite Schutzring 50 ist ein p-leitender Diffusionsbereich.

Alle Layoutelemente in den genannten sechseckigen Zellen einschließlich der Kontaktanordnungen sollten so symmetrisch wie möglich hergestellt werden, um einen gleichmäßigen Strom fluß in der sechseckigen NMOS-Vorrichtung sicherzustellen und damit die ESD-Schutzfähigkeit zu erhöhen. Da der Abstand S2 des fingerartigen Layouts in der erfindungsgemäßen sechs eckigen CMOS-Vorrichtung nicht auftritt, kann die Layoutfläche der sechseckigen Vorrichtung verkleinert werden. Da in der sechseckigen CMOS-Vorrichtung zudem keine parasitäre Diode D1 auftritt, erhöht sich die ESD-Beständigkeit der Vorrichtung als Ausgabepuffer.

Um die Vorteile der Erfindung nachzuprüfen, wurden Messungen der sechseckigen CMOS-Vorrichtungen und der herkömmlichen fingerartigen Vorrichtungen verglichen.

Siehe Kurven in Fig. 5 bis 7. Es wurden die Layoutflächen für verschiedene d-Werte verglichen. In den Abbildungen bezeichnen quadratische Symbole die Layoutfläche der sechs eckigen Vorrichtungen und kreisförmige Symbole die finger artigen Vorrichtungen. Alle sechseckigen Vorrichtungen und alle fingerartigen Vorrichtungen hatten einen Schutzring abstand S1 von 10 µm. Die Drainkontaktbreite der sechseckigen Vorrichtungen, d. h. der Parameter c, hatte den Wert 2 µm. Der Abstand S2 bei den fingerartigen Vorrichtungen betrug 4 µm. Alle Finger in den fingerartigen Vorrichtungen hatten eine konstante Länge von 25 bis 50 µm. Zudem hatten alle Vorrichtungen eine Vorrichtungslänge von 0,8 µm.

Siehe Fig. 5. Betrug der Abstand (d) von der Drainkontaktkante zur Gatekontaktkante 3 µm, so waren die Layoutflächen der fingerartigen Vorrichtungen kleiner als die der sechseckigen Vorrichtung. Bei einem größeren Wert des Parameters d, siehe Fig. 6 und Fig. 7, nahm die Fläche der sechseckigen Vor richtungen gegenüber fingerartigen Vorrichtungen ab.

In Fig. 6 hat der Parameter d den Wert 5 µm. Dies stimmt mit den meisten CMOS-Entwurfsregeln überein. In diesen Fall sind die erforderlichen Layoutflächen der sechseckigen Vorrich tungen verglichen mit den fingerartigen Vorrichtung beträcht lich geringer. Für die gleichen Vorrichtungsabmessungen, wobei z. B. das Breiten/Längen-Verhältnis (W/L) des Kanals den Wert 840/0,8 (µm) hat, betrug die Gesamtfläche der fingerartigen Vorrichtung 11484 µm². Dagegen betrug die Gesamtfläche der sechseckigen Vorrichtung nur 10296 µm². D. h., die sechseckige Vorrichtung verbrauchte ungefähr 11% weniger Gesamtlayout fläche als die fingerartige Vorrichtung.

Siehe Fig. 7. Wurde der Wert des Parameters d weiter auf 10 µm vergrößert, fiel die Verringerung der Layoutfläche für die sechseckigen Vorrichtungen noch deutlicher aus. Betrug die Vorrichtungsabmessung (W/L) 912/0,8 (µm), so nahm die gesamte Layoutfläche der fingerartigen Vorrichtung ungefähr 22 455 µm² ein. Dagegen benötigte die sechseckige Vorrichtung nur 14 600 µm². Mit anderen Worten: die Gesamtlayoutfläche der sechseckigen Vorrichtung betrug nur 65% der Fläche für die fingerartige Vorrichtung.

Fig. 8 beschreibt das Layoutflächenverhältnis als Funktion der Kanalbreite W für verschiedene Werte des Parameters d. Das Layoutflächenverhältnis stellt die Layoutfläche, die für eine fingerartige Vorrichtung erforderlich ist, bezogen auf die Layoutfläche dar, die für eine sechseckige Vorrichtung erforderlich ist. Das Layoutflächenverhältnis ist insbesondere für die Werte 3 µm, 5 µm, 8 µm und 10 µm des Parameters d vergleichend dargestellt. Nahm der Wert des Parameters d oder die Kanalbreite W zu, so zeigt die Abbildung, daß die sechs eckigen Vorrichtungen verglichen mit den fingerartigen Vor richtung kleinere Layoutflächen aufwiesen. Dieser Vergleich offenbart den großen Vorteil der Flächenverminderung in der Erfindung. Damit sinken die Kosten der CMOS-ICs, wenn Submikron-CMOS-Technologien verwendet werden.

Die Drainkapazitäten der sechseckigen Vorrichtungen und der fingerartigen Vorrichtung wurden ebenfalls gemessen und ver glichen. Es wird Bezug auf Fig. 9 genommen. Sie zeigt die Drainkapazität als Funktion der Vorrichtungskanalbreite W für sechseckige Vorrichtungen und fingerartige Vorrichtungen und für einen konstanten Wert des Parameters d von 5 µm. Die Drainkapazität der sechseckigen Vorrichtung ist verglichen mit den fingerartigen Vorrichtungen offensichtlich kleiner. Zudem wirkt sich die Verminderung der Drainkapazität stärker aus, wenn der Parameter d zunimmt. Fig. 10 zeigt diese Tendenz deutlich. Sie stellt die Verkleinerung im Drainkapazitätsver hältnis von sechseckigen Vorrichtungen bezogen auf finger artige Vorrichtung dar, wenn der Wert des Parameters d zunimmt.

Eine bevorzugte sechseckige Vorrichtung, die mit einer 0,6 µm Doppelwannen/p-Substrat-Doppelpoly-Doppelmetall-CMOS- Technologie hergestellt ist, wird nun mit einer herkömmlichen fingerartigen Vorrichtung verglichen, die mit der gleichen Technologie hergestellt ist. Die Vorrichtungsabmessung W/L der sechseckigen Vorrichtung beträgt ungefähr 504/0,8 µm. Dagegen beträgt die Vorrichtungsabmessung W/L der finger artigen Vorrichtung ungefähr 440/0,8 µm. Beide Vorrichtungen haben den gleichen Parameterwert von 5 µm für d, und sie haben einen Abstand von 1 µm zwischen ihren Sourcekontaktkanten und den Gatekanten. Die sechseckige Vorrichtung besteht aus zwölf sechseckigen Zellen. Die Layoutflächen der beiden Vor richtungen einschließlich der Schutzringflächen sind in Tabelle 1 verglichen.

Tabelle 1

Mit Hilfe der Erfindung kann eine sechseckige NMOS-Vorrichtung verwirklicht werden, bei der die Kanalbreite der Vorrichtung 15% größer ist als bei einer fingerartigen Vorrichtung. Die Daten in Tabelle 1 zeigen wiederum, daß die sechseckige Vorrichtung eine größere Vorrichtungsabmessung bereitstellt, um den elektrischen Strom zu treiben, wobei die Layoutfläche verglichen mit der fingerartigen Vorrichtung nahezu gleich bleibt. Somit kann die Layoutfläche einer Ausgabevorrichtung mit der erfindungsgemäßen sechseckigen CMOS-Vorrichtung verkleinert werden.

Es wird nun Bezug auf Fig. 11 genommen. Eine sechseckige NMOS- Vorrichtung wird mit einer sechseckigen PMOS-Vorrichtung ver bunden und dient als CMOS-Ausgabepuffer. Der CMOS-Ausgabepuf fer hat eine kleine Layoutfläche, jedoch eine große Treib fähigkeit. Die Erfindung ist auch in einer ESD-Eingangs schutzschaltung verwendbar. Ist beispielsweise das Gate des NMOS (PMOS) im CMOS-Ausgabepuffer an Masse (VDD) angeschlos sen, so kann die sechseckige Vorrichtung die Funktionen einer ESD-Eingangsschutzschaltung bereitstellen, siehe Fig. 12. Die Erfindung stellt daher die folgenden Vorteile bereit.

1. Die Layoutfläche des CMOS-Ausgabepuffers mit großen Dünn oxid-NMOS- und Dünnoxid-PMOS-Vorrichtungen ist verkleinerbar. Die Layoutfläche kann bei einer 0,6 µm CMOS-Technologie nor malerweise 30-40% kleiner sein als beim herkömmlichen fin gerartigen Layout.
2. Der ESD-Strom-Abflußpfad vom Drain zur Source der Dünnoxid- NMOS- und Dünnoxid-PMOS-Vorrichtungen ist in jeder sechsecki gen Zelle aufgrund ihres symmetrischen Aufbaus relativ gleich förmig. Dadurch verbessert sich die ESD-Beständigkeit eben falls. Dagegen bewirkt das ungleichförmige Einschaltphänomen zwischen den Fingern einer herkömmlichen fingerartigen Vor richtung, daß der ESD-Strom hauptsächlich über einige Finger abfließt, die Mehrzahl der anderen Finger jedoch frei bleibt. Daher können auch Vorrichtungen mit größeren Abmessungen und mehr Fingern einen nicht mehr akzeptablen ESD-Ausfallschwell wert haben, da nur einige Finger arbeiten.
3. Die Erfindung ist als CMOS-ESD-Eingangsschutzschaltung verwendbar, um die Layoutfläche der Eingangsstifte zu ver kleinern und damit eine Zunahme der Leistungsfähigkeit der Eingangsstifte in einem Chip zu ermöglichen.
4. Bei der erfindungsgemäßen sechseckigen CMOS-Vorrichtung haben sowohl die Ausgangsstifte als auch die Eingangsstifte eines CMOS-ICs in kleineren Layoutflächen eine große Treib-/Ab leitfähigkeit und eine hohe ESD-Schutzfähigkeit.
5. Die Erfindung ist auch als Vorrichtung für innere Schal tungen in CMOS-ICs verwendbar, um die Layoutfläche weiter zu verkleinern. Beispielsweise wird ein Bustreiber oft mit großen Abmessungen entworfen, um die hohe Last einer langen Busleitung zu treiben. Die Vorrichtungen im Bustreiber können sechseckig sein, um die Layoutfläche zu verkleinern.
6. Die Erfindung ist auch bei groß bemessenen Vorrichtungen anwendbar, um die Layoutfläche zu verkleinern, beispielsweise bei Dickoxidvorrichtungen, lateralen Bipolartransistoren und vertikalen Bipolartransistoren. Da die groß bemessenen Vor richtungen in einige kleinere parallele Vorrichtungen auf teilbar sind, beispielsweise fingerartige Vorrichtungen, ist die Gesamtlayoutfläche verkleinerbar, wenn die kleineren Vorrichtungen als Zellen mit polygonalen Ringgates ausgebildet werden.
7. Die Fläche des Draindiffusionsbereichs bei der sechseckigen Vorrichtung ist kleiner als die Fläche bei fingerartigen Vor richtungen. Daher ist in der Erfindung die parasitäre Drain- Bulk-Kapazität am Ausgabeende verkleinerbar, und die Ar beitsgeschwindigkeit kann größer werden.

Es wird hierin somit eine CMOS-Vorrichtung beschrieben, die eine Anzahl sechseckiger Zellen auf einem Halbleitersubstrat enthält. Jede sechseckige Zelle enthält ein sechseckiges Ringgate, einen Draindiffusionsbereich und einen Sourcedif fusionsbereich. Das sechseckige Ringgate ist aus leitenden Materialien hergestellt und aus einer dielektrischen Schicht auf dem Substrat. Es bestimmt daher einen Kanalbereich im Substrat zwischen dem Gate und dem Substrat. Das sechseckige Ringgate umschließt den gesamten Draindiffusionsbereich im Substrat. Der Sourcediffusionsbereich umgibt das sechseckige Ringgate im Substrat. Jede sechseckige Zelle stellt ferner einen Drainkontakt in der Mitte des Draindiffusionsbereichs bereit. Auf dem Substrat sind um das Ringgate herum eine An zahl Sourcekontakte angeordnet. Die sechseckigen Zellen einer einzigen sechseckigen Vorrichtung sind von einem ersten Schutzring und einem zweiten Schutzring umgeben. Die sechs eckige Vorrichtung ist als CMOS-Ausgabepuffer oder als ESD- Eingangsschutzschaltung verwendbar, um die Layoutfläche einer integrierten Schaltung zu verkleinern.

Claims

1. KomplementäreMetalloxid-Halbleitervorrichtung (CMOS), umfassend ein Halbleitersubstrat und eine Zelle, welche aufweist:
ein sechseckiges Ringgate, das auf dem Halbleiter substrat ausgebildet ist;
einen Drainbereich, der vom sechseckigen Ringgate im Halbleitersubstrat eingeschlossen ist;
einen Sourcebereich, der das sechseckige Ringgate im Halbleitersubstrat umgibt;
einen Drainkontakt, der über der Mitte des Drain bereichs ausgebildet und elektrisch damit verbunden ist; und
eine Anzahl Sourcekontakte, die um das sechseckige Ringgate herum angeordnet sind, wobei die Sourcekontakte über dem Sourcebereich ausgebildet und elektrisch damit verbunden sind.

2. CMOS-Vorrichtung nach Anspruch 1, wobei auf dem Halb leitersubstrat weiterhin eine dielektrische Schicht aus gebildet ist und das sechseckige Ringgate einschließlich eines leitenden Abschnitts auf der dielektrischen Schicht ausgebildet ist, wodurch ein Kanalbereich be stimmt wird, der den Sourcebereich und den Drainbereich im Halbleitersubstrat verbindet.

3. CMOS-Vorrichtung nach Anspruch 2, wobei der leitende Abschnitt Polysilicium ist.

4. CMOS-Vorrichtung nach Anspruch 1, wobei der Drainkontakt sechseckig geformt und konzentrisch zum sechseckigen Ringgate ist.

5. Sechseckige Vorrichtung nach Anspruch 1, wobei die Sourcekontakte in einem Muster um das sechseckige Ring gate herum angeordnet sind, und das Muster im wesentli chen die gleiche sechseckige Ringform hat wie das Ring gate.

6. CMOS-Vorrichtung nach Anspruch 1, zudem umfassend:
einen ersten Schutzring, der die Zelle im Halblei tersubstrat umgibt, und der gegen das Halbleitersubstrat vorgespannt wird; und
einen zweiten Schutzring, der den ersten Schutzring im Halbleitersubstrat umgibt.

7. CMOS-Vorrichtung nach Anspruch 6, wobei das Halbleiter substrat ein p-leitendes Halbleitersubstrat ist und der Sourcebereich und der Drainbereich n-leitende Diffu sionsbereiche sind.

8. CMOS-Vorrichtung nach Anspruch 7, wobei der erste Schutz ring ein p-leitender Diffusionsbereich und der zweite Schutzring ein n-leitender Diffusionsbereich ist.

9. CMOS-Vorrichtung nach Anspruch 6, wobei das Halbleiter substrat ein n-leitendes Halbleitersubstrat ist und der Sourcebereich und der Drainbereich p-leitende Diffu sionsbereiche sind.

10. CMOS-Vorrichtung nach Anspruch 9, wobei der erste Schutzring ein n-leitender Diffusionsbereich und der zweite Schutzring ein p-leitender Diffusionsbereich ist.

11. CMOS-Vorrichtung nach Anspruch 6, zudem umfassend eine Anzahl Zellen, wobei jede Zelle vom ersten Schutzring den gleichen Abstand hat.