DE19519942A1 - Monolithische Integration einer pin-Photodiode und eines PJBT - Google Patents

Description

Die Erfindung betrifft ein optoelektronisches Bauele­ ment gemäß dem Oberbegriff des Anspruchs 1. Desweiteren betrifft die Erfindung ein Verfahren zu seiner Herstel­ lung gemäß dem Oberbegriff des Anspruchs 4.

Die Erfindung bezieht sich auf ein optoelektronisches Bauelement, bei dem mit Hilfe einer pin-Diode Licht de­ tektiert und in ein elektrisches Signal umgewandelt und mit Hilfe eines Transistors dieses Signal verstärkt wird.

Die optische Nachrichtentechnik hat weltweit Einzug in alle Bereiche der Kommunikationstechnik gehalten, weil enorm große Datenmengen mit vergleichsweise geringem Aufwand übertragen werden können. Eine Schlüsselkompo­ nente bilden dabei optoelektronische Bauelemente, die als optische Empfänger-Frontend, bestehend aus einem optoelektronischen Wandler und einer Verstärkerstufe, eingesetzt werden.

Trotz umfangreicher Bemühungen ist es bisher nicht zu­ friedenstellend gelungen, eine optimale monolithische Integration beider Funktionen, die für eine Massenfer­ tigung unumgänglich ist, zu realisieren. Drei Varianten werden derzeit verfolgt:

1) pin-Feldeffekttransistor (pin-FET)

Diese Lösung nutzt einerseits den hohen Quantenwir­ kungsgrad und die gute Hochfrequenztauglichkeit der pin-Diode und andererseits die ausgezeichneten Rauscheigenschaften von modernen FET auf III-V Halb­ leiterbasis aus. Verschiedene Konzepte für die Inte­ gration beider Komponenten wurden vorgeschlagen und mit zum Teil gutem Erfolg realisiert. Als zentrales Problem bleibt allerdings die Tatsache bestehen, daß für vertikale Einstrahlung die Absorptionsschicht der pin-Diode eine im Vergleich zur FET-Kanalschicht sehr viel größere Dicke besitzen muß: die zentralen Bereiche beider Komponenten benötigen einen grund­ sätzlich verschiedenen topologischen Aufbau.

2) Metall-Supraleiter-Metall-FET (MSM-FET)

Bei dieser Variante sind sowohl Schichtaufbau als auch Kontakttechnologie für Detektor und FET sehr gut aufeinander abgestimmt. Es konnten ausgezeichne­ te Verarbeitungsgeschwindigkeiten erreicht werden.

Allerdings ist zur Beibehaltung dieser Vorteile not­ wendig, daß die Absorptionsschicht sehr dünn und so­ mit der Quantenwirkungsgrad recht klein ist. Für ei­ ne effektivere Ausnutzung der einfallenden Lichtlei­ stung ist eine aufwendige Lösung mit einem optischen Wellenleiter unumgänglich.

3) pin-Heterobipolartransistor (pin-HBT)

Diese Kombination besticht auf den ersten Blick durch die Möglichkeit, den Übergang zwischen Kollek­ tor und Basis des HBT auch als optischen pin-De­ tektor zu verwenden. In der Realität beschränkt die für die pin-Diode zu fordernde, dicke Absorpti­ onsschicht jedoch die Hochfrequenztauglichkeit des HBT. Die simultane Realisierung hoher Empfindlich­ keit und guter Hochfrequenztauglichkeit gelingt auch hier nur durch die Verwendung unterschiedlicher Schichtpakete für beide Komponenten bei nachteili­ gem, entsprechend hohem Aufwand.

Es ist deshalb Aufgabe der Erfindung ein optoelektroni­ sches Bauelement zu schaffen, das einen verbesserte mo­ nolitische Integration von pin-Diode und Transistor aufweist und wobei die pin-Diode-Funktion gesteigert wird ohne daß die Transistorfunktion nachteilig ver­ schlechtert wird.

Die Aufgabe wird gelöst durch ein Bauelement gemäß der Gesamtheit der Merkmale nach Anspruch 1. Die Aufgabe wird ferner gelöst durch ein Verfahren gemäß der Ge­ samtheit der Merkmale nach Anspruch 4. Weitere zweckmä­ ßige oder vorteilhafte Ausführungsformen oder Varianten finden sich in den auf jeweils einen dieser Ansprüche rückbezogenen Unteransprüchen.

Wegen der hohen Kompatibilität beider Komponenten von pin-Diode und Permeable Junction Base Transistor (PJBT, beispielweise aus DE 41 42 595 bekannt) ist das erfin­ dungsgemäße Bauelement den bekannten Bauelementen ge­ genüber überlegen hinsichtlich Empfindlichkeit, bei ho­ hen Bitraten. Die Anforderungen an ein optisches Emp­ fänger-Frontend, insbesondere ein hoher Quantenwir­ kungsgrad für die pin-Diode und gleichzeitig eine gute Hochfrequenztauglichkeit für den Transistor, werden mit dieser integrierten Form erfüllt. Außerdem ist durch die gleichzeitige Herstellung von pin-Diode und Transi­ stor in einem einzigen epitaktischen Prozeß die Techno­ logiefreundlichkeit gegeben.

Durch die Verbindung des PIN-PJBT mit einem Wellenlei­ ter kann die Empfindlichkeit noch weiter gesteigert werden.

Die vorgeschlagene Integration eines PJBT mit einer pin-Diode hat im Vergleich zu den bisher bekannten Kon­ zepten mehrere Vorteile:

Der PJBT stellt bezüglich des Ladungstransports im Stromkanal ein unipolares FET-Element mit sehr guten Rauscheigenschaften dar. Durch den vertikalen Aufbau werden extrem kurze Gatelängen und entsprechend hohe Grenzfrequenzen erreicht. Die Schichtstruktur des Bau­ elements enthält bereits zwei pin-Dioden mit "echten" i-Zonen im Gegensatz zu beispielsweise HBT′s.

Das im Fall pin-HBT genannte Problem der dicken Kollek­ tor-Zone und dem entsprechenden schlechten HF-Verhalten tritt hier nicht auf, da die Dicke der als Absorptions­ zone wirkenden i-Zone der pin-Diode im PJBT als Gate-Drain Abstand in Erscheinung tritt. Diese beeinträch­ tigt das HF-Verhalten des PJBT somit nicht. Eine für die pin-Diode notwendige höhere Dicke führt sogar vor­ teilhafterweise zur Reduzierung der Gate-Drain-Kapazität.

Die gemeinsame p⁺⁺-Zone in der pin-Diode und dem PJBT erlaubt ferner einen zur technologischen Produktion er­ wünschten, kompakten Aufbau der pin-PJBT-Kombination. Verfahrensmäßig werden dabei vorteilhafterweise die kritischen Schichten zuerst hergestellt. Außerdem weist das erfindungsgemäße Bauelement insgesamt weniger Schichten auf, so daß der Aufbau des Schichtsystems ins­ gesamt vereinfacht und kompakt ist. Pin-Detektor und PJBT ergänzen sich auf diese Weise zur Realisierung ei­ nes empfindlichen, schnellen und kompakten, optischen Empfänger-Frontends.

Die Erfindung ist im weiteren an Hand von Figuren und Ausführungsbeispiel näher erläutert. Es zeigen:

Fig. 1 Integrierter pin-PJBT-Empfänger in Source on Top-Konfiguration auf GaAs Basis;

Fig. 2 Integrierter pin-PJBT-Empfänger in Drain on Top-Konfiguration auf GaAs Basis;

Fig. 3 Ersatzschaltbild des pin-PJBT-Empfängers, für beide Konfigurationen aus Fig. 1 und Fig. 2 gleich ist;

Fig. 4 pin-PJBT Empfänger mit Dual Gate in Source on Top Konfiguration auf GaAs-Basis. Die untere p⁺⁺-Schicht dient als Abschirm Gate und verbes­ sert das Sättigungsverhalten des Transistors.

Der Permeable Junction Base Transistor ist ein JFET, dessen Kanal um 90° von der konventionellen lateralen in eine vertikale Richtung gedreht ist. Für das Materi­ al kommen verschiedene Halbleiter in Frage (z. B. GaAs, InP, GaInP, GaInAs oder eine Kombination dieser).

Ein Beispiel ist in Fig. 1 für einen GaAs-Kanal darge­ stellt. Das Gate besteht aus einer hochdotierten Schicht (p⁺⁺), die zur Kapazitätsverminderung in zwei intrinsische Schichten eingebettet ist und zusammen mit der unteren Kontaktschicht (n⁺-Wanne) eine pin-Diode bildet.

Beim erfindungsgemäßen Bauelement kann die pin-Diode, die ein inhärenter Bestandteil des PJBT ist, in ihren Abmessungen als Photodetektor ausgelegt und gleichzei­ tig mit dem PJBT hergestellt werden, ohne daß zusätzli­ che Prozeßschritte erforderlich sind. Dies ist deshalb möglich, weil die Schichtstruktur der pin-Diode und die Gatestruktur des PJBT im erfindungsgemäßen Bauelement identisch sind und weil die p⁺⁺-Schicht als Bestandteil beider Bauteile diese vorteilhafterweise ohne zusätzli­ che Kontakte miteinander verbindet.

Die Zuordnung von Source- und Drain-Elektrode zu dem oberen bzw. unteren Kontakt des Kanales ist austausch­ bar, so daß zwischen den Konfigurationen Source on Top (s. Fig. 1) und Drain on Top (s. Fig. 2) unterschie­ den werden kann. Für eine hohe Verstärkung (Steilheit) des PJBT soll der Source-Gate-Abstand möglichst kurz sein. Der Abstand zwischen Gate und Drain beeinflußt die Steilheit deutlich geringer, so daß die Dicke der dazwischenliegenden i-Schicht an die Eindringtiefe des einfallenden Lichtes angepaßt werden kann.

Die i-Schicht zwischen Gate und Source kann beispiels­ weise im Bereich von 100 nm bis zu 200 nm und die i-Schicht zwischen Gate und Drain 1 µm gewählt werden.

Für den Aufbau ergibt sich für die beiden unterschied­ lichen Konfigurationen, daß die pin-Diode einmal ober­ halb und einmal unterhalb der p⁺⁺-Schicht liegt. Der Vorteil für Source on Top (S on T) besteht im einfache­ ren Aufbau, während für Drain on Top (D on T) schal­ tungstechnische Vorteile bestehen. Die Schaltung, die in beiden Fällen identisch sein kann, ist in Fig. 3 dargestellt.

Vertikale Feldeffekttransistoren zeichnen sich im all­ gemeinen durch kurze Source-Drain Abstände aus. Typi­ sche Abstände liegen in der Größenordnung von weniger als einem µm. Dies hat eine Verschlechterung des Sätti­ gungsverhaltens zur Folge. Der Ausgangsleitwert also die Änderung des Drain Stromes mit der Drain-Source Spannung ist im Vergleich zu lateralen Transistoren sehr hoch. Dieser Kurzkanaleffekt führt zu einem Tri­ oden-förmigen Verlauf der Kennlinien.

Zur Verbesserung des Schaltungskonzeptes wird eine Kas­ kodenschaltung unter Einsatz von PJBT mit zwei Gate-Schichten vorgeschlagen. Diese Bauelemente zeigen aus­ gangsseitig ein deutlich verbessertes Verhalten und er­ möglichen höhere Spannungsverstärkungen sowie besseres HF-Verhalten (Kaskodenschaltung).

Durch das Übereinanderlegen von zwei isolierten Gate­ schichten kann das Sättigungsverhalten in den Ausgangs­ kennlinien wesentlich verbessert werden, weil das kon­ stante Potential der zusätzlichen Elektrode den Durch­ griff der Drainspannung abschirmt. Diese Dual-Gate PBT′s (s. Fig. 4) gestatten den kompakten Aufbau einer Kaskodenstufe, die durch die Unterdrückung der Miller­ kapazität ein verbessertes HF-Verhalten aufweist.

Zur elektrischen Isolation der Gates kann ein Material mit einer größeren Bandlücke als GaAs oder InP einge­ setzt werden. Wird etwa gitterangepaßtes GaInP als Iso­ lierschicht gewählt, können die Dunkelströme zwischen den beiden Gates reduziert werden und eine Absorption in diesem Bereich vermieden werden. Weiterhin wird die Technologie durch selektives Ätzen erleichtert.

Claims (6)

1. Optoelektronisches Bauelement mit pin-Diode und Transistor, dadurch gekennzeichnet, daß

• - als Transistor ein PJBT vorgesehen ist,
• - die Gate-Elektrode des PJBTs als Schichtbereich einer p⁺⁺-dotierten Schicht ausgebildet ist,
• - ein weiterer Bereich dieser gemeinsamen Schicht die p- dotierte Elektrode der pin-Diode bildet,
• - die p⁺⁺-dotierte Schicht beidseitig von i-Schichten benachbart und mit diesen verbunden ist,
• - eine dieser i-Schichten auf der von der p⁺⁺-do­ tierten Schicht abgewandten Seite von einer weiteren n-dotierten Schicht benachbart und mit dieser verbunden ist,
• - diese n-dotierte Schicht wenigstens zwei voneinander elektrisch isolierte Schichtbereiche zur Ausbildung der n-Elektrode der pin-Diode und einer der beiden Elektroden (Source, Drain) des PJBTs aufweist und
• - die andere der beiden i-Schichten auf der von der p⁺⁺-dotierten Schicht abgewandten Seite im Bereich des PJBTs zur Bildung der anderen Elektrode (Source, Drain) von einer weiteren n-dotierten Schicht benachbart und mit dieser verbunden ist.

2. Optoelektronisches Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die von Drain-Elektrode und Gate benachbarte i-Schicht eine Schichtdicke aufweist, die geringer, insbesondere so gering wie möglich, ist wie die Schichtdicke der anderen i-Schicht.

3. Optoelektronisches Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der PJBT eine Kaskodenschaltung mit mehreren Gates aufweist.

4. Optoelektronisches Bauelement nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß weitere pin-Dioden und/oder PJBTs über die p⁺⁺-do­ tierte Schicht mit wenigstens einer der anderen pin-Dioden oder PJBTs gekoppelt sind.

5. Verfahren zur Herstellung eines optoelektronischen Bauelements mit pin-Diode und Transistor, dadurch gekennzeichnet, daß

• - ein Halbleiter-Substrat in zwei elektrisch voneinander getrennten Oberflächenbereichen n-dotiert wird,
• - auf der Substratoberfläche eine über die dotierten Bereiche sich erstreckende i-Schicht mit einer darauf aufgebrachten p⁺⁺-dotierten Schicht gebildet wird,
• - zur Bildung des PJBTs im Bereich über einer der zur Bildung eines der Elektroden (Source, Drain) vorgesehenen, n-dotierten Substratoberflächen­ bereichen auf der p⁺⁺-dotierten Schicht eine weitere i-Schicht und damit verbundene, zur Bildung der anderen Elektrode (Source, Drain) vorgesehene, n-dotierte Schicht gebildet wird.

6. Verfahren zur Herstellung eines optoelektronischen Bauelements nach Anspruch 5, dadurch gekennzeichnet, daß die Schichtdicke der von Drain-Elektrode und Gate benachbarten i-Schicht geringer, insbesondere so gering wie möglich, wie die Schichtdicke der anderen i-Schicht ausgebildet wird.