DE19509202A1 - Electrically conducting connection - Google Patents

Abstract

Electrically conducting connection between a first and a second boundary surface of a substrate (8) of an electronic switch with several leads (3) electrically insulated from each other is claimed. The novelty is that the leads (3) are arranged in a connecting element having first and second surfaces, so that both surfaces are connected, and the first surface partially coincides with the first boundary surface and the second surface partially coincides with the second boundary surface. Prodn. of the connection is also claimed.

Description

Die Erfindung betrifft elektrische Verbindungen zweier Grenzflächen, wobei die elektrischen Verbindungen in einem Verbindungselement in hoher Dichte an­ geordnet sind. Solche Verbindungen fungieren insbesondere bei Einbettung eines Verbindungselementes in Substratmaterialien der Mikroelektronik als verti­ kale Durchkontaktierungen in hoher Anzahl und Dichte.The invention relates to electrical connections between two interfaces, the electrical connections in a connecting element in high density are ordered. Such connections function particularly when embedded a connecting element in substrate materials of microelectronics as verti kale vias in high number and density.

Die Aufbau- und Verbindungstechnik (Packaging) in der Mikroelektronik sucht nach Möglichkeiten zur Steigerung der Integrationsdichte mit minimalen Verbindungslängen bei gleichzeitiger Steigerung der Systemkomplexität. Die Herstellung komplexer elektronischer Systeme erfolgt bisher überwiegend auf PCB-Basis (Printed-Circuit-Board) durch SMT-Bestückung (Surface-Mounted- Technique) mit Bauteilen in Einzelgehäusen zur Lotmontage. Diese Standard- Aufbautechnik beinhaltet Bauteile für grobe Anschlußraster, beansprucht eine große Boardfläche und lange Signalwege. Neben der monolithischen Integration gewinnt zukünftig eine leistungsfähige, ökonomische Hybridintegration zuneh­ mend an Bedeutung. Dafür müssen Hybridverfahren verfügbar sein, die es ge­ statten, die Leistungsfähigkeit moderner IC(Integrated-Circuit)-Komponenten voll auszuschöpfen. Für die Hybridintegration in Form von technisch hochwerti­ gen Multi-Chip-Modulen (MCM) zumeist auf Keramiksubstraten werden wachsende Marktanteile in diversen Anwendungsbereichen prognostiziert. Zur Herstellung hochdichter, mehrlagiger Verdrahtungssysteme von Multi-Chip-Mo­ dulen wurden die bewährten Dünnfilm-Techniken aus der IC-Herstellung adaptiert.The construction and connection technology (packaging) in microelectronics is looking for for ways to increase the integration density with minimal Connection lengths while increasing system complexity. The To date, complex electronic systems have mainly been manufactured on PCB-based (printed circuit board) through SMT (surface-mounted) Technique) with components in individual housings for solder assembly. This standard Construction technology includes components for rough connection grids, claims one large board area and long signal paths. In addition to the monolithic integration powerful, economical hybrid integration will increasingly gain in the future important. For this, hybrid processes must be available, which it ge equip the performance of modern IC (Integrated Circuit) components to fully exploit. For hybrid integration in the form of technically high quality multi-chip modules (MCM) are mostly used on ceramic substrates  growing market shares forecast in various application areas. For Manufacture of high-density, multi-layer wiring systems from Multi-Chip-Mo The tried and tested thin-film technologies from IC production were developed adapted.

Dreidimensionale Packaging Techniken sind in den letzten Jahren entwickelt worden zur Reduzierung der Leitungswege zwischen den IC-Komponenten für schnellste Signalverarbeitung mit reduzierter Leistungsaufnahme. Eine echte Vertikalintegration erfordert elektrische Verbindungen bzw. Durchkontaktierun­ gen von im allgemeinen großer Anzahl und hoher Dichte durch die IC-Kompo­ nenten oder die Trägersubstrate. Solche Durchkontaktierungen werden durch die Erfindung bereitgestellt.Three-dimensional packaging techniques have been developed in recent years been used to reduce the conduction paths between the IC components for fastest signal processing with reduced power consumption. A real Vertical integration requires electrical connections or vias conditions of generally large numbers and high density by the IC compo or the carrier substrates. Such vias are through provided the invention.

Neben den Anwendungsgebieten der Aufbau- und Verbindungstechnik, der Stapeltechnik für Multi-Chip-Module bzw. IC-Komponenten sowie der dreidi­ mensionalen Systemintegration (Vertikalintegration) sind vor allem noch der Aufbau massiv paralleler Rechnersysteme, der Aufbau einer künstlichen Retina und der Aufbau eines elektronischen Auges zu nennen.In addition to the fields of application of assembly and connection technology, the Stacking technology for multi-chip modules or IC components as well as the dreidi Dimensional system integration (vertical integration) is above all the Building massive parallel computer systems, building an artificial retina and to name the structure of an electronic eye.

Stand der TechnikState of the art

Der Stand der Technik umfaßt die Galvanisierung oder chemische Metallisierung von Substratbohrungen zur Erzeugung von elektrischen Verbindungen bzw. Durchkontaktierungen durch Substratmaterialien der Mikroelektronik. Dabei werden nach bisher üblichen Verfahren aus der Leiterplattenfertigung in erster Linie Durchkontaktierungen durch Galvanisierung von Substratbohrungen her­ gestellt. Die Wandung des Bohrlochs wird in einem Katalyseschritt mit metall­ bzw. edelmetallhaltigen Keimen konditioniert, so daß anschließend eine außenstromlose Metallisierung in einem Kupferelektrolyt möglich ist.The prior art includes electroplating or chemical metallization of substrate bores for producing electrical connections or Vias through substrate materials of microelectronics. Here are used in the first in accordance with the customary methods from PCB production Line vias by galvanizing substrate holes posed. The wall of the borehole is catalyzed with metal conditioned or noble metal-containing germs, so that subsequently Electroless metallization in a copper electrolyte is possible.

Neben dieser konventionellen Durchkontaktierung sind Vorbehandlungen mit leitfähigen Polymeren bekannt, die eine direkte elektrolytische Metallab­ scheidung auf der Bohrlochwandung ermöglichen (Hupe, J.; Kronenberg, W.: "Neue Verfahren zur Durchkontaktierung von Leiterplatten-Direktmetallisierungs­ technologie-" Blasberg-Mitteilungen Nr. 9, Nov. (1989) Ed.: Blasberg Oberflä­ chentechnik GmbH, Postfach 130251, 5650 Solingen 11). Dabei wird ohne um­ weltbelastende Komplexbildner und Reduktionsmittel gearbeitet und die Prozeßzeit verringert.In addition to this conventional through-plating, pretreatments are included conductive polymers known that direct electrolytic metalab  enable a distinction on the borehole wall (Hupe, J .; Kronenberg, W .: "New methods for through-plating direct circuit board metallization Technologie- "Blasberg-Mitteilungen No. 9, Nov. (1989) Ed .: Blasberg Oberfla chentechnik GmbH, P.O.Box 130251, 5650 Solingen 11). It is done without world-polluting complexing agents and reducing agents worked and the Process time reduced.

Beiden Verfahren gemeinsam ist ein gewisser Mindestdurchmesser der Bohrlöcher, der auch durch Anwendung von Laserbohrungen nicht unter etwa 100 µm machbar ist (Schaefer, D. A.; Eden, R. C.; Moravec, T. J.: "The Role of diamond substrates in 3-D MCMs"). Bohrlöcher größer als 100 µm Durchmesser verursachen grobe Abweichungen in einem hochdichten Verdrahtungsraster, das durch geringe Leiterbahnbreiten (typisch ca. 20 µm-30 µm) und Mittenab­ stände (typisch ca. 50 µm-75 µm) charakterisiert ist. Bei Loch-Mittenabständen von ca. 500 µm beanspruchen Durchkontaktierungen in großer Anzahl eine viel zu große Substratfläche, die im Fall der Höchstintegration nicht zur Verfügung steht. Die Bohrlöcher sind stets nur mit einer Metallhülse versehen, so daß die verbleibenden Öffnungen in den Substraten die weitere Dünnfilm-Prozessierung mit dem Auftragen flüssiger Resiste erheblich erschweren.Common to both methods is a certain minimum diameter of Boreholes that are not too rough even by using laser drilling 100 µm is feasible (Schaefer, D.A .; Eden, R.C .; Moravec, T.J .: "The Role of diamond substrates in 3-D MCMs "). Boreholes larger than 100 µm in diameter cause gross deviations in a high-density wiring grid, This is due to the narrow track widths (typically approx. 20 µm-30 µm) and the middle stands (typically approx. 50 µm-75 µm). With hole center distances of about 500 µm, large number of vias stress a lot too large substrate area, which is not available in the case of maximum integration stands. The holes are always provided with a metal sleeve, so that the remaining openings in the substrates for further thin-film processing difficult with the application of liquid resists.

Neben den zuvor genannten Nachteilen bekannter elektrischer Durchkontaktie­ rungen stößt die ebene Integration beim Aufbau mikroelektronischer Systeme an systemspezifische Grenzen, denn die Vergrößerung der Boardfläche verlängert Leitungs- und Signalwege und führt so auch zu Ausbeute-Problemen. Eine wei­ tere Steigerung der Integrationsdichte mit minimalen Verbindungslängen ist nur durch dreidimensionalen Systemaufbau möglich, wofür in vertikaler Integra­ tionsrichtung eine ausreichende Verbindungs- bzw. Verdrahtungskapazität er­ stellt werden muß. Herkömmliche Board-Technologie mit galvanisierten Durchkontaktierungslöchern ist, wie oben dargelegt, in der Dichte der Kontakte sehr beschränkt und kann deshalb eine hohe Anzahl vertikaler Verbindungen auf kleinstem Raum nicht zur Verfügung stellen. Dadurch ergeben sich zudem erhebliche Anpassungsprobleme zum Raster der Dünnfilm-Metallisierung auf horizontaler Ebene.In addition to the above-mentioned disadvantages of known electrical vias The level integration triggers the development of microelectronic systems system-specific limits, because the enlargement of the board area extends Line and signal paths and thus also leads to yield problems. A white There is only a further increase in the integration density with minimal connection lengths possible through three-dimensional system structure, for which purpose in vertical integra direction of sufficient connection or wiring capacity must be put. Conventional board technology with galvanized Via holes are, as stated above, in the density of the contacts very limited and can therefore have a large number of vertical connections not available in the smallest space. This also results in  considerable adjustment problems to the grid of thin-film metallization horizontal plane.

Die in der DE 37 42 669 vorgestellten Durchkontaktierungen sind elektrisch leit­ fähige Verbindungen zwischen zwei Verdrahtungslagen eines Dünnfilm-Aufbaus über einem IC-Bauteil. Es werden auf einer Schicht eines Halbleiterchips Kontaktmetallisierungen an den für die Ausbildung von Durchkontaktierungen vorgesehenen Stellen aufgebracht. Diese Kontaktmetallisierungen werden in weiteren Schritten mit sich nach oben verjüngenden, elektrisch leitfähigen Metallsäulen versehen. Es entstehen im Ergebnis sogenannte gefüllte Vias, die innerhalb der Dünnfilmverdrahtung wenige µm Höhendifferenz überbrücken können und hergestellt werden, um eine planare Verdrahtung zu erreichen. Durch die spezielle Form der Metallsäulen wird erreicht, daß sich zwischen den Metallsäulen und dem Dielektrikum keine Spalte ausbilden. Es entsteht eine planare Fläche, in der die schmalen Enden der Metallsäulen liegen. Von Nachteil ist, daß sowohl die substraktiv hergestellten Metallsäulen als auch die CVD- abgeschiedene Dielektrikumsschicht in ihrer Schichtdicke auf wenige µm beschränkt sind. Die zwangsläufig unterschiedlichen Größen der Kontaktflächen der Metallsäulen auf der Halbleiterschicht und an ihrem schmalen Ende läßt eine höchstmögliche 3D-Integration nicht zu.The plated-through holes presented in DE 37 42 669 are electrically conductive capable connections between two wiring layers of a thin-film structure over an IC component. It is on a layer of a semiconductor chip Contact metallizations on the for the formation of vias intended places applied. These contact metallizations are in further steps with upward tapering, electrically conductive Metal columns provided. The result is so-called filled vias, the Bridge a few µm height difference within the thin-film wiring and can be made to achieve planar wiring. The special shape of the metal columns ensures that there is between the Do not form gaps between the metal columns and the dielectric. There is one planar surface in which the narrow ends of the metal columns lie. A disadvantage is that both the subtractively manufactured metal columns and the CVD deposited dielectric layer in its layer thickness to a few µm are limited. The inevitably different sizes of the contact surfaces of the metal columns on the semiconductor layer and at its narrow end leaves one highest possible 3D integration.

Bei einem weiteren Verfahren zur Herstellung von Durchkontaktierungen durch ein Substratmaterial werden entsprechend einem anzulegenden Feld von Durchkontaktierungen auf der Oberfläche eines horizontal gelagerten n-leiten­ den Silizium-Wafers kleine Aluminiumhöcker durch Strukturierung einer aufge­ brachten Aluminiumschicht erzeugt. Dann wird das Substrat mit den Aluminium­ höckern so stark erhitzt, daß zufolge eines vertikalen Temperaturgradienten die Aluminiumhöcker schmelzen und durch den Silizium-Wafer auf dessen Un­ terseite hindurchwandern (sogenannte Aluminium-Thermomigration). Es entstehen so elektrisch leitfähige p-dotierte Durchkontaktierungskanäle durch den Silizium-Wafer, die elektrisch voneinander isoliert sind. Begünstigt wird das Verfahren durch stark gedünntes Wafermaterial, das allerdings erheblichen Handling-Aufwand verursacht. Deshalb ist diese Verfahrenstechnik auf die we­ nigen IC-Hersteller beschränkt. Von großem Nachteil ist der Umstand, daß die Leitfähigkeit der p-dotierten Durchkontaktierungskanäle ca. sieben Zehnerpo­ tenzen unter der Leitfähigkeit metallischer Durchkontaktierungen liegt. Über das mögliche Rastermaß der p-leitenden Kanäle werden keine Angaben gemacht. Nachteilig sind weiterhin die hohe anzuwendende Temperatur und die Unmöglichkeit das geometrische Profil der Durchkontaktierungskanäle, insbesondere auf der Unterseite des Substrates, im voraus genau festzulegen. Denn je nach den Prozeßbedingungen und dem Grad der Isotropie des Substrates suchen sich die Aluminiumhöcker auf der Substratoberfläche ihren eigenen Weg durch den Silizium-Wafer mit der zusätzlichen Folge lokal unterschiedlicher Eigenschaften der Durchkontaktierungskanäle. Die nicht ge­ gebene Maßhaltigkeit der Durchkontaktierungskanäle auf der Substratunterseite erschwert eine weitere Prozessierung auf dieser Seite in erheblichem Maße, da zusätzliche Prozeßschritte zur Feststellung der genauen Lage und Größe der Durchkontaktierungsflächen auf der Substratunterseite notwendig sind. Verzichtet man darauf, so können die herstellungsbedingten geometrischen Toleranzen der Durchkontaktierungsflächen auf der Substratunterseite beispielsweise durch entsprechend größere Leiterbahnen kompensiert werden, jedoch mit der Folge, daß eine maximal hohe 3D-Integration nicht mehr gegeben ist. Herstellungsbedingte Toleranzen in den elektrischen Eigenschaften der Durchkontaktierungskanäle können entweder gar nicht oder nur mit erhebli­ chem, nicht vertretbarem Aufwand und dann auch nur in kleinerem Umfang aus­ geglichen werden (Little, M. J.; Grinberg, J.: "The 3-D Computer: An integrated stack of WSI wafers" in "Wafer-Scale Integration" E. Swartzlander, Ed.: 1989, Kluwer Academic Publishers, Boston, p. 253-317 und Heuberger, A. (Hrsg.); Mi­ kromechanik, 1989, Springer-Verlag, Berlin, Kapitel 3.4.2).In another method of making vias a substrate material are made according to a field to be created Vias on the surface of a horizontal n-type conductor the silicon wafers opened up small aluminum bumps by structuring one brought brought aluminum layer. Then the substrate with the aluminum humps heated so much that, due to a vertical temperature gradient Melt aluminum bumps and through the silicon wafer on its Un Wander through the bottom (so-called aluminum thermomigration). It this creates electrically conductive p-doped via channels the silicon wafers, which are electrically isolated from each other. This is favored Process using heavily thinned wafer material, but this is considerable  Handling effort caused. Therefore, this process technology is based on the we limited IC manufacturers. The fact that the Conductivity of the p-type via channels approx. Seven tens is below the conductivity of metallic vias. About the possible dimensions of the p-type channels are not given. The high temperature to be used and the Impossibility of the geometric profile of the through-hole channels, especially on the underside of the substrate, to be specified in advance. Because depending on the process conditions and the degree of isotropy of the The aluminum bumps look for their substrates on the substrate surface own path through the silicon wafer with the additional consequence local different properties of the via channels. The not ge given dimensional accuracy of the via channels on the underside of the substrate further processing on this side complicates considerably, because additional process steps to determine the exact location and size of the Via areas on the underside of the substrate are necessary. If you do not do this, the manufacturing-related geometric Tolerances of the via areas on the underside of the substrate can be compensated for by correspondingly larger conductor tracks, however with the consequence that a maximum high 3D integration no longer exists is. Manufacturing tolerances in the electrical properties of the Vias can either not at all or only with erhebli chem, unacceptable effort and then only to a smaller extent (Little, M.J .; Grinberg, J .: "The 3-D Computer: An integrated stack of WSI wafers "in" Wafer-Scale Integration "E. Swartzlander, Ed .: 1989, Kluwer Academic Publishers, Boston, p. 253-317 and Heuberger, A. (ed.); Wed kromechanik, 1989, Springer-Verlag, Berlin, chapter 3.4.2).

Darstellung der ErfindungPresentation of the invention

Ausgehend von dem oben dargelegten Stand der Technik, liegt der Erfindung die Aufgabe zugrunde, elektrische Verbindungen bzw. Durchkontaktierungen in genau vorausbestimmbaren gegenseitigen Abständen und Winkellagen, in gro­ ßer Anzahl und mit hoher räumlicher Dichte bereitzustellen, die insbesondere als vertikale Durchkontaktierungen durch Substratmaterialien der Mikroelektronik derart ausgebildet sind, daß ihre Signalübertragungsqualität den Standard übli­ cher, horizontaler Leiterbahnen erreicht. Weiter ist es Aufgabe der Erfindung, ein Verfahren zur Herstellung solcher elektrischer Verbindungen anzugeben.Starting from the prior art set out above, the invention lies the task underlying electrical connections or vias in  Mutually precise distances and angular positions, predeterminable, in large Provide ß number and with high spatial density, in particular as vertical vias through substrate materials of microelectronics are designed so that their signal transmission quality übli the standard horizontal conductor tracks reached. It is another object of the invention Specify methods for making such electrical connections.

Eine erfindungsgemäße Lösung dieser Aufgabe besteht in elektrisch leitfähigen Verbindungsadern eines Verbindungselementes gemäß den kennzeichnenden Merkmalen des Anspruchs 1 und einem Verfahren zur Herstellung eines Verbin­ dungselementes nach Anspruch 14. Bevorzugte Weiterbildungen sind in den Unteransprüchen aufgeführt.An inventive solution to this problem consists in electrically conductive Connecting wires of a connecting element according to the characteristic Features of claim 1 and a method for producing a verb dungselementes according to claim 14. Preferred developments are in the Subclaims listed.

Die elektrischen Verbindungen bzw. Durchkontaktierungen (bzw. Adern oder Pole) sind in einem erfindungsgemäßen Verbindungs- bzw. Durchkontaktie­ rungselement zusammengefaßt. Sie sind gegeneinander elektrisch isoliert und verbinden eine erste Oberfläche mit einer zweiten Oberfläche eines Verbin­ dungselementes. Die elektrischen Verbindungsadern sind vorzugsweise erstens niederohmig und weisen zweitens hohe Aspektverhältnisse auf, d. h. daß das Verhältnis von Verbindungsaderlänge zu Verbindungsaderbreite hohe Werte annimmt. Vorteilhafterweise können die Abstände benachbarter Adern so klein gemacht werden (bis in µm-Bereich), daß bei Außenabmessungen eines Durchkontaktierungselementes im mm-Bereich, dieses eine Vielzahl elektrischer Verbindungsadern zur Verfügung stellt. Die Querschnitte der Adern bzw. Leiterbahnen und ihre jeweiligen Abstände und Winkellagen, die Leiter­ bahnmuster, sind auf den Oberflächen eines Verbindungselementes so ausgebildet, daß die Anpassung an das spätere Verdrahtungsmuster nahtlos möglich ist. Zur Herstellung erfindungsgemäßer Verbindungen in einem Verbindungselement werden vorzugsweise bewährte Methoden und Verfahren aus der Dünnfilm-Technik benutzt. The electrical connections or vias (or wires or Poles) are in a connection or through contact according to the invention ing element summarized. They are electrically isolated from each other and connect a first surface to a second surface of a connector element. The electrical connection wires are preferably firstly low-resistance and secondly have high aspect ratios, d. H. that this Ratio of connecting wire length to connecting wire width high values assumes. The distances between adjacent wires can advantageously be so small be made (down to the µm range) that a Via element in the mm range, this a variety of electrical Provides connecting wires. The cross sections of the wires or Conductor tracks and their respective distances and angular positions, the conductors web patterns are like that on the surfaces of a connecting element trained that the adaptation to the later wiring pattern seamlessly is possible. For the production of compounds according to the invention in one Fasteners are preferably proven methods and procedures used in thin film technology.  

Das Einsetzen von vorgefertigten, miniaturisierten Verbindungs- bzw. Durchkon­ taktierungselementen in Aussparungen oder Öffnungen von Substratmaterialien (z. B. Keramik, Silizium, Glas, Kunststoff) mittels planarer Fügetechnik erfolgt unter optischer Justage eines Bestückungsgerätes. Bei geometrischen Abmes­ sungen eines Verbindungselementes im Millimeterbereich ist dieses justierte Einsetzen, das mit diversen modifizierten Wafer-Testern mit vergleichsweise wenig Aufwand vorgenommen werden kann, mit einer gerätespezifischen Ge­ nauigkeit von ca. 2 µm durchführbar. Notwendig ist dies, um die Leiterbahn­ muster eines Durchkontaktierungselementes nahtlos an die später anzulegen­ den horizontalen Verdrahtungsmuster anpassen zu können. Diese Kompatibilität der Verdrahtungsraster auf horizontaler und vertikaler Ebene ist ferner Voraussetzung für eine hochdichte 3D-Integration in mikroelektronischen Sy­ stemaufbauten. Nach erfolgtem Einsetzen und Ausrichten eines erfin­ dungsgemäßen Durchkontaktierungselementes wird dieses in seiner Lage zum Substratmaterial dauerstabil fixiert. Dies erfolgt vorteilhaft durch ein Verfahren, bei dem neben der Fixierung eines Durchkontaktierungselementes auch noch die Spalte zwischen Substratmaterial und Durchkontaktierungselement gefüllt werden. Die nachfolgende, beidseitige Prozessierung des Substrats in üblicher Dünnfilm-Technik wird durch die planare Fügetechnik zur Einbettung eines oder mehrerer Durchkontaktierungselemente in das Substrat in keiner Weise beein­ trächtigt. Vorzugsweise wird nach der Einbettung von Durchkontaktierungs­ elementen und gegebenenfalls noch anderen IC-Bauteilen zuerst eine polymere Dielektrikumsschicht auf die Front- und/oder Rückseite des Substrates auf­ gebracht, auf der dann erst der weitere Verdrahtungsaufbau erfolgt.The insertion of prefabricated, miniaturized connection or through con Clocking elements in recesses or openings in substrate materials (e.g. ceramic, silicon, glass, plastic) using planar joining technology under optical adjustment of a placement device. With geometrical dimensions Solutions of a connecting element in the millimeter range is this adjusted Use that with various modified wafer testers with comparative little effort can be made with a device-specific Ge accuracy of approx. 2 µm possible. This is necessary to get the conductor track pattern of a via element to be seamlessly attached to the later to be able to adjust the horizontal wiring pattern. This compatibility the wiring grid is horizontal and vertical Prerequisite for high-density 3D integration in microelectronic systems stem superstructures. After successfully inserting and aligning an invent According to the inventive via element is in its position for Substrate material permanently fixed. This is advantageously done using a method in addition to the fixation of a via element the gap between the substrate material and the via element is filled become. The subsequent, bilateral processing of the substrate in the usual way Thin film technology is made possible by the planar joining technology for embedding one or multiple via elements in the substrate in any way is pregnant. Preference is given to embedding via elements and possibly other IC components first a polymer Dielectric layer on the front and / or back of the substrate brought, on which the further wiring is then carried out.

Die wesentlichen Vorteile und Verbesserungen, die mit der Erfindung erreicht werden, werden nachfolgend beschrieben. Für die 3D-Integration mikroelektro­ nischer Aufbauten kann durch den Einbau von vorgefertigten, miniaturisierten Durchkontaktierungselementen in Substratmaterialien per planarer Fügetechnik die angestrebte, große Anzahl elektrischer Vertikalverbindungen zur Verfügung gestellt werden. Durch die Trennung der Herstellung und des Einsatzes in einem Anwendungsbereich ist man von der schwierigen und eingeschränkten Her­ stellung herkömmlicher Vertikaldurchkontaktierungen befreit und kann insbesondere die ausgereifte Dünnfilm-Technik in horizontaler Prozeßführung zur Herstellung der vertikalen Durchführungsleiterbahnen einsetzen. Das be­ deutet auch, daß die Leiterbahnen in einem erfindungsgemäßen Durch­ kontaktierungselement, welche die späteren vertikalen Verbindungen in einem dreidimensionalen Aufbau sind, mit den gleichen Prozeßschritten und Genauig­ keitsanforderungen wie für übliche horizontale Leiterbahnen hergestellt werden können. Insbesondere ist es möglich, durch die Wahl geeigneter geometrischer Abmessungen (z. B. Schichtdicke und Schichtbreite) der vertikalen Leiterbahnen und/oder den Einsatz bestimmter Materialien z. B. für Substrat und Leiterbah­ nen vorzugsweise die elektrischen Eigenschaften der vertikalen Leiterbahnen (z. B. Kapazität(sbelag), Induktivität(sbelag), spezifischer Widerstand, Wellenwi­ derstand) entsprechend den Anforderungen gezielt einzustellen. Beispielsweise können sehr niederohmige Verbindungen hergestellt werden. Analoges gilt zum Beispiel auch für die Beherrschung des Problems des Nebensprechens elektrischer Leitungen oder Leiterbahnen. Insbesondere erfüllen Au-Leiterbah­ nen in einem Verbindungselement aufgrund ihrer hohen Stromtragfähigkeit und hohen Leitfähigkeit die Verdrahtungsansprüche auch bei langen Leitungswegen.The main advantages and improvements achieved with the invention are described below. For 3D integration micro-electro African superstructures can be built by installing prefabricated, miniaturized Via elements in substrate materials using planar joining technology the desired large number of vertical electrical connections are available be put. By separating the production and the use in one The area of application is one of the difficult and restricted fro  position of conventional vertical vias freed and can especially the mature thin film technology in horizontal process control used to manufacture the vertical feed-through conductor tracks. That be also indicates that the conductor tracks in a through according to the invention Contacting element, which the later vertical connections in one are three-dimensional structure, with the same process steps and accurate requirements as for conventional horizontal conductor tracks can. In particular, it is possible by choosing suitable geometrical ones Dimensions (e.g. layer thickness and layer width) of the vertical conductor tracks and / or the use of certain materials such. B. for substrate and circuit preferably the electrical properties of the vertical conductor tracks (e.g. Capacitance (sbelag), inductance (sbelag), resistivity, wave wi current) according to the requirements. For example very low-resistance connections can be made. The same applies to Example also for mastering the problem of crosstalk electrical lines or conductor tracks. In particular, Au ladder meet nen in a connecting element due to their high current carrying capacity and high conductivity, the wiring requirements even with long cable routes.

Durch die horizontale Prozessierung der erfindungsgemäßen Durchführungs­ leiterbahnen können diese zudem mit großen Längen, etwa im mm-Bereich, hergestellt werden. Im Gegensatz zu den Durchkontaktierungen in der IC- Technologie mittels gefüllter Vias, deren Höhe auf wenige µm beschränkt ist, können die vertikalen Verbindungsleiterbahnen eines Durchkontaktierungs­ elementes ganze Substratdicken im mm-Bereich überbrücken, und dies bei Be­ wahrung einer hohen Signalqualität. Die großen erreichbaren Längen drücken sich bei den erfindungsgemäßen Leiterbahnen eines Durchkontaktierungsele­ mentes auch in sehr hohen Aspektverhältnissen (Verhältnis Höhe zu Breite einer Leiterbahn) aus, die mit herkömmlich hergestellten Durchkontaktierungen nicht erreicht werden. Through the horizontal processing of the implementation according to the invention conductor tracks can also have long lengths, for example in the mm range, getting produced. In contrast to the plated-through holes in the IC Technology using filled vias, the height of which is limited to a few µm, can the vertical interconnects of a via bridge entire substrate thicknesses in the mm range, and this with Be maintaining high signal quality. Press the great lengths that can be reached in the interconnects of a plated-through hole according to the invention mentes even in very high aspect ratios (ratio of height to width of one Conductor path), which is not possible with conventionally produced plated-through holes can be achieved.  

Entsprechend den Anforderungen an vertikale Durchkontaktierungen in erfindungsgemäßen Durchkontaktierungselementen können auch Materialien und/oder Herstellungstechnologien verwendet werden, die z. B. vom Substrat­ material und der Technologie zur Herstellung einer integrierten Schaltung verschieden sind. Erfindungsgemäße Durchkontaktierungselemente als selb­ ständige Bauteile ermöglichen auch eine quasi gleichberechtigte Front- und Rückseitenprozessierung auf dem Substrat mit eingebetteten Durchkon­ taktierungselementen und sonstigen IC-Bauteilen. Die Probleme feiner Spalte zwischen vertikalen Leiterbahnen von Durchkontaktierungselementen und um­ gebendem Isolationsmaterial gibt es nicht; die Oberflächen der Durchkontak­ tierungselemente, die mit der Substratfrontseite und der Substratrückseite zusammenfallen, sind herstellungsbedingt (z. B. Sägen des Wafers) oder verfah­ rensbedingt (etwa Schleif- und Polierprozesse) automatisch eben. Dadurch kön­ nen auch sehr schmale Leiterbahnen in horizontaler Ebene auf der Substrat­ frontseite und der Substratrückseite verlegt werden, eine notwendige Voraus­ setzung für eine hochdichte 3D-Integration.According to the requirements for vertical vias in Via elements according to the invention can also be materials and / or manufacturing technologies are used which, for. B. from the substrate material and the technology for manufacturing an integrated circuit are different. Via elements according to the invention as the same permanent components also allow a virtually equal front and Backside processing on the substrate with embedded through con clocking elements and other IC components. The problems of fine gaps between vertical interconnects of via elements and around there is no insulating material; the surfaces of the through contact tation elements with the substrate front and the substrate back coincide, are production-related (e.g. sawing the wafer) or are processed due to the law (e.g. grinding and polishing processes). This allows also very narrow conductor tracks in a horizontal plane on the substrate front and the back of the substrate, a necessary advance setting for high-density 3D integration.

Mit dem Einbau erfindungsgemäßer elektrischer Durchführungen in hochdichter Rasteranordnung in ein Substrat-Material wird ein vertikales Stapeln von Multi- Chip-Modulen möglich. Bei der Vertikalintegration auf der Basis gestapelter Multi-Chip-Module können mit kurzen Verbindungsleitungen eine ungleich grö­ ßere Zahl benachbarter ICs erreicht werden, als mit horizontaler Modultechnik möglich ist. Dabei ist gewährleistet, daß eine hohe Verdrahtungskapazität mit kleinen Laufzeiten und geringer Dämpfung sowohl auf horizontaler Submodule­ bene als auch in den vertikalen Durchführungen bzw. Verbindungen erreicht wird. Im Gegensatz zu der bereits bekannten Stapelung identischer Speicher- ICs ist im MCM-Stapel mit der Erfindung eine wesentliche Steigerung der Systemkomplexität erreichbar. In der Modultechnik können ohne spezielle Prä­ paration verschiedene, kommerzielle Chip-Technologien von unterschiedlichen Herstellern verarbeitet werden. Ohne Eingriff in die Chip-Technologie handelt es sich bei der erfindungsgemäßen Vertikalintegration um eine reine Packaging- Technik. Der vergleichsweise geringe technologische Aufwand ermöglicht die Systemrealisierung bei einer Vielzahl von Packaging Firmen. Durch den Aus­ tausch von Modulen in einem Stapel kann die Systemausbeute erheblich ge­ steigert werden und es kann ohne großen Aufwand eine Anpassung an ver­ schiedene Anwendungen durchgeführt werden.With the installation of electrical feedthroughs according to the invention in high density Raster arrangement in a substrate material is a vertical stacking of multi Chip modules possible. With vertical integration based on stacked Multi-chip modules can have an unequal size with short connecting cables greater number of neighboring ICs can be achieved than with horizontal module technology is possible. This ensures that a high wiring capacity with short runtimes and low attenuation on both horizontal submodules level as well as in the vertical bushings and connections becomes. In contrast to the already known stacking of identical storage ICs is a significant increase in the MCM stack with the invention System complexity achievable. In module technology, without special pre paration different, commercial chip technologies from different Manufacturers are processed. It does not interfere with the chip technology the vertical integration according to the invention is a pure packaging Technology. The comparatively low technological effort enables  System implementation at a large number of packaging companies. By the end Exchanging modules in a stack can significantly increase the system yield can be increased and an adjustment to ver different applications are carried out.

Nicht nur auf dem Substratlevel können erfindungsgemäße Durchkontaktierung­ selemente vorteilhaft eingesetzt werden, sondern auch auf dem Chiplevel. Läßt man beispielsweise bei der Herstellung integrierter Schaltkreise (ICs, ASICs) im Layout genügend Platz für die nachträgliche Einbettung erfindungsgemäßer Durchkontaktierungselemente, so ist es ohne jeglichen Eingriff in die IC-Herstel­ lungstechnologie möglich, Chips mit einer Vielzahl elektrischer Durchkontaktie­ rungen zu versehen. Damit ist eine vertikale Direktstapelung von IC-Bausteinen realisierbar. Beispielsweise lassen sich so sehr kompakte Speichereinheiten mit geringstem Platzbedarf auf der Boardfläche herstellen, die trotz der vertikalen Di­ rektstapelung zudem keine Verschlechterung hinsichtlich den Zugriffszeiten auf­ weisen, da in den vertikalen Leiterbahnen der erfindungsgemäßen Durchkontak­ tierungselemente kurze Signallaufzeiten realisierbar sind.Vias according to the invention can be used not only at the substrate level elements are advantageously used, but also on the chip level. Leaves for example in the manufacture of integrated circuits (ICs, ASICs) in Layout enough space for the subsequent embedding of the invention Via elements, so it is without any interference in the IC manufacturer technology possible, chips with a large number of electrical vias stanchions. This is a vertical direct stacking of IC components realizable. For example, very compact storage units can be used in this way produce the smallest amount of space on the board surface, which despite the vertical Di rect stacking also no deterioration in access times point because in the vertical conductor tracks of the through contact according to the invention short signal propagation times can be realized.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Be­ zugnahme auf die Zeichnungen näher beschrieben. Es zeigen:The invention is described below using exemplary embodiments under Be access to the drawings described in more detail. Show it:

Fig. 1.a Silizium-Wafer mit beidseitiger Dünnfilm-Metallisierung, Fig. 1.a silicon wafer with two-sided thin film metallization,

Fig. 1.b Ausführungsbeispiel eines Durchkontaktierungsele­ mentes, Fig. 1.b embodiment of a Durchkontaktierungsele mentes,

Fig. 1.c Aufsicht eines Durchkontaktierungselementes, Fig. 1.c supervision of a Durchkontaktierungselementes,

Fig. 1.d Querschnitt eines Durchkontaktierungselementes, Fig. 1.d cross section of a Durchkontaktierungselementes,

Fig. 1.e Seitenansicht eines Durchkontaktierungselementes, Fig. 1.e side view of a Durchkontaktierungselementes,

Fig. 2 Raster-Elektronen-Mikroskop-Aufnahmen eines Durch­ kontaktierungselementes, Fig. 2 scanning electron microscopy images of a through contacting element,

Fig. 3.a Einsetzen eines Durchkontaktierungselementes in ein Substrat mittels planarer Einbettungstechnik, Fig. 3.a inserting a Durchkontaktierungselementes in a planar substrate by embedding technique,

Fig. 3.b Fixierung eines Durchkontaktierungselementes mit aushärtender Epoxid-Vergußmasse, Fig. 3.b fixing a Durchkontaktierungselementes with curing epoxy casting compound,

Fig. 4.a Querschnitt durch ein Keramiksubstrat mit einge­ bettetem Durchkontaktierungselement mit ausgehär­ teter Epoxid-Vergußmasse, Fig. 4.a cross-section through a ceramic substrate with integrated bettetem Durchkontaktierungselement with ausgehär Teter epoxy potting compound,

Fig. 4.b Gemessenes Höhenprofil eines eingebetteten, überste­ henden Durchkontaktierungselementes mit Verguß­ massen-Redundanz nach dem Aushärten der Verguß­ masse, FIG. 4.b Measured height profile mass-redundancy after curing of the potting mass of an embedded, überste Henden Durchkontaktierungselementes with potting,

Fig. 4.c Gemessenes Höhenprofil eines eingebetteten, überste­ henden Durchkontaktierungselementes mit Verguß­ massen-Redundanz nach den Schleif- und Polierschrit­ ten, Fig. 4.c Measured height profile mass-redundancy for the grinding and Polierschrit th of an embedded, überste Henden Durchkontaktierungselementes with casting,

Fig. 5.a In Al₂O₃-Keramik-Substrat eingebettetes Durchkon­ taktierungselement, Fig. 5.a In Al₂O₃ ceramic substrate embedded Durchkon taktierungselement,

Fig. 5.b Vergrößerung des eingebetteten Durchkontaktie­ rungselementes aus Fig. 5.a, Fig. 5.b enlargement of the embedded Durchkontaktie insurance element of FIG. 5.a,

Fig. 6.a, 6.b, 6.c Einbettungstechnik für 3D-Integration mit Frontseiten- Prozessierung, Fig. 6.a, 6.b, 6.c embedding technique for 3D integration with front loading processing,

Fig. 7.a, 7.b Einbettungstechnik für 3D-Integration mit Rückseiten- Prozessierung, Fig. 7.a, 7.b embedding technique for 3D integration with Rückseiten- processing,

Fig. 8.a Vergrößerter Ausschnitt der Substratrückseite mit eingebettetem Durchkontaktierungselement nach durchgeführter Rückseitenplanarisierung mit Schleif- und Polierverfahren, Fig. 8.a enlarged detail of the back of the substrate with embedded Durchkontaktierungselement after completing the back planarization with grinding and polishing processes,

Fig. 8.b Gemessenes Höhenprofil der auf der Substratrückseite aufgebrachten Polymerschicht entlang der Ortsachse: Durchkontaktierungselement-Viaöffnung-Fügebe­ reich (Vergußmasse)-Substrat. Fig. 8.b Measured height profile of the polymer layer applied to the back of the substrate along the local axis: plated-through element-via opening-joining area rich (potting compound) -substrate.

Die Herstellung eines Durchkontaktierungselementes erfolgt vorzugsweise auf der Basis von Silizium-Wafern (1), die beidseitig mit einem isolierenden Polymer- Dielektrikum (2) beschichtet sind (siehe Fig. 1.a bzw. Fig. 1.b). Geradlinige, parallele Leiterbahnstreifen (3) werden als Verbindungsadern durch Dünnfilm- Prozessierung auf einem Silizium-Wafer beidseitig aufgebracht und mit einer Passivierungsschicht (4) versehen. Orthogonal zu dieser Metallisierung wird ein Silizium-Wafer in Streifen geschnitten (Fig. 1.a), wobei Standard-Wafer-Sägen hochpräzise Schnitte entlang den jeweiligen Sägespuren (5) ermöglichen. Je nach Anwendung können einzelne Durchkontaktierungselemente-Streifen parallel zu den Leiterbahnen (Sägespuren (6) in Fig. 1.a) in kleinere Durchkon­ taktierungselemente zerlegt werden.The preparation of a Durchkontaktierungselementes is preferably carried out on the basis of silicon wafers (1) which are coated on both sides with an insulating polymer dielectric (2) (see Fig. 1a and Fig. 1.b). Straight, parallel conductor strips ( 3 ) are applied as connecting wires by thin film processing on both sides of a silicon wafer and provided with a passivation layer ( 4 ). A silicon wafer is cut into strips orthogonally to this metallization ( FIG. 1.a), with standard wafer saws enabling high-precision cuts along the respective sawing tracks ( 5 ). Depending on the application, individual plated-through strips can be broken down into smaller plated-through elements parallel to the conductor tracks (saw marks ( 6 ) in Fig. 1.a).

Ein Ausführungsbeispiel eines Durchkontaktierungselementes mit insgesamt 8 Leiterbahnstreifen (je 4 auf jeder der beiden Seiten des Silizium-Trägermaterials (7)) ist in Fig. 1.b gezeigt. Die Fig. 1.b zeigt das Silizium-Trägermaterial (7), das auf das Silizium-Trägermaterial beidseitig aufgebrachte Polymer-Dielektri­ kum (2), die fast rechteckförmigen Querschnitte der Leiterbahnstreifen (3) sowie die beidseitig aufgebrachten Passivierungsschichten (4). Die Höhe (H) eines Durchkontaktierungselementes ist durch den Abstand zweier benachbarter Sä­ gespuren (5), die orthogonal zu den Leiterbahnstreifen verlaufen, gegeben. Die Entfernung benachbarter Sägespuren, die parallel zu den Leiterbahnstreifen lie­ gen (6), bestimmt die Länge (L) eines Durchkontaktierungselementes. Die verbleibende dritte Ausdehnung senkrecht zur Höhe und zur Länge eines in die­ sem Ausführungsbeispiel quaderförmigen Durchkontaktierungselementes wird als Breite (B) eines Durchkontaktierungselementes bezeichnet. Diese Breite ent­ spricht im wesentlichen der Dicke des Silizium-Trägermaterials.An exemplary embodiment of a through-contact element with a total of 8 conductor strip strips (4 on each of the two sides of the silicon carrier material ( 7 )) is shown in FIG. 1.b. Fig. 1.b shows the silicon carrier material ( 7 ), the polymer dielectric on both sides applied to the silicon substrate ( 2 ), the almost rectangular cross-sections of the conductor strips ( 3 ) and the passivation layers ( 4 ) applied on both sides. The height (H) of a via element is given by the distance between two adjacent seed tracks ( 5 ), which run orthogonally to the strip conductors. The distance of adjacent saw marks lying parallel to the conductor strip ( 6 ) determines the length (L) of a via element. The remaining third dimension perpendicular to the height and length of a through-contact element which is cuboid in this exemplary embodiment is referred to as the width (B) of a via element. This width corresponds essentially to the thickness of the silicon substrate.

Fig. 1.c, Fig. 1.d und Fig. 1.e (Raster-Elektronen-Mikroskop-Aufnahmen) zeigen die Abmessungen eines weiteren Ausführungsbeispiels eines Durchfüh­ rungselementes mit Silizium als Trägermaterial. In der Aufsicht (Fig. 1.c) sind mehrere Dünnfilm-Leiterbahnen (3) mit einer Breite von ca. 20 µm erkennbar, deren gegenseitiger (Raster)Abstand ca. 50 µm beträgt und deren jeweilige Längen von 635 µm der Höhe des Durchkontaktierungselementes entsprechen. Das Aspektverhältnis einer Leiterbahn beträgt 635 µm/20 µm 30. Der Quer­ schnitt des Durchkontaktierungselementes (Fig. 1.d) zeigt das 500 µm dicke Silizium-Trägermaterial (7) sowie die auf beiden Seiten des Silizium-Trägermate­ rials in einem Polymer-Dielektrikum eingebetteten Dünnfilm-Leiterbahnen im 50-µ- m-Raster. In der Seitenansicht des Durchkontaktierungselementes in Fig. 1.e ist die Schichtenfolge von Silizium-Trägermaterial (Dicke 500 µm) (7), Polymer- Isolationsschicht (Dicke ca. 20 µm) (2), Leiterbahnstreifen (Dicke bzw. Höhe ca. 20 µm) (3) und Polymer-Passivierungsschicht (Dicke ca. 10 µm) (4) klar darge­ stellt. Ein geeignetes Material für die Isolations- bzw. Passivierungsschicht ist beispielsweise Polyimid. In Fig. 2 sind dreidimensionale Raster-Elektronen-Mi­ kroskop-Aufnahmen des Durchkontaktierungselementes dargestellt, das beidseitig Leiterbahnen mit einem gegenseitigen Abstand von 50 µm (sogenannter Rasterabstand) trägt. Fig. 1.c, Fig. 1.d and Fig. 1.e (scanning electron microscope images) show the dimensions of a further embodiment of a lead-through element with silicon as the carrier material. In the top view ( Fig. 1.c), several thin-film conductor tracks ( 3 ) with a width of approx. 20 µm can be seen, the mutual (grid) distance of which is approx. 50 µm and their respective lengths of 635 µm the height of the via element correspond. The aspect ratio of a conductor track is 635 µm / 20 µm 30. The cross section of the via element ( Fig. 1.d) shows the 500 µm thick silicon substrate ( 7 ) as well as the material on both sides of the silicon substrate in a polymer dielectric embedded thin-film conductor tracks in a 50 µm grid. In the side view of the Durchkontaktierungselementes in Fig. 1.e is the sequence of layers of silicon base material (thickness 500 .mu.m) (7), polymer insulating layer (thickness approximately 20 microns) (2), conductive strip (thickness or height of about 20 µm) ( 3 ) and polymer passivation layer (thickness approx. 10 µm) ( 4 ) clearly shows. A suitable material for the insulation or passivation layer is, for example, polyimide. In Fig. 2 three-dimensional raster electron microscope images of the via element are shown, which carries conductors on both sides with a mutual distance of 50 microns (so-called grid spacing).

Das Einsetzen eines Durchkontaktierungselementes in eine lasergeschnittene Substratöffnung eines Keramiksubstrates (8) erfolgt unter der optischen Justage eines modifizierten Wafer-Testers bzw. Bestückungsgerätes (Fig. 3.a), so daß die Übereinstimmung mit der späteren Horizontalverdrahtung gewährleistet ist. A through-contact element is inserted into a laser-cut substrate opening of a ceramic substrate ( 8 ) under the optical adjustment of a modified wafer tester or placement device ( FIG. 3.a), so that compliance with the subsequent horizontal wiring is ensured.

Fig. 3.a zeigt den Objektträger (9) zusammen mit einem Abstandshalter (10) sowie die Justieroptik (11) eines modifizierten Wafer-Testers. Die Lithographie­ maske, eine Quarzmaske (12), trägt das Chrom-Verdrah­ tungs(Verbindungs)muster (13). Mittels einer durchsichtigen Klebefolie (14) der Dicke von ca. 65 µm auf der Substratfrontseite wird die Referenzebene für das oberflächenbündige Einfügen eines Durchkontaktierungselementes oder all­ gemein eines IC-Bauteils in das Keramiksubstrat vorgegeben bzw. festgelegt. Ein solches eingefügtes, ausgerichtetes und mit der Klebefolie fixiertes Durch­ kontaktierungselement (15) ist in Fig. 3.a eingezeichnet. Fig. 3.a shows the slide ( 9 ) together with a spacer ( 10 ) and the alignment optics ( 11 ) of a modified wafer tester. The lithography mask, a quartz mask ( 12 ), bears the chrome wiring (connection) pattern ( 13 ). By means of a transparent adhesive film ( 14 ) with a thickness of approx. 65 µm on the front of the substrate, the reference plane for the surface-flush insertion of a via element or generally an IC component into the ceramic substrate is specified or fixed. Such an inserted, aligned and fixed with the adhesive film by contacting element ( 15 ) is shown in Fig. 3.a.

Bei der planaren Fügetechnik zur Fixierung eines eingefügten, erfindungsge­ mäßen Durchkontaktierungselementes oder IC-Bauteils wird eine temperaturre­ sistente, vorzugsweise Keramik-gefüllte Epoxid-Vergußmasse (16) zum Auffüllen der verbliebenen Spalte (Fig. 3.b) aus einem Mikro-Dispenser-System (17) verwendet. Nach dem Aushärten der Vergußmasse ist das Durchkontaktierung­ selement (15) dauerstabil in seiner Lage planar zur Substratfrontoberfläche fixiert. Das eingebettete Durchkontaktierungselement (15) zeigt einen geringen Überstand (18) von ca. 10 µm-50 µm gegenüber der Oberfläche der Substratrückseite (schematisch: Fig. 4.a, gemessen: Fig. 4.b). Die Verguß­ masse (16) wird redundant dosiert, so daß nicht nur die Klebefuge vollständig gefüllt wird, sondern auch angrenzende Bereiche des Durchkontaktierungsele­ mentes oder des Substrates (8) davon bedeckt sind. In einem oder mehreren Schleif- und Polierschritten, angewandt auf die Substratrückseite, werden die Vergußmassen-Redundanz (19) und der Überstand (18) des Durchkontaktie­ rungselementes entfernt. Dabei dient die große Substratoberfläche bzw. die Härte des Keramiksubstrates als automatischer Polierstop, so daß keine zusätzliche Endpunkt-Erkennung notwendig ist.In the planar joining technique for fixing an inserted, according to the invention through-contact element or IC component, a temperature-resistant, preferably ceramic-filled epoxy potting compound ( 16 ) is used to fill the remaining gaps ( FIG. 3.b) from a micro-dispenser system ( 17 ) used. After the potting compound has hardened, the through-contacting element ( 15 ) is fixed in a permanently stable position in a planar manner with respect to the substrate front surface. The embedded via element ( 15 ) shows a small projection ( 18 ) of approx. 10 µm-50 µm compared to the surface of the back of the substrate (schematic: Fig. 4.a, measured: Fig. 4.b). The casting compound ( 16 ) is metered redundantly, so that not only the adhesive joint is completely filled, but also adjacent areas of the Durchkontaktierungsele element or the substrate ( 8 ) are covered. In one or more grinding and polishing steps, applied to the back of the substrate, the casting compound redundancy ( 19 ) and the excess ( 18 ) of the through contact element are removed. The large substrate surface or the hardness of the ceramic substrate serves as an automatic polishing stop, so that no additional end point detection is necessary.

Auf diese Art werden mit einfachster Schlifftechnik Höhenabweichungen im Ein­ bettungsbereich des Durchkontaktierungselementes von weniger als ca. 5 µm gegenüber dem Substratniveau bzw. der Substratoberfläche erreicht. Im La­ bormaßstab genügten dazu Rotationsgeschwindigkeiten von 2000 rpm und Schleifscheibenkörnungen von 800 bis 2000. Feinere Schleifpasten sind nicht erforderlich.In this way, height deviations in one are made using the simplest grinding technique Bed area of the via element of less than about 5 microns compared to the substrate level or the substrate surface. In La On-scale, rotation speeds of 2000 rpm and were sufficient  Grinding wheel grits from 800 to 2000. Finer grinding pastes are not required.

In Fig. 4.b ist die Höhenprofilmessung der Oberfläche eines eingebetteten Durchkontaktierungselementes mit Überstand (18) und Vergußmassen- Redundanz (19) gezeigt. Der Überstand des Durchkontaktierungselementes beträgt ca. 45 µm, während die redundante Vergußmasse die Substratrück­ seitenoberfläche (20) um weniger als 80 µm übersteigt. Entsprechend Fig. 4.b ist in Fig. 4.c das Höhenprofil nach dem Schleif- und Polierprozeß dargestellt. Die Abweichungen des Durchkontaktierungselementes (18) und der Verguß­ massen-Redundanz (19) gegenüber der Substratoberfläche (20) konnten auf weniger als 3,7 µm reduziert werden. Fig. 4.c zeigt auch, daß die ausgehärtete Vergußmasse so stark abgetragen wurde, daß ihre Oberfläche sogar unter der Substratoberfläche liegt. Dies resultiert aus der geringeren Härte der ausgehär­ teten Vergußmasse gegenüber dem Silizium-Trägermaterial und dem Kera­ miksubstrat. Um die Härte der Vergußmasse zu erhöhen und damit der Härte des Silizium-Trägermaterials anzugleichen, kann der Vergußmasse bei­ spielsweise pulverförmiges Keramikmaterial zugesetzt werden.In FIG. 4.b the height measurement of the surface profile is shown with an embedded Durchkontaktierungselementes supernatant (18) and Vergußmassen- redundancy (19). The protrusion of the plated-through element is approximately 45 µm, while the redundant sealing compound exceeds the substrate back surface ( 20 ) by less than 80 µm. According to Fig. 4.b, the height profile after the grinding and polishing process is shown in Fig. 4.c. The deviations of the via element ( 18 ) and the casting compound redundancy ( 19 ) compared to the substrate surface ( 20 ) could be reduced to less than 3.7 microns. Fig. 4.c also shows that the hardened casting compound has been removed so much that its surface is even below the substrate surface. This results from the lower hardness of the cured potting compound compared to the silicon substrate and the ceramic substrate. In order to increase the hardness of the casting compound and thus to match the hardness of the silicon carrier material, the casting compound can be added, for example, to powdered ceramic material.

Fig. 5.a zeigt ein in Al₂O₃-Keramik (8) eingebettetes Durchkontaktierungsele­ ment der Länge von ca. 1 cm und der Breite von ca. 0,6 mm. Die laserge­ schnittene Öffnung hatte Abmessungen von ca. 1 mm auf 12 mm. Die verbliebenen Spalte zwischen dem Durchkontaktierungselement und der Al₂O₃- Keramik sind mit ausgehärteter Epoxid-Vergußmasse (16) aufgefüllt. Bei einem Rasterabstand von 50 µm der vertikalen Leiterbahnstreifen enthält das Durch­ kontaktierungselement bei einer Länge von 1 cm insgesamt 400 Leiterbahn­ streifen. In der Vergrößerung in Fig. 5.b ist der Querschnitt (ca. 20 µm × 20 µm) der vertikalen Leiterbahnen (3) deutlich sichtbar. Fig. 5.a shows an Al₂O₃ ceramic ( 8 ) embedded Durchkontaktierungsele element of the length of about 1 cm and the width of about 0.6 mm. The laser-cut opening had dimensions from approx. 1 mm to 12 mm. The remaining gaps between the via element and the Al₂O₃ ceramic are filled with hardened epoxy potting compound ( 16 ). With a grid spacing of 50 µm of the vertical strip conductors, the through-contact element with a length of 1 cm contains a total of 400 strip conductors. The cross-section (approx. 20 µm × 20 µm) of the vertical conductor tracks ( 3 ) is clearly visible in the enlargement in FIG. 5.b.

Fig. 6.a zeigt ein in ein Keramiksubstrat (8) eingebettetes Silizium-IC-Bauteil (21) und ein eingebettetes Silizium-Durchkontaktierungselement (7), wobei die mit Epoxid-Vergußmasse ausgefüllten Klebefugen (16), die Polymer-Isolation (2, 4) und die Leiterbahnstreifen (3) des Silizium-Durchkontaktierungselementes extra gekennzeichnet sind. Fig. 6.a an embedded in a ceramic substrate (8) silicon IC device displays (21) and an embedded silicon Durchkontaktierungselement (7), wherein said filled with epoxy potting adhesive joints (16), the polymer insulation (2 , 4 ) and the conductor strip ( 3 ) of the silicon via element are specially marked.

Die Prozessierung der Substratfrontseite wird mit dem Aufbringen einer polymeren Dielektrikumsschicht (22) begonnen. In Fig. 6.b sind strukturierte Via-Öffnungen (23) in der polymeren Dielektrikumsschicht (22) dargestellt.The processing of the substrate front is started with the application of a polymer dielectric layer ( 22 ). In Fig. 6.b are shown in the polymeric dielectric layer (22) structured Via openings (23).

Die Vorteile den Verdrahtungsaufbau auf Einbettungssubstraten mit einer polymeren Dielektrikumsschicht zu beginnen sind vielfältig.The advantages of wiring on embedding substrates with one polymeric dielectric layer to begin with are diverse.

Erstens bewirkt eine Polymerschicht eine geringfügige Planarisierung der zugrundliegenden Topographie. An hinreichend kleinen Unebenheiten (lateral < 20 µm) kann polymerspezifisch ein Planarisierungsgrad bis zu 50% erreicht werden. Langwellige Unebenheiten (lateral < 100 µm) werden von der Polymerschicht nachgezeichnet (Folge: konstante Schichtdicke beim Be­ lackungsverfahren) und bleiben als Abweichungen vom Substratniveau erhalten.First, a polymer layer causes a slight planarization of the underlying topography. On sufficiently small bumps (lateral < 20 µm), a degree of planarization of up to 50% can be achieved, depending on the polymer become. Long-wave bumps (lateral <100 µm) are from the Traced polymer layer (consequence: constant layer thickness when loading painting process) and remain as deviations from the substrate level.

Zweitens dient die Polymerschicht der Herstellung einer einheitlichen Haftungs­ grundlage für die Verdrahtung. Zudem ist die Verdrahtung von dem kritischen Fügebereich entkoppelt, der ansonsten unter thermischer Belastung zusätzli­ chen Streß auf die schmalen Leiterbahnen ausüben würde. Die homogene po­ lymere Grundlage mit einheitlichem thermischen Ausdehnungskoeffizienten ist Voraussetzung für die Zuverlässigkeit der Dünnfilmverdrahtung.Second, the polymer layer is used to create a uniform adhesion basis for the wiring. In addition, the wiring is critical Decoupled joining area, which is otherwise additional under thermal stress would exert stress on the narrow conductor tracks. The homogeneous po is polymeric basis with a uniform coefficient of thermal expansion Prerequisite for the reliability of thin-film wiring.

Drittens ist mit den Polymerschichten die Möglichkeit gegeben, für die Leiter­ bahnen eine Materialumgebung zu schaffen, die durch eine einheitliche, homogene Dielektrizitätskonstante gekennzeichnet ist. Für eine Impedanz­ kontrollierte Signalführung in der Dünnfilm-Verdrahtung ist es förderlich, daß die Leiterbahnen von einer einheitlichen Dielektrizitätskonstante umgeben sind, an­ statt im Einbettungsbereich Materialsprünge zu erfahren. Third, with the polymer layers, there is an opportunity for the ladder create a material environment that is characterized by a uniform, homogeneous dielectric constant is characterized. For an impedance Controlled signal routing in thin-film wiring is conducive to that Conductor tracks are surrounded by a uniform dielectric constant instead of experiencing material leaps in the embedding area.  

In Fig. 6.c sind die auf die Polymerschicht (22) galvanisch aufgebrachten Leiterbahnen (24) in einer ersten Metallisierungslage verdeutlicht sowie die verti­ kalen Leiterbahnverbindungen (3) des Durchkontaktierungselementes von der Front- zur Rückseite des Keramiksubstrates markiert.In Fig. 6.c the on the polymer layer ( 22 ) galvanically applied conductor tracks ( 24 ) are illustrated in a first metallization layer and the vertical connector connections ( 3 ) of the via element are marked from the front to the back of the ceramic substrate.

Auf der Substratrückseite kann auf eine polymere Dielektrikumsschicht verzich­ tet werden. Die metallischen Leiterbahnen (25) werden direkt auf die planari­ sierte Substratrückseitenoberfläche aufgebracht (Fig. 7.a). Dabei sind Stufen in der Topographie eines Einbettungssubstrates (Durchkontaktierungselement oder Substrat-Kante im Fügebereich) für duktile, metallische Leiterbahnen we­ niger kritisch als für eine abgeschiedene Polymerlage. Wäre für eine abgeschiedene Polymerlage ihre Schichtdicke kleiner als die Stufenhöhe, so würden beim Cure-Prozeß Risse im Polymer auftreten, das dann nicht mehr in der Lage wäre, dem Stufenverlauf zu folgen. In dieser Hinsicht zulässige Stu­ fenhöhen sollten kleiner als ca. 10 µm sein. Bei einer langwelligen Unebenheit (lateral < 100 µm), wie sie eine Klebefuge mit geschrumpfter Vergußmasse darstellt, liegen die zulässigen Abweichungen über 10 µm auf 100 µm Horizontalstrecke. Im Gegensatz dazu können metallische Leiterbahnen problemlos über solche Stufen abgeschieden und galvanisch verstärkt werden. Man beachte, daß jedes Via in einer Dielektrikumsschicht einen Stufenverlauf darstellt.A polymer dielectric layer can be dispensed with on the back of the substrate. The metallic conductor tracks ( 25 ) are applied directly to the planarized substrate back surface ( Fig. 7.a). Steps in the topography of an embedding substrate (via element or substrate edge in the joining area) are less critical for ductile, metallic interconnects than for a deposited polymer layer. If the layer thickness for a deposited polymer layer were smaller than the step height, cracks would occur in the polymer during the cure process, which would then no longer be able to follow the course of the step. Permissible step heights in this regard should be less than approx. 10 µm. In the case of long-wave unevenness (lateral <100 µm), as is the case with an adhesive joint with a shrinked sealing compound, the permissible deviations are over 10 µm over a 100 µm horizontal path. In contrast to this, metallic conductor tracks can easily be deposited and galvanically reinforced via such steps. Note that each via in a dielectric layer represents a step.

Während im Ausführungsbeispiel auf der Substratfrontseite (siehe Fig. 7.b) eine Dünnfilm-Mehrlagenverdrahtung realisiert ist, sind auf der Rückseite des Keramiksubstrates neben dem auf die Leiterbahnen (25) aufgebrachten Polymer-Dielektrikum (26) galvanisierte Kontakthöcker (27) ausgebildet.While in the exemplary embodiment, thin-film multilayer wiring is implemented on the front of the substrate (see FIG. 7.b), galvanized contact bumps ( 27 ) are formed on the back of the ceramic substrate in addition to the polymer dielectric ( 26 ) applied to the conductor tracks ( 25 ).

Die vertikal eingebetteten Leiterbahnen (3) bzw. Verbindungsadern werden also über ihren Querschnitt direkt an die Dünnfilm-Verdrahtung auf horizontaler Modulebene angeschlossen. In oberster Metallisierungslage werden sowohl auf der Front- als auch auf der Modulrückseite identische Kontaktfelder (sogenannte Bump-Arrays) ausgebildet zum Zwecke der Kontaktierung der Module unterein­ ander in einer Stapelanordnung.The cross-section of the vertically embedded conductor tracks ( 3 ) or connecting wires is therefore directly connected to the thin-film wiring at the horizontal module level. In the top metallization layer, identical contact fields (so-called bump arrays) are formed both on the front and on the rear of the module for the purpose of contacting the modules with one another in a stack arrangement.

In einem weiteren Ausführungsbeispiel wird die Höhe eines Durchkontaktie­ rungselementes so gewählt, daß sie exakt der Dicke des Substrats entspricht, in welches das Durchkontaktierungselement eingesetzt wird, so daß die Planarität des Substrats erhalten bleibt. Schleif- und Polierschritte zur Planarisierung der Substratrückseite infolge des eingebetteten Durchkontaktierungselementes sind bei dieser Ausführung nicht mehr notwendig.In another embodiment, the height of a via tion element selected so that it corresponds exactly to the thickness of the substrate, in which the via element is used so that the planarity of the substrate is preserved. Grinding and polishing steps to planarize the Back of the substrate are due to the embedded via element no longer necessary with this version.

Bei einem anderen Ausführungsbeispiel wird auch auf der Substratrückseite nach der Einbettung eines oder mehrerer Durchkontaktierungselemente und eventuell weiterer IC-Bauteile sowie gegebenenfalls durchgeführter Schleif- und Polierschritte eine Polymerschicht aufgebracht (28) und strukturiert. Fig. 8.a zeigt eine vergrößerte Aufsicht, wobei die Via-Öffnungen (29) etwa 30 µm×30 µ m und die Au-Leiterbahnen ca. 20 µm×50 µm groß sind. Ein entlang der Linie A →B (siehe Fig. 8.a) aufgenommenes relatives Höhenprofil der Polymerschicht­ oberfläche (Oberflächen-Profilometer-Scan) ist in Fig. 8.b dargestellt. Auf der Abszisse ist die Ortskoordinate (in µm) aufgetragen, während die Ordinate (in µ m) die zugehörige relative Höhe der Polymerschicht angibt, wobei der Bezugs­ punkt von 0 µm auf der Polymeroberfläche über dem Substratbereich festgelegt wurde. Bezüglich dem Bezugspunkt sind die Polymerschichtabweichungen im Fügebereich und im Bereich des Durchkontaktierungselementes kleiner als 3 µ m.In another exemplary embodiment, a polymer layer is also applied ( 28 ) and structured on the back of the substrate after embedding one or more through-contact elements and possibly further IC components and, if appropriate, grinding and polishing steps. Fig. 8.a shows an enlarged plan view, wherein the via openings (29) is about 30 microns x 30 μ m and the Au conductor tracks about 20 microns x 50 microns are large. A relative height profile of the polymer layer surface (surface profilometer scan) recorded along the line A → B (see FIG. 8.a) is shown in FIG. 8.b. The position coordinate (in µm) is plotted on the abscissa, while the ordinate (in µm) indicates the associated relative height of the polymer layer, the reference point being set at 0 µm on the polymer surface above the substrate area. With regard to the reference point, the polymer layer deviations in the joining area and in the area of the via element are less than 3 μm.

Claims (26)

1. Elektrisch leitende Verbindung zwischen einer ersten und einer zweiten Grenzfläche eines Substrats (8) einer elektronischen Schaltung mit mehre­ ren voneinander elektrisch isolierten Adern (3), dadurch gekennzeichnet, daß die Adern (3) in einem Verbindungselement mit einer ersten und einer zweiten Oberfläche derart angeordnet sind, daß sie die beiden Oberflächen verbinden und daß die erste Oberfläche zumindest teilweise mit der ersten Grenzfläche und die zweite Oberfläche zumindest teilweise mit der zweiten Grenzfläche zusammenfallen.1. Electrically conductive connection between a first and a second interface of a substrate ( 8 ) of an electronic circuit with several ren mutually electrically insulated wires ( 3 ), characterized in that the wires ( 3 ) in a connecting element with a first and a second surface are arranged such that they connect the two surfaces and that the first surface at least partially coincides with the first interface and the second surface at least partially coincides with the second interface. 2. Elektrisch leitende Verbindung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens für einen Teil der elektrisch leitfähigen Adern (3) die Quer­ schnittsabmessungen und die Mittenabstände der Adern (3) eines Verbin­ dungselementes zumindest auf den Oberflächen vorbestimmt genau aus­ gebildet sind.2. Electrically conductive connection according to claim 1, characterized in that at least for part of the electrically conductive wires ( 3 ) the cross-sectional dimensions and the center distances of the wires ( 3 ) of a connec tion element are at least predetermined on the surfaces exactly formed. 3. Elektrisch leitende Verbindung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß wenigstens für einen Teil der elektrisch leitfähigen Adern (3) die Quer­ schnittsabmessungen und/oder die Mittenabstände benachbarter Adern (3) zumindest auf den Begrenzungsflächen Werte kleiner als ein Zehntel­ millimeter haben.3. Electrically conductive connection according to one of claims 1 or 2, characterized in that at least for part of the electrically conductive wires ( 3 ) the cross-sectional dimensions and / or the center distances of adjacent wires ( 3 ) at least on the boundary surfaces values less than a tenth have millimeters. 4. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwei Oberflächen parallel zueinander verlaufen und die Adern (3) je­ weils orthogonal auf den Oberflächen enden. 4. Electrically conductive connection according to one of claims 1 to 3, characterized in that two surfaces run parallel to one another and the wires ( 3 ) each end orthogonally on the surfaces. 5. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Adern (3) in einer oder mehreren parallelen Ebenen angeordnet sind.5. Electrically conductive connection according to one of claims 1 to 4, characterized in that the wires ( 3 ) are arranged in one or more parallel planes. 6. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Adern (3) parallel zueinander ausgebildet sind.6. Electrically conductive connection according to one of claims 1 to 5, characterized in that the wires ( 3 ) are formed parallel to each other. 7. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Abstände benachbarter Adern (3) gleich groß sind.7. Electrically conductive connection according to one of claims 1 to 6, characterized in that the distances between adjacent wires ( 3 ) are the same size. 8. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Adern (3) aus schichtförmigen Leiterbahnen bestehen und/oder eine hohe elektrische Leitfähigkeit haben.8. Electrically conductive connection according to one of claims 1 to 7, characterized in that the wires ( 3 ) consist of layered conductor tracks and / or have a high electrical conductivity. 9. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Länge der Adern (3) deren Breite um ein Vielfaches übertrifft.9. Electrically conductive connection according to one of claims 1 to 8, characterized in that the length of the wires ( 3 ) exceeds their width by a multiple. 10. Elektrisch leitende Verbindung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß zwischen zwei parallelen Oberflächen, auf denen die Adern (3) enden, sich ein quaderförmiges Trägermaterial (7) erstreckt, wobei jede der bei­ den parallelen Oberflächen je eine Begrenzungsfläche des quaderförmigen Trägermaterials (7) mit einschließt, und daß auf einer oder mehreren Be­ grenzungsflächen des quaderförmigen Trägermaterials (7), die von den beiden Oberflächen verschieden sind, isolierende Dielektrikumsschichten (2) aufgebracht sind, auf denen ferner eine oder mehrere elektrisch leiten­ de Adern (3) aufgebracht sind und die weiterhin ihrerseits mit einer Passi­ vierungsschicht (4) versehen sind.10. Electrically conductive connection according to one of claims 1 to 9, characterized in that between two parallel surfaces on which the wires ( 3 ) end, a cuboid carrier material ( 7 ) extends, each of which has a boundary surface on the parallel surfaces of the cuboid carrier material ( 7 ) includes, and that on one or more loading boundary surfaces of the cuboid carrier material ( 7 ), which are different from the two surfaces, insulating dielectric layers ( 2 ) are applied, on which one or more electrically conductive conductors are also applied ( 3 ) are applied and which are in turn provided with a passivation layer ( 4 ). 11. Elektrisch leitende Verbindung nach Anspruch 10, dadurch gekennzeichnet, daß eine isolierende Dielektrikumsschicht (2) und/oder eine Passivierungs­ schicht (4) aus einem Polymer bestehen.11. An electrically conductive connection according to claim 10, characterized in that an insulating dielectric layer ( 2 ) and / or a passivation layer ( 4 ) consist of a polymer. 12. Elektrisch leitende Verbindung nach Anspruch 11, dadurch gekennzeichnet, daß die polymere Dielektrikumsschicht (2) und die polymere Passivierungs­ schicht (4) aus dem gleichen Polymermaterial bestehen.12. An electrically conductive connection according to claim 11, characterized in that the polymeric dielectric layer ( 2 ) and the polymeric passivation layer ( 4 ) consist of the same polymer material. 13. Elektrisch leitende Verbindung nach einem der Ansprüche 11 bis 12, dadurch gekennzeichnet, daß das Trägermaterial (7) aus Silizium und/oder das Polymer (2, 4) aus dem Material Polyimid und/oder die elektrisch leitfähigen Adern (3) aus Gold oder Aluminium bestehen.13. Electrically conductive connection according to one of claims 11 to 12, characterized in that the carrier material ( 7 ) made of silicon and / or the polymer ( 2 , 4 ) made of the material polyimide and / or the electrically conductive wires ( 3 ) made of gold or aluminum. 14. Verfahren zur Herstellung einer elektrisch leitenden Verbindung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß zunächst ein Verbindungselement hergestellt wird und daß das Verbindungselement in eine dafür vorgesehene Aussparung des Substra­ tes (8) eingebettet wird.14. A method for producing an electrically conductive connection according to one of claims 1 to 13, characterized in that first a connecting element is produced and that the connecting element is embedded in a recess provided in the substrate ( 8 ). 15. Verfahren zur Herstellung einer elektrisch leitenden Verbindung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Herstellung eines Verbindungselementes durch folgende Verfah­ rensschritte erfolgt,

• - beidseitige Beschichtung eines Trägermaterial-Wafers (1) mit einer iso­ lierenden Dielektrikumsschicht (2),
• - Ausbilden paralleler, elektrisch leitfähiger Adern (3) durch Dünnfilm-Pro­ zessierung auf einer oder beiden Dielektrikumsschichten (2),
• - beidseitiges Aufbringen von Passivierungsschichten (4),
• - Zersägen des mit Dielektrikumsschichten (2), elektrisch leitfähigen Adern (3) und Passivierungsschichten (4) versehenen Trägermaterial- Wafers (1) in einzelne Verbindungsstreifen, wobei die Sägerichtung or­ thogonal (5) zu den parallelen Adern (3) verläuft,
• - Zersägen eines Verbindungsstreifens in einzelne Verbindungselemente, wobei die Sägerichtung parallel (6) zu den Adern (3) verläuft und die Verbindungselemente eine oder mehrere Adern (3) enthalten.

15. A method for producing an electrically conductive connection according to one of claims 1 to 13, characterized in that the production of a connecting element is carried out by the following procedural steps,

• - Both-sided coating of a carrier material wafer ( 1 ) with an insulating dielectric layer ( 2 ),
• - Forming parallel, electrically conductive wires ( 3 ) by thin-film processing on one or both dielectric layers ( 2 ),
• - application of passivation layers ( 4 ) on both sides,
• - Sawing the substrate material wafer ( 1 ) provided with dielectric layers ( 2 ), electrically conductive wires ( 3 ) and passivation layers ( 4 ) into individual connecting strips, the sawing direction being orthogonal ( 5 ) to the parallel wires ( 3 ),
• - Sawing a connecting strip into individual connecting elements, the sawing direction running parallel ( 6 ) to the wires ( 3 ) and the connecting elements containing one or more wires ( 3 ).

16. Verfahren zur Herstellung einer elektrisch leitenden Verbindung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß ein oder mehrere Verbindungselemente in Substrataussparungen ein­ gesetzt und ausgerichtet werden, weiterhin diese Verbindungselemente planar zu der Front- und Rückseite des Substrats (8) in ihrer Lage dauer­ stabil fixiert werden und/oder nach Bestückung des Substrats (8) mit wei­ teren Bauteilen anschließend mit der Prozessierung auf der Front- oder Rückseite des Substrates (8) fortgefahren wird.16. A method for producing an electrically conductive connection according to one of claims 1 to 13, characterized in that one or more connecting elements are set and aligned in substrate recesses, furthermore these connecting elements planar to the front and back of the substrate ( 8 ) in their The position is permanently fixed and / or after the substrate ( 8 ) is filled with further components, the processing on the front or back of the substrate ( 8 ) is then continued. 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß Verbindungselemente verwendet werden, bei denen der Abstand der beiden Oberflächen mit der Dicke des Substrats (8) genau übereinstimmt.17. The method according to claim 16, characterized in that connecting elements are used in which the distance between the two surfaces corresponds exactly to the thickness of the substrate ( 8 ). 18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß Verbindungselemente verwendet werden, bei denen der Abstand der beiden Oberflächen größer ist als die Dicke des Substrats (8). 18. The method according to claim 16, characterized in that connecting elements are used in which the distance between the two surfaces is greater than the thickness of the substrate ( 8 ). 19. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, daß zum planaren und frontseitenbündigen Einsetzen eines Verbin­ dungselements in eine Substrataussparung auf der Substratfrontseite eine durchsichtige Folie (14) als Referenzebene angebracht wird, wobei die Folie (14) ihrerseits mit einer Lithographiemaske (12), die das spätere Ver­ drahtungsmuster (13) für die Substratoberfläche trägt, verbunden wird und dann mit Hilfe einer optischen Justageeinrichtung (11) das auf einem Ob­ jektträger (9) beweglich verschiebbare und durch die durchsichtige Folie (14) einsehbare Verbindungselement entsprechend dem späteren Ver­ drahtungsmuster (13) in der Substrataussparung ausgerichtet und durch die Folie (14) in seiner Lage fixiert wird.19. The method according to any one of claims 16 to 18, characterized in that for the planar and front-flush insertion of a connec tion element in a substrate recess on the substrate front, a transparent film ( 14 ) is attached as a reference plane, the film ( 14 ) in turn with a lithography mask ( 12 ), which later carries the wiring pattern ( 13 ) for the substrate surface, is connected and then with the help of an optical adjustment device ( 11 ) the object carrier ( 9 ) is movable and can be seen through the transparent film ( 14 ) the later wiring pattern ( 13 ) aligned in the substrate recess and fixed in position by the film ( 14 ). 20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß der Spalt zwischen dem Substrat (8) und einem in eine Substrataus­ sparung eingesetzten, ausgerichteten und fixierten Verbindungselement mit einer Epoxid-Vergußmasse (16) aufgefüllt wird und nach dem Aushär­ ten der Epoxid-Vergußmasse (16) die als Referenzebene fungierende Folie (14) von der Substratfrontseite entfernt wird.20. The method according to claim 19, characterized in that the gap between the substrate ( 8 ) and a used in a substrate ausausung, aligned and fixed connecting element with an epoxy potting compound ( 16 ) is filled and after curing the epoxy potting compound ( 16 ) the film ( 14 ) functioning as reference plane is removed from the substrate front. 21. Verfahren nach einem der Ansprüche 18 bis 19, dadurch gekennzeichnet, daß als Folie (14) eine Adhäsionsfolie oder eine Klebefolie verwendet wird.21. The method according to any one of claims 18 to 19, characterized in that an adhesive film or an adhesive film is used as the film ( 14 ). 22. Verfahren nach einem der Ansprüche 20 bis 21, dadurch gekennzeichnet, daß ein geringer Überstand (18) eines eingebetteten Verbindungselemen­ tes und ein Vergußmassenüberschuß (19) durch Schleif- und Polierpro­ zesse nahezu beseitigt wird, wobei die große Oberfläche der Substratrückseite und/oder die Substrathärte als automatischer Polierstop genutzt wird. 22. The method according to any one of claims 20 to 21, characterized in that a small protrusion ( 18 ) of an embedded Verbindungselemen tes and an excess of sealing compound ( 19 ) by grinding and polishing processes is almost eliminated, the large surface of the substrate back and / or the substrate hardness is used as an automatic polishing stop. 23. Verfahren nach einem der Ansprüche 16 bis 22, dadurch gekennzeichnet, daß auf der Front- und/oder Rückseite des Substrats (8) eine polymere Dielektrikumsschicht (22, 28) aufgebracht wird, ferner diese Schicht mit Kontaktlöchern (23, 29) versehen wird und weiterhin darauf eine erste Me­ tallisierungslage mit galvanisch aufgebrachten Leiterbahnen (24) herge­ stellt wird.23. The method according to any one of claims 16 to 22, characterized in that a polymeric dielectric layer ( 22 , 28 ) is applied to the front and / or back of the substrate ( 8 ), furthermore this layer is provided with contact holes ( 23 , 29 ) is and continues to be a first tallization layer with galvanically applied conductor tracks ( 24 ). 24. Verfahren nach einem der Ansprüche 14 bis 23, dadurch gekennzeichnet, daß für das Trägermaterial (7) eines Verbindungselements und für das Substrat (8) unterschiedliche Materialstoffe benutzt werden.24. The method according to any one of claims 14 to 23, characterized in that different material materials are used for the carrier material ( 7 ) of a connecting element and for the substrate ( 8 ). 25. Verfahren nach einem der Ansprüche 14 bis 24, dadurch gekennzeichnet, daß als Substratmaterial (8) ein keramisches Material oder Silizium verwen­ det wird.25. The method according to any one of claims 14 to 24, characterized in that a ceramic material or silicon is used as the substrate material ( 8 ). 26. Verfahren nach einem der Ansprüche 14 bis 25, dadurch gekennzeichnet, daß der Epoxid-Vergußmasse (16) Keramikanteile beigefügt werden.26. The method according to any one of claims 14 to 25, characterized in that ceramic components are added to the epoxy potting compound ( 16 ).