DE1944131A1 - Verfahren zum Herabsetzen der Stapelfehlerdichte in epitaktischen Schichten von Halbleiterbauelementen - Google Patents
Verfahren zum Herabsetzen der Stapelfehlerdichte in epitaktischen Schichten von HalbleiterbauelementenInfo
- Publication number
- DE1944131A1 DE1944131A1 DE19691944131 DE1944131A DE1944131A1 DE 1944131 A1 DE1944131 A1 DE 1944131A1 DE 19691944131 DE19691944131 DE 19691944131 DE 1944131 A DE1944131 A DE 1944131A DE 1944131 A1 DE1944131 A1 DE 1944131A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- semiconductor
- diffusion
- layers
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000009792 diffusion process Methods 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 40
- 230000007547 defect Effects 0.000 description 10
- 239000000126 substance Substances 0.000 description 8
- 239000002800 charge carrier Substances 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003574 free electron Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 150000001455 metallic ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000011863 silicon-based powder Substances 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/007—Autodoping
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/017—Clean surfaces
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/037—Diffusion-deposition
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/04—Dopants, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/041—Doping control in crystal growth
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/043—Dual dielectric
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Weting (AREA)
Description
IBM Deutschland Internationale Büro-Matchinen Geselhdiaft mbH
Böblingen, 29. August 1969 si-rz
in epitaktischen Schichten von Halbleiterbauelementen
Die Arbeitsweise von Halbleiterbauelementen beruht auf dem Vorhandensein von bestimmten Trägern der elektrischen Ladung in bestimmten Bereichen der jeweiligen Halbleiterbauelementstruktur.
Unter Ladungsträgern versteht man freie Defektelektronen oder freie Elektronen, welche für den Stromtransport durch das Halbleitermaterial hindurch verantwortlich sind. Diejenigen Ladungsträger, die in der Oberzahl in einer gegebenen Zone des Halbleitermaterials vorhanden sind, werden als Majoritätsladungsträger bezeichnet. Diese bestimmen den jeweiligen Leitfähigkeitscharakter, wobei Defektelektronen für P-leitendes und Elektronen
für N-leitendes Material ausschlaggebend sind. Die Bezeichnung Minoritätsladungsträger bezieht sich auf diejenigen Ladungsträger, die in der geringeren Anzahl vorhanden sind· Es sind
dies Defektelektronen in N-leitendem und Elektronen in P-leitendem Material. N-leitende oder P-leitende Zonen werden im allge-
009812/U97
meinen durch die Eindiffusion von geringen Mengen von Dotierungsstoffen erzeugt, welche jeweils den charakteristischen Leitfähigkeitstyp des so behandelten Grundmaterials bestimmen. Die
Dotierstoffe, welche als Majoritätsladungsträger freie Defektelektronen in einem Halbleiterausgangsmaterial erzeugen, sind
unter dem Namen Akzeptoren und diejenigen Substanzen, welche zu freien Elektronen als Majoritätsladungsträger führen, sind ·
als Donatoren bekannt. Ein bekanntes Verfahren zum gezielten Einbau von Dotierungssubstanzen in einen Halbleiterkörper besteht
darin, auf den zu dotierenden Halbleiterkörper eine Maske aus einem Material aufzubringen, welches für die einzudiffundierende
Substanz undurchlässig ist, und die Diffusion durch öffnungen
oder Fenster in dieser Maske hindurch vorzunehmen. Als Maskenmaterialien haben sich Siliziumdioxyd, Siliziumnitrid oder Aluminiumoxyd bewährt. Der Diffusionsschritt selbst erfolgt entweder aus dem gasförmigen oder aus dem festen Zustand der Dotierungssubstanzen, die oft auch mit weiteren inerten Substanzen
ν — , -
gemischt angewendet werden. Nach Durchführung eines bestimmten
Diffusionsschrittes ist es normalerweise in der Praxis üblich,
die Maskenfenster mit weiterem Maskenmaterial abzudecken, was z.B. im Falle der Benutzung von Siliziumdioxyd durch einen
Reoxydationsschritt realisiert werden kann, bei dem das in den
Maskenfenstern freigelegte Silizium sich neuerlich mit einer
schützenden Oxydhaut überzieht. Anschließend werden neue Fenster in einer geänderten Konfiguration in die nunmehr maskierende
Schutzschicht eingebracht, welche als Diffusionsfenster bei der
nachfolgenden Diffusion dient. Auch sind in der Halbleiter-
Docket FI 968 013 009812/1497
19A4131
technik weitgehend Verfahrensschritte im Gebrauch, bei denen
die Schutzschicht entfernt und eine epitaktische Schicht auf die Halbleiteroberfläche aufgezüchtet wird. Das letztere Vorgehen
wird benutzt bei der Einbringung von sogenannten vergrabenen Schichten eines bestimmten Leitfähigkeitstypes in die Halbleiterstruktur· Bei Prozessen, in denen epitaktische Schichten auf ein
vorhergehenden Diffusionsschritten unterworfenem Substrat aufgezüchtet werden ergibt sich eine unerwünscht hohe Stapelfehlerdichte innerhalb der aufzubringenden epitaktischen Schicht.
Stapelfehler erzeugen Ungleichförmigkeiten innerhalb der epitaktischen Schicht, welche die Tendenz zu Kurzschlüssen innerhalb der so hergestellten Halbleitervorrichtung mit sich bringen.
Weiterhin können hierdurch unerwünschte Widerstandeigenschaften ' und Unregelmäßigkeiten innerhalb des Oberflächenverlaufs der
epitaktischen Schicht entstehen, durch welche die nachfolgenden Prozeßschritte stark beeinträchtigt werden können.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde,
ein Verfahren anzugeben, welches es gestattet, auf Halbleiterstrukturen, die bereits Diffusionsschritten unterworfen wurden,
epitaktische Schichten aufzubringen, die nur eine minimale
Stapelfehlerdichte aufweisen. Hierdurch werden die oben genannten Nachteile, die häufig bei den bisher benutzten Herstellungsverfahren für Halbleiterbauelemente auftraten, vermieden. Insbesondere soll das Verfahren geeignet sein, vergrabene Schichten
in Halbleiterbauelemente bzw. in integrierte Halbleiterstrukturen einzubringen. Das Verfahren soll auch bei der Realisierung
Docket FI 968 013 00.981 2/1 49.7
■■■'■■'.". . - 4. - : : ; -._ ■ '■■':"'■-.■■
integrierter Schaltungsanordnungen brauchbar sein»
Das die genannten Nachteile vermeidende Verfahren nach der
Lehre der vorliegenden Erfindung ist dadurch gekennzeichnet, daß vor Aufbringen der epitaktischen Schicht die während vorausgegangener Diffusionsoperationen wirksam gewesenen Maskierungsschichten durch bekannte Ätzverfahren völlig entfernt, daß
anschließend eine neue Oxydierung der so freigelegten Oberfläche
vorgenommen und schließlich auch diese neue Oxidschicht völlig
abgetragen wird.
Der Erfindung liegt die Beobachtung zugrundef daß in der epitaktischen Schicht auftretende Stapelfehler zurückzuführen sind
auf Oberflächenunregelmäßigkeiten und Defekte des Halbleitersubstrates. Diese Defekte bilden sich vorwiegend während der
Durchführung der Diffusionsoperation aus, da die meisten Diffusionsprozesse
in konventioneller Weise bei Temperaturen über
ο ■
1000 C meistens über einige Stunden aufrechterhalten werden,
durchgeführt werden. Die sich auf die genannte Weise einstellenden
Defekte beeinträchtigen jedoch die Funktionsfähigkeit der
Maskenschicht als passivierende Schichten in der endgültig
fertiggestellten Halbleiterstruktur· Insbesondere ist die Wirksamkeit
derartiger passivierende Schichten als Barriere gegen
die Verunreinigung durch metallische Ionen, beispielsweise
durch Natriumionen stark herabgesetzt, wenn diese Schicht bereits einmal als maskierende Schutzschicht während einer oder
mehrerer Diffusionsschritte benutzt wurde. Docket FI 968 013 0 0 9 812 / 14 9 7
194Α131
Einzelheiten der Erfindung gehen aus der folgenden Beschreibung im Zusammenhang mit der Figur hervor. Die einzige Figur stellt
ein Verfahrensflußdiagramra dar» wobei die Halbleiterkonfiguration
in Querschnittsdarstellung für neun verschiedene Verfahrensschritte entsprechend dem Erfindungsgedanken der vorliegendem
Erfindung gezeigt ist.
Das Verfahren beginnt entsprechend Verfahrensschritt 1 mit einem AusgangshalbIeiterplättchen 10 vom P-Leitfähigkeitstyp,
welches vorzugsweise einen spezifischen Widerstand von 10 bis 2OjI,. cm sowie eine Dicke von etwa 2 . 10"1 mm aufweist.
Das Plättchen besteht vorzugsweise aus monokristallinem Silizium, welches nach in der Technik bekannten Verfahren gewonnen
wird, beispielsweise durch Ziehen aus der Schmelze, in welcher eine gewünschte Dotiersubstanz in geeigneter Konzentration
enthalten ist. Anschließend wird der gezogene Halbleiterkörper in eine Vielzahl von Halbleiterplättchen geschnitten. Nach
dem Schneiden erfolgt als Oberflächenbearbeitung Läppen und chemisches Polieren, wodurch die Plättchen auf die gewünschte
Dicke gebracht werden. Die kristallographische Orientierung der Plättchen weicht etwa 4° (* 0,5°) von der M 111 Richtung
ab, wobei diese Abweichung in die Ji10j Richtung weist.
Im Verfahrensschritt 2 wird nun eine Oxydschicht 11 vorzugsweise
aus Siliziumdioxyd mit einer Dicke von 5000 X durch thermisches Aufwachsen aufgebracht, indem in konventioneller
Weise in einer trockenen Sauerstoffatmosphäre bei 970° C über Docket FI 968 013 0 0 9 8 1 2 / U 9 7
eine Zeitdauer von 15 Min. erhitzt wird. Diese Erhitzung wird
in einem feuchten Dampf bei 970 über eine Zeitdauer von 100
Min. fortgeführt und anschließend 5 Minuten lang in trockener Umgebungsatmosphäre getrocknet. Wenn gewünscht, kann die
Oxydschicht auch durch pyrolytisehen Niederschlag oder durch
Kathodenzerstäubung innerhalb eines mit Hochfrequenz betriebenen Kathodenzerstäubungsapparates, wie er aus der US Patentschrift
Nr. 3.369.991 bekannt geworden ist durchgeführt werden·
Unter Benutzung eines in der Technik meistangewendeten Maskierungs—
und Ätzverfahrens wird nunmehr eine Photoresistschichtauf die Oxydschicht aufgebracht und diese mit Maskenfenstern versehen,
durch welche bestimmte Bereiche der Oberfläche des Halbleiterplättchens einem Ätzmittel ausgesetzt werden. Als
solches kann in bekannter Weise gepufferte Fluorwasserstofflösung benutzt werden. Anschließend wird die Photoresistschicht
entfernt, wobei eine Struktur zurückbleibt, wie sie im Verfahrensschritt 3 zu sehen ist, in der die Siliziumdioxydsehicht
11 mit dem Durchbruch 12 als Ätzmaske wirkt, durch deren öffnungen
die Eindiffusion der Dotierungssubstanzen in den Halbleiterkörper
hinein durchgeführt wird.
Nunmehr wird mit einem Ätzmittel geeigneter Zusammensetzung, welches Silizium schneller ätzt als Siliziumdioxyd, durch das
Fenster 12 in der Maske Ii hindurch die Vertiefung 13 in das
Substrat 10 eingeätzt. Eine für diese Zwecke brauchbar© Ätz--" lösung feesitzt folgende Zusamme ns -etz ung: ■
Docket FI 968 OU 00981 27U97 .·-. -
19U131
Vol.-Teile 5 I wässrige H2SQ^ Lösung ... 8
4,8% wässrige HF Lösung ... 3 IO I wässrige GrO3 Lösung ... 2
H2O Lösung ... 40
Anschließend wird die N+-Zone 14 in der ist Verfahrens schritt
5 gezeigten Weise in das Substrat eingebracht, was durch Eindiffusion von einer Donatorsubstanz durch die Maske 11 hindurch
geschieht. Die Diffusionsoperation wird ausgeführt in einem evakuierten Quarzgefäß unter Benutzung von bis zur Entartung
■it Arsen dotierten Siliziumpuder bei einer Temperatur von 1108° C über eine Zeitdauer von 16 Stunden· Die entstehende
N -Zone besitzt einen Flächenwiderstand von 10.fl/O »
Anschließend wird unter Benutzung von konzentrierter Fluorwasserstoffsäur· die Siliziusdioxvdmaske 11 entfernt, wobei
eine Struktur verbleibt, die aus Verfahrensschritt 6 ersichtlich ist, wo das SubstratO eine Vertiefung 13 seiner Oberfläche
besitzt, welche sich deckungsgleich zu der N^-dotierten Zone
14 erstreckt. Nunmehr wird das Halbleiterplättchen durch ein
der bereits oben genannten bekannten Oxydationsverfahren reoxydiert, wodurch sich eine neue Oxydschicht 15 als Abdeckung
axt einer Dicke von 5000 Ä ergibt, was in Verfahrensschritt
7 veranschaulicht ist« Vorzugsweise sollte diese Schutzschicht eine Dicke von wenigstens 4500 Ä besitzen.
Docket FI 968 013 009812/1497
■ ■■■■ ■■:... " - a - ■■ -■ ,-■ - ; ■'-';· :
Unter Benutzung von konzentrierter Fluorwasserstofflösung wird nunmehr auch die Schicht 15 entfernt, wobei eine Struktur nach
Verfahrensschritt 8 übrig bleibt. Diese Struktur ist relativ
frei von Oberflächendefekten, welche innerhalb der in Verfahrensschritt 6 gezeigten Struktur infolge des von dem dort dargestellten Plättchen erlittenen Diffusionsverfahrensschrittes
vorhanden waren. Die Vertiefung 13 innerhalb der Struktur dient als sichtbare Markierung für die Lage des N+-dotierten und in
der Technik öfters als vergrabene Schicht benutzten Zone 14. Für
eine Reihe von möglichen anschließenden Verfahrensschrittenbei der Herstellung von Halbleiterbauelementen ist es günstig, eine
zuverlässige Anzeige des Grenzverlaufs bzw. der Lage der Zone 14, beispielsweise für Zwecke der nachfolgenden Maskenjustierung,
zu besitzen. Nunmehr wird entsprechend dem Verfahrensschritt eine epitaktische, N-leitende Schicht, vorzugsweise mit einem
spezifischen Widerstand von etwa O,λ Π . cm, epitaktisch auf
die Oberfläche des Substrats 10 unter Benutzung irgendeines
konventionellen Verfahrens bei einer Temperatur von 1210° C aufgezüchtet. Diese epitaktische Zone enthält als Dotierstoff Arsen
und besitzt eine Dicke von etwa 5 u. Die Zone 14 ist infolgedessen besonders geeignet als sogenannte vergrabene Schicht
zusammen mit verschiedenen Zonen ausgewählter Leitfähigkeit in
der epitaktischen Schicht 16, die insgesamt eine Halbleitervorrichtung irgendeines speziellen Typs verkörpern. Wird beispielsweise anschließend innerhalb der epitaktischen Gesamtschicht
oberhalb der Zone 14 eine Basis und eine Emitterdiffusion durchgeführt, so wirkt die vergrabene Schicht als Subkollektor.
Docket FI 968 013 00981 2/U97
Wie bereits oben erwähnt, dient die Vertiefung 13 als Indikator
oder als Marke für anschließende MaskenJustierungen, so daß die
Basis- und die Emitterzonen ohne besondere Mühe in der richtigen räumlichen Lage bezüglich des Subkollektor 14 angebracht werden
können. Ein weiterer Aspekt der vorliegenden Erfindung beruht
auf der Erkenntnis, daß als Folge von bei Diffusionsvorgängen benutzten erhöhten Temperaturen Oberflächenunregelmäßigkeiten auf
einem Substrat entstehen, nicht nur allein in den Flächengebieten, die unmittelbar von der Diffusion betroffen werden, vielmehr
ergeben sich auch ähnliche schädliche Einwirkungen an der gesamten Grenzfläche zwischen Diffusionsmaske und Halbleiterplättchen·
Daher ist es zur Ausschaltuns der Defektstellen unterhalb der
Diffusionsmaske erforderlich, daß diese Maske zunächst völlig entfernt wird. Dann wird die gesamte freigelegte Oberfläche von
neuem einem Oxydationsprozeß unterworfen. Diese Oxydation formt die verbleibende Oberfläche mit den noch in ihr enthaltenen
Irregularitäten in einer Oxydschicht um, welche dann schnließend
mitsamt den in ihr enthaltenen Fehlstellen entfernt wird. Bei aus bestimmten Halbleitermaterialien bestehenden Substraten,
die sich nicht leicht in das entsprechende Oxyd überführen lassen, beispielsweise bei solchen aus Germanium oder aus Galliumarsenid, kann man andere Verfahren zur Entfernung des oberflächigen Bereichs der Schicht anwenden. Chemische Verfahren, beispielsweise bekannte Atzverfahren und elektrochemisches Atzen,
können zur Entfernung der Fehlstellen enthaltenden Oberflächenbereiche benutzt werden. Vorzugsweise wird hierbei eine Schichtdicke abgetragen, die mindestens 2000 AE beträgt.
Docket FI 968 013 Q09812/U97
Zur Abätzung eines Oberflächenbereiches aus Germanium ist z.B.
die folgende Ätzzusammensetzung geeignet:
Vol.-Teile -70 I HNO3 ...... 5
48 I HF .... 2
HO .... 7 bis 14
2 ; -.. ■-" ■■■■■■■ -
Nach Entfernung der Maskenschicht kann das Halbleitersubstrat
auch von Defektstellen durch eine Kombination von Ätz- und Reoxydationsschritten befreit werden. Beispielsweise kann eine
Siliziumsubstratoberfläche, von der eine Siliziumdioxydmaskenschicht nach Durchführen eines Diffusionsschrittes entfernt
wurde, zur Entfernung einer dünnen Schicht in der Größenordnung
ο
von 1000 AE Dicke geätzt werden. Dann wird das Substrat in einem
der oben beschriebenen Verfahren unter Bildung einer Oxydschicht
mit der Stärke von etwa 4000 AE wieder oxydiert. Diese Oxydschicht wird nunmehr ihrerseits entfernt, bevor die eigentliche
epitaktische Schicht aufgebracht wird.
Claims (1)
- patentansprqc heVerfahren zum Herabsetzen der Stapelfehlerdichte in epitaktischen Schichten von Halbleiterbauelementen, dadurch gekennzeichnet, daß vor Aufbringen der epitaktischen Schicht die während vorausgegangener Diffusionsoperationen wirksam gewesenen Maskierungsschichten durch bekannte Atzverfahren völlig entfernt, daß anschließend eine neue Oxydierung der so freigelegten Oberfläche vorgenommen und schließlich auch diese neue Oxydschicht völlig abgetragen wird.2· Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß das Halbleitermaterial Silizium, als maskierende Schicht vorzugsweise thermisch aufgewachsenes Siliziumdioxyd verwendet wird·3· Verfahren nach den Patentansprüchen 1 und 2,' gekennzeichnet durch die Anwendung nach der Einbringung von vergrabenen Schichten bzw. von Subkollektoren.4. Verfahren nach den Patentansprüchen 1 bis 3, gekennzeichnet durch das Einbringen einer Markierungszwecken dienenden Vertiefung in das Substrat vor Durchführung der Eindiffusion der vergrabenen Schicht.Docket FI 968 OI3 009812/1497Lee rseι te
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US75823668A | 1968-09-09 | 1968-09-09 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1944131A1 true DE1944131A1 (de) | 1970-03-19 |
Family
ID=25051030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19691944131 Pending DE1944131A1 (de) | 1968-09-09 | 1969-08-30 | Verfahren zum Herabsetzen der Stapelfehlerdichte in epitaktischen Schichten von Halbleiterbauelementen |
Country Status (4)
Country | Link |
---|---|
US (1) | US3600241A (de) |
DE (1) | DE1944131A1 (de) |
FR (1) | FR2017604B1 (de) |
GB (1) | GB1271815A (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0174986A1 (de) * | 1984-03-19 | 1986-03-26 | Advanced Micro Devices Inc | Verfahren zur herstellung und einstellung von eingegrabenen schichten. |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4049478A (en) * | 1971-05-12 | 1977-09-20 | Ibm Corporation | Utilization of an arsenic diffused emitter in the fabrication of a high performance semiconductor device |
US3895965A (en) * | 1971-05-24 | 1975-07-22 | Bell Telephone Labor Inc | Method of forming buried layers by ion implantation |
US3969164A (en) * | 1974-09-16 | 1976-07-13 | Bell Telephone Laboratories, Incorporated | Native oxide technique for preparing clean substrate surfaces |
JPS5177077A (en) * | 1974-12-27 | 1976-07-03 | Suwa Seikosha Kk | Handotaisochino seizohoho |
JPS5232680A (en) * | 1975-09-08 | 1977-03-12 | Toko Inc | Manufacturing process of insulation gate-type field-effect semiconduct or device |
US3976512A (en) * | 1975-09-22 | 1976-08-24 | Signetics Corporation | Method for reducing the defect density of an integrated circuit utilizing ion implantation |
US4052253A (en) * | 1976-09-27 | 1977-10-04 | Motorola, Inc. | Semiconductor-oxide etchant |
US4421576A (en) * | 1981-09-14 | 1983-12-20 | Rca Corporation | Method for forming an epitaxial compound semiconductor layer on a semi-insulating substrate |
US5134090A (en) * | 1982-06-18 | 1992-07-28 | At&T Bell Laboratories | Method of fabricating patterned epitaxial silicon films utilizing molecular beam epitaxy |
US4662956A (en) * | 1985-04-01 | 1987-05-05 | Motorola, Inc. | Method for prevention of autodoping of epitaxial layers |
US4701998A (en) * | 1985-12-02 | 1987-10-27 | International Business Machines Corporation | Method for fabricating a bipolar transistor |
JP2754609B2 (ja) * | 1988-06-08 | 1998-05-20 | 日本電気株式会社 | 半導体装置の製造方法 |
US5131979A (en) * | 1991-05-21 | 1992-07-21 | Lawrence Technology | Semiconductor EPI on recycled silicon wafers |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL6708915A (de) * | 1966-07-01 | 1968-01-02 |
-
1968
- 1968-09-09 US US758236A patent/US3600241A/en not_active Expired - Lifetime
-
1969
- 1969-08-07 FR FR696927265A patent/FR2017604B1/fr not_active Expired
- 1969-08-30 DE DE19691944131 patent/DE1944131A1/de active Pending
- 1969-09-08 GB GB44314/69A patent/GB1271815A/en not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0174986A1 (de) * | 1984-03-19 | 1986-03-26 | Advanced Micro Devices Inc | Verfahren zur herstellung und einstellung von eingegrabenen schichten. |
EP0174986A4 (de) * | 1984-03-19 | 1989-06-14 | Advanced Micro Devices Inc | Verfahren zur herstellung und einstellung von eingegrabenen schichten. |
Also Published As
Publication number | Publication date |
---|---|
GB1271815A (en) | 1972-04-26 |
FR2017604A1 (de) | 1970-05-22 |
US3600241A (en) | 1971-08-17 |
FR2017604B1 (de) | 1974-02-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69525922T2 (de) | Herstellung eines elektrischen Bauteils | |
DE1614540C3 (de) | Halbleiteranordnung sowie Verfahren zu ihrer Herstellung | |
CH615781A5 (de) | ||
DE7233274U (de) | Polykristalline siliciumelektrode fuer halbleiteranordnungen | |
DE1589810B2 (de) | Passiviertes halbleiterbauelement und verfahren zu seiner herstellung | |
DE2544736A1 (de) | Verfahren zum entfernen von verunreinigungen aus monokristallinem silicium | |
DE1544214A1 (de) | Verfahren zum Zuechten von duennen,schwach dotierten homogenen epitaktischen Siliziumschichten bei niedrigen Temperaturen,insbesondere zum Herstellen von UEbergaengen mit extrem niedrigem Widerstand in Flussrichtung | |
DE2655341A1 (de) | Halbleiteranordnung mit passivierter oberflaeche und verfahren zur herstellung dieser anordnung | |
DE1944131A1 (de) | Verfahren zum Herabsetzen der Stapelfehlerdichte in epitaktischen Schichten von Halbleiterbauelementen | |
DE2031333C3 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes | |
DE2019655C2 (de) | Verfahren zur Eindiffundierung eines den Leitungstyp verändernden Aktivators in einen Oberflächenbereich eines Halbleiterkörpers | |
DE2633714C2 (de) | Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung | |
DE2103468A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2718449A1 (de) | Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte anordnung | |
DE1803024A1 (de) | Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE2531003A1 (de) | Verfahren zur ionenimplantation durch eine elektrisch isolierende schicht | |
DE2162445C3 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2239687B2 (de) | Verfahren zum aetzen eines mehrschichtigen halbleiterkoerpers mit einem fluessigen aetzmittel | |
DE2316095A1 (de) | Verfahren zur herstellung integrierter schaltungen mit komplementaer-kanal-feldeffekttransistoren | |
DE1964837A1 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung und insbesondere lichtemittierender Halbleiterdioden | |
DE1802849B2 (de) | Verfahren zum herstellen einer monolithischen schaltung | |
DE1044279B (de) | Verfahren zur Herstellung von Kontakten an Halbleiterkoerpern fuer Halbleiteranordnungen | |
DE1258983B (de) | Verfahren zum Herstellen einer Halbleiteranordnung mit epitaktischer Schicht und mindestens einem pn-UEbergang | |
DE2152057A1 (de) | Verfahren zur Herstellung eines Halbleiteraufbaus | |
DE2140023A1 (de) | Halbleiteranordnung auf einem Halbleiterträger und Verfahren zu deren Herstellung |