DE1616337A1 - Circuit for generating a variety of frequencies - Google Patents

Description

"Schaltung zur Erzeugung einer Vielzahl von Frequenzen" Die- Erfindung betrifft eine Schaltung zur Erzeugung einer Vielzahl von Frequenzen, wobei benachbarte Frequenzen gle. chen Abstand zueinander aufweisen, bestehend aus einem die= se Frequenzen liefernden freischwingenden Oszillator, dessen gegebenenfalls in der Frequenz heruntergeteilte oder umgesetzte Frequenz auch einem elektronischen Teiler mit einstellbarem und. die Sollfrequenz bestimmendem Teilerfaktor zugeführt wird,-aus einer Vergleicheschaltung, der neben der Ausgangsfrequenz des Teilers eine hochkonstante Vergleichsfrequenz zugeführt wird,: wobei. aus dem Vergleich der beiden Frequenzen ein Kriterium für die Nachregelung des freischwingendes Oszillators auf die Sollfrequenz go- Wonnen wird und aus einem Vervielfacher für die Frequenz 3es freischwingenden Oszillators zur zusätzlichen Ausnutzung dessen Oberwellen."Circuit for generating a plurality of frequencies" The invention relates to a circuit for generating a plurality of frequencies, adjacent frequencies being the same. have chen distance to each other, consisting of a = se frequencies delivering free-running oscillator, whose frequency, if necessary divided down or converted in frequency, also an electronic divider with adjustable and. the divider factor determining the nominal frequency is fed from a comparison circuit to which, in addition to the output frequency of the divider, a highly constant comparison frequency is fed: where. from the comparison of the two frequencies is a criterion for the readjustment of the free-swinging oscillator to the desired frequency go- delights and 3es of a multiplier for the frequency free-swinging oscillator for the additional utilization of its harmonics.

Schaltungen zur Erzeugung einer Vielzahl von Frequenzen, wobei benachbarte Frequenzen gleichen Abstand zueinander aufweisen und die aus einem freischwingenden Oszillator, einem im Teilerfaktor einstellbaren Teiler und einer Vergleichsschaltung, der neben der Teilerausgangsfrequenz noch eine hochkonstante Frequenz, die den Abstand der einzelnen zu erzeugenden Frequenzen bestimmt und die eine Regelspannung zur Einstellung des Oszillators auf seine Sollfrequenz erzeugt, sind bekannt. Durch Einstellung des Teilerfaktors wird die Frequenz des Oszillators bestimmt. An der Einstellungseinrichtung für den Teilerfaktor kann somit direkt die eingestellte Frequenz abgelesen werden. Oszillatoren sind jedoch nicht über einen beliebig breiten Frequenzbereich elektronisch durchstimmbar, sondern meist nur in einem Bereich, dessen Frequenzgrenzen sich wie 1 : 2 verhalten. Zur Vermeidung eines zusätzlichen Oszillators ist man daher gezwungen, die Ausgangsfrequenz der oben beschriebenen Schaltung zu vervielfachen. Es ist nunmehr jedoch nicht ohne weiteres möglich, auch die vervielfachte Frequenz an der Einstelleinrichtung den Teilerfaktors abzulesen. Wird beispielsweise angenommen, daß der Frequenzabstand zweier benachbarter Frequenzen jeweils (also auch z. B: nach Verdoppelung) 100 KHz sein soll, und ist der freischwingende Oszillator zwischen 10 und 19,9 lVIiz durchstimmbar, so muß, will man z. B. eine Spannung mit der Frequenz 25,5 MHz abnehmen, die Frequenz 12,75 MIZ verdoppelt werden. Am Teiler müBte man also den der Frequenz 12,25 MHz entsprechenden Teilerfaktor eiastellen. Um dies zu ermöglichen, müßten bei. der Einrichtung zur Einstellung des Teilerfaktors Zwischenstufen vorhanden sein: Aber auch dann müßte man sich jeweils die abgegebene Frequenz bei der Vervielfachung erst aus der ablesbaren Frequenz ermitteln. Es wäre zwar auch denkbar, bei der Verdopplung eine völlig neue Kodierung der dann z. B: auf 25,5 lz eingestellten Frequenz wirksam werden zu lassen, jedoch würde dies einen enormen Aufwand bedeuten, da die Kodierungen für die einzelnen Ziffern des eingestellten Frequenzwerts ja völlig voneinander abweichen und bei der Vervielfachung auch Überträge zwischen den Kodierungseinrichtungen der einzelnen Ziffern zu berücksichtigen sind.Circuits for generating a large number of frequencies, with adjacent frequencies being equally spaced from one another and consisting of a free-running oscillator, a divider adjustable in the division factor and a comparison circuit which, in addition to the divider output frequency, also has a highly constant frequency that determines the spacing of the individual frequencies to be generated and which generate a control voltage for setting the oscillator to its setpoint frequency are known. The frequency of the oscillator is determined by setting the division factor. The frequency set can thus be read directly from the setting device for the division factor. However, oscillators cannot be electronically tuned over an arbitrarily wide frequency range, but mostly only in a range whose frequency limits are 1: 2. To avoid an additional oscillator, one is therefore forced to multiply the output frequency of the circuit described above. However, it is now not easily possible to also read off the multiplied frequency on the setting device of the division factor. If, for example, it is assumed that the frequency spacing between two adjacent frequencies should be 100 KHz each (i.e. also e.g. after doubling), and if the free-running oscillator can be tuned between 10 and 19.9 lVIiz, then B. decrease a voltage with the frequency 25.5 MHz, the frequency 12.75 MIZ doubled. At the divider one would have to set the division factor corresponding to the frequency 1 2.25 MHz. To make this possible, would have to be. The device for setting the division factor must have intermediate stages: But even then one would first have to determine the frequency emitted during the multiplication from the readable frequency. It would also be conceivable, when doubling, a completely new coding of the z. B: To allow the frequency set to 25.5 lz to take effect, but this would mean enormous effort, since the codings for the individual digits of the set frequency value differ completely and, when multiplying, transfers between the coding devices of the individual digits must also be taken into account are.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, für die eingangs beschriebene Schaltung eine direkte Prequenzanzeige an der Einstelleinrichtung für den Tellerfaktor zu ermöglichen, ohne daß hierfür ein sehr großer Auf-wand an Kodiereinrichtungen notwendig wird.The underlying object of the invention is to allow direct Prequenzanzeige to the adjuster for the dish factor for the above-described circuit without a huge up this wall of encoders is necessary.

Gelöst wird diese Aufgabe dadurch, daß bei der Vervielfachung (Faktor n) der. Frequenz des freischwingenden Oszillators Schaltmittel wirksam sind, die gegenüber dem Betrieb ohne Vervielfachung entweder die hochkonstante Vergleichsfrequenz auf den n-ten Teil herunterteilen oder die Ausgangsfrequenz des Teilers zusätzlich mit dem Faktor n beaufschlagen, und daß bei gleichbleibender Kodierung der die eingestellte Frequenz wiedergebenden Ziffern der Teilerfaktoreinstellung, die bei der kleinstmöglichen 0s# zillatorfrequenz 0 sind und sich rechts von der ersten von 0 verschiedenen Dezimalstelle befinden, der Tellerfaktor in den einzelnen, in der Breite dem Grundfrequenzbereich (Bereich ohne Vervielfachung) entsprechenden, Teilbereichen dadurch an die geänderten Verhältnisse angepaßt ist, daß die im Grundbereich verwendeten Tellerfaktoren jeweils um einen konstanten, sich aus der Differenz der bei der niedr3& sten Grundfrequenz und-der niedrigsten Frequenzen der Teibereiche bei Vervielfachung benötigten Tellerfaktoren ergebenden Betrag erhöht werden. Eine Verminderung des Aufwands wird somit bei den Dezimalstellen der einzustellenden Frequenz erreicht, die bei der kleinstmöglichen Frequenz des Oszillators@gleich 0 sind und rechts von der ersten Dezimalstelle stehen, die von 0 verschieden ist. Bei dem oben angegebenen Beispiel eines Frequenzbereichs von 10,0 - 1999 MHz (ohne Verdopplung) ist die niedrigste Frequenz 10,0 Miz und somit ist die Ziffer 1 von niedrigen Dezimalstellen kommend die erste von 0 verschiedene Ziffer. Damit braucht bei der Verdopplung (oder auch Verdreifachung) an den die 0,1 MHz und den die Megaherz-Schritte umkodierenden Einrichtungen nichts geändert werden; auch für die 10 MHz Schritte ist bei dem gewählten Zahlenbeispiel keine Änderung der Kodierung notwendig, Man kann, um den durch die Erfindung gebotenen Vorteil auszunützen, auch dort als niedrigste Frequenz einen Frequenzwert, der möglichst viele Nulleu am Ende aufweist, vorsehen, wo der auszunutzende Frequenzbe. reich bei einer weniger geeigneten Ziffernfolge beginnt.This problem is solved by the fact that in the multiplication (factor n) the. Frequency of the free-running oscillator Switching means are effective which, compared to operation without multiplication, either divide the highly constant comparison frequency down to the nth part or additionally apply the factor n to the output frequency of the divider, and with constant coding of the digits representing the set frequency of the division factor setting , which are 0 at the lowest possible 0s # oscillator frequency and are to the right of the first decimal place different from 0, the plate factor in the individual sub-ranges corresponding in width to the basic frequency range (range without multiplication) is adapted to the changed conditions by the plate factors used in the basic area are each increased by a constant amount resulting from the difference between the plate factors required for the lowest basic frequency and the lowest frequencies of the partial areas when multiplied. A reduction in the effort is thus achieved with the decimal places of the frequency to be set, which are equal to 0 at the lowest possible frequency of the oscillator @ and are to the right of the first decimal place, which is different from 0. In the above example of a frequency range from 10.0 - 1999 MHz (without doubling) the lowest frequency 1 is 0.0 Miz and thus the number 1 coming from lower decimal places is the first number different from 0. This means that nothing needs to be changed when doubling (or even tripling) the 0.1 MHz and the megahertz steps recoding devices; In the numerical example chosen, no change to the coding is necessary for the 10 MHz steps either Frequency range rich begins with a less suitable sequence of digits.

Z. B. wird man, wenn die niedrigste benötigte Frequenz bei 11,3-MHz liegt, ebenfalls als niedrigste Frequenz 10,0 MHz wählen und die Frequenzen zwischen 10 und 11,2 MHz ungenutzt lassen, Die Erfindung kann bei Schaltungen angewendet werden, bei denen die Oszillatorfrequenz dem Teiler direkt zugeführt wird, jedoch auch dort, wo man die Oszillatorfrequenz zu- erst in eine andere, meist tiefere Frequenz mittels einer hochkonstanten Frequenz umsetzt, Auch ist es gleichgültig, welche Art von Frequenzteiler verwendet wird, d. h. ob die Anfangs. oder Endstellung des Teilers durch die Frequenz. einstellung geändert wird. Die ,Änderung des Tellerfaktors um den konstanten Betrag in den einzelnen Teilbereichen kann dadurch bewirkt werden, daß man die End- oder die Anfangsstellung des Teilers verschiebt. For example, if the lowest frequency required is 11.3 MHz, you will also select 10.0 MHz as the lowest frequency and leave the frequencies between 10 and 11.2 MHz unused. The invention can be applied to circuits, where the oscillator frequency is fed directly to the divider, but also where the oscillator frequency is first converted into another, usually lower frequency using a highly constant frequency . or end position of the divider by the frequency. setting is changed. The change of the plate factor by the constant amount in the individual sub-areas can be effected by shifting the end or the start position of the divider.

In der Zeichnung ist in der Fig..1 ein Ausführungsbeispiel der erfindungsgemäßen Schaltung prinzipiell dargestellt. Der freischwingende Oszillator ist mit 1 bezeichnet. Dieser Oszillator soll zwischen den Frequenzgrenzen f1 = 'l0,0 und 19,95 MHz abstimmbar sein. In der voll ausgezogenen, Schalterstellung der Schalter 10 erhält man je nach Einstellung des Tellerfaktors an der Klemme 11 eine der Frequenzen f = 'I0,0, 10, 1 ..... 19,$, 19,9 MHz. Zur Erzielung dieses einstellbaren Frequenzrasters wird hier die Oszillatorfrequenz in der Mischstufe 2 mit der hochkonstanten Frequenz f2 = 21 MHz überlagert. Dem Teiler 4 wird aufgrund des Tiefpasses 3 somit eine Frequenz f3 zugeführt, die zwischen den Frequenzen 1,1 und 11 MHz varifiert. Der Teilerfaktor N des Frequenzteilers 4 wird über die Einstelleinrichtung 6 eingestellt, an der'unmittelbar die eingestellte Frequenz werden kann. Der dem Teiler 4 nachgeschalteten Phasenvergleichsstufe wird neben der Frequenz f3IN in der ausgezogenen-Schaltstellung des Schalters 12 die Frequenz f4 von z. B. 0,1 MHz zugeführt. Die Phasenvergleichsschaltung regelt über die Leitung 13 den Oszillator solange nach, bis Übereinstimmung der ihr zugeführten Frequenzen besteht. Dann weist der Oszillator die durch den Teilerfaktor bestimmte Sollfrequenz auf.In the drawing, an embodiment of the circuit according to the invention is shown in principle in Fig..1. The free-running oscillator is denoted by 1. This oscillator should be tunable between the frequency limits f1 = '10.0 and 19.95 MHz. In the fully extended switch position of switch 10, depending on the setting of the plate factor at terminal 11, one of the frequencies f = 'I0.0, 10, 1 ..... 19, $, 19.9 MHz is obtained. To achieve this adjustable frequency grid, the oscillator frequency in mixer 2 is superimposed with the highly constant frequency f2 = 21 MHz. Due to the low-pass filter 3, the divider 4 is thus supplied with a frequency f3 which varies between the frequencies 1.1 and 11 MHz. The division factor N of the frequency divider 4 is set via the setting device 6, at which the set frequency is directly applied can be. The phase comparison stage connected downstream of the divider 4, in addition to the frequency f3IN in the pulled-out switch position of the switch 12, the frequency f4 of z. B. 0.1 MHz supplied. The phase comparison circuit adjusts the oscillator via line 13 until the frequencies fed to it match. The oscillator then has the setpoint frequency determined by the division factor.

Die bisher beschriebene Schaltung ist bekannt. Da dem Teiler Frequenzen f3 zwischen 1,1 und 11 MHz zugeführt werden und seine Ausgangsfrequenz f3IN gleich 0,1 MHz sein muß, müssen Teilerfaktoren N zwischen 11 und 110 am Teiler einstellbar sein.The circuit described so far is known. Because the divider frequencies f3 is supplied between 1.1 and 11 MHz and its output frequency is equal to f3IN Must be 0.1 MHz, division factors N between 11 and 110 must be set on the divider be.

Die beschriebene Schaltung soll jedoch auch zur`Erzeugung von Fpequenzen zwischen 20 und 39,90 MHz einsetzbar sein. Hierzu werden die Schalter 10 in die gestrichelt gezeichnete Stellung gebracht, so daß die Ausgangsspannung des Oszillators 1 über den Frequenzverdoppler 9 geführt wird. Erfindungsgemäß wird nunmehr die Frequenz f4 über den Frequenzteiler 7 geführt, so daß der Phasenvergleichsstufe 5 eine Frequenz von 0,05 MHz zugeführt wird. Zusätzlich muß aber auch der Tellerfaktor N nunmehr um einen konstanten Betrag geändert werden, was durch den Block 8 angedeutet ist. Während, wie oben bereits erwähnt, die Umkodierung der 0,1- und Eiz-Schritte der Frequenzeinstelleinrichtung 6 beinhalten werden kann, also z. B, bei 11,5, 21,5 und 31s5 MHz an dem Einstellknopf für die 0,1 Schritte jeweils eine 5 und an dem Einstellknopf für die LlfZ Schritte jeweils eine 1-eingestellt wird, muß für die 10 MHz Schritte, abge. sehen davon, daß bei Erreichen der Schaltung 20 MHz die Verdopplung (9) der Frequenz f1 und die Teilung (?) der Frequenz f4 eingeschaltet werden muß, in jedem Schritt eine neue Kodierung wirksam werden.However, the circuit described should also be used to generate frequencies can be used between 20 and 39.90 MHz. For this purpose, the switches 10 are in the Bred the position shown in dashed lines, so that the output voltage of the oscillator 1 is performed via the frequency doubler 9. According to the invention, the frequency is now f4 through the frequency divider 7 out, so that the phase comparison stage 5 a frequency of 0.05 MHz is supplied. In addition, the plate factor must also be included N can now be changed by a constant amount, which is indicated by block 8 is. While, as mentioned above, the recoding of the 0.1 and Eiz steps the frequency setting device 6 can be included, so z. B, at 11.5, 21.5 and 31s5 MHz on the setting button for the 0.1 steps in each case a 5 and on the If the setting knob for the LlfZ steps is set to a 1, it must be set for the 10 MHz steps, ab. see that when the circuit reaches 20 MHz, the doubling (9) the frequency f1 and the division (?) Of the frequency f4 must be switched on, a new coding will take effect in each step.

Oben wurde erwähnt, daß der Tellerfaktor in den Teilbereichen, in denen die Verdopplung wirksam ist, um einen bestimmten Betrag verändert werden muß. Diese Beträge lassen sich wie folgt errechnen: Grundsätzlich ergibt sich der Tellerfaktor aus der dem Teiler zugeführten Frequenz (hier f3) dividiert durch die der Phasenvergleichsschaltung zugeführten Vergleichsfrequenz (f4 bzw. f4/2). Wie bereits oben erwähnt, ergeben sich hieraus für den Bereich 10 - 19,9 MHz Tellerfaktoren zwischen 11 und 110. Im anschließenden Frequenzbereich 20 - 29,9, der dem Grundfrequenzbereich 10 - 19,9 in der Breite entspricht, schwingt der Oszillator zwischen 10 und 14,.95 MHz und es werden dem Teiler 4 Frequenzen zwischen 6,05 und 11 MHz zugeführt. Die Vergleichsfrequenz ist nunmehr 0,05 MHz, woraus sich Teilerfaktoren zwischen 121 und 220 errechnen. Die in diesem Frequenzbereich einzustellenden Teilerfaktoren unterscheiden sich von dem im Grundfrequenzbereich einzustellenden Tellerfaktoren um den konstanten Betrag von 110: Also muß in diesem Frequenzbereich der Teiler 4 so verändert werden, daß Tellerfaktoren zwischen- 121 und 22Q zustandekommen. Hierzu kann man die Anfangsstellung des Teilers um den genannten Zahlenwert von 110 erniedrigen bzw. die Endstellung um 110 erhöhen. Im nächstfolgenden Teilbereich von 30,0 - 39,9 MHz, der wieder die Breite des Grundbereichs aufweist, schwingt der Oszillator 1 zwischen 15 und 19,95 MHz. Der Teiler erhält also Frequenzen zwischen 1,05 und C MHz.It was mentioned above that the dish factor in the sub-areas in where the doubling is effective must be changed by a certain amount. These amounts can be calculated as follows: Basically, this results in the plate factor from the frequency fed to the divider (here f3) divided by that of the phase comparison circuit supplied comparison frequency (f4 or f4 / 2). As mentioned above, result This results in plate factors between 11 and 110 for the range 10 - 19.9 MHz. in the subsequent frequency range 20-29.9, the base frequency range 10-19.9 corresponds in width, the oscillator oscillates between 10 and 14, .95 MHz and 4 frequencies between 6.05 and 11 MHz are fed to the divider. The comparison frequency is now 0.05 MHz, from which division factors between 121 and 220 can be calculated. The division factors to be set in this frequency range differ from the plate factor to be set in the fundamental frequency range by the constant Amount of 110: So the divider 4 must be changed in this frequency range so that that plate factors between 121 and 22Q come about. For this you can use the starting position of the divider by the stated numerical value of 110 or the end position increase by 110. In the next sub-range from 30.0 - 39.9 MHz, which is again the Has the width of the base area, the oscillator 1 oscillates between 15 and 19.95 MHz. The divider thus receives frequencies between 1.05 and C MHz.

Die Vergleichsfrequenz bleibt f4/2 = 0,05 Mz. E$ errechnen sich hieraus Teilerfaktoren-zwischen 21 und 't20, die sich von den Tellerfaktoren des Grundbereiche 10 - 19,9 MHz um den konstanten Betrag 10 unterscheiden. Bei Frequenzen ab 30 MHz muh also der Teiler 4 so abgeändert werden, daB Tellerfaktoren zwischen 21 und 120 auftreten. Oben wurde gezeigt, daß die Differenz sich entsprechender Teilerfaktoren in den einzelnen Teilbereichen konstant ist. Es genügt daher, die Differenz nur für jeweils eine Frequenz des Bereichs zu ermitteln, z. B. jeweils für die niedrigste Frequenz der Bereiche oder auch für die höchste. Bei Umsetzung der dem Teiler zugeführten Frequenz ist der Differenzbetrag in ersten Bereich mit Verdopplung (im Beispiel 20 - 29,9 MHz) immer gleich dem maximalen Teilerfaktor des Grundbereichs (10 - 19,9 MHz) also 't10. Für den anschließenden Bereich (30 - 39,9 MHz) ist der Differenzbetrag dagegen gleich dem minimalen Teilerferktor des Grundbereichs minus -1 (N min - 1) also 1'f-1 = 10. Bei direkter Zuführung der oszillatorfrequenz zum Teiler (also ohne Umsetzung) ist dagegen bei Verdopplung der Differenzbetrag für den ersten an den Grundbereich anschließenden Frequenzteilbereich gleich dem kleinsten Teilerfaktor des Grundbereichs (N) und für den nächsten Bereich gleich dem höchsten im Grundbereich auftretenden Teilerfaktor plus 1 r @ + 1).The comparison frequency remains f4 / 2 = 0.05 Mz. E $ are calculated from this dividing factors between 21 and 't20, which differ from the plate factors of the basic range 10-19.9 MHz by the constant amount 10. At frequencies above 30 MHz, the divider 4 must therefore be modified in such a way that plate factors between 21 and 120 occur. It was shown above that the difference between the corresponding division factors is constant in the individual sub-areas. It is therefore sufficient to determine the difference only for one frequency of the range, e.g. B. each for the lowest frequency of the areas or for the highest. When converting the frequency fed to the divider, the difference in the first range with doubling (in the example 20-29.9 MHz) is always equal to the maximum division factor of the basic range (10-19.9 MHz), i.e. 't10. For the subsequent range (30 - 39.9 MHz), on the other hand, the difference is equal to the minimum divider of the basic range minus -1 (N min - 1), i.e. 1'f-1 = 10 Implementation), on the other hand, when doubling, the difference for the first frequency subrange following the basic range is equal to the smallest division factor of the basic range (N) and for the next range is equal to the highest division factor occurring in the basic range plus 1 r @ + 1).

Beim Ausführungsbeispiel der Fig. 1 wurde bei der Verdopplung die Vergleichsfrequenz halbiert. Anstelle einer Halbierung kann man auch eine geeignete gleichbleibende Vergleichsfrequenz verwenden, muß dann allerdi:nngs eine in der Zuführung der Oszillatorsparnung zur phasenvergleichsschaltung liegende Teilerschaltung mit dem Faktor die im Grundbereich wirksam war, bei der Verdopplung unwirksam machen. .Auch könnte man bei der Verdopplung eine Verdopplerschaltung in diesen Zweig einschalten.In the embodiment of FIG. 1, the comparison frequency was halved when doubling. Instead of halving, a suitable constant comparison frequency can also be used, but then a divider circuit with the factor must be in the supply of the oscillator saving to the phase comparison circuit which was effective in the basic area, make it ineffective when doubling. You could also switch on a doubler circuit in this branch when doubling.

In der Fig. 2 der Zeichnung ist für das oben angegebene Beispiel eine Ausführungsmöglichkeit des Teilers und dessen Kodierung dargestellt. .Arm der Memme 14 wird die vom Umsetzer 2 der Fig. 1 kommende Frequenz f3 nach Impulsformung zugeführt. Der Zähler besteht hier aus den beiden den 'i00 KHz und 1 MHz Schritten zugeordneten Zählstufen 15 und 16. Mit diesen Zählstufen ist eine Teilung auf möglich. Da der höchstvorkommende Teilerfaktor bei de2 gewählten Beispiel,220 ist, genügt es hier nur noch zwei Flip-Flop-Stufen 17 und 18 vorzusehen, die die Wertigkeit 100 bzw. 200 haben. Die Schalter 19, 20 und 21 entsprechen den Einstellgliedern der. Einrichtung 6 der Fig. 1. Nit ihnen. wird der Teilerfaktor also die gewünschte Frequenz eingestellt. Beim Ausführungsbeispiel der Fig. 2 sind die maximalen Teilerfaktoren gleich der Endstellung des Teilers gewählt. Die Stellung der Schalter 19 und 20 bestimmt die ILusgangsstellung des Teilers. Die Einstellung der Schalter 19 und 20 wird über die Kodiereinrichtungen 22-und 23 auf die Teilerstufen 15 und 16 übertragen, d. h. diese Stufen werden am Ende jedes Zählvorganges in eine durch die Einstellung der Schalter 19 und 20 bestimmte Stellung gebracht. Im vorliegenden Falle ist es die Aus, gangsstellung 43, da eine Frequenz von 14,3 eingestellt ist. Der maximale Teilerfaktor ist, wie oben erwähnt, im Bereich 10 - 19,9 MHz 110. Dies bedeutet, daß nach 67 Eingangsimpulsen die Endstellung erreicht ist. Da bei 14,3 Ifiz Oszillatorfrequenz 6,7 MHz dem Teiler zugeführt werden, ist dessen Ausgangsfrequenz 0,1 MHz. Bei Erreichen der Endstellung 110 gibt das Gatter 24 einen Impuls ab, da es dann von den Zählstufen 16 und 17 jeweils ein Signal erhält und außerdem vom Oder-Gatter 27 her. nicht gesperrt ist. Der Impuls aus dem Gatter 24 läuft über das Gatter 29 zu den Rückstelleinrichtungen 30 - 33 und bringt die Zählstufen 15, 16, 17 und 18 wieder in die Ausgangslage (43). Außerdem kann dieser Impuls als Ausgangsimpuls dienen. Wird der Schalter 21 in die Stellung "20" gebracht, so bewirkt er über das Oder-Gatter 27 und die Klemme 34 die Umschaltung auf Verdopplung und die Einschaltung des Teilers für f4. Außerdem werden über die Oder-Gatter 27 und 28 nunmehr die Gatter 25 und 26 gesperrt. Damit kann nur noch das Gatter 26 einen Ausgangsimpuls erzeugen und dies geschieht bei Erreichen der Stellung 220, also bei dem in diesem Bereich höchsten vorkommenden Teilerfaktor. Auch durch das Ausgangssignal des Gatters 26 wird die Rückstellung der Zählstufen bewirkt. Wird schließlich der Schalter 21 in die Stellung-"30" gebracht, so bleibt die Verdopplung eingeschaltet, das Gatter 24 gesperrt und nun-.' mehr gibt das Gatter 25 bei Erreichen der Stellung '(20 ein Rückatellsignal ab.In Fig. 2 of the drawing, one embodiment of the divider and its coding is shown for the example given above. .Arm of the meme 14, the frequency f3 coming from the converter 2 of FIG. 1 is supplied after pulse shaping. The counter here consists of the two counting stages 15 and 16 assigned to the 100 KHz and 1 MHz steps. With these counting stages, there is a division possible. Since the highest occurring division factor in the example chosen is 220, it is sufficient here to provide only two flip-flop stages 17 and 18, which have the value 100 and 200, respectively. The switches 19, 20 and 21 correspond to the setting members of. Device 6 of Fig. 1. Nit them. the division factor is set to the desired frequency. In the embodiment of FIG. 2, the maximum division factors are chosen equal to the end position of the divider. The position of switches 19 and 20 determines the initial position of the divider. The setting of the switches 19 and 20 is transmitted via the coding devices 22 and 23 to the divider stages 15 and 16, ie these stages are brought into a position determined by the setting of the switches 19 and 20 at the end of each counting process. In the present case it is the starting position 43, since a frequency of 14.3 is set. As mentioned above, the maximum division factor is 110 in the range 10-19.9 MHz. This means that the end position is reached after 67 input pulses. Since at 14.3 Ifiz the oscillator frequency is 6.7 MHz fed to the divider, its output frequency is 0.1 MHz. When the end position 110 is reached, the gate 24 emits a pulse because it then receives a signal from each of the counting stages 16 and 17 and also from the OR gate 27. is not locked. The pulse from the gate 24 runs via the gate 29 to the resetting devices 30-33 and brings the counting stages 15, 16, 17 and 18 back to the starting position (43). This pulse can also serve as an output pulse. If the switch 21 is brought to the "20" position, it effects the switchover to doubling and the activation of the divider for f4 via the OR gate 27 and the terminal 34. In addition, the gates 25 and 26 are now blocked via the OR gates 27 and 28. This means that only the gate 26 can generate an output pulse and this happens when the position 220 is reached, that is to say with the highest division factor occurring in this area. The resetting of the counting stages is also effected by the output signal of the gate 26. If the switch 21 is finally brought to the "30" position, the doubling remains switched on, the gate 24 is blocked and now-. more the gate 25 emits a return signal when the position '(20 is reached).

Obwohl mit der beschriebenen Schaltung auch mit Verdopplung gearbeitet wurde, konnte die Kodierung der 0,1 und 1 MHz Schritte hier beibehalten werden und trotzdem konnte jeweils die richtige Frequenz abgelesen werden. Da der Schalter 21 im Grundbereich nicht verändert wird, ist eine unterschiedliche Kodierung bei Verdopplung hier nicht notwendig. Diese wäre dagegen notwendig, wenn beispielsweise im Frequenzbereich von 20 -r39,9 MHz als Grundbereich vorgesehen wäre. Während auch dann in den 100 KHz und 1 MHz Schritten die Kodierung beibehalten werden kann, müssen dann zwei Kodierungseinrichtungen für den Grundbereich und den Verdopplungsbereich für-die 10 MHz Schritte vorgesehen werden. Aber auch in diesem Falle ist der notwendige Kodierungsaufwand von vornherein gering und wird durch die Erfindung noch herabgesetzt. Man kann anstelle der Änderung der Endstellung des Teilers bei der Verdopplung auch seine Endstellung immer festhalten und seine Anfangsstellung sowohl durch die Einstellung der Schalter 19 und 20 als auch durch den konstanten Unterschiedsbetrag der Teilerfaktoren festlegen. In diesen Falle würde man Addierglieder für die Überlagerung dieser beiden Größen benötigen,Although the circuit described also worked with doubling the coding of the 0.1 and 1 MHz steps could be retained here and nevertheless the correct frequency could be read in each case. Because the switch 21 is not changed in the basic area, there is a different coding for Doubling is not necessary here. On the other hand, this would be necessary if, for example in the frequency range of 20 -r39.9 MHz would be provided as the basic range. While also then the coding must be maintained in the 100 KHz and 1 MHz steps then two coding devices for the basic area and the duplication area for-the 10 MHz steps are provided. But also in this one Case, the necessary coding effort is low from the start and is through the invention still belittled. You can instead of changing the end position of the divider when doubling also always hold its end position and its Initial position by setting switches 19 and 20 as well as by set the constant difference between the divider factors. In this case one would need adders for the superposition of these two quantities,

Claims (1)

P a t e n t a n s p r u c h Schaltung zur Erzeugung einer Vielzahl von Frequenzen, wo= bei benachbarte Frequenzen gleichen .Abstand zueinander aufweisen, bestehend aus einem diese Frequenzen liefernden freischwingenden flszillator, dessen gegebenenfalls in der Frequenz heruntergeteilte oder umgesetzte Frequenz auch einem elektronischen Teiler mit einstellbarem und die Sollfrequenz bestimmendem Teilerfaktor zugeführt wird, aus einer Vergleichsschaltung, der neben der Ausgangsfrequenz des Teilers eine hochkonstante Vergleichsfrequenz zugeführt wird, wobei aus dem Vergleich der beiden Frequenzen ein Kriterium für die Nachregelung des freischwingenden Oszillators auf die Sollfrequenz gewonnen wird und aus einem Vervielfacher für die Frequenz des freischwingenden Oszillators zur zusätzlichen .Ausnutzung dessen Oberwellen,, dadurch gekennzeichnet, daß bei der Vervielfachung (Faktor n) der Frequenz des freischwingenden Oszillators Schaltmittel wirksam sind, die gegenüber dem Betrieb ohne Vervielfachung entweder die hochkonstante Vergleichsfrequenz auf den n-ten Teil herunterzuteilen oder die Ausgangsfrequenz des Teilers bei Betrieb ohne Vervielfachung zusätzlich mit dem Faktor n beaufschlagen, und daß bei gleichbleibender Kodierung der die eingestellte Frequenz wiedergebenden Ziffern der Teilerfaktoreinstellung, die bei der kleinstmöglichen Oszillatorfrequenz 0 sind und sich rechts von der ersten von 0 verschiedenen Dezimalstelle befinden, der Teilerfaktor in den einzelnen, in der Breite dem Grundfrequenzbereich (Bereich ohne Vervielfachung) entsprechenden Teilbereichen dadurch an die geänderten Verhältnisse angepaßt ist, daß die im Grundbereich verwendeten Teilerfaktoren jeweils um einen konstanten, sich aus der Differenz der bei der niedrigsten Grundfrequenz und der niedrigsten Frequenzen der Teilbereiche bei Vervielfachung benötigten Teilerfaktoren ergebenden-Betrag erhöht werden. P atentanspr u ch circuit for generating a plurality of frequencies, where = have the same .Abstand to each other at adjacent frequencies, comprising providing from a these frequencies freely oscillating flszillator whose optionally divided-down or in the frequency-converted frequency and an electronic divider with adjustable and the target frequency determining divider factor is supplied, from a comparison circuit, which is supplied in addition to the output frequency of the divider, a highly constant comparison frequency, whereby a criterion for readjusting the free-running oscillator to the setpoint frequency is obtained from the comparison of the two frequencies and from a multiplier for the frequency of the free-running oscillator Oscillator for additional .Usage of its harmonics, characterized in that when the frequency of the free-running oscillator is multiplied (factor n), switching means are effective which, compared to operation without multiplication either to divide the highly constant comparison frequency down to the nth part or to additionally apply the factor n to the output frequency of the divider when operating without multiplication, and that with constant coding of the digits of the divider factor setting that reflect the set frequency, which are 0 and themselves at the lowest possible oscillator frequency to the right of the first decimal place different from 0, the division factor in the individual sub-ranges corresponding in width to the basic frequency range (range without multiplication) is adapted to the changed conditions in that the division factors used in the basic range are each a constant, derived from the Difference between the divider factors required at the lowest base frequency and the lowest frequencies of the subranges in the case of multiplication, which result in an increase.