DE1514807B2 - Verfahren zum herstellen einer planaren halbleiteranordnung - Google Patents

Verfahren zum herstellen einer planaren halbleiteranordnung

Info

Publication number
DE1514807B2
DE1514807B2 DE19651514807 DE1514807A DE1514807B2 DE 1514807 B2 DE1514807 B2 DE 1514807B2 DE 19651514807 DE19651514807 DE 19651514807 DE 1514807 A DE1514807 A DE 1514807A DE 1514807 B2 DE1514807 B2 DE 1514807B2
Authority
DE
Germany
Prior art keywords
oxide layer
semiconductor wafer
semiconductor
dopant
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19651514807
Other languages
English (en)
Other versions
DE1514807A1 (de
Inventor
John Clark; Statham Kenneth Edward; Richardson; Bergman Henry Phillip; Stiegler jun. Roy William; Dallas; Tex. Bnxey jun. (V.St.A.) HOIl 1 08
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of DE1514807A1 publication Critical patent/DE1514807A1/de
Publication of DE1514807B2 publication Critical patent/DE1514807B2/de
Pending legal-status Critical Current

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C8/00Solid state diffusion of only non-metal elements into metallic material surfaces; Chemical surface treatment of metallic material by reaction of the surface with a reactive gas, leaving reaction products of surface material in the coating, e.g. conversion coatings, passivation of metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • C23C16/402Silicon dioxide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/015Capping layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/037Diffusion-deposition
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/043Dual dielectric
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/062Gold diffusion
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/079Inert carrier gas
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/118Oxide films
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/144Shallow diffusion
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/151Simultaneous diffusion
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/173Washed emitter

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Bipolar Transistors (AREA)

Description

1 2
Die Erfindung bezieht sich auf ein Verfahren zum tierten Oxidschicht überdeckt, und daß danach das Herstellen einer planaren Halbleiteranordnung, bei Halbleiterplättchen einer erhöhten Temperatur ausweichem eine erste, einen Dotierungsstoff eines vor- gesetzt wird, bei der die Dotierungsstoffe aus der gegebenen Leitungstyps enthaltende Oxidschicht und * ersten und der zweiten Oxidschicht gleichzeitig in eine zweite, einen Dotierungsstoff entgegengesetzten 5 das Halbleiterplättchen eindiffundieren und dadurch Leitungstyps enthaltende Oxidschicht dicht oberhalb Zonen entgegengesetzten Leitungstyps entstehen, von einer Oberfläche eines Halbleiterplättchens gebildet denen die eine tiefer als die andere in das Halbleiterwird, plättchen hineinreicht.
Die gesteuerte Diffusion von Dotierungsstoffen in Nach einer Ausgestaltung der Erfindung werden
ein Halbleitergrundmaterial erfolgt für gewöhnlich io die beiden dotierten Oxidschichten unmittelbar auf
dadurch, daß auf dem Halbleitergrundmaterial durch das Halbleiterplättchen bzw. auf die erste dotierte
Wärmeeinwirkung eine Oxidschicht gebildet wird, an- Oxidschicht und das Halbleiterplättchen aufgebracht,
schließend vorbestimmte Bereiche wieder freigelegt Vorteilhafterweise werden die Dotierungsstoffe in
und diese sodann bei hohen Temperaturen einem mit den beiden Oxidschichten derart ausgebildet, daß
den Dotierungsstoffen versehenen Trägergas ausge- 15 der Dotierungsstoff aus der zweiten Oxidschicht
setzt werden. Aus der deutschen Auslegeschrift schneller in das Halbleiterplättchen eindiffundiert als
1 033 787 ist es bekannt, zwei Dotierungsstoffe ent- derjenige aus der ersten Oxidschicht,
gegengesetzten Leitungstyps gleichzeitig eindiffundie- Zum Herstellen eines Planartransistors wird nach
ren zu lassen, die in unterschiedlicher Konzentration einer anderen Ausgestaltung der Erfindung ein HaIb-
im Trägergas vorliegen. 20 leiterplättchen aus η-leitendem Silizium verwendet,
Dieses Verfahren hat den Nachteil, daß es sehr als Dotierungsstoff für die erste Oxidschicht ein stark von den unvermeidlichen Spuren von Sauerstoff phosphor- und als Dotierungsstoff für die zweite und Wasserdampf im Trägergas sowie von etwaigen Oxidschicht ein galliumhaltiges Material gewählt, die if V) Ungleichmäßigkeiten in der Trägergasströmung be- zweite Oxidschicht derart aufgebracht, daß sie die ^ ' einflußt wird. Diese Diffusion hängt auch stark von 25 erste Oxidschicht vollständig überdeckt, und der der Niederschlagstemperatur und der Temperatur der Diffusionsvorgang derart durchgeführt, daß in das Trägergasquelle ab. In manchen Fällen bewirken die Halbleiterplättchen aus der zweiten Oxidschicht erforderlichen hohen Temperaturen eine Erosion der Gallium eindiffundiert und dort ein p-leitendes Basis-Halbleiteroberfläche, gebiet bildet und gleichzeitig aus der ersten Oxid-
Das Verfahren ist auch bei der Verwendung von 30 schicht Phosphor eindiffundiert und innerhalb des temperaturempfindlichen Materialien ungeeignet. Basisgebietes ein η-leitendes Emittergebiet bildet.
Überdies kann es bei einigen Dotierungsstoffen nicht Es ist günstig, wenn vor der Durchführung des angewandt werden, weil diese die Oxidschicht durch- Diffusionsvorganges über den beiden dotierten Oxiddringen. So wird der Dotierungsstoff Gallium, der für schichten eine weitere Oxidschicht gebildet wird, die Halbleiteranordnungen vorteilhaft ist, die bei niedri- 35 keine Dotierungsstoffe enthält.
gen Temperaturen im Bereich von 77° K und dar- Im folgenden wird die Erfindung an Hand eines
unter eingesetzt werden sollen, durch Siliziumoxid in der Zeichnung dargestellten Ausführungsbeispieles
nicht abgeschirmt. näher erläutert. Es zeigt
In der USA.-Patentschrift 3 070 466 wird ein Ver- F i g. 1 einen Schnitt durch eine gemäß dem Verfahren der eingangs genannten Art beschrieben, das 40 fahren nach der Erfindung hergestellte Halbleitereinige dieser Nachteile vermeidet. Bei diesem Ver- anordnung,
fahren werden jedoch die Oxidschichten mit den F i g. 2 eine teilweise geschnittene Ansicht einer
Dotierungsstoffen auf der ganzen Oberfläche des Vorrichtung zum Durchführen des Verfahrens nach
Halbleitergrundmaterials gebildet, und die Diffusion der Erfindung und r/r\
wird schrittweise nacheinander bei unterschiedlichen 45 F i g. 3 einen Schnitt durch eine anders hergestellte Vsfi
Temperaturen durchgeführt. Dies hat den Nachteil, Halbleiteranordnung zum Darstellen der elektrischen
daß sich nur sehr schwierig gleichmäßig ausgebildete Kontaktierung.
und dotierte Bereiche in dem Halbleitergrundmaterial In F i g. 1 ist ein Halbleiterplättchen 33 gezeigt, erzielen lassen, weil die zweimalige Temperaturein- das als Ausgangsmaterial zur Durchführung des Verwirkung die Form der sich bildenden Bereiche stark 50 fahrens nach der Erfindung dienen kann. Es kann beeinflußt. Überdies ist das Verfahren relativ zeit- aus Silizium, Germanium, Gallium, Arsen od. dgl. raubend und wegen der Notwendigkeit, zwei Tempe- bestehen. Üblicherweise ist das Halbleiterplättchen raturen genau einzuregeln, auch aufwendig. 33 nur ein kleiner, nicht unterteilter Abschnitt einer
Der Erfindung liegt nun die Aufgabe zugrunde, Scheibe aus Halbleitermaterial von ungefähr 25 mm
ein Verfahren der eingangs genannten Art zu 55 Durchmesser, die von einem Kristall abgeschnitten
schaffen, das eine genauer steuerbare Herstellungs- worden ist. Auf diese Weise können Dutzende oder
möglichkeit für planare Halbleiteranordnungen bietet Hunderte ähnlicher Anordnungen gleichzeitig her-
und dennoch einfacher und sicherer ist und einen gestellt werden,
geringeren Zeit- und Kostenaufwand erfordert. Auf das Halbleiterplättchen 33, das beispielsweise
Dies wird erfindungsgemäß dadurch erreicht, daß 60 vom η-Typ ist, wird nun bei niederen Temperaturen
die erste dotierte Oxidschicht oberhalb eines ersten, eine mit Phosphor dotierte Schicht aus Siliziumoxyd
vorbestimmten Bereichs der Oberfläche des Halb- aufgetragen. Dies kann durch die Vorrichtung nach
leiterplättchens gebildet wird, daß die zweite dotierte F i g. 2 durchgeführt werden.
Oxidschicht sowohl oberhalb der ersten Oxidschicht Diese Vorrichtung umfaßt einen Röhrenofen 13, als auch oberhalb eines zweiten vorbestimmten Be- C5 der durch Heizwicklungen 14 auf der gewünschten reiches der Oberfläche des Halbleiterplättchens ge- Temperatur gehalten wird. Verschiedene Halbleiterbildet wird, derart, daß ein Teil der zweiten dotierten scheibchen, die gemäß F i g. 1 nicht unterteilt sind, Oxidschicht mindestens einen Teil der ersten do- werden in einem Schiffchen 15 in den Ofen einge-
I 514 807
setzt. Die Reaktionsdämpfe werden durch die Röhre geschickt, indem man das Trägergas in den Einlaß 16 einströmen läßt, durch Siloxanflüssigkeit 17 in eine Flasche 18 leitet und über eine Leitung 19 in die Röhre führt. Dadurch perlt das Trägergas durch die Flüssigkeit 17 und befördert den Siloxandampf in die Röhre, wobei das Siloxan zerfällt.
Im Ofen 13 wird die Temperatur so weit erhöht, daß das Siloxan zerfällt, aber bei weitem noch nicht der Schmelzpunkt des Halbleiters erreicht wird. Die Temperatur liegt dabei vorzugsweise weit unterhalb derjenigen, bei welcher nennenswerte Diffusionen von Dotierungsstoffen in dem Halbleiterkörper stattfinden können. Silizium schmilzt bei 1420° C und Germanium bei 948° C, während die meisten Siloxane bei etwa 600° C oder darunter zerfallen, so daß viele der Siloxane für diesen Zweck verwendbar sind. Bei einem Ausführungsbeispiel werden die Scheibchen im Ofen 13 während etwa einer Stunde auf . 535° C erhitzt, wobei Argon als Trägergas verwendet wird, um die Siloxandämpfe durch den Ofen zu transportieren. In diesem Fall besteht die Siloxanflüssigkeit 17 aus Tetraäthylorthosilikat, und das Dotiermittel kann eine von mehreren Flüssigkeiten sein.
Das Dotiermittel wird mit der Flüssigkeit 17 gemischt, wobei das Mittel vorzugsweise ebenfalls flüssig ist. Wenn im Silizium ein N-Typ-Gebiet entstehen soll, so kann diese Dotierflüssigkeit Phosphoroxidchlorid oder Phosphortribromit sein. Zur Herstellung von P-Gebieten kann die Dotierflüssigkeit Bortribromit oder Tripropylborat sein. Die Konzentration der Verunreinigungen in dem niedergeschlagenen Oxid ist eine Funktion des Anteilsverhältnisses der Dotierflüssigkeit in der Flüssigkeit 17. Die Volumen der Flüssigkeiten können abgemessen und zur Flüssigkeit 17 kombiniert werden. Hat man einmal herausgefunden, daß eine Flasche mit Tetraäthylorthosilikat die gewünschte Dotierungskonzentration ergibt, so bleibt diese stabil und kann wiederholt über einen größeren Zeitraum verwendet werden, wobei die Reproduzierfähigkeit groß ist.
Die auf das Halbleiterplättchen 33 aufgetragene, mit Phosphor dotierte Oxidschicht wird nun durch Photomaskier- und Ätzverfahren so weit wieder abgetragen, daß ein kreisförmiger Teil 39 übrigbleibt, der als Diffusionsquelle zur Herstellung des Emitters dient. Danach wird auf der gesamten Stirnfläche und über dem Teil 39 eine mit Gallium dotierte Oxidschicht aufgebracht. Diese Schicht wird dann durch Photomaskier- und Ätzverfahren so weit wieder abgetragen, daß ein Teil 40 entsteht, der als Quelle für die Basisdiffusion dient.
Das Plättchen wird mit einer undotierten Oxidschicht 41 bedeckt und sodann während einer genügend langen Zeit solchen Diffusionstemperaturen ausgesetzt, daß der Phosphor aus dem Oxidgebiet 39 diffundieren und ein Emittergebiet 42 vom N-Typ bilden und das Gallium aus dem Oxidgebiet 40 diffundieren und ein Basisgebiet 43 vom P-Typ bilden kann. Dies ist deshalb möglich, weil Gallium im Silizium viel schneller diffundiert als Phosphor. Bemerkenswert ist, daß der mittlere Teil des Basisgebiets durch Gallium gebildet wird, das gänzlich durch das Oxidgebiet 39 hindurchdiffundiert.
Die Anordnung nach Fig. 1 kann dadurch zu einem NPN-Transistor gemäß F i g. 3 ergänzt werden, daß an bestimmten Stellen das Oxid entfernt, Basis- und Emitterkontakte 25 und 26 angebracht und das Halbleiterplättchen 33, auf einem Metallträger 27, der die Kollektorelektrode darstellt, befestigt werden.
Bei den Darstellungen ist die Dicke der Oxidschicht im Verhältnis zu derjenigen des Halbleiterplättchens stark übertrieben gezeichnet. Außerdem können die verschiedenen Diffusionsgebiete und Oxidgebiete in der Draufsicht kreis- oder rechteckförmigen Umriß haben und einen Abstand von den Begrenzungskanten des Halbleiterplättchens aufweisen.

Claims (5)

Patentansprüche:
1. Verfahren zum Herstellen einer planaren Halbleiteranordnung, bei welchem eine erste, einen Dotierungsstoff eines vorgegebenen Leitungstyps enthaltende Oxidschicht und eine zweite, einen Dotierungsstoff entgegengesetzten Leitungstyps enthaltende Oxidschicht dicht oberhalb einer Oberfläche eines Halbleiterplättchens gebildet wird, dadurch gekennzeichnet, daß die erste dotierte Oxidschicht (39) oberhalb eines ersten, vorbestimmten Bereichs der Oberfläche des Halbleiterplättchens (38) gebildet wird, daß die zweite dotierte Oxidschicht (40) sowohl oberhalb der ersten Oxidschicht (39) als auch oberhalb eines zweiten vorbestimmten Bereiches der Oberfläche des Halbleiterplättchens (38) gebildet wird, derart, daß ein Teil der zweiten dotierten Oxidschicht (40) mindestens einen Teil der ersten dotierten Oxidschicht (39) überdeckt, und daß danach das Halbleiterplättchen (38) einer erhöhten Temperatur ausgesetzt wird, bei der die Dotierungsstoffe aus der ersten (39) und der zweiten Oxidschicht (40) gleichzeitig in das Halbleiterplättchen (38) eindiffundieren und dadurch Zonen (42, 43) entgegengesetzten Leitungstyps entstehen, von denen die eine (43) tiefer als die andere (42) in das Halbleiterplättchen (38) hineinreicht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die beiden dotierten Oxidschichten (39, 40) unmittelbar auf das Halbleiterplättchen (38) bzw. auf die erste dotierte Oxidschicht (39) und das Halbleiterplättchen (38) aufgebracht werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Dotierungsstoffe in den beiden Oxidschichten (39, 40) derart ausgebildet werden, daß der Dotierungsstoff aus der zweiten Oxidschicht (40) schneller in das Halbleiterplättchen (38) eindiffundiert als derjenige aus der ersten Oxidschicht (39).
4. Verfahren nach einem der Ansprüche 1 bis 3. dadurch gekennzeichnet, daß zum Herstellen eines Planartransistors ein Halbleiterplättchen (38) aus η-leitendem Silizium verwendet wird, daß als Dotierungsstoff für die erste Oxidschicht (39) ein phosphor- und als Dotierungsstoff für die zweite Oxidschicht (40) ein galliumhaltiges Material gewählt wird, daß die zweite Oxidschicht (40) derart aufgebracht wird, daß sie die erste Oxidschicht (39) vollständig überdeckt, und daß der Diffusionsvorgang derart durchgeführt wird, daß in das Halbleiterplättchen (38) aus der zweiten Oxidschicht (40) Gallium eindiffundiert und dort ein p-leitendes Basisgebiet
(43) bildet und gleichzeitig aus der ersten Oxidschicht (39) Phosphor eindiffundiert und innerhalb des Basisgebietes (43) ein η-leitendes Emittergebiet (42) bildet.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß vor der Durchführung des Diffusionsvorgangs über den beiden dotierten Oxidschichten (39, 40) eine weitere Oxidschicht (41) gebildet wird, die keine Dotierungsstoffe enthält.
Hierzu 1 Blatt Zeichnungen
DE19651514807 1964-04-15 1965-04-14 Verfahren zum herstellen einer planaren halbleiteranordnung Pending DE1514807B2 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US35988664A 1964-04-15 1964-04-15
US35988364A 1964-04-15 1964-04-15
US581118A US3354008A (en) 1964-04-15 1966-09-21 Method for diffusing an impurity from a doped oxide of pyrolytic origin
US589123A US3341381A (en) 1964-04-15 1966-10-24 Method of making a semiconductor by selective impurity diffusion

Publications (2)

Publication Number Publication Date
DE1514807A1 DE1514807A1 (de) 1970-09-24
DE1514807B2 true DE1514807B2 (de) 1971-09-02

Family

ID=27502933

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19651514807 Pending DE1514807B2 (de) 1964-04-15 1965-04-14 Verfahren zum herstellen einer planaren halbleiteranordnung

Country Status (6)

Country Link
US (2) US3354008A (de)
JP (1) JPS523268B1 (de)
DE (1) DE1514807B2 (de)
GB (1) GB1102164A (de)
MY (1) MY6900234A (de)
NL (1) NL6504750A (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2356926A1 (de) * 1972-11-15 1974-05-16 Texas Instruments Inc Verfahren zur dotierung einer auf einem substrat befindlichen dielektrischen schicht mit stoerstoffen
DE2539026A1 (de) * 1974-09-04 1976-03-25 Tokyo Shibaura Electric Co Feldeffekttransistor

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3434893A (en) * 1965-06-28 1969-03-25 Honeywell Inc Semiconductor device with a lateral retrograded pn junction
DE1544273A1 (de) * 1965-12-13 1969-09-04 Siemens Ag Verfahren zum Eindiffundieren von aus der Gasphase dargebotenem Dotierungsmaterial in einen Halbleitergrundkristall
US3476619A (en) * 1966-09-13 1969-11-04 Motorola Inc Semiconductor device stabilization
GB1263009A (en) * 1969-03-31 1972-02-09 Tokyo Shibaura Electric Co A method for manufacturing a semiconductor device and such device prepared thereby
DE1919563A1 (de) * 1969-04-17 1970-10-29 Siemens Ag Verfahren zum Herstellen von mit Gallium diffundierten Zonen in Halbleiterkristallen
US3601888A (en) * 1969-04-25 1971-08-31 Gen Electric Semiconductor fabrication technique and devices formed thereby utilizing a doped metal conductor
DE2032838A1 (de) * 1970-07-02 1972-01-13 Licentia Gmbh Verfahren zum Herstellen einer Halb leiterzone durch Diffusion
US3650854A (en) * 1970-08-03 1972-03-21 Ibm Method of fabricating a transistor having improved emitter-base junction breakdown voltage characteristics
CH539950A (de) * 1971-12-20 1973-07-31 Bbc Brown Boveri & Cie Verfahren und Einrichtung zum Gettern von Halbleitern
US3910804A (en) * 1973-07-02 1975-10-07 Ampex Manufacturing method for self-aligned mos transistor
US3880676A (en) * 1973-10-29 1975-04-29 Rca Corp Method of making a semiconductor device
JPS5193874A (en) * 1975-02-15 1976-08-17 Handotaisochino seizohoho
DE2755168A1 (de) * 1977-12-10 1979-06-13 Itt Ind Gmbh Deutsche Verfahren zur herstellung von halbleiterbauelementen
JPS61256127A (ja) * 1985-05-07 1986-11-13 Matsushita Electric Ind Co Ltd 空気調和機のフイルタ装置
KR0167271B1 (ko) * 1995-11-30 1998-12-15 문정환 비균등 도우프 채널 구조를 갖는 반도체소자의 제조방법
US8226840B2 (en) * 2008-05-02 2012-07-24 Micron Technology, Inc. Methods of removing silicon dioxide
CN111341650B (zh) * 2020-03-13 2023-03-31 天水天光半导体有限责任公司 一种减小三极管反向放大倍数的泡发射磷扩散工艺方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2804405A (en) * 1954-12-24 1957-08-27 Bell Telephone Labor Inc Manufacture of silicon devices
NL251064A (de) * 1955-11-04
US2873222A (en) * 1957-11-07 1959-02-10 Bell Telephone Labor Inc Vapor-solid diffusion of semiconductive material
US2974073A (en) * 1958-12-04 1961-03-07 Rca Corp Method of making phosphorus diffused silicon semiconductor devices
US3085033A (en) * 1960-03-08 1963-04-09 Bell Telephone Labor Inc Fabrication of semiconductor devices
US3084079A (en) * 1960-10-13 1963-04-02 Pacific Semiconductors Inc Manufacture of semiconductor devices
US3055776A (en) * 1960-12-12 1962-09-25 Pacific Semiconductors Inc Masking technique
US3203840A (en) * 1961-12-14 1965-08-31 Texas Insutruments Inc Diffusion method
US3200019A (en) * 1962-01-19 1965-08-10 Rca Corp Method for making a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2356926A1 (de) * 1972-11-15 1974-05-16 Texas Instruments Inc Verfahren zur dotierung einer auf einem substrat befindlichen dielektrischen schicht mit stoerstoffen
DE2539026A1 (de) * 1974-09-04 1976-03-25 Tokyo Shibaura Electric Co Feldeffekttransistor

Also Published As

Publication number Publication date
US3354008A (en) 1967-11-21
NL6504750A (de) 1965-10-18
GB1102164A (en) 1968-02-07
MY6900234A (en) 1969-12-31
DE1514807A1 (de) 1970-09-24
US3341381A (en) 1967-09-12
JPS523268B1 (de) 1977-01-27

Similar Documents

Publication Publication Date Title
DE1514807B2 (de) Verfahren zum herstellen einer planaren halbleiteranordnung
DE1544329A1 (de) Verfahren zur Herstellung epitaxialer Schichten bestimmter Form
DE1194984B (de) Halbleiteranordnung aus Siliziumkarbid und Verfahren zu deren Herstellung
DE1298189B (de) Verfahren zum Herstellen von isolierten Bereichen in einer integrierten Halbleiter-Schaltung
DE1034776B (de) Diffusionsverfahren fuer leitungstypbestimmende Verunreinigungen in Halbleiteroberflaechen
DE1285465B (de) Verfahren zum epitaktischen Aufwachsen von Schichten aus Silicium oder Germanium
DE2005271B2 (de) Epitaxialverfahren zum Aufwachsen von Halbleitermaterial auf einem dotierten Halbleitersubstrat
DE2931432C2 (de) Verfahren zum Eindiffundieren von Aluminium in Silizium-Halbleiterscheiben
DE1931417C3 (de) Verfahren zur Doppeldiffusion von Halbleitermaterial
DE1018558B (de) Verfahren zur Herstellung von Richtleitern, Transistoren u. dgl. aus einem Halbleiter
DE1544245A1 (de) Diffusionsverfahren zum Erzeugen eines Gebietes veraenderter elektrischer Eigenschaften in einem Halbleiterkoerper
DE2508121C3 (de) Verfahren und Vorrichtung zum epitaktischen Abscheiden einer Verbindungshalbleiterschicht aus einer Lösungsschmelze auf einem Halbleiterplättchen
EP0008642B1 (de) Verfahren zum Dotieren von Siliciumkörpern mit Bor
DE3039009C2 (de) Sperrschicht-Feldeffekttransistor
DE1696607C3 (de) Verfahren zum Herstellen einer im wesentlichen aus Silicium und Stickstoff bestehenden Isolierschicht
DE2219696B2 (de) Verfahren zum Herstellen einer monolithisch integrierten Halbleiteranordnung
DE2200623A1 (de) Verfahren zum Eindiffundieren einer Verunreinigung in einen Halbleiterkoerper
DE1464921B2 (de) Verfahren zum herstellen einer halbleiteranordnung
DE2013625A1 (de) Verfahren zur Vorablagerung von Fremdstoffen auf eine Halbleiteroberfläche
DE1644025A1 (de) Halbleiter-Anordnung mit diffundierten Zonenuebergaengen
DE1442793A1 (de) Verfahren zur Herstellung gasfoermiger chemischer Verbindungen in regelbaren Mengen,Verfahren zur Anwendung dieser Verbindungen und Vorrichtungen zur Durchfuehrung dieser Verfahren
DE1936224C (de) Verfahren zum Herstellen einer integrierten Halbleiterschaltung
DE1906203A1 (de) Verfahren zur Realisierung von Diffusionsvorgaengen unter Anwendung eines Laserstrahles als Waermequelle,insbesondere zur Herstellung von Halbleiterbauelementen und Vorrichtung zur Durchfuehrung des Verfahrens
DE1444520B2 (de) Verfahren zum herstellen eines halbleiterbauelements
DE1248023B (de) Verfahren zum Eindiffundieren von Gallium in einen Koerper aus Halbleitermaterial