DE112019006470T5 - Siliziumkarbid-halbleiterbauelement, leistungswandlungseinrichtung, dreiphasen-motorsystem, automobil und schienenverkehrsmittel - Google Patents

Siliziumkarbid-halbleiterbauelement, leistungswandlungseinrichtung, dreiphasen-motorsystem, automobil und schienenverkehrsmittel Download PDF

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Abstract

Bei einem SiC-Leistungs-MISFET mit einer seitlichen Oberfläche eines Grabens, der in einer oberen Oberfläche eines SiC-EpitaxiesSubstrats als Kanalgebiet ausgebildet ist, ist eine Siliziumkarbid-Halbleiterbauelement mit geringem Widerstand, hoher Leistung und hoher Zuverlässigkeit realisiert. Als Mittel dafür wird ein SiC-Leistungs-MISFET als inselförmige Einheitszelle auf einer oberen Oberfläche eines SiC-Epitaxiesubstrats vom Typ n, das mit einem Drain-Gebiet auf einer unteren Oberfläche davon versehen ist, gebildet, wobei der SiC-Leistungs-MISFET enthält: ein Stromdiffusionsgebiet vom Typ n, das in einer Draufsicht ein Bodyschichtkontaktgebiet vom Typ p und ein Source-Gebiet vom Typ n in der angegebenen Reihenfolge umgibt; eine Body-Schicht vom Typ p und ein JFET-Gebiet vom Typ n; einen Graben, der auf der Body-Schicht so ausgebildet ist, dass er sich zwischen dem Source-Gebiet und dem Stromdiffusionsgebiet, die in einer ersten Richtung zueinander benachbart sind, erstreckt und in der ersten Richtung erstreckt; und eine Gate-Elektrode, die in den Graben eingebettet ist, wobei ein Gate-Isolationsfilm dazwischen liegt.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Siliziumkarbid-Halbleiterbauelement, das eine Leistungswandlungseinrichtung ist, insbesondere mit einer Grabenstruktur, eine Leistungswandlungseinrichtung, ein Dreiphasen-Motorsystem, ein Automobil und ein Schienenverkehrsmittel.
  • Hintergrund
  • Bei dem Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET; „metal insulator semiconductor field effect transistor“), der zu den Leistungshalbleiterbauelementen gehört, hat sich im Stand der Technik der Leistungs-MISFET unter Verwendung eines Silizium-(Si)-Substrats (nachfolgend als Si-Leistungs-MISFET bezeichnet) durchgesetzt.
  • Ein Leistungs-MISFET, der ein Siliziumkarbid-(SiC)-Substrat (im Folgenden als SiC-Substrat bezeichnet) verwendet (im Folgenden als SiC-Leistungs-MISFET bezeichnet) , kann jedoch eine höhere Stehspannung und einen geringeren Verlust als ein Si-Leistungs-MISFET aufweisen. Aus diesem Grund wurde dem Gebiet der energiesparenden oder umweltfreundlichen Inverter-Technologie besondere Aufmerksamkeit gewidmet.
  • Der SiC-Leistungs-MISFET kann den Einschaltwiderstand („on-resistance“) mit derselben Stehspannung im Vergleich zu dem Si-Leistungs-MISFET verringern. Dies liegt daran, dass Siliziumkarbid (SiC) eine dielektrische Durchbruchfeldstärke besitzt, die etwa 7-mal so groß wie die von Silizium (Si) ist, und die Epitaxieschicht, die als Driftschicht dient, dünner gemacht werden kann. In Anbetracht der ursprünglichen Eigenschaften, die aus Siliziumkarbid (SiC) erhalten werden sollten, kann jedoch nicht gesagt werden, dass bisher ausreichende Eigenschaften erreicht wurden, und eine weitere Verringerung des Einschaltwiderstands ist unter dem Gesichtspunkt einer hocheffizienten Energienutzung wünschenswert. Weiterhin wird, da der Leistungs-MISFET, der SiC verwendet, durch ein größeres elektrisches Feld angesteuert wird als derjenige, der Si verwendet, auch das elektrische Feld der Isolationsschicht deutlich erhöht, und die Zuverlässigkeit der Isolationsschicht kann herabgesetzt sein.
  • Bei der herkömmlichen doppelt diffundierten Metalloxid-Halbleiterstruktur (DMOS; „double diffused metal oxide semiconductor“) ist der parasitäre Kanalwiderstand relativ hoch. Andererseits beschreibt WO-A-2015/177914 (PTL 1), dass die (11-20)-Ebene oder die (1-100)-Ebene, die die seitliche Oberfläche des an der oberen Oberfläche des Substrats der (0001)-Ebene gebildeten Grabens ist und eine hohe Beweglichkeit aufweist, als Kanal verwendet wird, um die effektive Kanalbreite zu vergrößern. Gemäß dieser Technik kann der parasitäre Kanalwiderstand verringert werden und der Einschaltwiderstand kann verringert werden, ohne die Zuverlässigkeit des dielektrischen Durchbruchs am Boden des Grabens im AUS-Zustand zu beeinträchtigen. Nachfolgend wird diese Struktur als DMOS vom Grabentyp bezeichnet.
  • Weiterhin offenbart WO-A-2016/116998 (PTL 2), dass das elektrische Feld der Isolationsschicht deutlich verringert und die Zuverlässigkeit des DMOS vom Grabentyp erhöht wird, indem ein flaches Fremdstoffgebiet (im Folgenden als Relaxationsschicht für das elektrische Feld bezeichnet) mit derselben Polarität wie die Body-Schicht auf der oberen Oberfläche des Substrats ausgebildet wird.
  • Zitierliste
  • Patentliteratur
    • PTL 1: WO-A-2015/177914
    • PTL 2: WO-A-2016/116998
  • Überblick über die Erfindung
  • Technisches Problem
  • Der Graben-DMOS von PTL 1 und 2 hat jedoch insofern einen Nachteil, als die Weglänge des in der Body-Schicht vorhandenen JFET-Gebiets lang wird und der JFET-Widerstand groß wird.
  • Ein Ziel der vorliegenden Erfindung besteht darin, ein Siliziumkarbid-Halbleiterbauelement, das ein deutlich verbessertes Verhalten aufweist, bereitzustellen, indem eine Einheitszelle (periodische Struktur) eines DMOS vom Grabentyp, die in der Lage ist, den JFET-Widerstand zu verringern, gewählt wird und indem eine Zellanordnung, die für eine anisotrope Einheitszelle geeignet ist, gewählt wird.
  • Die obigen und andere Ziele und neue Merkmale der vorliegenden Erfindung werden aus der Beschreibung und den begleitenden Zeichnungen hierin ersichtlich.
  • Lösung des Problems
  • Ein kurzer Überblick über typische Ausführungsformen, die in der vorliegenden Anmeldung offenbart sind, ist wie folgt.
  • Das Siliziumkarbid-Halbleiterbauelement gemäß einer Ausführungsform vergrößert die periphere Länge des JFET-Gebietes in der Einheitszelle des DMOS vom Grabentyp. Insbesondere wird eine inselförmige Zellstruktur gebildet, indem die Einheitszelle in einer Draufsicht mit einem Stromdiffusionsgebiet umgeben wird.
  • Vorteilhafte Effekte der Erfindung
  • Von den in der vorliegenden Anmeldung offenbarten Erfindungen werden die durch repräsentative Erfindungen erzielten Effekte wie folgt kurz beschrieben.
  • Gemäß der vorliegenden Erfindung ist es möglich, ein leistungsstarkes und hochzuverlässiges Siliziumkarbid-Halbleiterbauelement bereitzustellen. Im Ergebnis ist es möglich, die hohe Leistung von Leistungswandlungseinrichtungen, Dreiphasen-Motorsystemen, Automobilen und Schienenverkehrsmitteln zu realisieren.
  • Figurenliste
    • [1] 1 ist eine Draufsicht auf ein Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 1 der vorliegenden Erfindung.
    • [2] 2 ist eine Vogelperspektive, die das Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 1 der vorliegenden Erfindung zeigt.
    • [3] 3 ist eine Draufsicht, die das Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 1 der vorliegenden Erfindung zeigt.
    • [4] 4 ist eine Querschnittsansicht entlang der Linie A-A von 3.
    • [5] 5 ist eine Querschnittsansicht entlang der Linie B-B von 3.
    • [6] 6 ist eine Draufsicht, die einen Teil des Siliziumkarbid-Halbleiterbauelements gemäß Ausführungsform 1 der vorliegenden Erfindung durchscheinend zeigt.
    • [7] 7 ist eine Draufsicht auf das Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 1 der vorliegenden Erfindung.
    • [8] 8 ist ein Graph, der die Beziehung zwischen der Anzahl von Gräben und einer Widerstandsverringerungsrate, wenn das Verhältnis des Kanalwiderstands zu dem JFET-Widerstand 2:8 beträgt, zeigt.
    • [9] 9 ist eine Draufsicht, die das Siliziumkarbid-Halbleiterbauelement gemäß Modifikation 1 von Ausführungsform 1 der vorliegenden Erfindung zeigt.
    • [10] 10 ist eine Querschnittsansicht entlang der Linie C-C von 9.
    • [11] 11 ist eine Draufsicht, die ein Siliziumkarbid-Halbleiterbauelement gemäß Modifikation 2 von Ausführungsform 1 der vorliegenden Erfindung zeigt.
    • [12] 12 ist ein Graph, der die Beziehung zwischen der Anzahl von Gräben und einer Widerstandsverringerungsrate, wenn das Verhältnis des Kanalwiderstands zu dem JFET-Widerstand 4:6 beträgt, zeigt.
    • [13] 13 ist eine Vogelperspektive, die ein Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 2 der vorliegenden Erfindung zeigt.
    • [14] 14 ist eine Draufsicht auf ein Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 2 der vorliegenden Erfindung.
    • [15] 15 ist eine Draufsicht auf das Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 2 der vorliegenden Erfindung.
    • [16] 16 ist eine Draufsicht, die ein Siliziumkarbid-Halbleiterbauelement gemäß Ausführungsform 3 der vorliegenden Erfindung zeigt.
    • [17] 17 ist eine Draufsicht, die einen Anschlußabschnitt eines aktiven Gebiets eines Siliziumkarbid-Halbleiterbauelementes gemäß Ausführungsform 4 der vorliegenden Erfindung zeigt.
    • [18] 18 ist eine Draufsicht, die einen Anschlußabschnitt des aktiven Gebiets des Siliziumkarbid-Halbleiterbauelements gemäß Ausführungsform 4 der vorliegenden Erfindung zeigt.
    • [19] 19 ist eine Draufsicht, die einen Anschlußabschnitt des aktiven Gebiets der Siliziumkarbid-Halbleiterbauelements gemäß Ausführungsform 4 der vorliegenden Erfindung zeigt.
    • [20] 20 ist ein Schaltbild, das eine Leistungswandlungseinrichtung gemäß Ausführungsform 5 der vorliegenden Erfindung zeigt.
    • [21] 21 ist ein Schaltbild, das eine Leistungswandlungseinrichtung gemäß Ausführungsform 6 der vorliegenden Erfindung zeigt.
    • [22] 22 ist eine schematische Darstellung, die die Konfiguration eines elektrischen Verkehrsmittels gemäß Ausführungsform 7 der vorliegenden Erfindung zeigt.
    • [23] 23 ist ein Schaltbild, das einen Aufwärtswandler gemäß Ausführungsform 7 der vorliegenden Erfindung zeigt.
    • [24] 24 ist ein Schaltbild, das einen Wandler und einen Inverter in einem Schienenverkehrsmittel gemäß Ausführungsform 8 der vorliegenden Erfindung zeigt.
    • [25] 25 ist eine Vogelperspektive, die ein Siliziumkarbid-Halbleiterbauelement gemäß einem Vergleichsbeispiel zeigt.
    • [26] 26 ist eine Draufsicht, die das Siliziumkarbid-Halbleiterbauelement gemäß dem Vergleichsbeispiel zeigt.
  • Beschreibung von Ausführungsformen
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen im Detail beschrieben. In sämtlichen Zeichnungen zum Veranschaulichen der Ausführungsformen werden die Elemente mit gleicher Funktion mit denselben Bezugszeichen bezeichnet, und die wiederholte Beschreibung derselben wird weggelassen. Ferner wird bei den folgenden Ausführungsformen die Beschreibung derselben oder ähnlicher Abschnitte, sofern dies nicht besonders erforderlich ist, grundsätzlich nicht wiederholt. Ferner können in den Zeichnungen zum Veranschaulichen der Ausführungsformen auch in einer Draufsicht oder einer perspektivischen Ansicht Schraffuren hinzugefügt sein, um die Konfiguration leicht verständlich zu machen. Ferner können in den Zeichnungen zum Veranschaulichen der Ausführungsformen Schraffuren in der Querschnittsansicht weggelassen sein, um die Konfiguration leicht verständlich zu machen.
  • Ferner wird in den Zeichnungen, die in der folgenden Beschreibung verwendet werden, die in PTL 2 beschriebene Relaxationsschicht für das elektrische Feld weggelassen, aber die Struktur kann in ähnlicher Weise auf die bei der vorliegenden Ausgestaltung gezeigte Struktur übertragen werden. In diesem Fall wird eine Relaxationsschicht für das elektrische Feld auf dem JFET-Gebiet und dem Stromdiffusionsgebiet benachbart zu der Substratoberfläche gebildet.
  • Ferner sind „-“ und „+“ Kurzzeichen, die die relativen Fremdstoffkonzentrationen des Leitungstyps vom Typ n oder vom Typ p angeben, und die Fremdstoffkonzentration des Fremdstoffs vom Typ n steigt beispielsweise in der Reihenfolge „n--“, „n-“, „n“, „n+“ und „n++“ .
  • <Einzelheiten des Verbesserungspotenzials>
  • Die Einzelheiten des Verbesserungspotenzials werden im Folgenden unter Bezugnahme auf die 25 und 26 beschrieben. 25 ist eine Vogelperspektive, die ein Siliziumkarbid-Halbleiterbauelement gemäß einem Vergleichsbeispiel zeigt. 26 ist eine Draufsicht, die das Siliziumkarbid-Halbleiterbauelement gemäß dem Vergleichsbeispiel zeigt.
  • Wie in 25 gezeigt, besitzt der SiC-Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET), der ein doppelt diffundierter Metalloxid-Halbleiter (DMOS) vom Grabentyp des Vergleichsbeispiels ist, eine gestreifte periodische Struktur (Einheitszelle). Eine Epitaxieschicht (Halbleiterschicht) 2 vom Typ n- aus Siliziumkarbid (SiC) mit einer geringeren Fremdstoffkonzentration als das SiC-Epitaxiesubstrat vom Typ n+ ist auf der oberen Oberfläche (erste Hauptfläche) eines SiC-Epitaxiesubstrats (nicht gezeigt) vom Typ n+ aus Siliziumkarbid (SiC) ausgebildet. Die Epitaxieschicht 2 fungiert als Driftschicht. Die Dicke der Epitaxieschicht 2 beträgt zum Beispiel etwa 5 bis 50 µm.
  • In der Epitaxieschicht 2 ist eine Body-Schicht (Wannen-Gebiet) 3 vom Typ p mit einer vorgegebenen Tiefe von der oberen Oberfläche der Epitaxieschicht 2 ausgebildet, und die Body-Schicht 3 ist über ein Bodyschichtkontaktgebiet 7 vom Typ p++, das in einem zentralen Abschnitt der oberen Oberfläche der Body-Schicht 3 ausgebildet ist, mit einer Source-Elektrode elektrisch verbunden. Ferner ist in der Body-Schicht 3 ein Source-Gebiet 5 vom Typ n++, das eine vorgegebene Tiefe von der Oberfläche der Epitaxieschicht 2 besitzt und Stickstoff als Fremdstoff enthält, ausgebildet und ist elektrisch mit der Source-Elektrode gebildet. Die Anordnungsbeziehung zwischen dem Bodyschichtkontaktgebiet 7 und dem Source-Gebiet 5 ist nicht auf die in 25 gezeigte Linienstruktur beschränkt. Das heißt, in 25 erstreckt sich das Bodyschichtkontaktgebiet 7 in der Y-Richtung. Es können jedoch beispielsweise mehrere getrennte Bodyschichtkontaktgebiete 7 in der Y-Richtung nebeneinander angeordnet sein, und die Source-Gebiete 5 können zwischen den mehreren Bodyschichtkontaktgebieten 7 angeordnet sein.
  • In der X-Richtung ist in den Epitaxieschichten 2 an beiden Enden der Einheitszelle des in 25 gezeigten SiC-Leistungs-MISFETs ein JFET-Gebiet 4a mit einer vorgegebenen Tiefe von der oberen Oberfläche der Epitaxieschicht 2 ausgebildet. Das JFET-Gebiet 4a ist ein Halbleitergebiet vom Typ n zwischen den Body-Schichten 3 der in der X-Richtung benachbarten Einheitszellen. Die Fremdstoffkonzentration vom Typ n in dem JFET-Gebiet 4a kann dieselbe sein wie die Fremdstoffkonzentration vom Typ n in der Epitaxieschicht 2, kann aber auch höher sein als die Fremdstoffkonzentration vom Typ n in der Epitaxieschicht 2. Ein Stromdiffusionsgebiet 6a vom Typ n+ mit einer vorgegebenen Tiefe von der oberen Oberfläche der Epitaxieschicht 2 ist zwischen der Body-Schicht 3 und dem JFET-Gebiet 4a ausgebildet. Das JFET-Gebiet 4a und das Stromdiffusionsgebiet 6a sind bei dem Vergleichsbeispiel als eine sich nur in der Y-Richtung erstreckende Linienstruktur ausgebildet.
  • Auf diese Weise ist eine Einheitszelle in der Reihenfolge vom Ende der Einheitszelle in der X-Richtung zum zentralen Abschnitt der Einheitszelle in der X-Richtung hin angeordnet und enthält das JFET-Gebiet 4a, das Stromdiffusionsgebiet 6a, die Body-Schicht 3, das Source-Gebiet 5 und das Bodyschichtkontaktgebiet 7, die sich jeweils in der Y-Richtung erstrecken. Ferner besitzt eine Einheitszelle ein ebenes Layout, das in der X-Richtung liniensymmetrisch ist, mit dem Bodyschichtkontaktgebiet 7 als Zentrum in der X-Richtung, und die Body-Schicht 3 ist unter jedem von dem Stromdiffusionsgebiet 6a, dem Source-Gebiet 5 und dem Bodyschichtkontaktgebiet 7 ausgebildet.
  • Ferner sind als eine Komponente der Einheitszelle mehrere Gräben 8, die sich von dem Source-Gebiet 5 vom Typ n++ über die Body-Schicht 3 vom Typ p hinein erstrecken, so dass sie sich bis zum Stromdiffusionsgebiet 6a vom Typ n+ erstrecken, so ausgebildet, dass sie in der Y-Richtung angeordnet sind. Das heißt, unter den seitlichen Oberflächen des Grabens 8 ist das Source-Gebiet 5 auf einer der beiden seitlichen Oberflächen, die sich in der X-Richtung gegenüberliegen, ausgebildet, das Stromdiffusionsgebiet 6a ist auf der anderen ausgebildet, und die Body-Schicht 3 ist auf den anderen seitlichen Oberflächen (die beiden seitlichen Oberflächen, die sich in der Y-Richtung gegenüberliegen) ausgebildet. Die untere Oberfläche des Grabens 8 steht in Kontakt mit der Body-Schicht 3 vom Typ p. Eine Gate-Elektrode (nicht gezeigt) ist auf dem Graben 8 mit einer Gate-Isolationsschicht (nicht gezeigt) dazwischen ausgebildet. Wenn die Gate-Elektrode eingeschaltet ist, fließen die Elektronen, die durch den SiC-Leistungs-MISFET fließen, von dem Source-Gebiet 5 vom Typ n++ durch die Body-Schicht 3 vom Typ p an der seitlichen Oberfläche des Grabens 8, die das Kanal-Gebiet benachbart zu der Gate-Elektrode darstellt, und bewegen sich in der angegebenen Reihenfolge zu dem JFET-Gebiet 4a vom Typ n, der Epitaxieschicht 2 vom Typ n-, dem SiC-Substrat vom Typ n+, das das Drain-Gebiet darstellt, und der Drain-Verdrahtungselektrode (nicht gezeigt) an der Unterseite des SiC-Epitaxiesubstrats.
  • 26 zeigt eine Draufsicht auf eine Einheitszelle des Siliziumkarbid-Halbleiterbauelements, die eine getreifte Struktur aufweist, gemäß dem Vergleichsbeispiel. Jede Einheitszelle ist mit einer anderen, benachbarten Einheitszelle durch eine Einheitszellengrenze, die den äußeren Umfang des in 26 gezeigten Layouts darstellt, verbunden.
  • Wie in 26 gezeigt, besitzen sämtliche der mehreren Einheitszellen, die auf dem Halbleiterchip des Vergleichsbeispiels ausgebildet sind, eine gestreifte Struktur, die aus mehreren Halbleitergebieten, die sich in der Y-Richtung erstrecken, gebildet ist. Das heißt, in dem aktiven Gebiet (elementbildendes Gebiet) des Halbleiterchips des Vergleichsbeispiels sind mehrere von in 26 gezeigten Einheitszellen in der X-Richtung nebeneinander angeordnet. Dies liegt daran, dass der DMOS vom Grabentyp die (11-20) -Ebene oder die (1-100) -Ebene mit hoher Trägerbeweglichkeit als Kanal verwendet. Das heißt, die seitliche Oberfläche des Grabens 8, in dem die Body-Schicht 3 (Kanalgebiet) zwischen dem Source-Gebiet 5 und dem Stromdiffusionsgebiet 6a gebildet ist, muss eine Oberfläche entlang der X-Richtung sein.
  • Da der DMOS vom Grabentyp, wie oben beschrieben, ein Element ist, dessen Eigenschaften sich abhängig von der Ebenenausrichtung des Kanals stark unterscheiden, führt das Ausbilden eines Elements, das eine andere Ebene als die (11-20)-Ebene und die (1-100)-Ebene als den Kanal aufweist, zu einem unerwarteten Betrieb des Siliziumkarbid-Halbleiterbauelements und zu Schwankungen bei dem Zeitablauf, mit dem der SiC-Leistungs-MISFET eingeschaltet wird. Um die Kanalrichtungen in der X-Richtung auszurichten, erstrecken sich daher alle JFET-Gebiete 4a und das Stromdiffusionsgebiet 6a vom Typ n+ in der zu der X-Richtung, die die Erstreckungsrichtung der kanalbildenden Oberfläche ist, senkrechten Y-Richtung. Das Layout der Einheitszellen kann in der Y-Richtung länger sein als die in 26 gezeigte Struktur.
  • Die in 26 gezeigte Länge Ptr ist der Zell-Pitch in der Y-Richtung, das heißt, die Periode von mehreren in der Y-Richtung angeordneten Gräben. Der Zell-Pitch in der X-Richtung ist das Doppelte der Summe aus der im Verdrahtungsprozess bestimmten Kontaktbreite Wcon und der durch die Bauelementparameter bestimmten, tatsächlichen Strukturbreite Wstr. Die tatsächliche Strukturbreite Wstr setzt sich zusammen aus einer JFET-Breite, einer Kanallänge und einer Isolationsschichtdicke, die das Verhalten des Siliziumkarbid-Halbleiterbauelements bestimmen, und einem überlappenden Rand zwischen Masken, der das Ergebnis des Siliziumkarbid-Halbleiterbauelements bestimmt.
  • Die Zellfläche ist Ptr × 2 × (Wstr + Wcon), und ein JFET-Gebiet mit einer Länge Ptr und zwei Gräben 8 sind darin vorhanden. Daher werden die Kanaldichte (JFET-Anzahldichte) Djfet und die Grabendichte Dtr durch die folgenden Gleichungen 1 bzw. 2 dargestellt. Djfet = 1 / ( 2 × ( Wstr + Wcon ) ) [ L − 1 ]
    Figure DE112019006470T5_0001
     Dtr = 1 / ( Ptr × ( Wstr + Wcon ) ) [ L − 2 ]
    Figure DE112019006470T5_0002
  • In den Gleichungen 1 und 2 ist L die Dimension einer Länge. Der JFET-Widerstand ist umgekehrt proportional zu der Kanaldichte Djfet. Der Kanalwiderstand ist umgekehrt proportional zu der Grabendichte Dtr.
  • Wie aus der Größenordnung der Abmessungen klar ist, nimmt der Kanalwiderstand, der umgekehrt proportional zur Grabendichte Dtr, deren Dimension in der zweiten Potenz eingeht, ist, stark ab, wenn die tatsächliche Strukturbreite Wstr oder die Kontaktbreite Wcon aufgrund der Skalierung (Verkleinerung) des Zell-Pitches kleiner wird, aber der JFET-Widerstand, der umgekehrt proportional zu der Kanaldichte Djfet, deren Abmessung in der ersten Potenz eingeht, ist, ist schwer zu verringern. Die Grabendichte Dtr kann durch Verkürzen der Öffnungslänge Ptr in der Maske zum Erzeugen des Grabens 8 leicht erhöht werden. Weiterhin kann, da die Kanalbeweglichkeit des DMOS vom Grabentyp um ein Mehrfaches größer ist als die des DMOS vom flachen Typ ohne Graben, der Kanalwiderstand im DMOS vom Grabentyp leicht verringert werden, und der Kanalwiderstand kann auf nahezu 0 verringert werden. Da andererseits die Kanaldichte Djfet durch die tatsächliche Strukturbreite Wstr, die durch die Bauelement-Parameter bestimmt ist, verhältnisbestimmt ist, kann der JFET-Widerstand nicht verringert werden und bleibt bei einem hohen Widerstand.
  • Das heißt, der DMOS vom Grabentyp des Vergleichsbeispiels hat ein Problem, dass die Weglänge des JFET-Gebiets 4a lang wird und der JFET-Widerstand groß wird. Da das JFET-Gebiet 4a eine höhere Stromdichte als das Drift-Gebiet besitzt, wird ein großer JFET-Widerstand zu einem großen Problem, insbesondere bei einem Bauelement, das durch einen großen Strom angesteuert wird. Obwohl der JFET-Widerstand durch Einsetzen eines Designs mit einer großen JFET-Breite verringert werden kann, gibt es eine Grenze für die Erhöhung der JFET-Breite, da der Zell-Pitch in der X-Richtung zunimmt und die Stehspannung abnimmt.
  • Wie oben beschrieben, ist das Verringern des JFET-Widerstands in der mit dem DMOS vom Grabentyp bereitgestellten Siliziumkarbid-Halbleiterbauelement verbesserungsfähig.
  • Daher wird bei den Ausführungsformen der vorliegenden Anmeldung ein Bauelement entwickelt, um das oben erwähnte Verbesserungspotenzial zu lösen. Im Folgenden wird die technische Idee bei den Ausführungsformen, in denen das vorliegende Bauelement eingesetzt wird, beschrieben.
  • (Ausführungsform 1)
  • Nachfolgend wird ein SiC-Leistungs-MISFET mit einer seitlichen Oberfläche in einem Graben (Nut, Aussparung) als Kanalgebiet, das heißt, ein DMOS vom Grabentyp, als Beispiel genommen und ein Siliziumkarbid-Halbleiterbauelement wird unter Bezugnahme auf die Zeichnungen beschrieben.
  • <Struktur des Siliziumkarbid-Halbleiterbauelements>
  • Die Struktur des Siliziumkarbid-Halbleiterbauelements gemäß Ausführungsform 1 wird unter Bezugnahme auf die 1 bis 7 beschrieben. 1 ist eine Draufsicht auf einen Halbleiterchip, auf dem ein Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform bestehend aus mehreren SiC-Leistungs-MISFETs montiert ist. 2 ist eine Vogelperspektive, die das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform zeigt. Die 3 und 7 sind Draufsichten auf die Siliziumkarbid-Halbleiterbauelemente der vorliegenden Ausführungsform. Die 4 und 5 sind Querschnittsansichten, die das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform zeigen. Insbesondere ist 4 eine Querschnittsansicht entlang der Linie A-A von 3, die eine Querschnittsansicht mit einem Graben und einer Gate-Elektrode in dem Graben darstellt. 5 ist eine Querschnittsansicht entlang der Linie B-B von 3, die eine Querschnittsansicht eines Abschnitts, der keinen Graben enthält, darstellt. 6 ist eine Draufsicht, die einen Teil des Siliziumkarbid-Halbleiterbauelements der vorliegenden Ausführungsform durchscheinend zeigt. In den 2, 3 und 6 ist die Struktur auf der Epitaxieschicht, das heißt, die Gate-Isolationsschicht, die Gate-Elektrode, die Zwischenschicht-Isolationsschicht, der Source-Stöpsel und ähnliches, wie in 4 gezeigt, nicht dargestellt. In 7 ist die in 4 gezeigte Zwischenschicht-Isolationsschicht nicht gezeigt.
  • Wie in 1 gezeigt, enthält ein Halbleiterchip 101, auf dem das Siliziumkarbid-Halbleiterbauelement montiert ist, ein Siliziumkarbid-(SiC)-Epitaxiesubstrat (im Folgenden als SiC-Epitaxiesubstrat bezeichnet) vom Typ n, und eine Gate-Verdrahtungselektrode 104 und eine Source-Verdrahtungselektrode 106 sind nebeneinander auf dem SiC-Epitaxiesubstrat ausgebildet. In 1 sind zum besseren Verständnis der Zeichnung die Gate-Verdrahtungselektrode 104 und die Source-Verdrahtungselektrode 106 schraffiert. Der Halbleiterchip 101 besteht aus einem aktiven Gebiet (SiC-Leistungs-MISFET-Bildungsgebiet, Elementbildungsgebiet), das sich unterhalb der Source-Verdrahtungselektrode 106 befindet, und einem peripheren Formungsgebiet, das das aktive Gebiet in einer Draufsicht umgibt. Mehrere in dem aktiven Gebiet gebildete SiC-Leistungs-MISFETs vom n-Kanal-Typ sind parallel zu der Source-Verdrahtungselektrode 106 geschaltet. Das periphere Formungsgebiet enthält mehrere potentialfreie Feldbegrenzungsringe (FLR; „field limiting rings“) 102, die so ausgebildet sind, dass sie das aktive Gebiet in einer Draufsicht umgeben, und einen Schutzring 103, der so ausgebildet ist, dass er die mehreren potentialfreien Feldbegrenzungsringen 102 in einer Draufsicht umgibt.
  • Eine Gate-Elektrode des SiC-Leistungs-MISFETs, ein Source-Gebiet vom Typ n++, ein Kanal-Gebiet und dergleichen sind an der oberen Oberfläche des aktiven Gebiets des SiC-Epitaxiesubstrats ausgebildet, und ein Drain-Gebiet vom Typ n+ des SiC-Leistungs-MISFETs ist an der Rückseitenoberfläche des SiC-Epitaxiesubstrats ausgebildet. Jeder der mehreren potentialfreien Feldbegrenzungsringe 102 besteht aus einem Halbleitergebiet vom Typ p, das in einer vorgegebenen Tiefe von der oberen Oberfläche des SiC-Epitaxiesubstrats ausgebildet ist. Der Schutzring 103 besteht aus einem Halbleitergebiet vom Typ n, das in einer vorgegebenen Tiefe von der oberen Oberfläche des SiC-Epitaxiesubstrats ausgebildet ist.
  • Durch Ausbilden von mehreren potentialfreien Feldbegrenzungsringen 102 um das aktive Gebiet bewegt sich der Abschnitt des maximalen elektrischen Feldes sequentiell zu dem äußeren potentialfreien Feldbegrenzungsring 102, wenn der SiC-Leistungs-MISFET ausgeschaltet wird, und weicht am äußersten potentialfreien Feldbegrenzungsring 102. Dadurch kann die Stehspannung des Siliziumkarbid-Halbleiterbauelements erhöht werden. 1 zeigt ein Beispiel, bei dem drei potentialfreie Feldbegrenzungsringe 102 ausgebildet sind, aber die vorliegende Erfindung ist nicht hierauf beschränkt. Ferner besitzt der Schutzring 103 vom Typ n++ die Funktion, den in dem aktiven Gebiet ausgebildeten SiC-Leistungs-MISFET zu schützen.
  • Die mehreren in dem aktiven Gebiet ausgebildeten SiC-Leistungs-MISFETs weisen in einer Draufsicht eine inselartige Struktur auf. Das heißt, die mehreren SiC-Leistungs-MISFETs bilden mehrere Einheitszellen (periodische Struktur), und jede der Einheitszellen besitzt ein inselförmiges planares Layout und ist so angeordnet, dass sie voneinander getrennt sind. Die Gate-Elektrode (nicht gezeigt) des inselförmigen SiC-Leistungs-MISFETs ist durch eine Leitungsverdrahtung (Gate-Busleitung), die am äußeren peripheren Abschnitt des Halbleiterchips 101 vorhanden ist, mit der Gate-Verdrahtungselektrode 104 elektrisch verbunden.
  • Ferner sind die mehreren SiC-Leistungs-MISFETs mit den Source-Verdrahtungselektroden 106 bedeckt, und das Source-Gebiet eines jeden SiC-Leistungs-MISFETs und die Potentialfixierungsschicht der Body-Schicht sind mit der Source-Verdrahtungselektrode 106 verbunden. Die Source-Verdrahtungselektrode 106 ist durch eine in der Isolationsschicht vorgesehene Source-Öffnung 107 mit einer externen Verdrahtung (nicht dargestellt) verbunden. Die Gate-Verdrahtungselektrode 104 ist so ausgebildet, dass sie von der Source-Verdrahtungselektrode 106 getrennt ist, und sie ist mit jeder Gate-Elektrode der mehreren SiC-Leistungs-MISFETs verbunden. Die Gate-Verdrahtungselektrode 104 ist durch eine Gate-Öffnung 105 mit einer externen Verdrahtung (nicht dargestellt) verbunden. Die externe Verdrahtung, auf die hier Bezug genommen wird, ist eine Verdrahtung (zum Beispiel ein Bonddraht) zum elektrischen Verbinden des Halbleiterchips 101 und einer externen Einrichtung des Halbleiterchips 101. Ferner ist das an der Rückseitenoberfläche des SiC-Epitaxiesubstrats vom Typ n ausgebildete Drain-Gebiet vom Typ n+ mit der Drain-Verdrahtungselektrode (nicht gezeigt), die so ausgebildet ist, dass sie die gesamte Rückseitenoberfläche des SiC-Epitaxiesubstrats vom Typ n bedeckt, elektrisch verbunden.
  • Als nächstes wird die Struktur der Einheitszelle des SiC-Leistungs-MISFETs, der das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform darstellt, unter Bezugnahme auf die 2 bis 5 beschrieben. Die in der Beschreibung verwendeten XYZ-Koordinatenachsen sind in den in der Zeichnung gezeigten Richtungen definiert. In der vorliegenden Anmeldung sind die X-Richtung (X-Achsen-Richtung) und die Z-Richtung (Z-Achsen-Richtung) Richtungen entlang der (11-20)-Ebene bzw. der (1-100)-Ebene der Kristallebenen des SiC-Substrats, und die Y-Richtung (Y-Achsen-Richtung) ist eine Richtung senkrecht zu jeder von der (11-20) -Ebene und der (1-100)-Ebene. Von der X-Richtung und der Y-Richtung ist jede eine Richtung entlang der oberen Oberfläche (Hauptoberfläche) des SiC-Epitaxiesubstrats, und die Z-Richtung ist die Dickenrichtung (Höhenrichtung, Tiefenrichtung) des SiC-Epitaxiesubstrats. Die X-Richtung, die Y-Richtung und die Z-Richtung sind orthogonal zueinander.
  • Wie in den 4 und 5 gezeigt, enthält das SiC-Epitaxiesubstrat, das das Siliziumkarbid-Halbleiterbauelement bildet, das SiC-Substrat 1 vom Typ n+ und die auf dem SiC-Substrat 1 vom Typ n+ ausgebildete Epitaxieschicht (Halbleiterschicht) 2 vom Typ n-. Die Epitaxieschicht 2 fungiert als eine Driftschicht. Die Dicke der Epitaxieschicht 2 beträgt zum Beispiel etwa 5 bis 50 µm.
  • Wie in den 2 bis 5 gezeigt, ist die Body-Schicht (Wannengebiet) 3, die ein Halbleitergebiet vom Typ p ist, in der Epitaxieschicht 2 ausgebildet, um eine vorgegebene Tiefe von der oberen Oberfläche der Epitaxieschicht 2 aufzuweisen. Das Bodyschichtkontaktgebiet 7, das ein Halbleitergebiet vom Typ p++ ist, und das Source-Gebiet 5, das ein Halbleitergebiet vom Typ n++, das Stickstoff als Fremdstoff enthält, ist, sind in der Body-Schicht 3 so ausgebildet, dass sie eine vorgegebene Tiefe von der Oberfläche der Epitaxieschicht 2 besitzen. In einer Draufsicht ist das Bodyschichtkontaktgebiet 7, das sich in der Y-Richtung erstreckt, im zentralen Abschnitt der Epitaxieschicht 2 ausgebildet, ein Paar zu dem Bodyschichtkontaktgebiet 7 benachbarte Source-Gebiete 5 sind so ausgebildet, dass sie das Bodyschichtkontaktgebiet 7 in der X-Richtung sandwichartig umschließen, und die Body-Schicht 3 ist so ausgebildet, dass sie das Bodyschichtkontaktgebiet 7 und die Source-Gebiete 5 umgibt. Das Bodyschichtkontaktgebiet 7 und die Source-Gebiete 5 sind mit der auf der Epitaxieschicht 2 ausgebildeten Source-Verdrahtungselektrode 106 (siehe 1) über einen Source-Stöpsel (leitender Source-Anschlussabschnitt, Source-Elektrode) 12 verbunden. Das heißt, die Body-Schicht 3 ist über das Bodyschichtkontaktgebiet 7 und den Source-Stöpsel 12 mit der Source-Verdrahtungselektrode 106 elektrisch verbunden.
  • Mit anderen Worten, die Body-Schicht 3 ist in der Epitaxieschicht 2 von der oberen Oberfläche der Epitaxieschicht 2 bis zur mittleren Tiefe der Epitaxieschicht 2 ausgebildet, und das Source-Gebiet 5, ein Stromdiffusionsgebiet 6 und das Bodyschichtkontaktgebiet 7 sind jeweils von der oberen Oberfläche der Body-Schicht 3 bis zur mittleren Tiefe der Body-Schicht 3 ausgebildet. Ferner ist ein JFET-Gebiet 4 von der oberen Oberfläche der Epitaxieschicht 2 bis zur mittleren Tiefe der Epitaxieschicht 2 ausgebildet.
  • In einer Draufsicht ist das JFET-Gebiet 4 in der Epitaxieschicht 2 um die die Einheitszelle bildende Body-Schicht 3 so auszubilden, dass sie eine vorgegebene Tiefe von der oberen Oberfläche der Epitaxieschicht 2 aufweist. Das heißt, das JFET-Gebiet 4 steht mit der Epitaxieschicht 2 in Kontakt. Das JFET-Gebiet 4 ist in einer Draufsicht ein Halbleitergebiet vom Typ n zwischen den Body-Schichten 3 benachbarter Einheitszellen. Die Fremdstoffkonzentration vom Typ n in dem JFET-Gebiet 4 kann dieselbe sein wie die Fremdstoffkonzentration vom Typ n in der Epitaxieschicht 2, kann aber auch höher sein als die Fremdstoffkonzentration vom Typ n in der Epitaxieschicht 2. Das Stromdiffusionsgebiet 6, das ein Halbleitergebiet vom Typ n+, das eine vorgegebene Tiefe von der oberen Oberfläche der Epitaxieschicht 2 besitzt, ist, ist zwischen der Body-Schicht 3 und dem JFET-Gebiet 4 ausgebildet. Das Stromdiffusionsgebiet 6 ist von der oberen Oberfläche der Body-Schicht 3 bis zur mittleren Tiefe der Body-Schicht 3 ausgebildet, und in einer Draufsicht ist das Stromdiffusionsgebiet 6 ringförmig ausgebildet, um das Bodyschichtkontaktgebiet 7, das Source-Gebiet 5 und die Body-Schicht 3 zu umgeben. Von den Enden des Stromdiffusionsgebiets 6 überlappt das dem Source-Gebiet 5 gegenüberliegende Ende in der Draufsicht nicht mit der Body-Schicht 3 und ist in der Epitaxieschicht 2 benachbart zu der Body-Schicht 3 ausgebildet.
  • Das Stromdiffusionsgebiet 6 und das JFET-Gebiet 4 bestehen jeweils aus einer rechteckigen Ringstruktur mit einer Struktur, die sich in der Y-Richtung erstreckt, und einer Struktur, die sich in der X-Richtung erstreckt. Ferner besteht die Body-Schicht 3, da die Body-Schicht 3 zwischen dem Source-Gebiet 5 und dem Bodyschichtkontaktgebiet 7 und dem Stromdiffusionsgebiet 6 an der oberen Oberfläche der Epitaxieschicht 2 ausgebildet ist, in einer Draufsicht aus einer rechteckigen Ringstruktur mit einer Struktur, die sich in der Y-Richtung erstreckt und einer Struktur, die sich in der X-Richtung erstreckt.
  • Eine Einheitszelle besitzt ein ebenes Layout, das in der X-Richtung liniensymmetrisch ist, mit dem Bodyschichtkontaktgebiet 7 als Zentrum in der X-Richtung. Das Bodyschichtkontaktgebiet 7 und das Source-Gebiet 5 stehen miteinander in Kontakt. Ferner stehen das Source-Gebiet 5 und die Body-Schicht 3 miteinander in Kontakt, und das Stromdiffusionsgebiet 6 und die Body-Schicht 3 stehen miteinander in Kontakt. Das Stromdiffusionsgebiet 6 und das JFET-Gebiet 4 stehen miteinander in Kontakt.
  • Wie oben beschrieben, enthält eine Einheitszelle des SiC-Leistungs-MISFETs das Bodyschichtkontaktgebiet 7, die Source-Gebiete 5, die das Bodyschichtkontaktgebiet 7 in der X-Richtung sandwichartig umschließen, und das Stromdiffusionsgebiet 6 und das JFET-Gebiet 4, die eine Ringform aufweisen und das Bodyschichtkontaktgebiet 7 und das Source-Gebiet 5 in der angegebenen Reihenfolge umgeben, sowie die Body-Schicht 3.
  • Ferner sind als ein Bestandteil der Einheitszelle mehrere Gräben 8, die sich von dem Source-Gebiet 5 vom Typ n++ über die Body-Schicht 3 vom Typ p hinweg erstrecken, so dass sie sich zum Stromdiffusionsgebiet 6 vom Typ n+ hin erstrecken, nebeneinander in der Y-Richtung ausgebildet. Das heißt, unter den seitlichen Oberflächen des Grabens 8 steht das Source-Gebiet 5 in Kontakt mit einer der beiden seitlichen Oberflächen, die sich in der X-Richtung gegenüberliegen, das Stromdiffusionsgebiet 6 steht in Kontakt mit der anderen Seite, und die Body-Schicht 3 zwischen dem Source-Gebiet 5 und dem Stromdiffusionsgebiet 6 steht in Kontakt mit den anderen seitlichen Oberflächen (den seitlichen Oberflächen, die sich in der Y-Richtung gegenüberliegen). Der Graben 8 ist tiefer als sowohl das Source-Gebiet 5 als auch das Stromdiffusionsgebiet 6 ausgebildet und weniger tief als die Body-Schicht 3 ausgebildet. Daher steht die untere Oberfläche des Grabens 8 mit der Body-Schicht 3 vom Typ p in Kontakt und erreicht nicht die Epitaxieschicht 2 unterhalb der Body-Schicht 3. Das Source-Gebiet 5 und die Body-Schicht 3 stehen auf der sich in der X-Richtung erstreckenden seitlichen Oberfläche unter den seitlichen Oberflächen des Grabens 8 miteinander in Kontakt, und das Stromdiffusionsgebiet 6 und die Body-Schicht 3 stehen auf den sich in der X-Richtung erstreckenden seitlichen Oberflächen unter den seitlichen Oberflächen des Grabens 8 miteinander in Kontakt. Das Bodyschichtkontaktgebiet 7 steht an beiden Enden in der Y-Richtung mit der Body-Schicht 3 in Kontakt.
  • Das Stromdiffusionsgebiet 6, das Bodyschichtkontaktgebiet 7 und das Source-Gebiet 5 sind in einer Draufsicht voneinander getrennt. Das Stromdiffusionsgebiet 6 besteht aus einer Y-Achsen-Linie (erster Abschnitt), die sich in der Y-Richtung erstreckt und in Kontakt mit dem Graben 8 und dem JFET-Gebiet 4 steht, und einer X-Achsen-Linie (zweiter Abschnitt), die sich in der X-Richtung erstreckt und von dem Graben 8 getrennt ist und mit dem JFET-Gebiet 4 in Kontakt steht. In einer Einheitszelle bilden die beiden Y-Achsen-Linien und die beiden X-Achsen-Linien des Stromdiffusionsgebiets 6 eine ringförmige Struktur.
  • Der Graben 8 ist so ausgebildet, dass er in einer Draufsicht nur die sich in der Y-Richtung (Y-Achsen-Linie) erstreckende Struktur der Body-Schicht 3 überlappt und in der Draufsicht die sich in der X-Richtung (X-Achsen-Linie) erstreckende Struktur nicht überlappt. Mit anderen Worten, der Graben 8 ist zwischen dem Source-Gebiet 5 und dem in der X-Richtung benachbarten Stromdiffusionsgebiet 6 ausgebildet, aber der Graben 8 ist nicht zwischen dem Source-Gebiet 5 und dem in der Y-Richtung benachbarten Stromdiffusionsgebiet 6 ausgebildet. Dies liegt daran, dass der Graben bei dem DMOS vom Grabentyp aufgrund der Anisotropie der elektronenphysikalischen Eigenschaften der Ebenenorientierung von SiC nicht nur in eine bestimmte Richtung ausgedehnt werden kann. Das heißt, wie oben beschrieben, führt die Bildung eines Elements mit einer anderen Ebene als der (11-20)-Ebene und der (1-100)-Ebene als Kanal zu einem unerwarteten Betrieb dess Siliziumkarbid-Halbleiterbauelements und zu Schwankungen im Zeitablauf, mit dem der SiC-Leistungs-MISFET eingeschaltet wird. Daher sind, um die Richtungen der Kanäle in der X-Richtung auszurichten, alle Gräben 8 zwischen dem Source-Gebiet 5 und dem Stromdiffusionsgebiet 6 in der X-Richtung nebeneinander gebildet, so dass die Kanäle auf der (11-20)-Ebene oder der (1-100)-Ebene, die die seitliche Oberfläche entlang der X-Richtung ist, gebildet werden.
  • Wie in 4 gezeigt, ist die Rückseitenoberfläche (untere Oberfläche) des SiC-Substrats 1 mit einer Drain-Verdrahtungselektrode (Drain-Elektrode) 13 bedeckt. Das heißt, die Drain-Verdrahtungselektrode 13 ist mit dem SiC-Substrat 1 elektrisch verbunden. Auf der Epitaxieschicht 2, die die Oberfläche des Grabens 8 enthält, ist über eine Gate-Isolationsschicht 9 eine Gate-Elektrode 10 ausgebildet. Wenn die Gate-Elektrode 10 eingeschaltet ist, fließen Elektronen, die durch den SiC-Leistungs-MISFET fließen, in der angegebenen Reihenfolge von dem Source-Gebiet 5 vom Typ n++ durch die Body-Schicht 3 vom Typ p an der seitlichen Oberfläche des Grabens 8, die ein Kanal-Gebiet benachbart zu der Gate-Elektrode 10 darstellt, und bewegen sich zu dem JFET-Gebiet 4 vom Typ n, der Epitaxieschicht 2 vom Typ n-, dem SiC-Substrat vom Typ n+, das das Drain-Gebiet darstellt, und der Drain-Verdrahtungselektrode 13 an der Unterseite des SiC-Substrats. Die Gate-Isolationsschicht 9 besteht zum Beispiel aus einer Siliziumoxidschicht und die Gate-Elektrode 10 besteht zum Beispiel aus einer Polysiliziumschicht (Leiterschicht).
  • Das Stromdiffusionsgebiet 6 hat eine Aufgabe, zu verhindern, dass der Strom so konzentriert wird, dass er in einem Teil des Gebietes fließt, weil die Elektronen, die die Body-Schicht 3 durchquert haben, in dem JFET-Gebiet 4 nach unten fließen und mit dem kürzesten Abstand zur Seite des SiC-Substrats 1 gelangen. Das heißt, da das Stromdiffusionsgebiet 6 mit einer relativ hohen Fremdstoffkonzentration gebildet ist, werden die Elektronen, die durch die Body-Schicht 3 gelangt sind, in dem Stromdiffusionsgebiet 6 diffundiert und fließen gleichförmig in dem Halbleitergebiet vom Typ n, das das Stromdiffusionsgebiet 6 und das JFET-Gebiet 4 enthält.
  • Auf der Epitaxieschicht 2, der Gate-Isolationsschicht 9 und der Gate-Elektrode 10 ist jeweils eine Zwischenschicht-Isolationsschicht 11, zum Beispiel aus einer Siliziumoxidschicht, ausgebildet. Die geschichtete Schicht, die aus der Gate-Isolationsschicht 9 und der Zwischenschicht-Isolationsschicht 11 besteht, enthält ein Durchgangsloch an einer von der Gate-Elektrode 10 getrennten Position, und der Source-Stöpsel 12, der ein leitender Verbindungsabschnitt ist, ist in dem Durchgangsloch ausgebildet. Der Source-Stöpsel 12 ist mit dem Bodyschichtkontaktgebiet 7 und dem Source-Gebiet 5 elektrisch verbunden. Der Source-Stöpsel 12 und das Bodyschichtkontaktgebiet 7 und das Source-Gebiet 5 können direkt miteinander verbunden sein oder sie können über eine andere Metallschicht oder Silizidschicht miteinander verbunden sein. Der Source-Stöpsel 12 ist mit der Source-Verdrahtungselektrode 106 (siehe 1) elektrisch verbunden. Ferner ist die Gate-Elektrode 10 mit der Gate-Verdrahtungselektrode 104 (siehe 1) elektrisch verbunden.
  • In dem SiC-Leistungs-MISFET mit einer Inselstruktur gemäß der vorliegenden Ausführungsform ist die geschichtete Struktur eines jeden Halbleitergebiets (Fremdstoffgebiet) in der Z-Richtung dieselbe wie die gestreifte Struktur des Vergleichsbeispiels, aber die Anordnung in der XY-Ebene ist anders. Bei der vorliegenden Ausführungsform ist die gestreifte Struktur über eine bestimmte Periode an dem zentralen Abschnitt der Einheitszelle in der Y-Richtung angeordnet, und am Ende der Einheitszelle in der Y-Richtung enden die Fremdstoffgebiete in der Reihenfolge der Body-Schicht 3, die das Bodyschichtkontaktgebiet 7 und das Source-Gebiet 5 umgibt, das Stromdiffusionsgebiet 6 und das JFET-Gebiet 4. Bei dieser Struktur bilden die vier Seiten um die Einheitszelle herum das JFET-Gebiet 4. Eine Konfiguration, bei der mehrere inselförmige Einheitszellen in dem Elementgebiet angeordnet sind, wird später bei Ausführungsform 4 beschrieben.
  • Als nächstes zeigt 6 eine Draufsicht auf das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform, in der das Stromdiffusionsgebiet 6 (siehe 3) nicht gezeigt ist. Wie in den 3 und 4 gezeigt, können die Body-Schicht 3 und das Stromdiffusionsgebiet 6 in einer Draufsicht eine Überlappung mit einer bestimmten Breite in jeder Linie in der X-Richtung und der Y-Richtung besitzen, und die Breite jeder Überlappung kann voneinander verschieden sein. Ferner können eine JFET-Breite Wjfetx in der seitlichen Richtung (Y-Richtung) der Struktur in der X-Richtung (X-Achsen-Linie) des JFET-Gebiets 4 und eine JFET-Breite Wjfety in der seitlichen Richtung (X-Richtung) der Struktur in der Y-Richtung (Y-Achsen-Linie) des JFET-Gebiets 4 ebenfalls voneinander verschiedene Werte aufweisen. Die X-Achsen-Linie des JFET-Gebietes 4 bezieht sich auf eine Struktur, die sich in dem ringförmigen JFET-Gebiet 4 in der X-Richtung erstreckt, und die Y-Achsen-Linie des JFET-Gebietes 4 bezieht sich auf eine Struktur, die sich in der Y-Richtung des ringförmigen JFET-Gebietes 4 erstreckt. Von der JFET-Breite Wjfetx und der JFET-Breite Wjfety wird jeweils angenommen, dass sie durch einen Betrag von 1/2 des Abstands zwischen den jeweiligen Body-Schichten 3 der beiden benachbarten Einheitszellen in der X- oder Y-Richtung definiert sind.
  • Als nächstes zeigt 7 eine Draufsicht auf das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform. 7 zeigt ein Beispiel für die Anordnung der Source-Elektrode und der Gate-Elektrode. Die hier angesprochene Source-Elektrode entspricht dem in den 4 und 5 gezeigten Source-Stöpsel 12. In 7 sind die Umrisse des Halbleitergebiets und des an der oberen Oberfläche der Epitaxieschicht gebildeten Grabens in dem durch den Source-Stöpsel 12 und die Gate-Elektrode 10 abgedeckten Abschnitt durch unterbrochene Linien dargestellt.
  • Obwohl die Gate-Isolationsschicht 9 (siehe 4) in 7 nicht gezeigt ist, ist die Gate-Isolationsschicht 9 direkt unterhalb der Gate-Elektrode 10 ausgebildet. Wie in 7 gezeigt, erstrecken sich die Gate-Isolationsschicht 9 und die Gate-Elektrode 10 in der Y-Richtung über jeden der Gräben 8, die Body-Schicht 3, die sich in einer Draufsicht in der Y-Richtung erstreckt, das Stromdiffusionsgebiet 6 und das JFET-Gebiet 4 und sind mit der Gate-Isolationsschicht 9 und der Gate-Elektrode 10 der benachbarten Einheitszelle verbunden. Die Gate-Elektrode 10 wird durch all die in der Y-Richtung vorhandenen Zellen wie bei der gestreiften Struktur des Vergleichsbeispiels angeschlossen und ist an die Gate-Verdrahtungselektrode 104 (siehe 1) angeschlossen. Auf dem sich in der X-Richtung erstreckenden JFET-Gebiet 4 kann jeweils ein den Graben 8 abdeckender Teil der Gate-Isolationsschicht 9 und der Gate-Elektrode 10 ausgebildet sein.
  • Die Source-Elektrode (Source-Stöpsel 12) endet in einer Draufsicht innerhalb des äußeren Endes der ringförmigen Body-Schicht 3. Wenn jedoch die in PTL 2 beschriebene Relaxationsschicht für das elektrische Feld auf dem Stromdiffusionsgebiet 6 ausgebildet ist, kann die Source-Elektrode vorhanden sein, solange sich die Source-Elektrode auf dem Gebiet, in dem die Relaxationsschicht für das elektrische Feld vorhanden ist, befindet. Selbst wenn auf dem sich in der X-Richtung erstreckenden JFET-Gebiet 4 keine Relaxationsschicht für das elektrische Feld vorhanden ist, kann die Source-Elektrode auf dem JFET-Gebiet 4 vorhanden sein, wenn die JFET-Struktur richtig ausgelegt ist und der Kontakt zwischen der Source-Elektrode und dem JFET-Gebiet 4 ein Schottky-Übergang ist.
  • Hier ist die Source-Elektrode so ausgebildet, dass sie das gesamte Bodyschichtkontaktgebiet 7 und das in der X-Richtung zu dem Bodyschichtkontaktgebiet 7 benachbarte Source-Gebiet 5 abdeckt, und das Ende der Source-Elektrode in der Y-Richtung überlappt die sich in der X-Richtung erstreckende Body-Schicht 3 in einer Draufsicht. Allerdings kann die Source-Elektrode in der Einheitszelle auch separat ausgebildet sein. Ferner ist es im Hinblick auf den Übergang zwischen der Source-Elektrode und der Epitaxieschicht 2 (siehe 4) in der Einheitszelle notwendig, den Prozess der Bildung der Source-Elektrode in zwei Teile zu unterteilen, wenn der ohmsche Kontakt und der Schottky-Übergang gemischt werden. In beiden Ausführungen ist eine geeignete Isolierung erforderlich, um einen Kontakt zwischen der Gate-Elektrode und der Source-Elektrode zu verhindern.
  • Wenn die Source-Elektrode so angeordnet ist, dass sie einen Schottky-Übergang zwischen dem JFET-Gebiet 4 und einem Teil der Source-Elektroden bildet, arbeiten die Source-Elektrode und das JFET-Gebiet 4 als Schottky-Barrierendiode, und somit ist es möglich, die Verschlechterung der Erregung während des bipolaren Betriebs der Elemente, die ein Siliziumkarbid-Halbleiterbauelement bilden, zu verringern.
  • Das heißt, wenn in dem SiC-Leistungs-MISFET eine Basalebenenversetzung („basal plane dislocation“; BPD) in der Epitaxieschicht auf dem SiC-Substrat gebildet ist und Elektronen und Löcher in dem Gebiet, in dem die BPD gebildet ist, rekombinieren, bewirkt die durch die Rekombination freigesetzte Energie, dass sich die Kristalle in der Epitaxieschicht verschieben. Infolgedessen breiten sich in der Epitaxieschicht Oberflächendefekte, sogenannte Stapelfehler vom Shockley-Typ, aus. Da solche Stapelfehler die Bewegung der in der Längsrichtung in der Epitaxieschicht (Driftschicht) fließenden Elektronen behindern, steigen in dem SiC-Leistungs-MISFET, in dem sich die Stapelfehler ausgebreitet haben, der Elementwiderstand (Substratwiderstand) und die Vorwärtsspannung (Ein-Spannung). Diese Stapelfehler breiten sich aufgrund des Flusses von Elektronen und Löchern in das SiC-Epitaxiesubstrat weiter aus, wenn der SiC-Leistungs-MISFET betrieben wird, und so steigen der Widerstand zwischen Source und Drain und der Widerstand der integrierten Diode im Lauf der Erregungszeit. Das heißt, es werden insofern Probleme erzeugt, als sich die Eigenschaften des SiC-Leistungs-MISFETs aufgrund der Verschlechterung der Erregung ändern, die Leistung und Zuverlässigkeit des Siliziumkarbid-Halbleiterbauelements verschlechtern sich.
  • Ein solches Phänomen tritt insbesondere auf, wenn ein Strom durch die integrierte Diode (pn-Diode) , die zwischen dem Bodyschichtkontaktgebiet 7 vom Typ p und der Body-Schicht 3, die in 4 gezeigt sind, und der Epitaxieschicht 2 vom Typ n und dem SiC-Substrat 1 ausgebildet ist, fließt. Die integrierte Diode kann arbeiten, wenn der SiC-Leistungs-MISFET ausgeschaltet ist und die in der Induktivität gespeicherte Energie als Rücklaufstrom (während des Rückwärtsbetriebs) entladen wird. Wenn eine Schottky-Barrierendiode, die aus der Source-Elektrode und dem JFET-Gebiet 4 besteht, wie oben beschrieben gebildet ist, fließt der Rücklaufstrom lieber durch die Schottky-Barrierendiode als durch die integrierte Diode, und somit ist es möglich, das Auftreten der oben erwähnten Verschlechterung der Erregung aufgrund des durch die integrierte Diode fließenden Stroms zu verhindern.
  • Die Tiefe (erste Tiefe) von der oberen Oberfläche der Epitaxieschicht 2 der in den 2 bis 5 gezeigten Body-Schicht 3 vom Typ p beträgt zum Beispiel etwa 0,5 bis 2,0 µm. Die Tiefe (dritte Tiefe) des Source-Gebietes 5 vom Typ n++ von der oberen Oberfläche der Epitaxieschicht 2 beträgt zum Beispiel etwa 0,1 bis 1 µm. Die Tiefe (vierte Tiefe) des Stromdiffusionsgebiets 6 vom Typ n+ von der oberen Oberfläche der Epitaxieschicht 2 beträgt zum Beispiel etwa 0,1 bis 1 µm. Die Breite, mit der sich die Body-Schicht 3 vom Typ p und das Stromdiffusionsgebiet 6 vom Typ n+ in einer Draufsicht nicht überlappen, beträgt zum Beispiel etwa 0,1 bis 2 µm. Die Tiefe (sechste Tiefe) des Grabens 8 von der oberen Oberfläche der Epitaxieschicht 2 ist weniger tief als die Tiefe (erste Tiefe) der Body-Schicht 3 vom Typ p von der oberen Oberfläche der Epitaxieschicht 2 und beträgt zum Beispiel etwa 0,1 bis 1,5 µm. Die Länge des Grabens 8 in der Richtung parallel zu der Kanallänge (X-Richtung) beträgt zum Beispiel etwa 0,5 bis 3 µm. Die Länge des Grabens 8 in der Richtung parallel zu der Kanalbreite (Y-Richtung) beträgt zum Beispiel etwa 0,1 bis 2 µm. Der Abstand zwischen den Gräben in der Richtung parallel zu der Kanalbreite des Grabens 8 (Y-Richtung) beträgt zum Beispiel etwa 0,1 bis 2 µm. Die Tiefe (zweite Tiefe) des Bodyschichtkontaktgebiets 7 vom Typ p++ von der oberen Oberfläche der Epitaxieschicht 2 beträgt zum Beispiel etwa 0,1 bis 0,5 µm. Die Schichtdicke der Gate-Isolationsschicht 9 beträgt zum Beispiel 0,005 bis 0,015 µm.
  • Unter den Strukturen des Halbleitergebiets, die die Einheitszelle bilden, kann die Anzahl von Gräben 8, die auf der Body-Schicht 3 vorhanden sind und sich in einer Draufsicht in der Y-Richtung erstrecken, unter Berücksichtigung des Gleichgewichts zwischen dem Kanalwiderstand und dem JFET-Widerstand willkürlich eingestellt werden, solange die Anzahl mindestens 1 oder mehr beträgt.
  • Der bevorzugte Bereich der Fremdstoffkonzentration des SiC-Substrats 1 vom Typ n+ ist zum Beispiel 1 × 1018 bis 1 × 1021 cm-3. Der bevorzugte Bereich der Fremdstoffkonzentration der Epitaxieschicht 2 vom Typ n- ist zum Beispiel 1 × 1014 bis 1 × 1017 cm-3. Der bevorzugte Bereich der Fremdstoffkonzentration der Body-Schicht 3 vom Typ p ist zum Beispiel 1 × 1016 bis 1 × 1019 cm-3. Der bevorzugte Bereich der maximalen Fremdstoffkonzentration der Body-Schicht 3 vom Typ p ist zum Beispiel 1 × 1017 bis 1 × 1019 cm-3. Der bevorzugte Bereich der Fremdstoffkonzentration in dem Source-Gebiet 5 vom Typ n++ ist zum Beispiel 1 × 1019 bis 1 × 1021 cm-3. Der bevorzugte Bereich der Fremdstoffkonzentration in dem Stromdiffusionsgebiet 6 vom Typ n+ ist zum Beispiel 5 × 1016 bis 5 × 1018 cm-3. Der bevorzugte Bereich der Fremdstoffkonzentration in dem JFET-Gebiet 4 vom Typ n ist zum Beispiel 1 × 1015 bis 1 × 1018 cm-3. Der bevorzugte Bereich der Fremdstoffkonzentration in dem Bodyschichtkontaktgebiet 7 vom Typ p++ ist zum Beispiel der Bereich von 1 × 1019 bis 1 × 1021 cm-3.
  • <Wirkung der vorliegenden Ausführungsform>
  • Als nächstes werden die Merkmale und Wirkungen der Struktur des SiC-Leistungs-MISFETs gemäß der vorliegenden Ausführungsform beschrieben.
  • Bei der vorliegenden Ausführungsform sind die Einheitszellen des SiC-Leistungs-MISFETs nicht in einer Linienform wie bei dem in 26 gezeigten Vergleichsbeispiel ausgebildet, sondern die Einheitszellen des SiC-Leistungs-MISFETs sind in einer Inselform wie in 3 gezeigt ausgebildet. Das heißt, jede Einheitszelle enthält das ringförmige Stromdiffusionsgebiet 6 und das ringförmige JFET-Gebiet 4. Mit anderen Worten, da das Hochkonzentrationsstromdiffusionsgebiet 6, das sich in der X-Richtung erstreckt, ebenfalls ausgebildet ist, können Elektronen, selbst wenn es keinen sich in der X-Richtung erstreckenden Graben 8 auf der Body-Schicht 3 gibt, nahezu ohne Widerstand von der Y-Achsen-Linie zu der X-Achsen-Linie diffundiert werden. Das heißt im Ergebnis, dass die Elektronen, die von der Seite des Source-Gebietes 5 durch den Kanal an der seitlichen Oberfläche des Grabens 8 zum Stromdiffusionsgebiet 6 fließen, nicht nur durch das sich in der Y-Richtung erstreckende Stromdiffusionsgebiet 6 und das sich in der Y-Richtung erstreckende JFET-Gebiet 4 zu der Seite des Drain-Gebietes fließen, sondern auch zu dem sich in der X-Richtung erstreckenden Stromdiffusionsgebiet 6 und dem sich in der X-Richtung erstreckenden JFET-Gebiet 4 fließen und dann zur Seite des Drain-Gebietes fließen.
  • Infolgedessen wird das gesamte JFET-Gebiet 4 effektiv genutzt, ohne dass in der Body-Schicht 3 ein Graben gebildet wird, der sich in einer Draufsicht in der X-Richtung erstreckt, das heißt, die X-Achsen-Linie der Body-Schicht 3 und die Strompfade des Stromdiffusionsgebiets 6 und des JFET-Gebiets 4 sind vergrößert. Daher ist es möglich, den Widerstand (JFET-Widerstand) des SiC-Leistungs-MISFETs zu verringern.
  • Hier wird die Wirkung der Struktur des SiC-Leistungs-MISFETs gemäß der vorliegenden Ausführungsform unter Bezugnahme auf 8, die das Ergebnis der Simulation des Effekts der Widerstandsverringerung zeigt, beschrieben. 8 ist ein Graph, der die Beziehung zwischen der Anzahl von Gräben und der Widerstandsverringerungsrate zeigt, wenn das Verhältnis des Kanalwiderstands zum JFET-Widerstand 2:8 beträgt.
  • Eine Zellfläche Acell, die JFET-Dichte (JFET-Anzahldichte) Djfet bzw. die Kanaldichte (Grabendichte) Dtr lassen sich mit den folgenden Gleichungen 3 bis 5 berechnen. Ntr ist die Anzahl der in der Y-Richtung angeordneten Gräben pro Zelle, und wenn man die Anzahl von linken und rechten Gräben, die das Bodyschichtkontaktgebiet sandwichartig umschließen, zusammenzählt, beträgt die Anzahl von Gräben pro Zelle 2 × Ntr. Acell = 2 × ( Wstr + Wcon ) × ( Ntr × Ptr + 2 × Wstr )
    Figure DE112019006470T5_0003
     Djfet = ( 4 × Wstr + 2 × Wcon + Ntr × Ptr ) / ( 2 × ( Wstr + Wcon ) × ( Ntr × Ptr + 2 × Wstr ) )
    Figure DE112019006470T5_0004
     Dtr = ( 2 × Ntr × Ptr ) / ( 2 × ( Wstr + Wcon ) × ( Ntr × Ptr +   2 × Wstr ) )
    Figure DE112019006470T5_0005
  • 8 zeigt den Effekt der Widerstandsverringerung, wenn die Inselstruktur verwendet wird, wobei angenommen wird, dass das Verhältnis des Kanalwiderstands zum JFET-Widerstand bei der gestreiffen Struktur 2: 8 beträgt. Die horizontale Achse des in 8 gezeigten Graphen ist die Anzahl von Gräben Ntr (Einheit: Stück) , die auf der Y-Achse pro Zelle vorhanden sind. Die vertikale Achse des in 8 gezeigten Graphen zeigt die Widerstandansstiegs- oder -verringerungsrate (Einheit: %), wenn der Widerstand der gestreiften Struktur 100% beträgt. Das heißt, die Widerstandsanstiegs- oder -verringerungsrate auf der vertikalen Achse wird durch den Betrag des JFET-Widerstands Rj fet + Kanalwiderstand Rch bestimmt. In 8 ist das Ergebnis der Versuchsrechnung des SiC-Leistungs-MISFETs mit derselben gestreiften Struktur wie bei dem Vergleichsbeispiel durch einen Graphen, in dem die rautenförmigen Plots verbunden sind, gezeigt, und das Ergebnis der Versuchsrechnung des SiC-Leistungs-MISFETs mit derselben Inselstruktur wie die vorliegende Ausführungsform ist durch einen Graphen, bei dem die dreieckigen Plots verbunden sind, gezeigt. Der Graph, der durch Verbinden der quadratischen Plots in 8 gezeigt ist, ist ein Ergebnis einer Versuchsrechnung bei dem SiC-Leistungs-MISFET mit einer Schmetterlingsstruktur, die später bei Ausführungsform 2 beschrieben wird.
  • Bei einem Element mit hoher Stehspannung, das eine Stehspannung (Nenn-Stehspannung) von 3,3 kV oder dergleichen aufweist, wird davon ausgegangen, dass das Verhältnis des Kanalwiderstands zum JFET-Widerstand wie oben beschrieben 2:8 beträgt. Im Hinblick auf die Berechnungsergebnisse des obigen Graphen sind die Auslegungsparameter wie beispielsweise die JFET-Breite oder der Rand so ausgelegt, dass sie bei der gestreiften Struktur, der Inselstruktur und der Schmetterlingsstruktur gleich sind.
  • Da die Stärke der Verringerung des JFET-Widerstands aufgrund des Anstiegs der JFET-Dichte größer als die Stärke des Anstiegs des Kanalwiderstands aufgrund der Verringerung der Anzahl von Kanälen ist, wird der Gesamtwiderstand bei Ntr = 10 zum Minimalwert, und der Widerstand kann bei dem SiC-Leistungs-MISFET mit einer Inselstruktur im Vergleich zu dem SiC-Leistungs-MISFET mit einer gestreiften Struktur um etwa 10% verringert werden. Wenn das Verhältnis des Kanalwiderstands durch Verringern des Abstands zwischen den Gräben weiter verringert wird, kann erwartet werden, dass der Widerstand um zum Beispiel 30% verringert wird.
  • Hier sind die Gräben 8, wie in 3 gezeigt, nur auf der Y-Achsen-Linie der Body-Schicht 3 und nicht auf der X-Achsen-Linie der Body-Schicht 3 angeordnet, so dass die Richtung des Kanalstroms in der X-Richtung vereinheitlicht ist. Bei dem SiC-Leistungs-MISFET variieren die Schwellenspannung des Transistors und die Trägerbeweglichkeit abhängig von der Kristallebene, in der der Kanal vorhanden ist. Die Veränderung der Kristallebene, in der der Kanal vorhanden ist, verschärft den Kompromiss zwischen dem Leckstrom und dem Widerstand des SiC-Leistungs-MISFETs im ausgeschalteten Zustand. Bei der vorliegenden Ausführungsform ist es möglich, die Fläche des JFET-Gebiets 4, durch die der Strom fließt, zu vergrößern und den JFET-Widerstand zu verringern, während diese nachteiligen Effekte vermieden werden. Da weiterhin die Anzahl von gebildeten Gräben 8 gering ist und die Erstreckungsrichtungen der Gräben 8 vereinheitlicht sind, kann das Ergebnis verglichen mit dem Fall, in dem sich in unterschiedliche Richtungen erstreckende Gräben gemischt sind, verbessert werden.
  • Darüber hinaus kann durch Verwenden der hochdimensionalen Struktur die JFET-Breite in den X- und Y-Richtungen geändert werden, oder durch Hinzufügen einer Funktion einer Schottky-Barrierendiode (SBD) ist es möglich, eine neue Funktionalität, die bei der gestreiften Struktur nicht zu finden ist, zu erhalten. Da es zum Beispiel keinen Graben in der X-Achsen-Linie gibt, kann die JFET-Breite nur in der X-Achsen-Linie, wo es nicht notwendig ist, das elektrische Feld in der Nähe des Grabens 8 zu berücksichtigen, verbreitert werden, um den Widerstand stark zu verringern. Außerdem ist es durch Steuern der Position des Lawinendurchbruchs des Elements auf der X-Achsen-Linie, wo der Kanal nicht vorhanden ist, möglich, den induzierten Durchbruch der Isolationsschicht zu verhindern. Die Bereitstellung der SBD wird später in den Modifikationen 1 und 2 der vorliegenden Ausführungsform beschrieben.
  • Weiterhin wird bei der Inselstruktur in dem DMOS ohne Graben das elektrische Feld der Isolationsschicht zwischen den inselförmigen Einheitszellen (Lücke der Inselstruktur) groß, und die Zuverlässigkeit der Isolationsschicht ist aufgrund der Schwierigkeit der Vorhersage des elektrischen Feldes gering. Andererseits ist bei dem DMOS vom Grabentyp, der die Relaxationsschicht für das elektrische Feld von PTL 2 übernehmen kann, das elektrische Feld der Isolationsschicht zwischen den inselförmigen Einheitszellen (Lücke der Inselstruktur) nahezu 0, und es ist möglich, die Leistung zu verbessern, ohne die Zuverlässigkeit zu verringern.
  • Aus dem Obigen ist es gemäß der Struktur der vorliegenden Ausführungsform möglich, einen SiC-Leistungs-MISFET mit hoher Zuverlässigkeit und hoher Leistung bereitzustellen, indem der JFET-Widerstand verringert wird, während der Vorteil des DMOS vom Grabentyp, dass die Zuverlässigkeit gegen den dielektrischen Durchbruch des Grabenbodens zur Zeit des Ausschaltens hoch ist, beibehalten wird. Das heißt, die Zuverlässigkeit und Leistung der Siliziumkarbid-Halbleiterbauelemente kann verbessert werden. Ferner ist es möglich, einen SiC-Leistungs-MISFET, bei dem neue Funktionen wie beispielsweise die Steuerung einer Lawinendurchbruchsposition und die Unterdrückung der Verschlechterung der Erregung einfach implementiert werden können, bereitzustellen.
  • Bei der vorliegenden Ausführungsform wurde beschrieben, dass das Stromdiffusionsgebiet 6 ringförmig ausgebildet ist, aber da der JFET-Widerstand verringert werden kann, wenn das sich in der X-Richtung erstreckende Stromdiffusionsgebiet 6 gebildet wird, kann die X-Achsen-Linie des Stromdiffusionsgebiets 6 in der Mitte unterbrochen sein. Das JFET-Gebiet 4 und die Body-Schicht 3 stehen in einem Abschnitt, in dem das Stromdiffusionsgebiet 6 in einer Draufsicht unterbrochen ist, miteinander in Kontakt.
  • <Herstellungsverfahren eines Siliziumkarbid-Halbleiterbauelements>
  • Das Siliziumkarbid-Halbleiterbauelement gemäß der vorliegenden Ausführungsform kann grundsätzlich durch ein Verfahren, das auf den in den PTLs 1 und 2 beschriebenen Herstellungsverfahren basiert, hergestellt werden. Da der einzige Punkt, der geändert werden muss, die für die Fotolithografie verwendete Maske ist, ist es möglich, die Leistung des SiC-Leistungs-MISFET ohne das Erfordernis, einen speziellen Prozess einzuführen, zu verbessern.
  • <Modifikation 1>
  • Nachfolgend wird das Siliziumkarbid-Halbleiterbauelement von Modifikation 1 der vorliegenden Ausführungsform unter Bezugnahme auf die 9 und 10 beschrieben. 9 ist eine Draufsicht, die ein Siliziumkarbid-Halbleiterbauelement der vorliegenden Modifikation zeigt. 10 ist eine Querschnittsansicht, die das Siliziumkarbid-Halbleiterbauelement der vorliegenden Modifikation zeigt. 10 ist eine Querschnittsansicht entlang der Linie C-C von 9.
  • Wie in den 9 und 10 gezeigt, ist hier ein Stöpsel (leitender Verbindungsabschnitt) 14 zum Bilden einer Schottky-Barrierendiode (SBD) ausgebildet. Der Stöpsel 14 durchdringt eine geschichtete Schicht, die aus der Zwischenschicht-Isolationsschicht 11 und der Gate-Isolationsschicht 9 besteht und ist von der Gate-Elektrode 10 getrennt. Ferner ist die untere Oberfläche des Stöpsels 14 mit der oberen Oberfläche des JFET-Gebiets 4 verbunden, und der Stöpsel 14 und der Source-Stöpsel 12 sind zu der Source-Verdrahtungselektrode 106 (siehe 1) elektrisch parallel geschaltet.
  • Der Stöpsel 14 ist direkt oberhalb der JFET-Gebiete 4 an beiden Enden in der X-Richtung der Einheitszelle ausgebildet und erstreckt sich in der Y-Richtung. Zum Beispiel sind die Stöpsel 14 der in der Y-Richtung benachbarten Einheitszellen miteinander verbunden. Anders als bei der in 7 gezeigten Struktur ist hier die Gate-Elektrode 10 nicht direkt über der oberen Oberfläche des JFET-Gebiets 4 an beiden Enden in der X-Richtung der Einheitszelle ausgebildet. Der Übergang zwischen dem Stöpsel 14 und dem JFET-Gebiet 4 ist ein Schottky-Übergang. Daher bilden der Stöpsel 14 und das JFET-Gebiet 4 eine SBD. Der Stöpsel 14 kann zusätzlich zu dem JFET-Gebiet 4 mit dem Stromdiffusionsgebiet 6 in Kontakt stehen.
  • Wenn die SBD bei Betrieb in der Rückwärtsrichtung als Strompfad verwendet wird, kann die Betriebsart von der bipolaren der pn-Diode zu der unipolaren der SBD geändert werden, und die Verschlechterung der Leistung und Zuverlässigkeit aufgrund der Ausbreitung von Stapelfehlern kann verhindert werden.
  • Beim Herstellen des Siliziumkarbid-Halbleiterbauelements mit der oben erwähnten SBD-Funktion kann der Stöpsel 14 in einem Verfahren, das sich von dem Verfahren zum Bilden des Source-Stöpsels 12 unterscheidet, gebildet werden. Das heißt, zuerst wird ein Durchgangsloch zum Öffnen der Zwischenschicht-Isolationsschicht 11 direkt über jedem von dem Bodyschichtkontaktgebiet 7 und dem Source-Gebiet 5 im zentralen Abschnitt der Inselstruktur gebildet. Danach wird am Boden des Durchgangslochs eine Silizidschicht gebildet, die mit jedem von dem Bodyschichtkontaktgebiet 7 und dem Source-Gebiet 5 ohmsch verbunden ist. Als nächstes wird ein Durchgangsloch, das sich direkt über dem sich in der Y-Richtung erstreckenden JFET-Gebiet 4 öffnet, gebildet und dann wird ein Leiterfilm, der die beiden obigen Arten von Durchgangslöchern einbettet, gebildet, ohne eine Silizidschicht zu bilden. Infolgedessen ist die Source-Elektrode, die aus dem Leiterfilm besteht, mit jedem von dem Bodyschichtkontaktgebiet 7 und dem Source-Gebiet 5 ohmsch verbunden und mit dem JFET-Gebiet 4 durch einen Schottky-Übergang verbunden. Dies ermöglicht es, ein Siliziumkarbid-Halbleiterbauelement, bei dem die SBD-Funktion nur in einem gewünschten Abschnitt vorgesehen ist, herzustellen.
  • <Modifikation 2>
  • Wie in 11 gezeigt, kann ein Stöpsel 15 zum Bilden der SBD direkt oberhalb des sich in der X-Richtung erstreckenden JFET-Gebiets 4 ausgebildet sein. 11 ist eine Draufsicht auf ein Siliziumkarbid-Halbleiterbauelement der vorliegenden Modifikation.
  • Hier ist der Stöpsel 15 zum Bilden der SBD an einer Position ausgebildet, die an dem Source-Stöpsel 12 in der Y-Richtung ausgerichtet ist. Das heißt, der Stöpsel 15 ist direkt oberhalb der JFET-Gebiete 4 an beiden Enden der Einheitszelle in der Y-Richtung ausgebildet. Der Stöpsel 15 kann zusätzlich zu dem JFET-Gebiet 4 auch mit dem Stromdiffusionsgebiet 6 in Kontakt stehen.
  • Bei dieser Modifikation kann derselbe Effekt wie bei der Modifikation 1 der vorliegenden Ausführungsform erzielt werden. Das Siliziumkarbid-Halbleiterbauelement der vorliegenden Modifikation kann durch denselben Herstellungsprozess wie der der Modifikation 1 der vorliegenden Ausführungsform gebildet werden.
  • (Ausführungsform 2)
  • 12 ist ein Graph, der die Beziehung zwischen der Anzahl von Gräben und der Widerstandsverringerungsrate zeigt, wenn das Verhältnis des Kanalwiderstands zum JFET-Widerstand 4:6 beträgt. Das heißt, 12 zeigt den widerstandsverringernden Effekt des inselstrukturierten SiC-Leistungs-MISFETs in Bezug auf den gestreiften SiC-Leistungs-MISFET unter der Annahme, dass das Verhältnis des Kanalwiderstands zum JFET-Widerstand bei dem gestreiften SiC-Leistungs-MISFET 4:6 beträgt.
  • Die horizontale Achse des in 12 gezeigten Graphen ist die Anzahl von Gräben Ntr (Einheit: Stück), die auf der Y-Achse pro Zelle vorhanden sind. Die vertikale Achse des in 12 gezeigten Graphen zeigt die Widerstandsanstiegs- oder -verringerungsrate (Einheit: %), wenn der Widerstand der gestreiften Struktur 100% beträgt. In 12 ist das Ergebnis der Versuchsrechnung des SiC-Leistungs-MISFETs mit derselben gestreiften Struktur wie bei dem Vergleichsbeispiel durch einen Graphen, bei dem Kreis-Plots verbunden sind, gezeigt, und das Ergebnis der Versuchsrechnung des SiC-Leistungs-MISFETs mit derselben Inselstruktur wie bei Ausführungsform 1 ist durch einen Graphen, bei dem dreieckige Plots verbunden sind, gezeigt. Ferner ist in 12, wie bei der vorliegenden Ausführungsform, das Ergebnis der Versuchsrechnung bei dem SiC-Leistungs-MISFET mit der später beschriebenen Schmetterlingsstruktur durch einen Graphen, bei dem quadratische Plots miteinander verbunden sind, dargestellt.
  • Bei einem Element mit niedriger Stehspannung, das eine Stehspannung (Nenn-Stehspannung) von 600 V oder dergleichen aufweist, wird das Verhältnis des Kanalwiderstands zum JFET-Widerstand wie oben beschrieben mit 4:6 angenommen. In Bezug auf die Berechnungsergebnisse des obigen Graphen sind die Auslegungsparameter wie beispielsweise die JFET-Breite oder der Rand so ausgelegt, dass sie bei der gestreiften Struktur, der Inselstruktur und der Schmetterlingsstruktur gleich sind.
  • Aus 12 ist ersichtlich, dass bei einem Element mit einer niedrigen Stehspannung, das ein großes Verhältnis des Kanalwiderstands Rch aufweist, aufgrund einer Erhöhung des Kanalwiderstands Rch keine große Verringerung des Widerstands erwartet werden kann. Das heißt, da der SiC-Leistungs-MISFET gemäß Ausführungsform 1 den JFET-Widerstand Rjfet verringert, kann der Widerstand bei dem Element mit hoher Stehspannung effektiv verringert werden, aber der Effekt ist bei dem Element mit niedriger Stehspannung gering. Daher ist eine Struktur, die gleichzeitig den Kanalwiderstand Rch verringern kann, erforderlich.
  • <Struktur des Siliziumkarbid-Halbleiterbauelements>
  • Nachfolgend wird der SiC-Leistungs-MISFET der vorliegenden Ausführungsform unter Bezugnahme auf die 13 bis 15 beschrieben. 13 ist eine Vogelperspektive auf den SiC-Leistungs-MISFET der vorliegenden Ausführungsform. Die 14 und 15 sind Draufsichten auf den SiC-Leistungs-MISFET der vorliegenden Ausführungsform.
  • Wie in den 13 bis 15 gezeigt, ist bei der vorliegenden Ausführungsform, anders als bei der Einheitszelle von Ausführungsform 1, ein Bodyschichtkontaktgebiet 17 nur in der Mitte in der Y-Richtung in der Einheitszelle der Inselstruktur angeordnet, und der Source-Stöpsel 12, der mit der Source-Verdrahtungselektrode 106 (siehe 1) elektrisch verbunden ist, ist nur in der Mitte in der Y-Richtung in der Einheitszelle der Inselstruktur mit der Epitaxieschicht 2 verbunden. Im Folgenden wird, wie bei der vorliegenden Ausführungsform, die Struktur, bei der der Source-Stöpsel 12 nicht zwischen zwei in Grabenlängsrichtung (X-Richtung) angeordneten Gräben angeordnet, sondern ein Graben so ausgebildet ist, dass er eine Verbindung zwischen den linken und rechten Stromdiffusionsgebieten herstellt, als Schmetterlingsstruktur bezeichnet. Hier erstrecken sich die Einheitszellen nicht wie bei dem Vergleichsbeispiel (siehe 26) lang in der Y-Richtung, und mehrere Einheitszellen sind in der Y-Richtung und anderen Richtungen nebeneinander angeordnet. Das heißt, die Einheitszelle der vorliegenden Ausführungsform besitzt eine Inselstruktur und eine Schmetterlings struktur.
  • Das heißt, die Einheitszelle des SiC-Leistungs-MISFETs der vorliegenden Ausführungsform enthält ein Source-Gebiet 25, das sich in einer Draufsicht in der Y-Richtung erstreckt, ein Paar Bodyschichtkontaktgebiete 17, die so angeordnet sind, dass sie den zentralen Abschnitt in der Y-Richtung des Source-Gebiets 25 in der X-Richtung sandwichartig umschließen, und eine Body-Schicht 23, die so ausgebildet ist, dass sie einen anderen Abschnitt als den Abschnitt, in dem die Bodyschichtkontaktgebiete 17 in einer Draufsicht mit dem Source-Gebiet 25 in Kontakt stehen, umgibt. Das heißt, die Body-Schicht 23 ist in einer Draufsicht durch das Bodyschichtkontaktgebiet 17 zweigeteilt, und jedes der beiden Bodyschichtkontaktgebiete 17 steht in einer Draufsicht mit jeder des Paars von Body-Schichten 23 in Kontakt. Mit anderen Worten, das Source-Gebiet 25 ist vollständig von dem Bodyschichtkontaktgebiet 17 und der Body-Schicht 23 umgeben. Ferner enthält die Einheitszelle das ringförmige Stromdiffusionsgebiet 6 und das JFET-Gebiet 4, die in einer Draufsicht nacheinander das Source-Gebiet 25, das Bodyschichtkontaktgebiet 17 und die Body-Schicht 23 umgeben. Ferner enthält die Einheitszelle mehrere Gräben 18, die in der Y-Richtung benachbart zu dem Paar von Bodyschichtkontaktgebieten 17 und in der X-Richtung über dem Source-Gebiet 25 und der das Source-Gebiet 25 sandwichartig umschließenden Body-Schicht 23 ausgebildet sind und in einer Draufsicht beide Enden (beide seitlichen Oberflächen) in der X-Richtung in Kontakt mit dem Stromdiffusionsgebiet 6 aufweisen.
  • Der Graben 18 erstreckt sich ununterbrochen über jede (s) von der Body-Schicht 23 und dem Source-Gebiet 25 zwischen dem Source-Gebiet 25 und dem Stromdiffusionsgebiet 6, das die Body-Schicht 23 in der X-Richtung sandwichartig umschließt. Anders als bei Ausführungsform 1 ist das Source-Gebiet 25 tiefer als der Graben 18 ausgebildet, und das Source-Gebiet 25 ist auch, zusätzlich zu der Body-Schicht 23, auf der unteren Oberfläche des Grabens 18 ausgebildet. Das Source-Gebiet 25 steht mit jeder der in der X-Richtung einander zugewandten seitlichen Oberflächen des Grabens 18 in Kontakt. Der Source-Stöpsel 12 ist über das Source-Gebiet 25 mit der seitlichen Oberfläche (kanalbildende Oberfläche) des Grabens 18 elektrisch verbunden. Das heißt, die von dem Source-Stöpsel 12 während des Betriebs des SiC-Leistungs-MISFETs gelieferten Elektronen fließen durch das Source-Gebiet 25, das in Bezug auf die seitliche Oberfläche des Grabens 18, an der der Kanal gebildet wird, tiefer als der Graben 18 ausgebildet ist und sich in der Y-Richtung so erstreckt, dass es in einer Draufsicht die mehreren Gräben 18 überlappt. Die Gate-Elektrode 10 ist so ausgebildet, dass sie den Graben 18 vollständig überdeckt. In 15 ist die Gate-Elektrode 10 auf der X-Achsen-Linie des JFET-Gebiets 4 offen, die Öffnung muss nicht vorhanden sein. Der Stöpsel 15 (siehe 11), wie bei Modifikation 2 von Ausführungsform 1 beschrieben, kann jedoch in der Öffnung der Gate-Elektrode 10, wie in 15 gezeigt, ausgebildet sein, um eine SBD-Funktion aufzuweisen. Ferner kann die in Modifikation 1 von Ausführungsform 1 beschriebene SBD am Ende der Einheitszelle in der X-Richtung ausgebildet sein.
  • Die Anzahl von Gräben 18, die auf einer lateralen Seite des Source-Stöpsels 12 in der Y-Richtung vorhanden sind, muss nicht dieselbe sein wie die Anzahl von Gräben 18, die auf der anderen lateralen Seite des Source-Stöpsels 12 in der Y-Richtung vorhanden sind. Daher kann die Anzahl von Gräben 18, die die Einheitenzelle besitzt, ungerade oder gerade sein, und der Freiheitsgrad bei der Anzahl von Gräben 18 wird nicht beeinträchtigt. Da jedoch die Gate-Steuerbarkeit des Grabens 18 weit entfernt von dem Bodyschichtkontaktgebiet 17 herabgesetzt ist, ist es wünschenswert, dass der Unterschied in der Anzahl von Gräben 18 klein ist.
  • Gemäß einer derartigen Schmetterlingsstruktur kann die Breite (Zell-Pitch) der Einheitszelle in der X-Richtung verringert werden, indem der sich in der Y-Richtung erstreckende Source-Stöpsel nicht in der Mitte der Einheitszelle der Inselstruktur gebildet wird. Da der Source-Stöpsel 12 eine breitere Abmessung als das Halbleitergebiet (Fremdstoffgebiet) aufweisen muss und eine dicke Isolationsschicht zwischen der Gate-Elektrode und dem Source-Stöpsel gebildet werden muss, kann der Zell-Pitch in der X-Richtung um 30 bis 40% verringert werden, indem der Source-Stöpsel 12 wie bei der vorliegenden Ausführungsform angeordnet wird. Weiterhin sind bei der vorliegenden Ausführungsform die dreidimensionalen Ecken des Grabens 18, das heißt, die Ecken der vier Ecken der unteren Oberfläche des Grabens 18, nicht in dem Source-Gebiet 5, das eine hohe Fremdstoffkonzentration aufweist, ausgebildet. Daher kann die Stehspannung zwischen dem Gate und der Source, die ein Problem der Grabenstruktur ist, verbessert werden.
  • Als nächstes werden die Simulationsergebnisse des Effekts der Widerstandsverringerung bei der Struktur des SiC-Leistungs-MISFETs gemäß der vorliegenden Ausführungsform unter Bezugnahme auf die 8 und 12 beschrieben.
  • Gemäß der Butterfly-Struktur der vorliegenden Ausführungsform können die Kanaldichte und die JFET-Dichte durch Verkleinern des Zell-Pitches gleichzeitig erhöht werden, so dass der Widerstand deutlich verringert werden kann. Bei einem Element mit Rch:Rjfet = 2:8 (zum Beispiel einem Element mit hoher Stehspannung), wie in 12 gezeigt, ist eine Widerstandsverringerung von 40% zu erwarten. Selbst bei einem Element mit Rch:Rjfet = 4:6 (zum Beispiel einem Element mit niedriger Stehspannung) , wie in 8 gezeigt, ist ein Effekt der Widerstandsverringerung zu erwarten, wenn Ntr = 5 oder mehr ist, und es ist eine maximale Widerstandsverringerung von 30% zu erwarten. Ab Ntr = 15 ist es, da die Kanaldichte höher als die der gestreiften Struktur des Vergleichsbeispiels ist, möglich, den Widerstand um bis zu 30% zu verringern.
  • Wenn Ntr zu groß ist, vergrößert sich der Abstand zwischen dem Graben und dem Bodyschichtkontaktgebiet, und das Body-Potential trennt sich von dem Source-Potential. Daher ist es wünschenswert, dass Ntr als realistischer Bereich, der den Betrieb des SiC-Leistungs-MISFETs nicht beeinträchtigt, 16 oder weniger ist. In diesem Fall kann der Widerstand selbst bei Rch:Rjfet = 4:6 um etwa 28% verringert werden.
  • Gemäß der vorliegenden Ausführungsform kann derselbe Effekt wie bei Ausführungsform 1 erzielt werden, und darüber hinaus wird die Stehspannung zwischen dem Gate und der Source, die ein Problem des Elements mit einer Grabenstruktur darstellt, verbessert, und der Kanalwiderstand kann gleichzeitig zusammen mit der größeren Verringerung des JFET-Widerstands verringert werden. Darüber hinaus ist es durch Verringern des Zell-Pitches möglich, die Kanal-Ein-Spannung zur Zeit eines Kurzschlusses zu verringern, die thermische Diffusivität und die Temperaturgleichmäßigkeit zu verbessern und den Kompromiss zwischen Einschaltwiderstand und Kurzschlusstoleranz zu verbessern. Aus dem Obigen ergibt sich, dass es mit der Schmetterlingsstruktur der vorliegenden Ausführungsform möglich ist, einen hochzuverlässigen, leistungsstarken und hochfunktionalen SiC-Leistungs-MISFET, der den Widerstand erheblich verringern und die Funktionalität implementieren kann, bereitzustellen, während die hohe Zuverlässigkeit des DMOS vom Grabentyp mit der gestreifetn Struktur des Vergleichsbeispiels beibehalten wird, und die dynamische Zuverlässigkeit wie beispielsweise die Kurzschlusstoleranz verglichen mit der Zuverlässigkeit des DMOS ohne Graben weiter zu verbessern.
  • <Herstellungsverfahren eines Siliziumkarbid-Halbleiterbauelements>
  • Da der einzige Unterschied zwischen Ausführungsform 1 und der vorliegenden Ausführungsform das planare Layout des Siliziumkarbid-Halbleiterbauelements ist, kann das Siliziumkarbid-Halbleiterbauelement gemäß der vorliegenden Ausführungsform durch dasselbe Verfahren wie das von Ausführungsform 1 hergestellt werden.
  • (Ausführungsform 3)
  • Bei Ausführungsform 3 wird das Verringern des Widerstands des SiC-Leistungs-MISFETs, der eine gestreifte Struktur anstelle der Inselstruktur aufweist, unter Bezugnahme auf 16 beschrieben. 16 ist eine Draufsicht auf den SiC-Leistungs-MISFET, der das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform darstellt. Hier wird das Gebiet, in dem die X-Achsen-Linien sowohl des Stromdiffusionsgebiets als auch des JFETs bei Ausführungsform 2 ausgebildet sind, als das Source-Gebiet, die Body-Schicht und der Grabenbildungsabschnitt verwendet, und das Source-Gebiet und die Body-Schicht sind zwischen den in der Y-Richtung benachbarten Einheitszellen miteinander verbunden, und die Einheitszelle besitzt eine gestreifte Struktur.
  • Das heißt, die mehreren in der Y-Richtung angeordneten Einheitszellen besitzen eine Struktur, in der ein Source-Gebiet 35, das sich in der Y-Richtung erstreckt, und eine Body-Schicht 33, die sich in der Y-Richtung erstreckt, gemeinsam genutzt werden, und ein Stromdiffusionsgebiet 36 und ein JFET-Gebiet 34 besitzen eine Linienform, die sich anstelle einer Ringform in der Y-Richtung erstreckt. Das heißt, eine Einheitszelle enthält das Source-Gebiet 35, das sich in der Y-Richtung erstreckt, ein Paar von Bodyschichtkontaktgebieten 17, die in der X-Richtung zu dem Source-Gebiet 35 benachbart sind und das Source-Gebiet 35 sandwichartig umschließen, und die Body-Schicht 33, die zu der seitlichen Oberfläche des Source-Gebiets 35 in der X-Richtung, mit Ausnahme des Abschnitts, in dem das Source-Gebiet 35 und das Bodyschichtkontaktgebiet 17 miteinander in Kontakt stehen und sich in der Y-Richtung erstrecken, benachbart ist. Weiterhin enthält eine Einheitszelle ein Stromdiffusionsgebiet 36, das zu der der Seite des Source-Gebiets 35 gegenüberliegenden seitlichen Oberfläche unter den seitlichen Oberflächen des Source-Gebiets 35 und der seitlichen Oberfläche der Body-Schicht 33 benachbart ist und sich in der Y-Richtung erstreckt, und ein JFET-Gebiet 34, das das Source-Gebiet 35, das Bodyschichtkontaktgebiet 17, die Body-Schicht 3 und das Stromdiffusionsgebiet 36 in der X-Richtung sandwichartig umschließt und sich in der Y-Richtung in Kontakt mit der seitlichen Oberfläche des Stromdiffusionsgebiets 36 erstreckt. Ferner enthält eine Einheitszelle den Graben 18, der in der Y-Richtung benachbart zu dem Paar von Bodyschichtkontaktgebieten 17 und in der X-Richtung über dem Source-Gebiet 35 und der Body-Schicht 33, die das Source-Gebiet 35 sandwichartig umschließt, ausgebildet ist, um in einer Draufsicht mit dem Stromdiffusionsgebiet 6 in Kontakt zu stehen.
  • Bei der vorliegenden Ausführungsform ist die Erhöhung der JFET-Dichte, verglichen mit Ausführungsform 2, darauf beschränkt, den Zell-Pitch zu verringern. Das heißt, verglichen mit dem in 26 gezeigten Vergleichsbeispiel kann der Zell-Pitch in der X-Richtung verringert werden, indem das Bodyschichtkontaktgebiet 17 nur in der Mitte in der Y-Richtung in der Einheitszelle mit der gestreiften Struktur angeordnet wird. Infolgedessen kann die JFET-Dichte erhöht werden, was den JFET-Widerstand verringern kann. Andererseits kann, verglichen mit Ausführungsform 2, die Anzahl von Gräben 18 erhöht werden, so dass die Kanaldichte weiter verbessert werden kann. Bei einem Element mit niedriger Stehspannung, bei dem der JFET-Widerstand ausreichend klein ist und der Kanalwiderstand dominiert, kann diese Struktur den Widerstand effektiv verringern. Da es in dem JFET-Gebiet keine Überschneidung zwischen der Y-Achsen-Linie und der X-Achsen-Linie gibt, kann außerdem eine hohe Zuverlässigkeit erwartet werden.
  • Aus dem Obigen ist es gemäß der Struktur von Ausführungsform 3 möglich, einen hochzuverlässigen und leistungsstarken SiC-Leistungs-MISFET bereitzustellen, der insbesondere den Kanalwiderstand erheblich verringern kann, während die hohe Zuverlässigkeit des DMOS vom gestreiften Grabentyp ähnlich zu der des Vergleichsbeispiels beibehalten wird, und die dynamische Zuverlässigkeit wie beispielsweise die Kurzschlusstoleranz und dergleichen weiter zu verbessern.
  • Das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform kann durch dasselbe Verfahren wie das von Ausführungsform 1 hergestellt werden.
  • (Ausführungsform 4)
  • Nachfolgend wird die Anordnung mehrerer Einheitszellen des SiC-Leistungs-MISFETs gemäß Ausführungsform 4 unter Bezugnahme auf die 17 bis 19 beschrieben. Die 17 bis 19 sind Draufsichten auf das Siliziumkarbid-Halbleiterbauelement der vorliegenden Ausführungsform. Hier wird das Verfahren des Anordnens der Einheitszellen des bei Ausführungsform 2 beschriebenen DMOS vom inselförmigen Grabentyp beschrieben, aber die Einheitszelle kann die Einheitszelle des bei Ausführungsform 1 beschriebenen DMOS vom inselförmigen Grabentyp sein. Ferner ist die Struktur der Einheitszelle nicht auf die bei Ausführungsform 1 und Ausführungsform 2 gezeigte Struktur beschränkt und kann auf einen DMOS vom Grabentyp, der eine Einheitszelle mit einem asymmetrischen Zell-Pitch auf der X-Achse und der Y-Achse aufweist, angewandt werden. Das heißt, die Anordnung der Einheitszellen der vorliegenden Ausführungsform kann zu Beispiel auf ein Siliziumkarbid-Halbleiterbauelement, das ein Element enthält, bei dem die Richtung der kanalbildenden Oberfläche durch die Anisotropie der Ebenenorientierung der elektronenphysikalischen Eigenschaften der Ebenenorientierung des Kanals in der Ebene beschränkt ist, angewandt werden. In den 17 und 18 ist die Grenze zwischen benachbarten Einheitszellen durch eine unterbrochene Linie dargestellt. Die Breite des in den 18 und 19 gezeigten aktiven Gebiets in der X-Richtung beträgt nur etwa das Dreifache des Zell-Pitches in der X-Richtung der Einheitszellen, aber in Wirklichkeit sind in dem aktiven Gebiet mehr Einheitszellen in der X-Richtung nebeneinander angeordnet.
  • 17 zeigt eine Draufsicht auf den zentralen Abschnitt des aktiven Gebiets des SiC-Leistungs-MISFETs der vorliegenden Ausführungsform. Mehrere Einheitszellen des SiC-Leistungs-MISFETs sind in dem aktiven Gebiet nebeneinander angeordnet. Zu dieser Zeit sind mehrere Einheitszellen in der Erstreckungsrichtung (Y-Richtung) der Einheitszellen nebeneinander angeordnet. In dem Gebiet, das in der X-Richtung zu den mehreren in der Y-Richtung angeordneten Einheitszellen benachbart ist, sind die anderen mehreren in der Y-Richtung angeordneten Einheitszellen so angeordnet, dass sie in der Erstreckungsrichtung (Y-Richtung) der Einheitszellen um die halbe Länge der Breite (Zell-Pitch) einer Einheitszelle in der Y-Richtung verschoben sind. Mit anderen Worten, die anderen Einheitszellen, die zu einer Einheitszelle in der X-Richtung benachbart sind, sind an Positionen angeordnet, die um einen halben Zyklus des Zell-Pitches in der Y-Richtung einer Einheitszelle in der Y-Richtung verschoben sind. Da hier eine in der Y-Richtung lange Einheitszelle verwendet wird, ist in der Y-Richtung ein Versatz von der Hälfte des Zell-Pitches vorgesehen. Das Ausmaß des Versatzbetrages Ly ist hier gleich der Hälfte der Länge (halber Zyklus) des Zell-Pitches in der Y-Richtung der Einheitszelle. Wenn eine in der X-Richtung lange Einheitszelle verwendet wird, ist ein Versatz von der Hälfte des Zell-Pitches in der X-Richtung vorgesehen.
  • Wenn in dem SiC-Leistungs-MISFET eine Inselstruktur verwendet verwendet wird, wird die effektive JFET-Breite an einem Einheitszellenschnittpunkt 40 groß, die Ungleichmäßigkeit des elektrischen Feldes wird stark, die Abnahme der Avalanche-Stehspannung oder die Zunahme des elektrischen Feldes der Isolationsschicht tritt auf, was die Zuverlässigkeit des SiC-Leistungs-MISFET verschlechtert. Daher ist es erforderlich, die Einheitszellen so anzuordnen, dass die Ungleichförmigkeit des elektrischen Feldes minimiert wird. Der Einheitszellenschnittpunkt 40 ist ein Punkt, an dem die größte Anzahl von Einheitszellen in einer Draufsicht miteinander in Kontakt stehen, und ist beispielsweise ein Punkt, der in einer Draufsicht am weitesten von der Mitte einer vorgegebenen Einheitszelle entfernt ist.
  • Da der Zell-Pitch des DMOS vom Grabentyp zwischen der X-Richtung und der Y-Richtung unterschiedlich ist, kann der Versatz geometrisch entweder in der X-Richtung oder in der Y-Richtung vorgesehen werden. Da jedoch die Ungleichmäßigkeit des elektrischen Feldes vom Abstand zwischen den Einheitszellenschnittpunkten 40 abhängt, kann der Abstand aufgrund des Versatzes größer eingestellt werden, da der Zell-Pitch in der axialen Richtung länger ist, was vorzuziehen ist. Das heißt, wenn der Abstand zwischen den Einheitszellenschnittpunkten 40 zunimmt, kann die Ungleichmäßigkeit des elektrischen Feldes verringert werden. Weiterhin kann, wenn die in der X-Richtung zueinander benachbarten Einheitszellen in der Y-Richtung wie bei der vorliegenden Ausführungsform versetzt sind, die Ungleichmäßigkeit des elektrischen Feldes minimiert werden, indem der Versatzbetrag Ly auf die Hälfte des Zell-Pitches in der Y-Richtung eingestellt wird. Daher ist es möglich, eine Verringerung der Avalanche-Stehspannung oder eine Zunahme des elektrischen Feldes der Isolationsschicht zu verhindern, und somit kann die Zuverlässigkeit des Siliziumkarbid-Halbleiterbauelements verbessert werden.
  • 18 zeigt eine Draufsicht auf einen Anschlussabschnitt (Eckabschnitt) des aktiven Gebiets des SiC-Leistungs-MISFETs der vorliegenden Ausführungsform. Eine Body-Schicht 43 ist an der oberen Oberfläche der Epitaxieschicht außerhalb des Anschlussabschnitts des aktiven Gebiets ausgebildet. Das heißt, das aktive Gebiet ist von der Body-Schicht 43 umgeben. An dem Anschlussabschnitt des aktiven Gebietes in der nicht-versetzten axialen Richtung (X-Richtung in 18) ist ein Halbzyklus der Einheitszelle mit Inselstruktur angeordnet und begrenzt. Am Ende des aktiven Gebietes in der versetzten axialen Richtung (Y-Richtung in 18) sind in der X-Richtung abwechselnd eine Einheitszelle und Einheitszellen für einen halben Zyklus der Inselstruktur in der Y-Richtung angeordnet.
  • Ein Stromdiffusionsgebiet 46 und ein JFET-Gebiet 44 sind in der angegebenen Reihenfolge vom Anschlussabschnitt des aktiven Gebiets in der Y-Richtung zu dem zentralen Abschnitt des aktiven Gebiets hin ausgebildet. Das Stromdiffusionsgebiet 46 ist mit dem Stromdiffusionsgebiet 46 der Einheitszelle für einen halben Zyklus, das an dem Anschlussabschnitt des aktiven Gebiets in der Y-Richtung gebildet ist, integriert. Ferner ist das JFET-Gebiet 44 zu dem JFET-Gebiet 44 der Einheitszelle in dem aktiven Gebiet benachbart.
  • Ferner haben das Source-Gebiet 45 und das Bodyschichtkontaktgebiet 47 der Einheitszelle für einen halben Zyklus, die in der Y-Richtung an dem Anschlussabschnitt des aktiven Gebiets ausgebildet sind, und die Body-Schicht 43 unterhalb des Source-Gebiets 45 bzw. des Bodyschichtkontaktgebiets 47 den Anschlussabschnitt erreicht. Die JFET-Breite Wjfety des JFET-Gebiets 44 an dem Anschlussabschnitt kann sich von der JFET-Breite Wjfety der Einheitszelle unterscheiden, aber selbst wenn der Wert gleich dem der Einheitszelle ist, ist die Gleichmäßigkeit des elektrischen Feldes höher als die des Einheitszellenschnittpunkts 40 (siehe 17). Daher nimmt die Zuverlässigkeit nicht ab. Dies liegt daran, dass wenn die Zerstörung auftritt, der Einheitszellenschnittpunkt 40 zuerst zerstört wird. Hier kann das Potential des Anschlussabschnitts fixiert und die Kontaktfläche kann vergrößert werden, indem das Source-Gebiet 45 und das Bodyschichtkontaktgebiet 47 der Einheitszelle, die an dem Anschlussabschnitt in einem halben Zylklus unterbrochen sind, verlängert und mit der Body-Schicht 43 verbunden werden.
  • 19 zeigt eine Draufsicht auf den SiC-Leistungs-MISFET der vorliegenden Ausführungsform mit der Gate-Elektrode und dem Source-Stöpsel an dem Anschlussabschnitt des aktiven Gebiets. Wie in 19 gezeigt, sind die Gate-Elektrode 10 und der Source-Stöpsel 12, die an dem Anschlussabschnitt des aktiven Gebiets ausgebildet sind, direkt oberhalb der zu dem Anschlussabschnitt des aktiven Gebiets benachbarten Body-Schicht 43 ausgebildet, und zwar von der Innenseite des aktiven Gebiets in jeder der Richtungen X und Y. Das heißt, jeder Teil der Gate-Elektrode 10 und des Source-Stöpsels 12, der innerhalb des aktiven Gebietes ausgebildet ist, überlappt die Body-Schicht 43 in einer Draufsicht außerhalb des aktiven Gebietes. Durch das Überlappen der Elektroden auf dem Anschlussabschnitt ist es möglich, das Ergebnis zu verbessern und das Potenzial des Anschlussabschnitts zu fixieren. Daher können die Herstellungskosten des Siliziumkarbid-Halbleiterbauelements verringert werden und die Zuverlässigkeit des Siliziumkarbid-Halbleiterbauelements kann verbessert werden.
  • Ferner ist gemäß einer derartigen Anschlussstruktur das Stromdiffusionsgebiet 46 an dem Anschlussabschnitt des aktiven Gebiets angeordnet, und das Stromdiffusionsgebiet 46 ist mit dem Stromdiffusionsgebiet 46 der Einheitszelle in der Nähe des Anschlussabschnitts verbunden. Dadurch kann der Strom auch im Anschlussabschnitt diffundiert werden und das JFET-Gebiet kann in maximalem Umfang ausgenutzt werden, um den Widerstand (JFET-Widerstand) des SiC-Leistungs-MISFETs zu verringern.
  • Wie oben beschrieben, ist es gemäß der vorliegenden Ausführungsform möglich, eine Verringerung der Zuverlässigkeit aufgrund der Anwendung der Inselstruktur zu verhindern und einen verlustarmen und leistungsstarken SiC-Leistungs-MISFET zu realisieren, während eine hohe Zuverlässigkeit beibehalten wird.
  • (Ausführungsform 5)
  • Das Siliziumkarbid-Halbleiterbauelement mit dem bei den Ausführungsformen 1 bis 4 beschriebenen SiC-Leistungs-MISFET kann als Leistungswandlungseinrichtung verwendet werden. Eine Leistungswandlungseinrichtung gemäß Ausführungsform 5 wird unter Bezugnahme auf 20 beschrieben. 20 ist ein Schaltbild, das ein Beispiel für die Leistungswandlungseinrichtung (Inverter) gemäß der vorliegenden Ausführungsform zeigt.
  • Wie in 20 gezeigt, enthält ein Inverter 302 einen SiCMISFET 304, der ein Schaltelement darstellt, und eine Diode 305. Der SiCMISFET 304 ist der in den Ausführungsformen 1 bis 4 beschriebene SiC-Leistungs-MISFET und enthält eine integrierte Diode. In jeder einzelnen Phase sind der SiCMISFET 304 und die Diode 305 antiparallel zwischen die Leistungsversorgungsspannung (Vcc) und das Eingangspotential einer Last (zum Beispiel des Motors) 301 (oberer Arm) geschaltet, und der SiCMISFET 304 und die Diode 305 sind ebenfalls antiparallel zwischen das Eingangspotential der Last 301 und das Massepotential (GND) (unterer Arm) geschaltet.
  • Das heißt, bei der Last 301 sind in jeder einzelnen Phase zwei SiCMISFETs 304 und zwei Dioden 305 vorgesehen, und sechs SiCMISFETs (Schaltelemente) 304 und sechs Dioden 305 sind in drei Phasen vorgesehen. Eine Steuerschaltung 303 ist mit der Gate-Elektrode eines jeden SiCMISFETs 304 verbunden, und der SiCMISFET 304 wird durch die Steuerschaltung 303 gesteuert. Daher kann die Last 301 gesteuert werden, indem der durch den den Inverter 302 bildenden SiCMISFET 304 fließende Strom mit der Steuerschaltung 303 gesteuert wird. Der SiCMISFET 304 und die Diode 305, die antiparallel zueinander geschaltet sind, sind zum Beispiel getrennte Elemente und nicht in demselben Halbleiterchip montiert.
  • Die Funktionen des den Inverter 302 bildenden SiCMISFETs 304 werden im Folgenden beschrieben. Um die Last 301, zum Beispiel den Motor, zu steuern und anzusteuern, ist es erforderlich, in die Last 301 eine Sinuswelle mit einer gewünschten Spannung einzuspeisen. Die Steuerschaltung 303 steuert den SiCMISFET 304 und führt einen Pulsweitenmodulationsbetrieb, der die Pulsweite der Rechteckwelle dynamisch verändert, durch. Die Ausgangs-Rechteckwelle wird geglättet, indem sie die Induktivität durchläuft, um zu einer gewünschten Pseudo-Sinuswelle zu werden. Der SiCMISFET 304 hat die Funktion, eine Rechteckwelle zum Durchführen dieses Pulsweitenmodulationsbetriebs zu erzeugen.
  • Wie oben beschrieben, verwendet der SiCMISFET 304 gemäß der vorliegenden Ausführungsform das in den Ausführungsformen 1 bis 4 beschriebene Siliziumkarbid-Halbleiterbauelement mit niedrigem Einschaltwiderstand und hoher Stehspannung. Da der SiCMISFET 304 wie oben beschrieben eine hohe Leistungsfähigkeit aufweist, ist es möglich, die Leistung einer Leistungswandlungseinrichtung wie beispielsweise eines Inverters zu verbessern. Da der SiCMISFET 304 eine Langzeitzuverlässigkeit aufweist, kann ferner die Anzahl von Jahren der Nutzung einer Leistungswandlungseinrichtung wie beispielsweise eines Inverters verlängert werden.
  • Weiterhin kann die Leistungswandlungseinrichtung für ein Dreiphasen-Motorsystem verwendet werden. Wenn die in 20 gezeigte Last 301 ein Dreiphasen-Motor ist, ist es möglich, eine hohe Leistung und eine langfristige Nutzung eines Dreiphasen-Motorsystems zu erreichen, indem eine Leistungswandlungseinrichtung mit dem in den Ausführungsformen 1 bis 4 beschriebenen Siliziumkarbid-Halbleiterbauelement für den Inverter 302 verwendet wird.
  • (Ausführungsform 6)
  • Das Siliziumkarbid-Halbleiterbauelement mit dem bei den Ausführungsformen 1 bis 4 beschriebenen SiC-Leistungs-MISFET kann als Leistungswandlungseinrichtung verwendet werden. Die Leistungswandlungseinrichtung gemäß Ausführungsform 6 wird unter Bezugnahme auf 21 beschrieben. 21 ist ein Schaltbild, das ein Beispiel für eine Leistungswandlungseinrichtung (Inverter) gemäß der vorliegenden Ausführungsform zeigt.
  • Wie in 21 gezeigt, enthält der Inverter 402 einen SiCMISFET 404, der ein Schaltelement darstellt. In jeder einzelnen Phase ist der SiCMISFET 404 zwischen der Leistungsversorgungsspannung (Vcc) und dem Eingangspotential einer Last (zum Beispiel Motor) 401 (oberer Arm) angeschlossen, und der SiCMISFET 404 ist auch zwischen dem Eingangspotential der Last 401 und dem Massepotential (GND) (unterer Arm) angeschlossen. Das heißt, an der Last 401 sind in jeder einzelnen Phase zwei SiCMISFETs 404 vorgesehen, und sechs SiCMISFETs (Schaltelemente) 404 sind in drei Phasen vorgesehen. An die Gate-Elektrode eines jeden SiCMISFETs 404 ist eine Steuerschaltung 403 angeschlossen, und der SiCMISFET 404 wird durch diese Steuerschaltung 403 gesteuert. Daher kann die Last 401 angesteuert werden, indem der durch den den Inverter 402 bildenden SiCMISFET 404 fließende Strom mit der Steuerschaltung 403 gesteuert wird.
  • Die Funktionen des den Inverter 402 bildenden SiCMISFETs 404 werden im Folgenden beschrieben. Auch bei der vorliegenden Ausführungsform besitzt der SiCMISFET als eine der Funktionen des SiCMISFETs eine Funktion, eine Rechteckwelle zu erzeugen, um einen Pulsweitenmodulationsbetrieb wie bei Ausführungsform 5 durchzuführen. Ferner übernimmt der SiCMISFET bei der vorliegenden Ausführungsform auch die Rolle der Diode 305 von Ausführungsform 5. Bei dem Inverter 402 muss zum Beispiel, wenn die Last 401 eine Induktivität wie einen Motor enthält und der SiCMISFET 404 abgeschaltet wird, die in der Induktivität gespeicherte Energie freigesetzt werden (Rücklaufstrom). Bei Ausführungsform 5 übernimmt die Diode 305 diese Rolle. Auf diese Weise wird die Diode 305 als Rücklaufdiode verwendet. Andererseits hingegen übernimmt bei der vorliegenden Ausführungsform der SiCMISFET 404 diese Rolle. Das heißt, es wird eine Synchrongleichrichtungsansteuerung verwendet. Hier ist die Synchrongleichrichtungsansteuerung ein Verfahren, bei dem das Gate des SiCMISFET 404 zur Zeit des Rücklaufs eingeschaltet wird, um den SiCMISFET 404 in Rückwärtsrichtung zu leiten.
  • Daher wird der Leitungsverlust beim Rücklauf nicht durch die Eigenschaften der Diode, sondern durch die Eigenschaften des SiCMISFET 404 bestimmt. Weiterhin ist beim Ansteuern der Synchrongleichrichtungseinrichtung eine Nichtbetriebszeit erforderlich, in der sowohl der obere als auch der untere SiCMISFET 404 ausgeschaltet sind, um zu verhindern, dass der obere und der untere Arm kurzgeschlossen werden. Während dieser Nichtbetriebszeit wird die integrierte PN-Diode aus der Driftschicht vom Typ n und der Body-Schicht vom Typ p des SiCMISFETs 404 angesteuert. SiC hat jedoch eine kürzere Ladungsträgerlaufleistung („carrier mileage“) als Si und der Verlust während der Nichtbetriebszeit ist gering. Dies entspricht zum Beispiel dem Fall, in dem die Diode 305 von Ausführungsform 2 eine SiC-Schottky-Barrierendiode ist.
  • Wie oben beschrieben, kann gemäß der vorliegenden Ausführungsform das Verwenden des bei den Ausführungsformen 1 bis 4 beschriebenen Siliziumkarbid-Halbleiterbauelements für den SiCMISFET 404 zum Beispiel auch die hohe Leistung des SiCMISFETs 404 den Verlust während des Rücklaufs verringern. Ferner kann die Leistungswandlungseinrichtung wie beispielsweise ein Inverter miniaturisiert werden, da außer für den SiCMISFET 404 keine Diode verwendet wird. Da der SiCMISFET 404 ferner eine Langzeit-Zuverlässigkeit besitzt, kann die Anzahl von Einsatzjahren einer Leistungswandlungseinrichtung wie beispielsweise eines Inverters verlängert werden.
  • Weiterhin kann die Leistungswandlungseinrichtung für ein Dreiphasen-Motorsystem verwendet werden. Wenn die in 21 gezeigte Last 401 ein Dreiphasen-Motor ist, ist es möglich, die hohe Leistung und die lange Nutzungszeit des Dreiphasen-Motorsystems zu realisieren, indem die Leistungswandlungseinrichtung, die mit dem bei den Ausführungsformen 1 bis 4 beschriebenen Siliziumkarbid-Halbleiterbauelement versehen ist, für den Inverter 402 verwendet wird.
  • (Ausführungsform 7)
  • Das bei Ausführungsform 5 oder 6 beschriebene Dreiphasen-Motorsystem kann in einem Automobil wie beispielsweise einem Hybridautomobil, einem elektrischen Verkehrsmittel oder einem Brennstoffzellenverkehrsmittel verwendet werden. Das Automobil, das das Dreiphasen-Motorsystem gemäß Ausführungsform 7 verwendet, wird unter Bezugnahme auf die 22 und 23 beschrieben. 22 ist eine schematische Darstellung, die ein Beispiel für die Konfiguration des elektrischen Verkehrsmittels gemäß der vorliegenden Ausführungsform zeigt, und 23 ist ein Schaltbild, das ein Beispiel für einen Hochsetzsteller gemäß der vorliegenden Ausführungsform zeigt.
  • Wie in 22 gezeigt, enthält das elektrische Verkehrsmittel einen Dreiphasen-Motor 503, der Leistung an eine Antriebswelle 502, mit der ein Antriebsrad (Rad) 501a und ein Antriebsrad (Rad) 501b verbunden sind, erhalten und ausgeben kann, einen Inverter 504 zum Ansteuern des Dreiphasen-Motors 503, und eine Batterie 505. Weiterhin enthält das elektrische Verkehrsmittel einen Hochsetzsteller 508, ein Relais 509 und eine elektronische Steuereinheit 510, und der Hochsetzsteller 508 ist mit einer Stromleitung 506, an die der Inverter 504 angeschlossen ist, und mit einer Stromleitung 507, an die die Batterie 505 angeschlossen ist, verbunden.
  • Der Dreiphasen-Motor 503 ist ein Synchrongeneratormotor mit einem Rotor, in den ein Permanentmagnet eingebettet ist, und einem Stator, in dem eine Dreiphasenspule gewickelt ist. Als Inverter 504 kann der bei Ausführungsform 5 oder 6 beschriebene Inverter verwendet werden. Der Synchrongeneratormotor empfängt Leistung, die von dem Inverter geliefert wird, um die Antriebsräder 501a und 501b anzusteuern.
  • Wie in 23 gezeigt, besitzt der Hochsetzsteller 508 eine Konfiguration, bei der eine Drossel 511 und ein Glättungskondensator 512 an den Inverter 513 angeschlossen sind. Der Inverter 513 ist zum Beispiel derselbe wie der bei Ausführungsform 6 beschriebene Inverter, und die Elementkonfiguration in dem Inverter ist ebenfalls dieselbe. Bei der vorliegenden Ausführungsform ist er zum Beispiel in einer Darstellung aus einem SiCMISFET 514 wie bei Ausführungsform 6 aufgebaut gezeigt.
  • Die elektronische Steuereinheit 510 von 22 enthält einen Mikroprozessor, eine Speichereinrichtung und einen Eingangs- und Ausgangsport und empfängt ein Signal von einem Sensor, der die Rotorposition des Dreiphasen-Motors 503, einen Lade- und Entladewert der Batterie 505 und dergleichen erfasst. Dann wird ein Signal zum Steuern des Inverters 504, des Hochsetzstellers 508 und des Relais 509 ausgegeben.
  • Wie oben beschrieben, kann gemäß der vorliegenden Ausführungsform die bei Ausführungsform 5 oder 6 beschriebene Leistungswandlungseinrichtung für den Inverter 504 und den Hochsetzsteller 508, die die Leistungswandlungseinrichtungen darstellen, verwendet werden. Weiterhin kann das bei Ausführungsform 5 oder 6 beschriebene Dreiphasen-Motorsystem für das Dreiphasen-Motorsystem mit dem Dreiphasen-Motor 503 und dem Inverter 504 verwendet werden. Infolgedessen ist es möglich, Energieeinsparung, Verkleinerung, Gewichtsverringerung und Platzersparnis des elektrischen Verkehrsmittels zu erreichen.
  • Obwohl das elektrische Verkehrsmittel bei der vorliegenden Ausführungsform beschrieben wurde, wird das Dreiphasen-Motorsystem jeder der oben beschriebenen Ausführungsformen auch ähnlich für das Hybridverkehrsmittel, bei dem der Motor ebenfalls verwendet wird, und das Brennstoffzellenverkehrsmittel, bei dem die Batterie 505 ein Brennstoffzellenstapel ist, angewandt.
  • (Ausführungsform 8)
  • Das bei Ausführungsform 5 oder 6 beschriebene Dreiphasen-Motorensystem kann für ein Schienenverkehrsmittel verwendet werden. Das Schienenverkehrsmittel, das das Dreiphasen-Motorsystem gemäß Ausführungsform 8 verwendet, wird unter Bezugnahme auf 24 beschrieben. 24 ist ein Schaltbild, das ein Beispiel für einen Wandler und einen Inverter, die in einem Schienenverkehrsmittel gemäß der vorliegenden Ausführungsform vorgesehen sind, zeigt.
  • Wie in 24 gezeigt, wird dem Schienenverkehrsmittel über einen Stromabnehmer PG von einer Oberleitung OW (zum Beispiel 25 kV) Leistung zugeführt. Die Spannung wird über einen Transformator 609 auf 1,5 kV heruntertransformiert und durch einen Wandler 607 von Wechselstrom in Gleichstrom umgewandelt. Weiterhin wird der Gleichstrom durch den Inverter 602 über einen Kondensator 608 in Wechselstrom umgewandelt, um den Dreiphasen-Motor, der eine Last 601 darstellt, anzusteuern. Das heißt, der Dreiphasen-Motor (Elektromotor), der die Last 601 darstellt, erhält die von dem Inverter 602 gelieferte Leistung, um die Räder WH anzusteuern.
  • Die Elementkonfiguration in dem Wandler 607 kann wie bei Ausführungsform 5 eine Kombination aus einem SiCMISFET und einer Diode sein, oder wie bei Ausführungsform 6 ein einzelner SiCMISFET. Bei dieser Ausführungsform ist zum Beispiel eine Darstellung mit einem SiCMISFET 604 wie bei Ausführungsform 6 gezeigt. In 24 ist die bei Ausführungsform 5 oder 6 beschriebene Steuerschaltung weggelassen. Ferner ist in der Zeichnung mit dem Bezugszeichen RT eine Schienenstrecke bezeichnet. Die Oberleitung OW und eine Schienenstrecke RT sind über den Stromabnehmer PG, den Transformator 609 und das Rad WH elektrisch verbunden.
  • Wie oben beschrieben, kann gemäß der vorliegenden Ausführungsform die bei Ausführungsform 5 oder 6 beschriebene Leistungswandlungseinrichtung für den Wandler 607 verwendet werden. Weiterhin kann das bei Ausführungsform 5 oder 6 beschriebene Dreiphasen-Motorensystem für das Dreiphasen-Motorensystem, das die Last 601, den Inverter 602 und die Steuerschaltung enthält, verwendet werden. Infolgedessen ist es möglich, Energie in Schienenverkehrsmitteln zu sparen und die Größe und das Gewicht von Unterflurteilen zu verringern.
  • Obwohl die durch die vorliegenden Erfinder gemachten Erfindungen oben basierend auf den Ausführungsformen spezifisch beschrieben wurden, ist es unnötig zu sagen, dass die vorliegende Erfindung nicht auf die obigen Ausführungsformen beschränkt ist und in vielfältiger Weise modifiziert werden kann, ohne von deren Kern abzuweichen.
  • Zum Beispiel ist es unnötig zu sagen, dass das Material, der Leitungstyp, die Herstellungsbedingungen und dergleichen einer jeden Einheit nicht auf die Beschreibung der oben beschriebenen Ausführungsformen beschränkt sind und verschiedene Modifikationen hiervon vorgenommen werden können. Hier wurde zur Vereinfachung der Erläuterung der Leitungstyp des Halbleitersubstrats und des Halbleiterfilms festgelegt und beschrieben, aber die vorliegende Erfindung ist nicht auf den bei den oben beschriebenen Ausführungsformen beschriebenen Leitungstyp beschränkt.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung kann bei Siliziumkarbid-Halbleiterbauelementen und Leistungswandlungseinrichtungen, Dreiphasen-Motorsystemen, Automobilen und Schienenverkehrsmitteln, die damit ausgestattet sind, weithin verwendet werden.
  • Bezugszeichenliste
    • 1
    SiC-Substrat
    2
    Epitaxieschicht
    3
    Body-Schicht
    4
    JFET-Gebiet
    5
    Source-Gebiet
    6
    Stromdiffusionsgebiet
    7
    Bodyschichtkontaktgebiet
    8
    Graben
    9
    Gate-Isolationsschicht
    10
    Gate-Elektrode
    12
    Source-Stöpsel
    13
    Drain-Verdrahtungselektrode
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2015/177914 A [0005, 0006]
    • WO 2016/116998 A [0006]

Claims (13)

  1. Siliziumkarbid-Halbleiterbauelement, das aufweist: einen elektrischen Feldeffekttransistor mit einem Siliziumkarbid-Halbleitersubstrat von einem ersten Leitungstyp mit einer ersten Fremdstoffkonzentration; einer Drain-Elektrode, die mit der Rückseitenoberfläche des Siliziumkarbid-Halbleitersubstrats elektrisch verbunden ist; einer Halbleiterschicht vom ersten Leitungstyp, die auf dem Siliziumkarbid-Halbleitersubstrat ausgebildet ist und eine zweite Fremdstoffkonzentration, die niedriger als die erste Fremdstoffkonzentration ist, aufweist; einem ersten Halbleitergebiet, das von der oberen Oberfläche der Halbleiterschicht zur Innenseite der Halbleiterschicht ausgebildet ist und einen von dem ersten Leitungstyp verschiedenen zweiten Leitungstyp aufweist; einem zweiten Halbleitergebiet vom ersten Leitungstyp, das von der oberen Oberfläche des ersten Halbleitergebiets zur Innenseite des ersten Halbleitergebiets ausgebildet ist; einem dritten Halbleitergebiet vom zweiten Leitungstyp, das von der oberen Oberfläche des ersten Halbleitergebiets zur Innenseite des ersten Halbleitergebiets ausgebildet ist, zu dem zweiten Halbleitergebiet benachbart ist und mit dem ersten Halbleitergebiet elektrisch verbunden ist; einem vierten Halbleitergebiet vom ersten Leitungstyp, das von der oberen Oberfläche des ersten Halbleitergebiets zur Innenseite des ersten Halbleitergebiets ausgebildet und von dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet getrennt ist; einem fünften Halbleitergebiet vom ersten Leitungstyp, das von der oberen Oberfläche der Halbleiterschicht zur Innenseite der Halbleiterschicht in Kontakt mit der Halbleiterschicht ausgebildet ist und eine dritte Fremdstoffkonzentration, die gleich oder höher als die zweite Fremdstoffkonzentration ist, aufweist; einem Graben, der an der oberen Oberfläche des ersten Halbleitergebiets so ausgebildet ist, dass er weniger tief als das erste Halbleitergebiet ist und eine erste seitliche Oberfläche und eine zweite seitliche Oberfläche, die einander gegenüberliegen, und eine dritte seitliche Oberfläche, die sowohl die erste seitliche Oberfläche als auch die zweite seitliche Oberfläche schneidet, enthält; einer Gate-Elektrode, die in dem Graben mit einer Gate-Isolationsschicht dazwischen ausgebildet ist; einer Source-Elektrode, die auf der Halbleiterschicht ausgebildet und mit dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet elektrisch verbunden ist, wobei das zweite Halbleitergebiet mit der ersten seitlichen Oberfläche oder der dritten seitlichen Oberfläche in Kontakt steht, die zweite seitliche Oberfläche mit dem vierten Halbleitergebiet in Kontakt steht, und die dritte seitliche Oberfläche mit dem ersten Halbleitergebiet zwischen dem zweiten Halbleitergebiet und dem vierten Halbleitergebiet in Kontakt steht, das vierte Halbleitergebiet einen ersten Abschnitt, der sich in einer ersten Richtung orthogonal zu der dritten seitlichen Oberfläche erstreckt und mit dem Graben und dem fünften Halbleitergebiet in Kontakt steht, und einen zweiten Abschnitt, der sich in einer Draufsicht in einer zu der ersten Richtung orthogonalen zweiten Richtung erstreckt und mit dem fünften Halbleitergebiet in Kontakt steht, enthält, und mehrere periodische Strukturen mit dem ersten Halbleitergebiet, dem zweiten Halbleitergebiet, dem dritten Halbleitergebiet, dem vierten Halbleitergebiet, dem fünften Halbleitergebiet und dem Graben in der ersten Richtung an der oberen Oberfläche der Halbleiterschicht nebeneinander angeordnet sind.
  2. Siliziumkarbid-Halbleiterbauelement nach Anspruch 1, wobei die beiden ersten Abschnitte und die beiden zweiten Abschnitte in einer Draufsicht eine Ringstruktur, die das zweite Halbleitergebiet und das dritte Halbleitergebiet umgibt, bilden.
  3. Siliziumkarbid-Halbleiterbauelement nach Anspruch 2, wobei das fünfte Halbleitergebiet in einer Draufsicht eine Ringstruktur, die das vierte Halbleitergebiet umgibt, bildet.
  4. Siliziumkarbid-Halbleiterbauelement nach Anspruch 1, wobei unter den zueinander benachbarten periodischen Strukturen das erste Halbleitergebiet, das zweite Halbleitergebiet, das dritte Halbleitergebiet, das vierte Halbleitergebiet und der Graben, die eine der zueinander benachbarten periodischen Strukturen bilden, in einer Draufsicht mit keinem von dem ersten Halbleitergebiet, dem zweiten Halbleitergebiet, dem dritten Halbleitergebiet, dem vierten Halbleitergebiet und dem Graben, die eine andere periodische Struktur bilden, verbunden sind, und die fünften Halbleitergebiete, die jedes der zueinander benachbarten periodischen Strukturen bilden, miteinander verbunden sind.
  5. Siliziumkarbid-Halbleiterbauelement nach Anspruch 1, wobei der zweite Abschnitt von dem Graben getrennt ist.
  6. Siliziumkarbid-Halbleiterbauelement nach Anspruch 1, das weiterhin aufweist: eine erste Elektrode, die auf der Halbleiterschicht ausgebildet und mit der Source-Elektrode elektrisch verbunden ist, wobei die erste Elektrode und das fünfte Halbleitergebiet durch einen Schottky-Übergang verbunden sind.
  7. Siliziumkarbid-Halbleiterbauelement nach Anspruch 1, wobei sich das zweite Halbleitergebiet in der ersten Richtung erstreckt und in einer Draufsicht die mehreren Gräben überlappt, und beide Enden in jedem der mehreren Gräben in der zweiten Richtung die periodische Struktur bilden und mit den beiden ersten Abschnitten, die das zweite Halbleitergebiet in einer Draufsicht sandwichartig umschließen, in Kontakt stehen.
  8. Siliziumkarbid-Halbleiterbauelement nach Anspruch 1, wobei die in der seitlichen Richtung der periodischen Struktur zueinander benachbarten periodischen Strukturen an in der Längsrichtung der periodischen Struktur um einen halben Zyklus verschobenen Positionen angeordnet sind.
  9. Siliziumkarbid-Halbleiterbauelement, das aufweist: einen elektrischen Feldeffekttransistor mit einem Siliziumkarbid-Halbleitersubstrat von einem ersten Leitungstyp mit einer ersten Fremdstoffkonzentration; einer Drain-Elektrode, die mit der Rückseitenoberfläche des Siliziumkarbid-Halbleitersubstrats elektrisch verbunden ist; einer Halbleiterschicht vom ersten Leitungstyp, die auf dem Siliziumkarbid-Halbleitersubstrat ausgebildet ist und eine zweite Fremdstoffkonzentration, die niedriger als die erste Fremdstoffkonzentration ist, aufweist; einem ersten Halbleitergebiet, das von der oberen Oberfläche der Halbleiterschicht zur Innenseite der Halbleiterschicht ausgebildet ist und einen von dem ersten Leitungstyp verschiedenen zweiten Leitungstyp aufweist; einem zweiten Halbleitergebiet vom ersten Leitungstyp, das von der oberen Oberfläche des ersten Halbleitergebiets zur Innenseite des ersten Halbleitergebiets ausgebildet ist; einem dritten Halbleitergebiet vom zweiten Leitungstyp, das von der oberen Oberfläche des ersten Halbleitergebiets zur Innenseite des ersten Halbleitergebiets ausgebildet ist, zu dem zweiten Halbleitergebiet benachbart ist und mit dem ersten Halbleitergebiet elektrisch verbunden ist; zwei vierten Halbleitergebieten vom ersten Leitungstyp, die sich, von dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet getrennt, in einer ersten Richtung entlang der oberen Oberfläche der Halbleiterschicht erstrecken und die von der oberen Oberfläche des ersten Halbleitergebiets zur Innenseite des ersten Halbleitergebiets ausgebildet sind; einem fünften Halbleitergebiet vom ersten Leitungstyp, das von der oberen Oberfläche der Halbleiterschicht zur Innenseite der Halbleiterschicht in Kontakt mit der Halbleiterschicht ausgebildet ist und eine dritte Fremdstoffkonzentration, die gleich oder höher als die zweite Fremdstoffkonzentration ist, aufweist; einem Graben, der an der oberen Oberfläche des ersten Halbleitergebiets so ausgebildet ist, dass er weniger tief als das erste Halbleitergebiet ist und der eine erste seitliche Oberfläche und eine zweite seitliche Oberfläche, die einander gegenüberliegen, und eine dritte seitliche Oberfläche, die sowohl die erste seitliche Oberfläche als auch die zweite seitliche Oberfläche schneidet, enthält; einer Gate-Elektrode, die in dem Graben mit einer Gate-Isolationsschicht dazwischen ausgebildet ist; einer Source-Elektrode, die auf der Halbleiterschicht ausgebildet und mit dem zweiten Halbleitergebiet und dem dritten Halbleitergebiet elektrisch verbunden ist, wobei die erste seitliche Oberfläche mit einem der beiden vierten Halbleitergebiete in Kontakt steht, die zweite seitliche Oberfläche mit dem anderen der beiden vierten Halbleitergebiete in Kontakt steht und die dritte seitliche Oberfläche mit dem zweiten Halbleitergebiet und dem ersten Halbleitergebiet zwischen dem zweiten Halbleitergebiet und den beiden vierten Halbleitergebieten in Kontakt steht, und mehrere periodische Strukturen mit dem ersten Halbleitergebiet, dem zweitem Halbleitergebiet, dem dritten Halbleitergebiet, den beiden vierten Halbleitergebieten, dem fünften Halbleitergebiet und dem Graben nebeneinander an der Oberfläche der Halbleiterschicht angeordnet sind.
  10. Leistungswandlungseinrichtung, die das Siliziumkarbid-Halbleiterbauelement nach Anspruch 1 als Schaltelement aufweist.
  11. Dreiphasen-Motorsystem zum Ansteuern eines Dreiphasen-Motors durch Umwandeln von DC-Leistung in AC-Leistung mit der Leistungswandlungseinrichtung nach Anspruch 10.
  12. Automobil, das Räder ansteuert, indem es von der Leistungswandlungseinrichtung nach Anspruch 10 gelieferte Leistung empfängt.
  13. Schienenverkehrsmittel, das Räder ansteuert, indem es von der Leistungswandlungseinrichtung nach Anspruch 10 gelieferte Leistung empfängt.
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