DE112017008335T5 - Multi-Die, Vertikal-Draht-Package-in-Package-Vorrichtung und Verfahren zum Herstellen desselben - Google Patents

Multi-Die, Vertikal-Draht-Package-in-Package-Vorrichtung und Verfahren zum Herstellen desselben Download PDF

Info

Publication number
DE112017008335T5
DE112017008335T5 DE112017008335.4T DE112017008335T DE112017008335T5 DE 112017008335 T5 DE112017008335 T5 DE 112017008335T5 DE 112017008335 T DE112017008335 T DE 112017008335T DE 112017008335 T5 DE112017008335 T5 DE 112017008335T5
Authority
DE
Germany
Prior art keywords
wire
bond
memory module
subsequent
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017008335.4T
Other languages
English (en)
Inventor
Hyoung Il Kim
Florence R. Pon
Yi Elyn Xu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112017008335T5 publication Critical patent/DE112017008335T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8593—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape
    • H01L2224/85947—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape by mechanical means, e.g. "pull-and-cut", pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine Vertikal-Draht-Package-in-Package-Vorrichtung umfasst zumindest zwei Speicher-Die-Stapel, die jeweilige Speichermodule bilden, die vertikal auf einer Bonddraht-Platine gestapelt sind. Jeder Speicher-Die in dem Speicher-Die-Stapel umfasst einen vertikalen Bonddraht, der aus einer Matrix zum Verbinden austritt. Die Matrix umschließt den Speicher-Die-Stapel, den Abstandhalter und eine Redistributionsschicht. Zumindest zwei Speichermodule sind in einer Vertikal-Draht-Package-in-Package-Vorrichtung angeordnet.

Description

  • GEBIET
  • Diese Offenbarung bezieht sich auf Package-in-Package-Speicher-Die-Stapel mit vertikalen Bonddrähten. Die Speicher-Die-Stapel sind an einem Mehrfach-Speichermodul-Package angeordnet. Das Mehrfach-Speichermodul-Package ist als eine Vertikal-Draht-Package-in-Package- (VWPiP; vertical wire package-in-package) Vorrichtung ausgebildet.
  • HINTERGRUND
  • Rechenvorrichtungen, wie beispielsweise Speichermodule, Mobiltelefone, Smartphones und Tablet-Computer, sind im verfügbaren Raum eingeschränkt, da es Größenbeschränkungen gibt, die durch die vorgesehene Verwendung bedingt sind. Eine Größenreduzierung stellt Herausforderungen für das Packaging dar.
  • Figurenliste
  • Verschiedene offenbarte Ausführungsbeispiele von sind in den Figuren der beiliegenden Zeichnungen beispielhaft und nicht einschränkend dargestellt, und dabei zeigen:
    • 1 gemäß einem Ausführungsbeispiel eine detaillierte Perspektivenansicht eines Abschnitts eines Speicher-Die-Stapels mit vertikalen Bonddrähten, die ebenso orthogonale Bonddrähte sind.
    • 1A eine Querschnittsansicht eines Speichermoduls, das gemäß einem Verarbeitungsausführungsbeispiel einen Speicher-Die-Stapel mit orthogonalen Bonddrähten umfasst;
    • 1B gemäß einem Ausführungsbeispiel eine Querschnittsansicht des in 1A dargestellten Speichermoduls nach einer Weiterverarbeitung;
    • 1C eine Querschnittsansicht eines Speichermoduls, das ein Teil einer Vertikal-Draht-Package-in-Package-Vorrichtung ist, die vertikale Bonddrahttechnologie-Ausführungsbeispiele verwendet;
    • 1D gemäß einem Ausführungsbeispiel eine Querschnittsansicht des in 1C dargestellten Speichermoduls nach einer weiteren Anordnung;
    • 1E gemäß einem Ausführungsbeispiel eine Querschnittansicht eines Quad-Pack aus jeweils vier Speicher-Dies, die eine Vertikal-Draht-Package-in-Package-(VWPiP) Vorrichtung bilden;
    • 1F gemäß einem Ausführungsbeispiel eine Querschnittsansicht der in 1E dargestellten Speicher-Package-in-Package-Vorrichtung nach einer Weiterverarbeitung;
    • 1G gemäß einem Ausführungsbeispiel eine Unteransicht der in 1F dargestellten Vertikal-Draht-Package-in-Package-Vorrichtung;
    • 2 eine Querschnittsansicht eines Speichermoduls, das gemäß mehreren Ausführungsbeispielen einen Speicher-Die-Stapel umfasst;
    • 3 ein Prozessablaufdiagramm, das Verarbeitungsausführungsbeispiele darstellt;
    • 4 umfasst, um ein Beispiel einer Vorrichtungsanwendung einer höheren Ebene für die vorliegenden Ausführungsbeispiele zu zeigen; und
    • 5 gemäß einem Ausführungsbeispiel eine Oben-Draufsicht der Vertikal-Draht-Package-in-Package-Vorrichtung.
  • DETAILLIERTE BESCHREIBUNG
  • Eine Vertikal-Draht-Package-in-Package- (VWPiP) Vorrichtung stellt eine Speicheranwendung mit hoher Kapazität und einem nützlichen Prozessertrag bereit. Gestapelte Speichermodule für Datenzentrum-Anwendungen, wie beispielsweise eine 3D NAND-Logik-VWPiP-Vorrichtung, sind offenbart. Zweistellige Speicher-Die-VWPiPs umfassen Speichermodule (Speicher-Die-Stapel) mit vier Dies in Quad-Packages, die 16 und 32 Speicher-Die-VWPiPs umfassen. Jedes Speichermodul mit vier Dies wird getestet und Bin-geteilt, bevor es in ein Quad-Package angeordnet wird.
  • Jedes Speichermodul wird mit einer Redistributionsschicht (RDL; redistribution layer) angeordnet, indem Pins des Speicher-Die-Stapels mit vertikalen Bonddrähten nach außen geführt werden, die eine Matrix an einer Landungsoberfläche durchbrechen. Bei einem Ausführungsbeispiel umfasst der Speicher-Die-Stapel einen NAND-Flash-Speicher. Bei einem Ausführungsbeispiel umfasst der Speicher-Die-Stapel einen DRAM-Speicher. Bei einem Ausführungsbeispiel umfasst der Speicher-Die-Stapel einen SRAM-Speicher. Bei einem Ausführungsbeispiel umfasst der Speicher-Die-Stapel einen von der Intel Corporation aus Santa Clara, Kalifornien, entwickelten Cross-Point-Speicher. Bei einem Ausführungsbeispiel ist das Speichermodul ein Solid-State-Laufwerk. Bei einem Ausführungsbeispiel wird das Speichermodul für Massenspeicher verwendet. Bei einem Ausführungsbeispiel wird die VWPiP-Vorrichtung als eine System-in-Package-Vorrichtung verwendet.
  • 1 ist gemäß einem Ausführungsbeispiel eine detaillierte Perspektivenansicht 100 eines Abschnitts eines Speicher-Die-Stapels 10 mit vertikalen Bonddrähten, die ebenso orthogonale Bonddrähte 11, 13, 15 und 17 sind. Jeder orthogonale Bonddraht bildet, wenn er ausgehend von einer Bondanschlussfläche (nicht abgebildet) gebondet wird, ein Bonddrahtkügelchen. Ein Bonddrahtkügelchen 17' ist für einen der Drahtbonds 17 dargestellt.
  • Der Speicher-Die-Stapel 10 ist ein Teil eines Speichermoduls 110 (siehe z.B. 1A) gemäß einem Ausführungsbeispiel. Bei einem Ausführungsbeispiel umfasst das Speichermodul 110 den Speicher-Die-Stapel 10 mit vier nicht-flüchtigen Speicher-Dies, umfassend jeweils einen ersten, zweiten, dritten und nachfolgenden (in diesem Fall vierten) Speicher-Die 12, 14, 16 und 18. Die mehreren Speicher-Dies sind in die Z-Richtung gestapelt und in einer treppenförmigen Konfiguration in eine X-Richtung aufgebaut. Bei einem Ausführungsbeispiel ist das Speichermodul 110 auf einem anorganischen Träger 8 (siehe 1A), wie beispielsweise einem Glasträger 8 und einem Träger-Adhäsionsfilm 119, angeordnet.
  • Bei einem Ausführungsbeispiel ist das Speichermodul 110 unter Verwendung eines ersten Adhäsionsfilms 113, eines zweiten Adhäsionsfilms 115, eines dritten Adhäsionsfilms 117 und eines Träger-Adhäsionsfilms 119 angeordnet. Bei einem Ausführungsbeispiel wird der Träger-Adhäsionsfilm 119 verwendet, um den Speicher-Die-Stapel 10 während einer Stapelanordnung zu stabilisieren. Andere Funktionalitäten für Speichermodulausführungsbeispiele sind offenbart.
  • Eine Reihe von orthogonalen ersten Speicher-Die-Bonddrähten 11 sind auf dem ersten Speicher-Die 12 seriell entlang der Y-Richtung ausgebildet und sie erstrecken sich von dem ersten Speicher-Die 12 aus in die Z-Richtung. Die mehreren Speicher-Die-Bonddrähte 11 in der Reihe können als eine erste Mehrzahl von Speicher-Die-Drähten bezeichnet werden, wo sich die numerische Mehrzahl auf eine Kardinalzahl-Mehrzahl für eine gegebene nützliche Anzahl von vertikalen Bonddrähten bezieht und nicht auf das ordinale „erste“, das sich auf den ersten Die 12 bezieht. Bei einem Ausführungsbeispiel liegt die erste Mehrzahl in einem Bereich von 2 bis 32. Ähnlich ist eine Reihe von orthogonalen zweiten Speicher-Die-Bonddrähten 13 auf dem zweiten Speicher-Die 14 ausgebildet. Gleichermaßen ist eine Reihe von orthogonalen dritten Speicher-Die-Bonddrähten 15 auf dem dritten Speicher-Die 16 ausgebildet. Und ähnlich ist eine Reihe von orthogonalen nachfolgenden Speicher-Die-Bonddrähten 17 auf dem nachfolgenden Speicher-Die 18 ausgebildet. Ein Aufbau der Reihe von orthogonalen Speicher-Die-Bonddrähten ist in dieser Offenbarung dargestellt und beschrieben. Bei einem Ausführungsbeispiel ist jeder Speicher-Die identisch und die jeweiligen Mehrzahlen von Bonddrähten sind numerisch gleich. Bei einem Ausführungsbeispiel ist nicht jeder Speicher-Die identisch und die jeweiligen Mehrzahlen von Bonddrähten sind nicht notwendigerweise numerisch gleich.
  • 1A ist eine Querschnittsansicht 101 eines Speichermoduls 110, das gemäß einem Verarbeitungsausführungsbeispiel einen Speicher-Die-Stapel 10 mit orthogonalen Bonddrähten 11, 13, 15 und 17 umfasst. Während der Verarbeitung ist das Speichermodul 110 als eine Komponente für eine Vertikal-Draht-Package-in-Package- (VWPiP) Vorrichtung ausgebildet.
  • Bei einem Ausführungsbeispiel wird auch ein Abstandhalter 20 mit dem ersten Speicher-Die 12 angeordnet, beispielsweise durch Kleben an einen Klebemittel-Abstandhalter-Die-Film 123. Bei einem Ausführungsbeispiel ist der Abstandhalter 20 Elektronik-Güteklasse-Aluminium. Bei einem Ausführungsbeispiel ist der Abstandhalter 20 Elektronik-Güteklasse-Kupfer. Bei einem Ausführungsbeispiel ist der Abstandhalter 20 ein Elektronik-Güteklasse-Metall oder eine -Metalllegierung.
  • Ähnlich zu dem Speicher-Die-Stapel 10, der in 1 dargestellt ist, umfasst der Speicher-Die Stapel 10 einen nachfolgenden Speicher-Die 18, sowie eine nachfolgende Klebemittelschicht 119, die der Träger-Adhäsionsfilm 119 ist, und die verwendet wird, um den Speicher-Die-Stapel 10 während einer Stapelanordnung zu stabilisieren.
  • Bei einem Ausführungsbeispiel stellt der Abstandhalter 20 eine X-Y-Grundfläche bereit, die zumindest teilweise eine aktive Vorrichtung häust, die benachbart zu dem den Abstandhalter 20 ist. Bei einem Ausführungsbeispiel ist die aktive Vorrichtung ein Logik-Prozessor, benachbart zu dem Abstandhalter 20. Bei einem Ausführungsbeispiel ist die aktive Vorrichtung ein Speichersteuerungshub 20 (MCH; memory controller hub), benachbart zu dem Abstandhalter 20. Siehe 2.
  • Es ist ersichtlich, dass jeweilige vertikale erste, zweite, dritte und nachfolgende Speicher-Die-Bonddrähte 11, 13, 15, und 17 an ihren jeweiligen Speicher-Dies 12, 14, 16 und 18 verankert sind, aber sie sind auch vertikal mit einer Drahtschleife an dem Abstandhalter 20 verankert. Der Abstandhalter 20 wird verwendet, um die Schleifen-verankerten vertikalen Bonddrähte 11, 13, 15, und 17 während der Anordnung des Speicher-Die-Stapels 10 zu stabilisieren und zu positionieren. Bei einem Ausführungsbeispiel ist der Abstandhalter 20 ein metallisches Material oder ein anderes Material, das während einer Anordnung ausreichend starr ist, um gestärkte Schleifen-verankerte Drähte 11, 13, 15 und 17 bereitzustellen. Bei einem Ausführungsbeispiel sind die Bonddrähte schleifenmäßig auf den Abstandhalter 20 geführt und an einem Klebemittel 31, wie beispielsweise einem dielektrischen Material angebracht. Das Klebemittel 31 kann ausgebildet sein, durch thermische Freigabeverarbeitung freizugeben, oder es kann nach einem Rückschleifen eines Formmassematrixpräkursors aufgelöst werden, wie weiter dargestellt werden wird. Bei einem Ausführungsbeispiel ist der Klebstoff 31 so strukturiert, dass die schleifenmäßigen Drähte 11, 13, 15 und 17 direkt mit dem Metall des Abstandhalters 20 bonden können.
  • Bei einem Ausführungsbeispiel wird ein Prozess zur Beschichtung der schleifenmäßigen Drähte 11, 13, 15 und 17, wie dargestellt, durchgeführt, beispielsweise durch Aufsprühen einer dielektrischen Beschichtung, wie durch einen Sprühbereich 29 über den schleifenmäßigen Drähten 11, 13, 15 und 17 dargestellt.
  • 1B ist gemäß einem Ausführungsbeispiel eine Querschnittsansicht 102 des Speichermoduls 110, das in 1A nach einer Weiterverarbeitung dargestellt ist. Ein Matrix-Präkursor 39 wurde über dem Speichermodul 110, umfassend den Speicher-Die-Stapel 10, und über dem Abstandhalter 20 gebildet. Die Schleifen-verankerten vertikalen Bonddrähte 11, 13, 15 und 17 sind auch in dem Matrix-Präkursor 39 befestigt, aber einer Bewegung der vertikalen Abschnitte wird durch deren Schleifen-verankerte Konfiguration an jedem Bonddrahtausgangspunkt auf jedem entsprechenden Die, sowie an dem Abstandhalter 20 widerstanden. Die Schleifen-verankerten Bonddrähte können verschieden für ein Anbringen an die Speicher-Dies in dem Speicher-Die-Stapel 10 und an den Abstandhalter 20 gebogen werden, um ein paar Kurzschlüsse oder kein Kurzschließen zwischen Bonddrähten während einem Anordnen zu ermöglichen. Wie dargestellt ist, erstrecken sich die Bonddrähte 11, 13, 15 und 17 vertikal und orthogonal von ihren entsprechenden Dies gemäß einem Ausführungsbeispiel.
  • Bei einem Ausführungsbeispiel ist der Matrix-Präkursor 39 an den verschiedenen Strukturen angeordnet. Bei einem Ausführungsbeispiel wird ein ausgewähltes Sprüh-Abscheiden (Gegenstand 29, siehe 1A) des Matrix-Präkursors 39 oder eine Variante desselben zuerst ausgeführt, um die zahlreichen Schleifen-verankerten Bonddrähte zu isolieren und um Räume einzufüllen, die zu eng für nützliche Bulk-Überformungs-Bedingungen (wie beispielsweise Räume zwischen den Bonddrähten) sein können, gefolgt von einem Injektionsformen von Matrix-Präkursormaterial 39.
  • 1C eine Querschnittsansicht 103 des Speichermoduls 110, das ein Teil einer Vertikal-Draht-Package-in-Package-Vorrichtung ist; in diesem Fall eine Vertikale-Draht-Speicher-Package-in-Package- (VWMPiP; vertical-wire memory package-in-package) Vorrichtung, die vertikale Bonddrahttechnologie-Ausführungsbeispiele verwendet. Weiteres Verarbeiten kann mit Bezug auf die beiden 1C und 1D verstanden werden.
  • Nach einem Erreichen einer Struktur mit dem Matrix-Präkursor 39 (siehe 1B), nachdem dieser in eine Matrix 40 ausgehärtet wurde, können die Strukturen, die in 1C und 1D dargestellt sind, durch ein Schleifen oder anderweitige Höhenreduzierung des Matrix-Präkursors 39 und ein schließliches Annähern an eine Freilegung von vertikalen Abschnitten der Bonddrähte 11, 13, 15 und 17, erreicht werden.
  • Auch werden durch ein Schleifen in diesem Ausmaß die zuvor Schleifen-verankerten Bonddrähte 11, 13, 15 und 17, die in 1B dargestellt sind, größenreduziert, um sich an die vertikalen Bonddrähte 11, 13, 15 und 17, die in den 1C und 1D dargestellt sind, anzunähern. Aufgrund einer nützlichen Starrheit der Matrix 40 und da die Schleifen-verankerten Bonddrähte zu vertikalen Bonddrähten reduziert sind, hält die Matrix 40 die Bonddrähte in Position und hält die Anschlussendabschnitte von einem Ablenken ab.
  • Bei einem Ausführungsbeispiel wird ein Entfernen von mehr der Matrix 40 durch chemisches Ätzen durchgeführt, wenn ein Schleifen des Matrix-Präkursors 39 (1B) sich einem nützlichen Endpunkt nähert. Bei einem Ausführungsbeispiel wird das chemische Ätzen durch chemisch-mechanisches Polieren (CMP; chemical-mechanical polishing) ausgeführt, wobei Ätz-Lösungsmittel selektiv sind, um metallische Materialien, wie beispielsweise die Anschlussenden der vertikalen Bonddrähte 11, 13, 15 und 17 derart zu lassen, dass die Anschlussenden der vertikalen Bonddrähte 11, 13, 15 und 17 aus der Matrix 40 hervorstehen, wie in den 1C und 1D dargestellt ist. Bei einem Ausführungsbeispiel wird ein Ätzen nach einem Schleifen durchgeführt. Bei einem Ausführungsbeispiel wird ein Ätzen alleine, ohne mechanisches Polieren durchgeführt.
  • Der erste Speicher-Die 12 umfasst eine aktive Oberfläche 111 und eine rückseitige Oberfläche (nicht angezeigt), die mit einem ersten Klebemittelfilm 113 bedeckt ist. Bei einem Ausführungsbeispiel umfasst die aktive Oberfläche 111 sowohl halbleitende Strukturen wie auch Metallisierung.
  • Der erste Speicher-Die 12 ist in der Matrix 40, wie beispielsweise ein Formmassematerial, befestigt, und ein vertikaler Bonddraht 11 eines ersten Dies kontaktiert die aktive Oberfläche 111 und steht durch die Matrix 40 an einer Landungsoberfläche 141 für das Speichermodul 110 hervor. Die Landungsoberfläche 141 wird daher als das Speichermodul 110 bezeichnet, das auf eine Redistributionsschicht- (RDL) Struktur an dieser Landungsoberfläche 141 angeordnet wird. Bei einem Ausführungsbeispiel erstreckt sich der vertikale Bonddraht 11 des ersten Dies orthogonal von der aktiven Oberfläche 111 des ersten Speicher-Dies 12. Mit „orthogonal“ ist gemeint, dass der Bonddraht 11 optisch als sich gleichmäßig und direkt in einem rechten Winkel von der aktiven Oberfläche 111 des ersten Speicher-Dies 12 weg zu dem Anschlussende des Bonddrahtes 11 erstreckend erscheint. Bei einem Ausführungsbeispiel wird „orthogonal“ quantifiziert, indem eingehalten wird, dass das Anschlussende des Bonddrahts 11 über die Landungsoberfläche 141 der Matrix 40 hervorsteht, und das hervorstehende Ende des Bonddrahts 11 innerhalb der Matrix 40 nicht in irgendeine der Seiten in der X-Richtung um mehr als den Treppenrand 1 des ersten Speicher-Dies 12 oder mehr als die äquivalente Distanz von dem Bonddraht 11 weg von dem Treppenrand 1 abgelenkt wurde. Diese Definition gilt auch für äquivalente Distanzbeschränkungen in die Y-Richtung. Bei einem Ausführungsbeispiel wird „orthogonal“ quantifiziert, indem eingehalten wird, dass das Anschlussende des vertikalen Bonddrahts 11 nicht innerhalb der Matrix 40 zu irgendeiner der Seiten in die X-Richtung des Bondanschlussflächenrands 2 abgelenkt wurde, an den der vertikale Bonddraht 11 gebondet ist. Diese Definition gilt auch für äquivalente Distanzbeschränkungen in die Y-Richtung.
  • Die Matrix 40 kann gemäß einem Ausführungsbeispiel auch als ein Package-Material 40 bezeichnet werden. Die Matrix 40 kann gemäß einem Ausführungsbeispiel auch als eine Kapselungsformmasse (EMC; encapsulation molding compound) 40 bezeichnet werden. Für die Matrix 40 können verschiedene organische Packaging-Materialien verwendet werden. Für die Matrix 40 können verschiedene EMC-Materialien verwendet werden.
  • Bei einem Ausführungsbeispiel umfasst das Speichermodul 110 den ersten Speicher-Die 12 (der Teil eines treppenförmig gestapelten Speicher-Die-Stapels 10 ist), der durch das Abstandhalter-Klebemittel 123 gegen den Abstandhalter 20 an der aktiven Oberfläche 111 gestapelt ist. Der Speicher-Die-Stapel 10 und der Abstandhalter 20 sind in der Matrix 40 eingesetzt, aber eine Verarbeitung kann dazu führen, dass eine Formmasse über und um den Speicher-Die-Stapel 10 geflossen wird, sodass sie auch als in der Matrix 40 befestigt bezeichnet werden kann.
  • Bei einem Ausführungsbeispiel umfasst das Speichermodul 110 vier gestapelte Speicher-Dies, umfassend den ersten Speicher-Die 12, den zweiten Speicher-Die 14, den dritten Speicher-Die 16 und den nachfolgenden, bei diesem Ausführungsbeispiel, den vierten Speicher-Die 18. Wo der zweite Speicher-Die 14 der letzte Die in dem Speicher-Die-Stapel 10 ist, kann er auch als ein nachfolgender Speicher-Die 14 bezeichnet werden. Ähnlich, wo der dritte Speicher-Die 16 der letzte Die in dem Speicher-Die-Stapel 10 ist, kann er auch als ein nachfolgender Speicher-Die 16 bezeichnet werden. Ebenso, wo der vierte Speicher-Die 18 der letzte Die in dem Speicher-Die-Stapel 10 ist, kann er auch als ein nachfolgender Speicher-Die 18 bezeichnet werden. Es wird nun darauf hingewiesen, dass mehr als vier Speicher-Dies treppenförmig gestapelt sein können, wie beispielsweise acht Speicher-Dies mit einem ersten bis siebten Speicher-Die und einem nachfolgenden Speicher-Die, gemäß einem Ausführungsbeispiel. Im Folgenden bezieht sich die Beschreibung des Speicher-Die-Stapels 10, der in 1A dargestellt ist, jeweils auf den ersten, zweiten, dritten und nachfolgenden Die 12, 14, 16 und 18. Es wird nun darauf hingewiesen, dass mehr als vier treppenförmig gestapelte Speicher-Dies verwendet werden können.
  • Bei einem Ausführungsbeispiel ist der Abstandhalter 20 auch zumindest teilweise in der Matrix 40 eingekapselt.
  • Bei einem Ausführungsbeispiel, Testen eines angeordneten Speichermoduls 110, wie es in 1C dargestellt ist, wo vertikale Bonddrähte 11, 13, 15 und 17 freigelegt sind. Da eine nützliche Anzahl von vertikalen Bonddrähten 11, 13, 15 und 17 freigelegt ist, kann das Testen an dem Speichermodul 110 vor einer weiteren Anordnung ausgeführt werden. Testverfahren können das Platzieren einer individuellen Sonde auf einen ausgewählten Bonddraht umfassen, oder es kann eine Testkarte an der Landeoberfläche 141 zusammengepasst werden, die mit allen vertikalen Bonddrähten 11, 13, 15 und 17 verbunden ist.
  • Nachdem das Testen abgeschlossen ist und ein nützlicher Ertrag bestätigt wurde, kann eine RDL 30 (siehe 1D) hergestellt werden, um den Speicher-Die-Stapel 10 für eine weitere Anordnung zu koppeln.
  • 1D ist gemäß einem Ausführungsbeispiel eine Querschnittsansicht 104 des Speichermoduls 110, das in 1C nach einer weiteren Anordnung dargestellt ist. Die aus 1C entnommene Struktur 103 wurde mit einer Redistributionsschicht (RDL) 30 verarbeitet, die sowohl mit den mehreren Dies in dem Speicher-Die-Stapel 12, 14, 16 und 18 koppelt als auch Adhäsionskontakt zu dem Abstandhalter 20 herstellt.
  • Bei einem Ausführungsbeispiel wird ein erstes RDL-Dielektrikum 150 gebildet und strukturiert, um zu erlauben, dass eine erste Leiterbahnschicht 152 jeweils den orthogonalen und vertikalen ersten und zweiten Speicher-Die-Bonddraht 11 und 13 kontaktiert. Bei einem Ausführungsbeispiel bedeckt ein zweites RDL-Dielektrikum 154 die erste Leiterbahnschicht 152, und es ist strukturiert, um zu erlauben, dass eine zweite Leiterbahnschicht 156 die erste Leiterbahnschicht 152 selektiv kontaktiert. Weitere Schichten, umfassend Dielektrikums- und Leiterbahnschichten, können dem RDL 30 hinzugefügt werden, wo eine spezifische Anwendung nützlich ist. Bei einem Ausführungsbeispiel ist eine Lötresist-Schicht 158 über der zweiten Leiterbahnschicht 156 strukturiert, und Lötresist-Öffnungen 166, 168, 170 und 172 legen die zweite Leiterbahnschicht 156 frei, um elektrische Höcker, wie beispielsweise Lötpasten-Höcker, zu akzeptieren. Bei einem Ausführungsbeispiel ist eine der Lötresist-Öffnungen, wie beispielsweise die Lötresist-Öffnung 166, ausgebildet, einen Drahtbond zu akzeptieren, da diese Lötresist-Öffnung nahe dem Rand der RDL 30 liegt.
  • Nach Fertigstellung der RDL 30 wird der Träger 8 entfernt.
  • 1E ist gemäß einem Ausführungsbeispiel eine Querschnittansicht eines Quad-Packs aus jeweils vier Speicher-Dies, das eine Vertikal-Draht-Package-in-Package- (VWPiP) Vorrichtung 105 bildet. Wie dargestellt, ist jeder Speicher-Die-Stapel 10 Teil eines Speichermoduls mit vier Dies 110, und jedes Speichermodul 110 ist mit einer RDL 30 gekoppelt (siehe 1D). Nach Fertigstellung der RDL 30 werden der Träger 8 und der Träger-Adhäsions-Film 119, ebenfalls in 1D dargestellt, entfernt und jedes Speichermodul 110 mit der zugehörigen RDL 30 wird in die Quad-Pack VWPiP-Vorrichtung 105 angeordnet.
  • Bei einem Ausführungsbeispiel ist die VWPiP-Vorrichtung 105 auf einer Bonddraht-Platine 174 angeordnet, die als VWPiP-Platine 174 bezeichnet werden kann. Die Bonddraht-Platine 174 umfasst eine Modulseite 9, die gegenüber einer Landeseite 9' ist.
  • Jedes Speichermodul 110 ist treppenförmig auf die VWPiP-Platine 174 gestapelt, wobei die beiden unteren Speichermodule 110-1 und 110-2 jeweils mit gekrümmten Drahtbonds 176 und 178 von der linken Seite an die VWPiP-Platine 174 drahtgebondet sind und die beiden oberen Speichermodule 110-3 und 110-4 jeweils mit gekrümmten Drahtbonds 180 und 182 von der rechten Seite an die VWPiP-Platine 174 drahtgebondet sind. Wie dargestellt, können die Speichermodule 110-1 und 110-2 jeweils als erstes und zweites Speichermodul bezeichnet werden, und das zweite Speichermodul 110-2 ist auf dem ersten Speichermodul 110-1 gestapelt, und die gekrümmten Drahtbonds 176 und 178 sind an einer ersten Kante an der Bonddraht-Platine 174 angebracht. Im Gegensatz dazu können die Speichermodule 110-3 und 110-4 jeweils als drittes und nachfolgendes (in diesem Fall viertes) Speichermodul bezeichnet werden, und das dritte Speichermodul 110-3 ist unter dem nachfolgenden Speichermodul 110-2 gestapelt und die gekrümmten Drahtbonds 180 und 182 sind an einer anderen Kante als der ersten Kante an der Bonddraht-Platine 174 angebracht. Dies kann als ein vertikaler Bonddraht in dem ersten Modul 110-1 bezeichnet werden, der gegenüber einem vertikalen Bonddraht in dem nachfolgenden Modul 110-4 angeordnet ist.
  • 1F ist eine Querschnittsansicht der in 1E dargestellten Speicher-Package-in-Package-Vorrichtung nach einer Weiterverarbeitung gemäß einem Ausführungsbeispiel. Die Speicher-Die-zentrische VWPiP 106 wurde mit einer Package-in-Package-Einkapselung (PiPE; package in package encapsulation) 184 überformt, die die mehreren Speichermodule an der VWPiP-Platine 174 strukturell verfestigt und die mehreren gekrümmten Drahtbonds 176, 178, 180 und 182 schützt.
  • Bei einem Ausführungsbeispiel ist das Testen der angeordneten VWPiP-Vorrichtung 106, wo Höcker 186 die verschiedenen Drahtbonds 176, 178, 180 und 182 nach außen führen, dargestellt. Das Testen kann auf der VWPiP-Vorrichtung 106 vor einer weiteren Anordnung zu einem Rechensystem durchgeführt werden. Testverfahren können das Platzieren einer individuellen Sonde auf einen ausgewählten Höcker in dem Höcker-Array 186 sowie das Platzieren individueller Sonden auf Testfinger umfassen (siehe .
  • Nachdem das Testen abgeschlossen ist und ein nützlicher Ertrag bestätigt wurde, kann die VWPiP-Vorrichtung 106 zu einem Rechensystem angeordnet werden.
  • Wie dargestellt, wurde ein VWPiP 106 mit 16 Speicher-Dies durch Anordnung von vier Nach-Test-Speichermodulen 110-1, 110-2, 110-3 und 110-4 auf eine Bonddraht-Platine 174 und anschließen des Überformen 184 auf der Modulseite 9 erreicht. Bei einem Ausführungsbeispiel ist das VWPiP 106 Teil eines Chipsatzes 420 (siehe 4).
  • 1G ist gemäß einem Ausführungsbeispiel eine Unteransicht der in 1F dargestellten VWPiP-Vorrichtung 106. Die Bonddraht-Platine 174 und das Höcker-Array 186 werden durch ein Bondfinger-Array 192 ergänzt. Bei einem Ausführungsbeispiel wird ein Testen der gesamten VWPiP-Vorrichtung 106 unter Verwendung des Bond-Finger Arrays 192 durchgeführt. Bei einem Ausführungsbeispiel wird das Testen der gesamten VWPiP-Vorrichtung 106 unter Verwendung des Höcker-Arrays 186 durchgeführt.
  • 2 ist eine Querschnittsansicht eines Speichermoduls 210, das einen Speicher-Die-Stapel 10 umfasst, gemäß mehreren Ausführungsbeispielen. Bei einem Ausführungsbeispiel ist der Abstandhalter 20 eine rahmenförmige Struktur, die eine schleifenmäßige Anbringung mehrerer vertikaler Bonddrähte 51, 53, 55 und 57 erlaubt, ähnlich wie für die Vorrichtung 101 dargestellt ist, die in 1A dargestellt ist, außer dass die Bonddrähte nicht orthogonal sind. Darüber hinaus erlaubt die Rahmenform ein Infield über dem ersten Speicher-Die 12, um zumindest ein Halbleiterbauelement 21 einzulagern, wie zum Beispiel einen Prozessor 21 hergestellt von der Intel Corporation aus Santa Clara, Kalifornien. Bei einem Ausführungsbeispiel kann ein Halbleiterbauelement 22, wie beispielsweise ein Speichersteuerungshub (MCH; memory controller hub), alle Speichervorrichtungen bei den Ausführungsbeispielen von VWPiP-Vorrichtungen- steuern. Bei einem Ausführungsbeispiel ist nur ein Prozessor 21 vorhanden. Bei einem Ausführungsbeispiel ist nur ein MCH 22 vorhanden. Bei einem Ausführungsbeispiel wird nur ein Prozessor in einer gesamten VWPiP verwendet. Bei einem Ausführungsbeispiel wird nur ein MCH in einer gesamten VWPiP verwendet. Wo vorhanden, ist der Abstandhalter 20, und falls vorhanden, zumindest einer von dem Prozessor-Die 21 und dem MCH 22, auf einem Klebemittel-Prozessor-Die-Film 123 eingelagert. Bei einem Ausführungsbeispiel umfasst der Prozessor 21 eine aktive Oberfläche, die sowohl halbleitende Strukturen als auch eine Metallisierung aufweist, die zu einem Prozessor-Höcker-Array 121 führt. Bei einem Ausführungsbeispiel umfasst der MCH 22, falls vorhanden, eine aktive Oberfläche, die sowohl halbleitende Strukturen als auch eine Metallisierung aufweist, die zu einem MCH-Höcker-Array 122 führt. Der Prozessor 21 ist auch in der Matrix 40 eingesetzt, aber eine Verarbeitung kann dazu führen, dass eine Formmasse über und um den ersten Prozessor-Die 20 geflossen wird, sodass er auch als in der Matrix 40 befestigt bezeichnet werden kann. Bei einem Ausführungsbeispiel ist der Prozessor 21 eine ASIC (application specific integrated circuit; anwendungsspezifische integrierte Schaltung), wie beispielsweise für einen Plattformsteuerungshub. Bei einem Ausführungsbeispiel umfasst der Prozessor 21 eine ASIC, wie beispielsweise für einen Plattformsteuerungshub, aber er umfasst auch eine zusätzliche mikroelektronische Bauelementfähigkeit für Kernverarbeitung, wie beispielsweise Cache-Funktionalität, umfassend Level-Null- (L0) und L1-Caches.
  • Während der Höhenreduzierung zur Erreichung der Matrix 40 werden die elektrischen Höcker 121 und 122 mit der gleichen Sorgfalt freigelegt, um sie intakt zu lassen, wie die Spitzen der Bonddrähte 51, 53, 55 und 57. Es kann nun verstanden werden, dass zumindest ein Prozessor 21 oder ein MCH 22 mit vertikalen und orthogonalen Bonddrähten ähnlich den in den 1 bis 1F dargestellten angeordnet werden kann.
  • Im Vergleich zu den Ausführungsbeispielen der 1A bis 1F umfassen Ausführungsbeispiele der 2 das vertikale aber nicht das orthogonale Bilden der Bonddrähte. Bei einem Ausführungsbeispiel kann ein Nachaußenführen der vertikalen Bonddrähte an einer anderen Stelle als direkt orthogonal von den ausgehenden Bond-Anschlussflächen von den Mehrzahl-Dies in dem Speicher-Die-Stapel nützlich sein.
  • Der erste Speicher-Die 12 umfasst eine aktive Oberfläche 111 und eine rückseitige Oberfläche (nicht angezeigt), die mit einem ersten Klebemittelfilm 113 bedeckt ist. Die aktive Oberfläche 111 umfasst sowohl halbleitende Strukturen wie auch Metallisierung. Der erste Speicher-Die 12 ist in der Matrix 40, wie beispielsweise einem Formmassematerial, befestigt, und ein vertikaler (aber nicht orthogonaler) Bonddraht 51 eines ersten Dies kontaktiert die aktive Oberfläche 111 und steht durch die Matrix 40 an einer Landungsoberfläche 141 für das Speichermodul 210 hervor. Die Landungsoberfläche 141 wird daher als das Speichermodul 210 bezeichnet, das auf eine RDL-Struktur an dieser Oberfläche angeordnet wird, wie beispielsweise die in 1D dargestellte RDL 30, angepasst für die vertikalen aber nicht für die orthogonalen Bonddrähte.
  • Der vertikale Bonddraht 51 des ersten Dies erstreckt sich vertikal von der aktiven Oberfläche 111 des ersten Speicher-Dies 12. Mit „vertikal“ ist gemeint, dass der Bonddraht 51 optisch als sich linear gleichmäßig und direkt weg von der aktiven Oberfläche 111 des ersten Speicher-Dies 12 zu dem Anschlussende des Bonddrahts 51 erstreckend erscheint, aber nicht notwendigerweise orthogonal.
  • Bei einem Ausführungsbeispiel ist „vertikal, aber nicht notwendigerweise orthogonal“ qualifiziert, indem beachtet wird, dass das Anschlussende des Bonddrahts 51 über die Landungsoberfläche 141 der Matrix 40 hervorsteht und das hervorstehende Ende des Bonddrahts 51 innerhalb der Matrix 40 in irgendeine der Seiten in die X-Richtung abgelenkt hat. Der Grad der Ablenkung kann quantifiziert werden, wo das hervorstehende Ende abgelenkt wird, mehr als zumindest eine von dem Treppenrand 1 oder des Bond-Anschlussflächenrands 2 des ersten Speicher-Dies 12. Es ist zu erkennen, dass diese Definition von den relativen Längen irgendeines der Bonddrähte 51, 53, 55 und 57 abhängig ist, und wobei der Bonddraht 51 nur mehr als den Bond-Anschlussflächenrand 2 ablenken kann, wenn er die Landungsoberfläche 141 durchbricht, können die verbleibenden Bonddrähte beide Ränder 1 und 2 ablenken und schneiden.
  • Zusammen bei einem Ausführungsbeispiel ist eine Mehrzahl von vertikalen Bonddrähten im Wesentlichen koparallel, da jeder von seinen jeweiligen Bond-Anschlussflächen ausgeht und dort endet, wo er die Landungsoberfläche 141 durchbricht. Bei einem Ausführungsbeispiel ist „koparallel“ quantifiziert, indem jeder vertikale Bonddraht in einem projizierten Korridor entlang der Trajektorie des Bonddrahtes 57 begrenzt ist, die von einem rechtwinkligen Abstand 55-57 beabstandet sind, der zwischen zwei benachbarten Bonddrähten, z.B. 55 und 57, gemessen werden kann, und der Abstand 55-57 wird dort genommen, wo ein Bonddraht 57 aus dem Bonddrahtkügelchen 57' austritt. Der Abstand 55-57 variiert nicht mehr als das Doppelte der X-Abmessungsbreite eines Bonddrahtkügelchens 57' bis zu der Stelle, an der der Bonddraht die Landungsoberfläche 141 durchbricht. Folglich bleibt jeder vertikale Bonddraht im Vergleich zu z.B. und benachbartem Bonddraht innerhalb des projizierten Korridors, der durch den Abstand 55-57 gemessen wurde, plus die doppelte Breite 57' des Bonddrahtkügelchens.
  • Es kann nun verstanden werden, dass Permutationen von orthogonalen und nichtorthogonalen vertikalen Bonddrähten in einem einzelnen Package sein können. Beispielsweise könnten orthogonale und vertikale Bonddrähte 11 und 13, wie sie in 1C dargestellt sind, mit vertikalen Bonddrähten 55 und 57, wie sie in 5C dargestellt sind, kombiniert werden. Ein so vielfältiges Bonddrahtschema bringt eingeschränkte Pin-Nachaußenführungs-Anforderungen für eine VWPiP-Vorrichtung, wie beispielsweise eine Quad-Pack-Vier-Modul-Vorrichtung, unter. Ein so vielfältiges Bonddrahtschema bringt bei einem Ausführungsbeispiel verschiedene Dies unter, wie beispielsweise, wo der erste und zweite Die 12 und 14 einander ähnlich sind, sich aber von dem dritten und nachfolgenden Die 16 und 18 unterscheiden und wo der dritte und nachfolgende Die 16 und 18 einander ähnlich sind.
  • Bei einem Ausführungsbeispiel ist zumindest einer von einem Prozessor 21 oder einem MCH 22 an das erste Speichermodul 110-1, dargestellt in 1G, angeordnet, und der zumindest eine Prozessor 21 oder MCH 22 steuert zumindest eine von Logik- und Speicher-Operationen für das gesamte VWMPiP 105.
  • Bei einem Ausführungsbeispiel verwendet das Speichermodul 210 zumindest einen von einem Prozessor 21 oder einem MCY 22, der Teil eines Chipsatzes 420 ist (siehe 4)
  • 3 ist ein Prozessablaufdiagramm 300, das Verarbeitungsausführungsbeispiele darstellt.
  • Bei 310 umfasst der Prozess ein Anordnen eines Speicher-Die-Stapels auf einen Glasträger.
  • Bei 320 umfasst der Prozess ein Anordnen eines Abstandhalters an den Speicher-Die-Stapel.
  • Bei 322 umfasst der Prozess ein Anordnen zumindest eines Halbleiterbauelements benachbart zu dem Abstandhalter.
  • Bei 330 umfasst der Prozess ein Drahtbonden von freiliegenden treppenförmigen Abschnitten des Speicher-Die-Stapels an den Abstandhalter, um vertikale Bonddrahtpräkursoren zu bilden.
  • Bei 340 umfasst der Prozess ein Stabilisieren der vertikalen Bonddrahtpräkursoren in einen Matrixpräkursor und ein Einschließen des Speicher-Die-Stapels und des Abstandhalters in den Matrixpräkursor.
  • Bei 342 umfasst der Prozess ein Aushärten des Matrixpräkursors.
  • Bei 350 umfasst der Prozess ein Entfernen eines Teils des Matrixpräkursors, um die vertikalen Drahtpräkursoren mit aus der Matrix austretenden Anschlussspitzen freizulegen und zu erzeugen.
  • Bei 360 umfasst der Prozess ein Anordnen einer Redistributionsschicht an den Speicher-Die-Stapel an den vertikalen Bonddrahtanschlussspitzen.
  • Bei 370 umfasst der Prozess ein Testen des Speicher-Die-Stapels. Erfolgreiche Testergebnisse bei „bekanntem, gutem Modul“, wo ein gegebener Speicher-Die-Stapel mit der entsprechenden RDL das Testen bestanden hat.
  • Bei 380 umfasst der Prozess ein Anordnen des Speichermoduls an eine Bonddraht-Platine durch einen gekrümmten Drahtbond. Wie dargestellt, kann die Platine die Bonddraht-Platine 174 sein.
    Bei 382 umfasst der Prozess ein Anordnen eines nachfolgenden Speichermoduls an das erste Speichermodul und an die Bonddraht-Platine durch einen nachfolgenden gekrümmten Drahtbond, um ein Vertikal-Draht-Package-in-Package (VWPiP) zu bilden, das eine Anordnung von Speichermodulen ist.
  • Bei 390 umfasst der Prozess ein Anordnen des VWPiP an ein Rechensystem.
  • 4 ist umfasst, um ein Beispiel einer Bauelementvorrichtung einer höheren Ebene für die vorliegenden Ausführungsbeispiele zu zeigen. Bei einem Ausführungsbeispiel umfasst ein System 400 einen Desktop-Computer, einen Laptop-Computer, ein Netbook, ein Tablet, einen Notebook-Computer, einen Personaldigitalassistenten (PDA; personal digital assistant), einen Server, einen Arbeitsplatz, ein Mobiltelefon, eine mobile Rechenvorrichtung, ein Smartphone, eine Internetanwendung oder irgendeine andere Art von Rechenvorrichtung, ist aber nicht auf diese beschränkt. Bei einigen Ausführungsbeispielen ist das VWPiP-Vorrichtungs-Ausführungsbeispiel 400 ein System-auf-einem-Chip-(SOC; system on a chip) System.
  • Bei einem Ausführungsbeispiel weist der Prozessor 410 einen oder mehrere Verarbeitungskerne 412 und 412N auf, wobei 412N den Nten Prozessorkern innerhalb des Prozessors 410 repräsentiert, wobei N eine positive Ganzzahl ist. Bei einem Ausführungsbeispiel umfasst das elektronische Vorrichtungssystem 400 unter Verwendung eines VWPiP-Vorrichtungs-Ausführungsbeispiels mehrere Prozessoren umfassend 410 und 405, wobei der Prozessor 405 eine Logik aufweist, die ähnlich oder identisch zu der Logik des Prozessors 410 ist. Bei einem Ausführungsbeispiel umfasst der Verarbeitungskern 412 Speichervorgriffslogik, um auf Anweisungen zuzugreifen, Dekodierungslogik, um die Anweisungen zu dekodieren, Ausführungslogik, um die Anweisungen auszuführen, und Ähnliches, ist aber nicht auf diese beschränkt. Bei einem Ausführungsbeispiel weist der Prozessor 410 einen Cache-Speicher 416 auf, um zumindest eines von Anweisungen und Daten für das SiP-Vorrichtungssystem 400 zwischenzuspeichern. Der Cache-Speicher 416 kann in einer hierarchischen Struktur, die eine oder mehrere Ebenen von Cache-Speicher umfasst, organisiert sein.
  • Bei einem Ausführungsbeispiel umfasst der Prozessor 410 eine Speichersteuerung 414, die wirksam ist, Funktionen auszuführen, die es dem Prozessor 410 ermöglichen, auf einen Speicher 430, der zumindest eines aus einem flüchtigen Speicher 432 und einem nicht-flüchtigen Speicher 434 umfasst, zuzugreifen und mit demselben zu kommunizieren. Bei einem Ausführungsbeispiel ist der Prozessor 410 mit dem Speicher 430 und einem Chipsatz 420 gekoppelt. Der Prozessor 410 kann auch mit einer drahtlosen Antenne 478 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist, drahtlose Signale zumindest eines von zu senden und zu empfangen. Bei einem Ausführungsbeispiel arbeitet die drahtlose Antennenschnittstelle 478 gemäß dem IEEE 802,11-Standard und dessen Verwandten, Home Plug AV (HPAV), Ultrabreitband (UWB; Ultra Wide Band), Bluetooth, WiMax oder irgendeiner Art von drahtlosem Kommunikationsprotokoll, ist aber nicht auf diese beschränkt.
  • Bei einem Ausführungsbeispiel umfasst der flüchtige Speicher 432, ist aber nicht beschränkt auf, einen synchronen dynamischen Direktzugriffsspeicher (SDRAM; Synchronous Dynamic Random Access Memory), einen dynamischen Direktzugriffsspeicher (DRAM; Dynamic Random Access Memory), einen RAMBUS-dynamischen-Direktzugriffsspeicher (RDRAM; RAMBUS Dynamic Random Access Memory) und/oder irgendeine andere Art von Direktzugriffsspeichervorrichtung. Der nicht-flüchtige Speicher 434 umfasst Flash-Speicher, Phasenänderungsspeicher (PCM; phase change memory), Nur-Lese-Speicher (ROM; read-only memory), elektrisch löschbaren, programmierbaren Nur-Lese-Speicher (EEPROM; electrically erasable programmable read-only memory) oder irgendeine andere Art von nichtflüchtigem Speicherbauelement, ist aber nicht auf diese beschränkt.
  • Der Speicher 430 speichert Informationen und Anweisungen, die von dem Prozessor 410 auszuführen sind. Bei einem Ausführungsbeispiel kann der Speicher 430 auch temporäre Variablen oder andere Zwischeninformationen speichern, während der Prozessor 410 Anweisungen ausführt. Bei dem dargestellten Ausführungsbeispiel verbindet sich der Chipsatz 420 mit dem Prozessor 410 via Punkt-zu-Punkt- (PtP- oder P-P-) Schnittstellen 417 und 422. Jedes dieser PtP-Ausführungsbeispiele kann unter Verwendung eines VWPiP-Vorrichtungs-Ausführungsbeispiels erreicht werden, wie in dieser Offenbarung ausgeführt ist. Der Chipsatz 420 ermöglicht es dem Prozessor 410, sich mit anderen Elementen in dem SiP-Vorrichtungssystem 400 zu verbinden. Bei einem Ausführungsbeispiel arbeiten die Schnittstellen 417 und 422 gemäß einem PtP-Kommunikationsprotokoll wie beispielsweise dem Intel® QuickPath Interconnect (QPI) oder Ähnlichem. Bei anderen Ausführungsbeispielen kann eine unterschiedliche Verbindung verwendet werden.
  • Bei einem Ausführungsbeispiel ist der Chipsatz 420 wirksam, um mit dem Prozessor 410, 405N, der Anzeigevorrichtung 440 und anderen Vorrichtungen 472, 476, 474, 460, 462, 464, 466, 477 etc. zu kommunizieren. Der Chipsatz 420 kann auch mit einer drahtlosen Antenne 478 gekoppelt sein, um mit irgendeiner Vorrichtung zu kommunizieren, die ausgebildet ist, zumindest eines aus dem Senden und Empfangen von drahtlosen Signalen auszuführen.
  • Der Chipsatz 420 verbindet sich mit der Anzeigevorrichtung 440 via der Schnittstelle 426. Die Anzeige 440 kann beispielsweise eine Flüssigkristallanzeige (LCD; liquid crystal display), eine Plasmaanzeige, eine Kathodenstrahlröhren- (CRT-; cathode ray tube) Anzeige, oder irgendeine andere Art visueller Anzeigevorrichtung sein. Bei einem Ausführungsbeispiel sind der Prozessor 410 und der Chipsatz 420 in einem einzelnen SOC vereint. Zusätzlich verbindet sich der Chipsatz 420 ist mit einem oder mehreren Bussen 450 und 455, die verschiedene Elemente 474, 460, 462, 464, und 466 zwischenverbinden. Die Busse 450 und 455 können zusammen via einer Bus-Brücke 472 zwischenverbunden sein. Bei einem Ausführungsbeispiel koppelt der Chipsatz 420 mit einem nicht-flüchtigen Speicher 460, einer oder mehreren Massenspeichervorrichtungen 462, einer Tastatur/Maus 464 und einer Netzwerkschnittstelle 466 via zumindest eine der Schnittstellen 424 und 474, dem Smart-TV 476, und der Verbraucherelektronik 477, etc.
  • Bei einem Ausführungsbeispiel umfasst die Massenspeichervorrichtung 462 ein Solid-State-Laufwerk, ein Festplattenlaufwerk, ein Universellen-Seriellen-Bus-Flash-Speicherlaufwerk oder irgendeine andere Art von Computer-Datenspeichermedium, ist aber nicht auf diese beschränkt. Bei einem Ausführungsbeispiel ist eine Netzwerkschnittstelle 466 durch irgendeine Art von gut bekanntem Netzwerkschnittstellenstandard implementiert, umfassend aber nicht beschränkt auf eine Ethernet-Schnittstelle, eine Universellen-Seriellen-Bus-(USB; universal serial bus) Schnittstelle, eine Peripheral Component Interconnect (PCI) Express-Schnittstelle, eine drahtlose Schnittstelle, und/oder irgendeine andere geeignete Art von Schnittstelle. Bei einem Ausführungsbeispiel arbeitet die drahtlose Schnittstelle gemäß dem IEEE 802.11-Standard und dessen Verwandten, Home Plug AV (HPAV), Ultrabreitband (UWB; Ultra Wide Band), Bluetooth, WiMax oder irgendeiner Art von drahtlosem Kommunikationsprotokoll, ist aber nicht auf diese beschränkt.
  • Während die in 4 gezeigten Module als separate Blöcke innerhalb der VWPiP-Vorrichtung in einem Rechensystem 400 dargestellt sind, können die durch einige dieser Blöcke ausgeführten Funktionen innerhalb einer einzelnen Halbleiterschaltung integriert sein oder können unter Verwendung von zwei oder mehr separaten integrierten Schaltungen implementiert sein. Beispielsweise kann der Cache-Speicher 416 (oder ausgewählte Aspekte von 416) in den Prozessorkern 412 eingebracht werden, obwohl der Cache-Speicher 416 als ein separater Block innerhalb des Prozessors 410 dargestellt ist. Wo dies sinnvoll ist, kann das Rechensystem 400 eine äußere Hülle aufweisen, die Teil der mehreren, in dieser Offenbarung beschriebenen Landungs-Seiten-Platinen-Ausführungsbeispiele ist. Beispielsweise weist die in 1F dargestellte Landungs-Seiten-Platine 188 eine äußere Oberfläche 190 auf, die ausreichend isoliert ist, dass sie als eine äußere Hülle des Rechensystems 400, das in 4 dargestellt ist, fungieren kann. Dieses Ausführungsbeispiel kann in jeder der Querschnittsansichten zu sehen sein, die eine äußere Oberfläche 190 für die VWPiP-Vorrichtung umfassen, wie in den 1E, 1F und 2 dargestellt ist.
  • 5 ist eine Draufsicht von oben von einer Vertikal-Draht-Package-in-Package-Vorrichtung 500, gemäß einem Ausführungsbeispiel. Ein erstes Speichermodul 510-1 umfasst einen ersten Speicher-Die 512 und einen nachfolgenden Speicher-Die 514 und jeder umfasst vertikale Bonddrähte, wie dargestellt und beschrieben für die verschiedenen Ausführungsbeispiele, dargestellt in den 1 bis 1F und 2. Das erste Speichermodul 510-1 ist an eine Bonddraht-Platine mit gekrümmten Drahtbonds 576 und 578 an die jeweiligen Bonddrahtfinger 576' und 578' auf einer Modulseite 509 der Bonddraht-Platine 574 gekoppelt.
  • Ein nachfolgendes Speichermodul 510-8 ist über dem ersten Speichermodul 510-1 gestapelt, und das nachfolgende Speichermodul 510-8 ist orthogonal innerhalb der X-Y-Ebenen zu dem ersten Speichermodul 510-1 gedreht.
  • Wie dargestellt, sind insgesamt acht Speichermodule mit je zwei treppenförmig gestapelten Speicher-Dies, 510-1 bis 510-8, an die Bonddraht-Platine 574 drahtgebondet. Ferner umfasst jedes Speichermodul eine entsprechende RDL und gekrümmte Drahtbonds, die zwischen dem Speichermodul und der Bonddraht-Platine 574 koppeln.
  • Die VWPiP-Vorrichtung ist mit jeweils zwei Speichermodulen ausgebildet, die Seite-an-Seite sind. Dementsprechend sind das erste Speichermodul 510-1 und das zweite Speichermodul 510-2 Seite-an-Seite auf der Modulseite 509. Das dritte Speichermodul 510-3 und das vierte Speichermodul 510-4 sind Seite-an-Seite auf dem ersten Speichermodul 510-1 und dem zweiten Speichermodul 510-2 gestapelt und sind orthogonal zu dem ersten Speichermodul 510-1 und dem zweiten Speichermodul 510-2 angeordnet. Das fünfte Speichermodul 510-5 und das sechste Speichermodul 510-6 sind Seite-an-Seite auf dem dritten Speichermodul 510-3 und dem vierten Speichermodul 510-4 gestapelt und sind orthogonal zu dem dritten Speichermodul 510-3 und dem vierten Speichermodul 510-4 angeordnet. Und das siebte Speichermodul 510-7 und das nachfolgende (in diesem Fall achte) Speichermodul 510-8 sind Seite-an-Seite auf dem fünften Speichermodul 510-5 und dem sechsten Speichermodul 510-6 gestapelt und sind orthogonal zu dem fünften Speichermodul 510-5 und dem sechsten Speichermodul 510-6 angeordnet. Dementsprechend sind, wie dargestellt, 16 Speicher-Dies in der dargestellten VWPiP 500 abgebildet.
  • Es kann nun verstanden werden, dass bis zu vier treppenförmig gestapelte Dies jeweils in einem gegebenen Speichermodul-Ausführungsbeispiel ausgebildet sein können, so dass insgesamt 32 Speicher-Dies in der VWPiP 500 ausgebildet sind.
  • Um die VWPiP-Vorrichtungs-Ausführungsbeispiele und -Verfahren, die hierin offenbart sind, darzustellen, ist hierin eine nicht einschränkende Liste von Beispielen bereitgestellt:
    • Beispiel 1 ist eine Package-in-Package-Vorrichtung, umfassend: ein erstes Speichermodul, gekoppelt mit einer Bonddraht-Platine durch einen ersten vertikalen Bonddraht, eine erste Redistributionsschicht und einen ersten gekrümmten Drahtbond, wobei der erste vertikale Bonddraht aus einer ersten Matrix austritt; ein nachfolgendes Speichermodul, angeordnet über dem ersten Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen nachfolgenden vertikalen Bonddraht, eine nachfolgende Redistributionsschicht und einen nachfolgenden gekrümmten Drahtbond, wobei der nachfolgende vertikale Bonddraht aus einer nachfolgenden Matrix austritt; und eine Einkapselung, die das erste und das nachfolgende Speichermodul, den ersten und den nachfolgenden gekrümmten Drahtbond und eine Modulseite der Bonddraht-Platine abdeckt.
  • Bei Beispiel 2 umfasst der Gegenstand gemäß Beispiel 1 optional ein zweites Speichermodul, gestapelt über und auf dem ersten Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen zweiten vertikalen Bonddraht, eine zweite Redistributionsschicht und einen zweiten gekrümmten Drahtbond, wobei der zweite vertikale Bonddraht aus einer zweiten Matrix austritt.
  • Bei Beispiel 3 umfasst der Gegenstand gemäß irgendeinem oder irgendwelchen der Beispiele 1-2 optional ein drittes Speichermodul gestapelt unter dem nachfolgenden Speichermodul und über und auf dem zweiten Speichermodul, und gekoppelt mit der Bonddraht-Platine durch einen dritten vertikalen Bonddraht, eine dritte Redistributionsschicht und einen dritten gekrümmten Drahtbond, wobei der dritte vertikale Bonddraht aus einer dritten Matrix austritt.
  • Bei Beispiel 4 umfasst der Gegenstand gemäß irgendeinem oder irgendwelchen der Beispiele 1-3 optional ein zweites Speichermodul, gestapelt über und auf dem ersten Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen zweiten vertikalen Bonddraht, eine zweite Redistributionsschicht und ein zweiten gekrümmten Drahtbond, wobei der zweite vertikale Drahtbond aus einer zweiten Matrix austritt; ein drittes Speichermodul, gestapelt unter und auf dem nachfolgenden Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen dritten vertikalen Bonddraht, eine dritte Redistributionsschicht und einen dritten gekrümmten Drahtbond, wobei der dritte vertikale Bonddraht aus einer dritten Matrix austritt; und wobei das erste und das zweite Speichermodul mit dem ersten und zweiten Drahtbond an einem ersten Rand der Bonddraht-Platine drahtgebondet sind, und wobei das dritte und das nachfolgende Speichermodul mit dem dritten und dem nachfolgenden gekrümmten Drahtbond an einen anderen Rand als den ersten Rand der Bonddraht-Platine drahtgebondet sind.
  • Bei Beispiel 5 umfasst der Gegenstand gemäß Beispiel 4 optional, dass das zweite Speichermodul treppenförmig auf das erste Speichermodul gestapelt ist, und wobei das nachfolgende Speichermodul treppenstufenmäßig auf das dritte Speichermodul gestapelt ist.
  • Bei Beispiel 6 umfasst der Gegenstand gemäß Beispiel 5 optional, dass das erste Speichermodul vier NAND-Speicher-Dies umfasst, das zweite Speichermodul vier NAND-Speicher-Dies umfasst, das dritte Speichermodul vier NAND-Speicher-Dies umfasst, das nachfolgende Speichermodul vier NAND-Speicher-Dies umfasst und wobei jeder Speicher-Die mit einer entsprechenden Redistributionsschicht durch einen vertikalen Bonddraht gekoppelt ist.
  • Bei Beispiel 7 umfasst ferner der Gegenstand gemäß irgendeinem oder irgendwelchen der Beispiele 1-6 optional: dass das erste Speichermodul eine erste Mehrzahl von gestapelten Speicher-Dies, gekoppelt mit der ersten Redistributionsschicht durch eine erste Mehrzahl von vertikalen Bonddrähten umfasst; und wobei das nachfolgende Speichermodul eine nachfolgende Mehrzahl von gestapelten Speicher-Dies, gekoppelt mit der nachfolgenden Redistributionsschicht durch eine nachfolgende Mehrzahl von Bonddrähten, umfasst.
  • Bei Beispiel 8 umfasst der Gegenstand gemäß irgendeinem oder irgendwelchen der Beispiele 1-7 optional eine Platine, auf die die Bonddraht-Platine auf einer Landseite befestigt ist, die gegenüberliegend zu der Modulseite ist, wobei die Platine Teil eines Rechensystems ist.
  • Bei Beispiel 9 umfasst der Gegenstand gemäß irgendeinem oder irgendwelchen der Beispiele 1-8 optional, dass der vertikale Bonddraht des ersten Speichermoduls gegenüberliegend zu dem vertikalen Bonddraht des nachfolgenden Speichermoduls angeordnet ist.
  • Bei Beispiel 10 umfasst der Gegenstand von einem oder mehreren der Beispiele 1-9 optional, dass das erste Speichermodul orthogonal zu dem nachfolgenden Speichermodul angeordnet ist.
  • Bei Beispiel 11 umfasst der Gegenstand von einem oder mehreren der Beispiele 1-10 optional, dass das erste Speichermodul orthogonal zu dem nachfolgenden Speichermodul angeordnet ist, wobei ein zweites Speichermodul Seite-an-Seite auf der Bonddraht-Platine angeordnet ist, wobei ein drittes und ein viertes Speichermodul Seite-an-Seite auf dem ersten und dem zweiten Speichermodul gestapelt sind, wobei ein fünftes und sechstes Speichermodul Seite-an-Seite auf dem dritten und vierten Speichermodul gestapelt sind, und wobei ein siebtes und das nachfolgende Speichermodul Seite-an-Seite auf dem fünften und sechsten Speichermodul gestapelt sind.
  • Beispiel 12 ist ein Prozess zum Anordnen einer Package-in-Package-Vorrichtung, umfassend: Anordnen eines treppenförmig gestapelten Speicher-Die-Stapels auf einem Träger; Anordnen eines Abstandhalters an dem Speicher-Die-Stapel; Drahtbonden von freiliegenden Abschnitten des Speicher-Die-Stapels auf den Abstandhalter; in Kontakt bringen eines Matrixpräkursors mit dem Drahtbond und dem Speicher-Die-Stapel; Entfernen eines Teils des Matrixpräkursors, um eine Matrix zu bilden und vertikale Bonddrahtspitzen zu erzeugen, die sich von der Matrix erstrecken; Anordnen einer Redistributionsschicht an dem Speicher-Die-Stapel; und Drahtbonden eines gekrümmten Drahtbonds von der Redistributionsschicht an eine Bonddraht-Platine.
  • Bei Beispiel 13 umfasst der Gegenstand gemäß Beispiel 12 optional das Aushärten des Matrixpräkursors.
  • Bei Beispiel 14 umfasst der Gegenstand von einem oder mehreren der Beispiele 12-13 optional ein Testen des Speicher-Die-Stapels, um ein erstes bekanntes, gutes Modul zu bestimmen.
  • Bei Beispiel 15 umfasst der Gegenstand von einem oder mehreren der Beispiele 12-14 optional Aushärten des Matrixpräkursors; Entfernen des Trägers, wobei der Träger ein Glasträger ist; und Testen des Speicher-Die-Stapels, um ein bekanntes, gutes Modul zu bestimmen.
  • Bei Beispiel 16 umfasst der Gegenstand von einem oder mehreren der Beispiele 12-15 optional, dass das Drahtbonden ein erstes Drahtbonden ist, ferner umfassend: Anordnen eines nachfolgenden bekannten, guten Moduls über dem ersten bekannten, guten Modul; und Drahtbonden eines nachfolgenden gekrümmten Drahtbonds von dem nachfolgenden bekannten, guten Modul an die Bonddraht-Platine.
  • Bei Beispiel 17 umfasst der Gegenstand von einem oder mehreren der Beispiele 12-16 optional, dass das Drahtbonden ein erstes Drahtbonden ist, ferner umfassend: Anordnen eines zweiten bekannten, guten Moduls über und auf dem ersten bekannten, guten Modul; Drahtbonden eines zweiten gekrümmten Drahtbonds von dem zweiten bekannten, guten Modul an die Bonddraht-Platine; Anordnen eines dritten bekannten, guten Moduls über und auf dem zweiten bekannten, guten Modul; Drahtbonden eines dritten gekrümmten Drahtbonds von dem dritten bekannten, guten Modul an die Bonddraht-Platine; und Anordnen eines nachfolgenden bekannten, guten Moduls über und auf dem dritten bekannten, guten Modul; Drahtbonden eines nachfolgenden gekrümmten Drahtbonds von dem nachfolgenden bekannten, guten Modul an die Bonddraht-Platine.
  • Bei Beispiel 18 umfasst der Gegenstand von einem oder mehreren der Beispiele 12-17 optional ein Anordnen von zumindest einem Halbleiterbauelement benachbart zu dem Abstandhalter.
  • Beispiel 19 ist ein Rechensystem, umfassend: ein erstes Speichermodul, gekoppelt mit einer Bonddraht-Platine durch einen ersten vertikalen Bonddraht, eine erste Redistributionsschicht und einen ersten gekrümmten Drahtbond, wobei der erste vertikale Bonddraht aus einer ersten Matrix austritt; ein zweites Speichermodul, gestapelt auf dem ersten Speichermodul und gekoppelt an die Bonddraht-Platine durch einen zweiten vertikal Bonddraht, eine zweite Redistributionsschicht und einen zweiten gekrümmten Drahtbond, wobei der zweite vertikale Bonddraht aus einer zweiten Matrix austritt; ein drittes Speichermodul, gestapelt unter dem nachfolgenden Speichermodul und gekoppelt an die Bonddraht-Platine durch einen dritten vertikalen Bonddraht, eine dritte Redistributionsschicht und einen dritten gekrümmten Drahtbond, wobei der dritte vertikale Bonddraht aus einer dritten Matrix austritt; ein nachfolgendes Speichermodul, gekoppelt an eine Bonddraht-Platine durch einen nachfolgenden vertikalen Bonddraht, eine nachfolgende Redistributionsschicht und einen nachfolgenden gekrümmten Drahtbond, wobei der nachfolgende vertikale Bonddraht aus einer nachfolgenden Matrix austritt; eine Einkapselung, die das erste und das nachfolgende Speichermodul, den ersten und den nachfolgenden gekrümmten Drahtbond, und eine Modulseite der Bonddraht-Platine abdeckt; wobei das erste und das zweite Speichermodul mit dem ersten und zweiten Drahtbond an einem ersten Rand der Bonddraht-Platine drahtgebondet sind, und wobei das dritte und das nachfolgende Speichermodul mit dem dritten und dem nachfolgenden gekrümmten Drahtbond an einen anderen Rand als den ersten Rand der Bonddraht-Platine drahtgebondet sind; und eine Platine, auf der die Bonddraht-Platine befestigt ist, wobei die Platine eine externe Hülle umfasst.
  • Bei Beispiel 20 umfasst der Gegenstand gemäß Beispiel 19 optional, dass das erste Speichermodul orthogonal zu dem nachfolgenden Speichermodul angeordnet ist.
  • Bei Beispiel 21 umfasst der Gegenstand von einem oder mehreren der Beispiele 19-20 optional einen Speichersteuerungshub, angeordnet benachbart zu dem ersten Abstandhalter, wobei der Speichersteuerungshub mit der ersten Redistributionsschicht gekoppelt ist.
  • Bei Beispiel 22 umfasst der Gegenstand von einem oder mehreren der Beispiele 19-21 optional, dass das Rechensystem einen Chipsatz, gekoppelt mit dem ersten Speichermodul, umfasst
  • Die obige detaillierte Beschreibung nimmt Bezug auf die beiliegenden Zeichnungen, die Bestandteil der detaillierten Beschreibung sind. Veranschaulichend zeigen die Zeichnungen spezifische Ausführungsbeispiele, bei denen die Erfindung ausgeführt werden kann. Diese Ausführungsbeispiele werden hierin auch als „Beispiele“ bezeichnet. Solche Beispiele können Elemente zusätzlich zu den Gezeigten oder Beschriebenen umfassen. Allerdings betrachten die vorliegenden Erfinder auch Beispiele, bei denen nur jene Elemente, die gezeigt oder beschrieben sind, bereitgestellt sind. Ferner betrachten die vorliegenden Erfinder auch Beispiele, die irgendeine Kombination oder Permutation jener gezeigten oder beschriebenen Elemente (oder einen oder mehrere Aspekte derselben) verwenden, entweder im Hinblick auf ein bestimmtes Beispiel (oder einen oder mehrere Aspekte desselben) oder im Hinblick auf andere Beispiele (oder einen oder mehrere Aspekte derselben).
  • Im Fall von widersprüchlichen Verwendungen zwischen diesem Dokument und irgendwelchen auf diese Weise durch Bezugnahme aufgenommenen Dokumenten, regelt die Verwendung in diesem Dokument.
  • In diesem Dokument werden die Begriffe „ein“ oder „eine“ verwendet, wie in Patentdokumenten üblich, um einen oder mehrere als einen zu umfassen, unabhängig von irgendwelchen anderen Fällen oder Verwendungen von „zumindest ein,e,s“ oder „ein,e,s oder mehrere“. In diesem Dokument wird der Begriff „oder“ verwendet, um auf ein nicht-exklusives oder Bezug zu nehmen, derart, dass „A oder B“ „A aber nicht B“, „B aber nicht A“ und „A und B“ umfasst, sofern es nicht anderweitig angegeben ist. In diesem Dokument werden die Begriffe „aufweisend“ und „bei dem,r“ als die einfachen Entsprechungen der jeweiligen Begriffe „umfassend“ und „wobei“ verwendet. In den folgenden Ansprüchen sind ferner die Begriffe „aufweisend“ und „umfassend“ offene Begriffe, d.h. ein System, Bauelement/Vorrichtung, Artikel, Zusammensetzung, Formulierung oder Prozess, der Elemente zusätzlich zu jenen umfasst, die nach einem solchen Begriff in einem Anspruch aufgeführt sind, fällt immer noch in den Schutzbereich dieses Anspruchs. Ferner werden in den folgenden Ansprüchen die Begriffe „erste,r,s“ „zweite,r,s“ und „dritte,r,s“ etc. lediglich als Kennzeichnungen verwendet und sollen ihren Objekten keine numerischen Anforderungen auferlegen.
  • Hierin beschriebene Verfahrensbeispiele können zumindest teilweise maschinen- oder computer-implementiert sein. Einige Beispiele können ein computerlesbares Medium oder maschinenlesbares Medium umfassen, das mit Anweisungen codiert ist, wirksam, um eine elektrische Vorrichtung zum Ausführen von Verfahren, wie in den obigen Beispielen beschrieben, zu konfigurieren. Eine Implementierung solcher Verfahren kann einen Code, z. B. Microcode, Assembliersprache-Code, einen Höhere-Ebene-Sprachcode oder Ähnliches, umfassen. Ein solcher Code kann computerlesbare Anweisungen zum Ausführen verschiedener Verfahren umfassen. Der Code kann Anteile von Computerprogrammprodukten bilden. Bei einem Beispiel kann der Code ferner auf einem oder mehreren flüchtigen, nicht-flüchtigen (non-transistory) oder nicht-flüchtigen (non-volatile), greifbaren, computerlesbaren Medien greifbar gespeichert sein, z. B. während der Ausführung oder zu anderen Zeitpunkten. Beispiele von diesen greifbaren computerlesbaren Medien können umfassen, sind aber nicht begrenzt auf, Festplatten, wechselbare Magnetplatten, wechselbare optische Platten (z. B. CDs (compact disks) und DVDs (digital video disks)), Magnetkassetten, Speicherkarten oder -stifte, Direktzugriffsspeicher (RAM), Nur-Lese-Speicher (ROM) und Ähnliches.
  • Die obige Beschreibung soll veranschaulichend und nicht einschränkend sein. Zum Beispiel können die vorangehend beschriebenen Beispiele (oder einer oder mehrere Aspekte derselben) in Kombination miteinander verwendet werden. Andere Ausführungsbeispiele können verwendet werden, wie beispielsweise durch einen Durchschnittsfachmann nach Prüfung der obigen Beschreibung. Die Zusammenfassung ist bereitgestellt, um 37 C.F.R §1.72(b) zu entsprechen, um es dem Leser zu erlauben, das Wesen der technischen Offenbarung schnell zu verstehen. Sie wird mit dem Verständnis eingereicht, dass sie nicht benutzt wird, um den Schutzbereich oder die Bedeutung der Ansprüche zu interpretieren oder einzuschränken. Ferner können in der obigen detaillierten Beschreibung verschiedene Merkmale zu einer Gruppe zusammengefasst werden, um die Offenbarung zu vereinheitlichen. Dies soll nicht so ausgelegt werden, als ob beabsichtigt sei, dass ein nicht beanspruchtes, offenbartes Merkmal für einen Anspruch wesentlich ist. Im Gegenteil, der erfinderische Gegenstand kann in weniger als allen Merkmalen eines bestimmten offenbarten Ausführungsbeispiels liegen. Somit sind die folgenden Ansprüche hiermit als Beispiele oder Ausführungsbeispiele in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch als getrenntes Ausführungsbeispiel für sich steht, und es wird in Erwägung gezogen, dass solche Ausführungsbeispiele miteinander in verschiedenen Kombinationen oder Permutationen kombiniert werden können. Der Schutzbereich der Erfindung sollte Bezug nehmend auf die beigefügten Ansprüche bestimmt werden, zusammen mit dem vollständigen Schutzbereich von Entsprechungen, auf welche solche Ansprüche Anrecht haben.

Claims (22)

  1. Eine Package-in-Package-Vorrichtung, umfassend: ein erstes Speichermodul, gekoppelt mit einer Bonddraht-Platine durch einen ersten vertikalen Bonddraht, eine erste Redistributionsschicht und einen ersten gekrümmten Drahtbond, wobei der erste vertikale Bonddraht aus einer ersten Matrix austritt; ein nachfolgendes Speichermodul, angeordnet über dem ersten Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen nachfolgenden vertikalen Bonddraht, eine nachfolgende Redistributionsschicht und einen nachfolgenden gekrümmten Drahtbond, wobei der nachfolgende vertikale Bonddraht aus einer nachfolgenden Matrix austritt; und eine Einkapselung, die das erste und das nachfolgende Speichermodul, den ersten und den nachfolgenden gekrümmten Drahtbond und eine Modulseite der Bonddraht-Platine abdeckt.
  2. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, ferner umfassend ein zweites Speichermodul, gestapelt über und auf dem ersten Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen zweiten vertikalen Bonddraht, eine zweite Redistributionsschicht und einen zweiten gekrümmten Drahtbond, wobei der zweite vertikale Bonddraht aus einer zweiten Matrix austritt.
  3. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, ferner umfassend ein drittes Speichermodul gestapelt unter dem nachfolgenden Speichermodul und über und auf dem zweiten Speichermodul, und gekoppelt mit der Bonddraht-Platine durch einen dritten vertikalen Bonddraht, eine dritte Redistributionsschicht und einen dritten gekrümmten Drahtbond, wobei der dritte vertikale Bonddraht aus einer dritten Matrix austritt.
  4. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, ferner umfassend: ein zweites Speichermodul, gestapelt über und auf dem ersten Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen zweiten vertikalen Bonddraht, eine zweite Redistributionsschicht und ein zweiten gekrümmten Drahtbond, wobei der zweite vertikale Drahtbond aus einer zweiten Matrix austritt; ein drittes Speichermodul, gestapelt unter und auf dem nachfolgenden Speichermodul und gekoppelt mit der Bonddraht-Platine durch einen dritten vertikalen Bonddraht, eine dritte Redistributionsschicht und einen dritten gekrümmten Drahtbond, wobei der dritte vertikale Bonddraht aus einer dritten Matrix austritt; und Wobei das erste und das zweite Speichermodul mit dem ersten und zweiten Drahtbond an einem ersten Rand der Bonddraht-Platine drahtgebondet sind, und wobei das dritte und das nachfolgende Speichermodul mit dem dritten und dem nachfolgenden gekrümmten Drahtbond an einen anderen Rand als den ersten Rand der Bonddraht-Platine drahtgebondet sind.
  5. Die Package-in-Package-Vorrichtung gemäß Anspruch 4, wobei das zweite Speichermodul treppenförmig auf das erste Speichermodul gestapelt ist, und wobei das nachfolgende Speichermodul treppenförmig auf das dritte Speichermodul gestapelt ist.
  6. Die Package-in-Package-Vorrichtung gemäß Anspruch 5, wobei das erste Speichermodul vier NAND-Speicher-Dies umfasst, das zweite Speichermodul vier NAND-Speicher-Dies umfasst, das dritte Speichermodul vier NAND-Speicher-Dies umfasst, das nachfolgende Speichermodul vier NAND-Speicher-Dies umfasst und wobei jeder Speicher-Die mit einer entsprechenden Redistributionsschicht durch einen vertikalen Bonddraht gekoppelt ist.
  7. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, ferner umfassend: wobei das erste Speichermodul eine erste Mehrzahl von gestapelten Speicher-Dies, gekoppelt mit der ersten Redistributionsschicht durch eine erste Mehrzahl von vertikalen Bonddrähten umfasst; und wobei das nachfolgende Speichermodul eine nachfolgende Mehrzahl von gestapelten Speicher-Dies, gekoppelt mit der nachfolgenden Redistributionsschicht durch eine nachfolgende Mehrzahl von Bonddrähten, umfasst.
  8. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, ferner umfassend: eine Platine, auf die die Bonddraht-Platine auf einer Landseite befestigt ist, die gegenüberliegend zu der Modulseite ist, wobei die Platine Teil eines Rechensystems ist.
  9. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, wobei der vertikale Bonddraht des ersten Speichermoduls gegenüberliegend zu dem vertikalen Bonddraht des nachfolgenden Speichermoduls angeordnet ist.
  10. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, wobei das erste Speichermodul orthogonal zu dem nachfolgenden Speichermodul angeordnet ist.
  11. Die Package-in-Package-Vorrichtung gemäß Anspruch 1, wobei das erste Speichermodul orthogonal zu dem nachfolgenden Speichermodul angeordnet ist, wobei ein zweites Speichermodul Seite-an-Seite auf der Bonddraht-Platine angeordnet ist, wobei ein drittes und ein viertes Speichermodul Seite-an-Seite auf dem ersten und dem zweiten Speichermodul gestapelt sind, wobei ein fünftes und sechstes Speichermodul Seite-an-Seite auf dem dritten und vierten Speichermodul gestapelt sind, und wobei ein siebtes und das nachfolgende Speichermodul Seite-an-Seite auf dem fünften und sechsten Speichermodul gestapelt sind.
  12. Ein Prozess zum Anordnen einer Package-in-Package-Vorrichtung, umfassend: Anordnen eines treppenförmig gestapelten Speicher-Die-Stapels auf einem Träger; Anordnen eines Abstandhalters an dem Speicher-Die-Stapel; Drahtbonden von freiliegenden Abschnitten des Speicher-Die-Stapels auf den Abstandhalter; in Kontakt bringen eines Matrixpräkursors mit den Drahtbond und dem Speicher-Die-Stapel; Entfernen eines Teils des Matrixpräkursors, um eine Matrix zu bilden und vertikale Bonddrahtspitzen zu erzeugen, die sich von der Matrix erstrecken; Anordnen einer Redistributionsschicht an dem Speicher-Die-Stapel; und Drahtbonden eines gekrümmten Drahtbonds von der Redistributionsschicht an eine Bonddraht-Platine.
  13. Der Prozess gemäß Anspruch 12, ferner umfassend das Aushärten des Matrixpräkursors.
  14. Der Prozess gemäß Anspruch 12, ferner umfassend ein Testen des Speicher-Die-Stapels, um ein erstes bekanntes, gutes Modul zu bestimmen.
  15. Der Prozess gemäß Anspruch 12, ferner umfassend: Aushärten des Matrixpräkursors; Entfernen des Trägers, wobei der Träger ein Glasträger ist; und Testen des Speicher-Die-Stapels, um ein bekanntes, gutes Modul zu bestimmen.
  16. Der Prozess gemäß Anspruch 12, wobei das Drahtbonden ein erstes Drahtbonden ist, ferner umfassend: Anordnen eines nachfolgenden bekannten, guten Moduls über dem ersten bekannten, guten Modul; und Drahtbonden eines nachfolgenden gekrümmten Drahtbonds von dem nachfolgenden bekannten, guten Modul an die Bonddraht-Platine.
  17. Der Prozess gemäß Anspruch 12, wobei das Drahtbonden ein erstes Drahtbonden ist, ferner umfassend: Anordnen eines zweiten bekannten, guten Moduls über und auf dem ersten bekannten, guten Modul; Drahtbonden eines zweiten gekrümmten Drahtbonds von dem zweiten bekannten, guten Modul an die Bonddraht-Platine; Anordnen eines dritten bekannten, guten Moduls über und auf dem zweiten bekannten, guten Modul; Drahtbonden eines dritten gekrümmten Drahtbonds von dem dritten bekannten, guten Modul an die Bonddraht-Platine; und Anordnen eines nachfolgenden bekannten, guten Moduls über und auf dem dritten bekannten, guten Modul; Drahtbonden eines nachfolgenden gekrümmten Drahtbonds von dem nachfolgenden bekannten, guten Modul an die Bonddraht-Platine.
  18. Der Prozess gemäß Anspruch 12, ferner umfassend ein Anordnen von zumindest einem Halbleiterbauelement benachbart zu dem Abstandhalter.
  19. Ein Rechensystem, umfassend: ein erstes Speichermodul, gekoppelt mit einer Bonddraht-Platine durch einen ersten vertikalen Bonddraht, eine erste Redistributionsschicht und einen ersten gekrümmten Drahtbond, wobei der erste vertikale Bonddraht aus einer ersten Matrix austritt; ein zweites Speichermodul, gestapelt auf dem ersten Speichermodul und gekoppelt an die Bonddraht-Platine durch einen zweiten vertikal Bonddraht, eine zweite Redistributionsschicht und einen zweiten gekrümmten Drahtbond, wobei der zweite vertikale Bonddraht aus einer zweiten Matrix austritt; ein drittes Speichermodul, gestapelt unter dem nachfolgenden Speichermodul und gekoppelt an die Bonddraht-Platine durch einen dritten vertikalen Bonddraht, eine dritte Redistributionsschicht und einen dritten gekrümmten Drahtbond, wobei der dritte vertikale Bonddraht aus einer dritten Matrix austritt; ein nachfolgendes Speichermodul, gekoppelt an eine Bonddraht-Platine durch einen nachfolgenden vertikalen Bonddraht, eine nachfolgende Redistributionsschicht und einen nachfolgenden gekrümmten Drahtbond, wobei der nachfolgende vertikale Bonddraht aus einer nachfolgenden Matrix austritt; eine Einkapselung, die das erste und das nachfolgende Speichermodul, den ersten und den nachfolgenden gekrümmten Drahtbond, und eine Modulseite der Bonddraht-Platine abdeckt; wobei das erste und das zweite Speichermodul mit dem ersten und zweiten Drahtbond an einem ersten Rand der Bonddraht-Platine drahtgebondet sind, und wobei das dritte und das nachfolgende Speichermodul mit dem dritten und dem nachfolgenden gekrümmten Drahtbond an einen anderen Rand als den ersten Rand der Bonddraht-Platine drahtgebondet sind; und eine Platine, auf der die Bonddraht-Platine befestigt ist, wobei die Platine eine externe Hülle umfasst.
  20. Das Rechensystem gemäß Anspruch 19, wobei das erste Speichermodul orthogonal zu dem nachfolgenden Speichermodul angeordnet ist.
  21. Das Rechensystem gemäß Anspruch 19, ferner umfassend einen Speichersteuerungshub, angeordnet benachbart zu dem ersten Abstandhalter, wobei der Speichersteuerungshub mit der ersten Redistributionsschicht gekoppelt ist.
  22. Das Rechensystem gemäß Anspruch 19, wobei das Rechensystem einen Chipsatz, gekoppelt mit dem ersten Speichermodul, umfasst.
DE112017008335.4T 2017-12-28 2017-12-28 Multi-Die, Vertikal-Draht-Package-in-Package-Vorrichtung und Verfahren zum Herstellen desselben Pending DE112017008335T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/068780 WO2019132933A1 (en) 2017-12-28 2017-12-28 Multi-die, vertical-wire package-in-package apparatus, and methods of making same

Publications (1)

Publication Number Publication Date
DE112017008335T5 true DE112017008335T5 (de) 2020-09-03

Family

ID=67068048

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017008335.4T Pending DE112017008335T5 (de) 2017-12-28 2017-12-28 Multi-Die, Vertikal-Draht-Package-in-Package-Vorrichtung und Verfahren zum Herstellen desselben

Country Status (3)

Country Link
US (1) US11749653B2 (de)
DE (1) DE112017008335T5 (de)
WO (1) WO2019132933A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019132933A1 (en) 2017-12-28 2019-07-04 Intel Corporation Multi-die, vertical-wire package-in-package apparatus, and methods of making same
CN112956023B (zh) * 2021-02-05 2023-09-12 长江存储科技有限责任公司 倒装芯片堆叠结构及其形成方法
US11942459B2 (en) * 2022-02-14 2024-03-26 Western Digital Technologies, Inc. Semiconductor device package with exposed bond wires

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101623880B1 (ko) * 2008-09-24 2016-05-25 삼성전자주식회사 반도체 패키지
US20100193930A1 (en) * 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
KR20130129165A (ko) * 2010-06-08 2013-11-27 모사이드 테크놀로지스 인코퍼레이티드 필러 연결부를 갖는 멀티칩 패키지
KR101686553B1 (ko) * 2010-07-12 2016-12-14 삼성전자 주식회사 반도체 패키지 및 패키지 온 패키지
WO2016049940A1 (en) 2014-10-03 2016-04-07 Intel Corporation Overlapping stacked die package with vertical columns
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
TWI604591B (zh) * 2015-12-23 2017-11-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造及其製造方法
WO2019132933A1 (en) 2017-12-28 2019-07-04 Intel Corporation Multi-die, vertical-wire package-in-package apparatus, and methods of making same
US10276545B1 (en) * 2018-03-27 2019-04-30 Powertech Technology Inc. Semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
US20210288034A1 (en) 2021-09-16
US11749653B2 (en) 2023-09-05
WO2019132933A1 (en) 2019-07-04

Similar Documents

Publication Publication Date Title
DE102012109374B4 (de) Halbleitergehäuse und Verfahren zum Herstellen desselben
DE112010002692B4 (de) Stapelchip-Pakete in einer Paket-auf-Paket-Vorrichtung, Verfahren zu ihrem Zusammensetzen, und Systeme, die sie enthalten.
DE102011054908B4 (de) Halbleitervorrichtung, Herstellungsverfahren hierfür und Halbleitergehäuse, das die Halbleitervorrichtung aufweist
DE112008002459T5 (de) Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat
DE102020002273B4 (de) Package-oberseiten-eingebettete multi-die-verbindungs-brücke
DE112015007233B4 (de) Mikroprozessorgehäuse mit masseisolationsgewebestruktur mit kontakthöckern auf erster ebene und verfahren zur ausbildung eines masseisolationsgewebestrukturgehäuses aus leitfähigem material
DE112016007575T5 (de) Smarte ungehäuster-die-brücke, verbunden mit kupfersäulen für system-in-gehäuse-vorrichtung
DE102018129433B4 (de) Fan-Out-Gehäuse und Verfahren
DE102014113299B4 (de) Verfahren zum verbinden von gestapelten halbleiterbauelementen und gestapeltes halbleiterbauelement
DE112013003173T5 (de) Paketsubstrate mit mehreren Mikroplättchen
DE102011055013A1 (de) Halbleitergehäuse und Verfahren zum Herstellen derselben
DE112017006496T5 (de) Skalierbare eingebettete siliziumbrücken-via-säulen in lithographisch definierten vias und verfahren zum herstellen derselben
DE112009000383T5 (de) Package-on-Package unter Verwendung eines löthöckerlosen Aufbauschicht (BBUL)-Bausteins
DE112019000670T5 (de) Leistungsabgabeverfahren für eingebettete multidieverbindungsbrücken und verfahren zu deren montage
DE102011090085A1 (de) Halbleiterchipstapel und Halbleiterbauelementherstellungsverfahren
DE112017008335T5 (de) Multi-Die, Vertikal-Draht-Package-in-Package-Vorrichtung und Verfahren zum Herstellen desselben
DE102020103364A1 (de) Substrat-Patch-Rekonstitutionsoptionen
DE112016007578T5 (de) Verbindungstruktur für einen gestapelten Die in einem mikroelektronischen Bauelement
DE102013223846A1 (de) Logikchip und andere in Aufbauschichten eingebettete Komponenten
DE102018203820A1 (de) Substratverbinder mit eingebetteten Brücken und Verfahren zu deren Montage
DE102018112868B4 (de) Monolitischer Siliziumbrückenstapel, umfassend einen hybriden Basisband-Prozessorchip, der Prozessoren und einen Speicher trägt und Verfahren zur Bildung eines monolithischen Chipstapels
DE112013005582T5 (de) Kontaktfleckstruktur für eine Silicium-Durchkontaktierung
DE102013202355B4 (de) Halbleiterchip, verfahren zur herstellung eines halbleiterchips, bauelement und verfahren zur herstellung eines bauelements
DE112015007236B4 (de) Vorrichtungen mit Hybridtechnologie-3D-Die-Stapeln und Herstellungsverfahren dafür
DE112015006904T5 (de) Kostenreduktion bei hochentwickeltem Knoten durch ESD-Zwischenschalter

Legal Events

Date Code Title Description
R083 Amendment of/additions to inventor(s)