DE112017007912T5 - Gruppe-iii-nitrid-antennendiode - Google Patents

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iii
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Harald Gossner
Peter Baumgartner
Uwe Hodel
Domagoj Siprak
Stephan Leuschner
Richard Geiger
Han Wui Then
Marko Radosavljevic
Sansaptak DASGUPTA
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Abstract

Vorgestellt ist eine Gruppe-III-Nitrid (III-N) Bauelementstruktur, umfassend: eine Heterostruktur, aufweisend drei oder mehr Schichten, die III-N-Material umfassen, eine Kathode, die Donator-Dotierstoffe umfasst, wobei die Kathode auf einer ersten Schicht der Heterostruktur ist; eine Anode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten der Heterostruktur erstreckt, die Anode umfassend eine erste Region, wobei die Anode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region, wobei die Anode in direktem Kontakt mit der Heterostruktur ist; und eine leitende Region in der ersten Schicht in direktem Kontakt mit der Kathode und leitfähig mit der Anode verbunden. Andere Ausführungsbeispiele sind auch offenbart und beansprucht.

Description

  • HINTERGRUND
  • Dioden sind ein herkömmliches Schaltungselement, das in integrierten Schaltungen (ICs; integrated circuits) verwendet wird. Dioden sind nützlich, um Schaltungsanordnungen vor Überspannungen zu schützen, wie beispielsweise diese, die elektrostatischen Entladungs (ESD; electrostatic discharge) -Ereignissen zugeordnet sind. Ohne eine Schutzschaltung kann eine Entladung durch ein Bauelement wie beispielsweise einen Transistor einer IC katastrophalen Schaden zufügen. Diodenschutzschaltungen können daher als Teil einer funktionalen IC ausgebildet sein, um Stöße in einem Potential entfernt von Schaltungsanordnungen, die sonst beschädigt werden könnten, nebenzuschließen. Gruppe-III-Nitrid (IUPAC 13-N) -Halbleitermaterialien bieten den Vorteil eines relativ breiten Bandabstands (~3,4eV), was höhere Durchbruchspannungen als Si-basierte Bauelemente ermöglicht. Gruppe-III-Nitrid (III-N) -Halbleitermaterialien bieten auch eine hohe Trägermobilität. Jedoch neigen III-N-Dioden mit ausreichend niedrigem Einschaltwiderstand dazu, ein flächenintensives Schaltungselement zu sein, selbst wenn sie monolithisch mit Transistoren einer IC integriert sind.
  • III-N-Diodenstrukturen, die eine kleinere Fläche ermöglichen, sind deshalb zumindest für ein Ermöglichen einer dimensionalen Skalierung der Bauelementplattformen, die sie einsetzen, vorteilhaft.
  • Figurenliste
  • Das hierin beschriebene Material ist beispielhaft und nicht einschränkend in den beiliegenden Figuren dargestellt. Der Einfachheit und Klarheit der Darstellung halber sind die in den Figuren dargestellten Elemente nicht notwendigerweise maßstabsgetreu gezeichnet. Beispielsweise können die Abmessungen mancher Elemente relativ zu anderen Elementen der Klarheit halber übertrieben dargestellt sein. Auch können der Klarheit der Erörterung halber verschiedene physische Merkmale in ihren vereinfachten „idealen“ Formen und Geometrien dargestellt sein, aber dennoch versteht sich, dass praktische Implementierungen sich den dargestellten Idealen nur annähern können. Beispielsweise können glatte Oberflächen und quadratische Schnittpunkte unter Vernachlässigung von endlicher Rauheit, Eckenrundung und unvollkommenen Winkelschnittpunkten gezeichnet sein, die für Strukturen, die durch Nanofabrikationstechniken gebildet werden, charakteristisch sind. Ferner wurden, wo es angemessen erscheint, Bezugszeichen in den Figuren wiederholt, um entsprechende oder analoge Elemente anzuzeigen. In den Figuren:
    • 1A und 1B sind gemäß einigen Ausführungsbeispielen Schemata von Diodenschutzschaltungen;
    • 2 ist gemäß einigen Ausführungsbeispielen eine Draufsicht eines beispielhaften III-N-Heteroübergangstransistors, umfassend eine eingebettete Diode;
    • 3A und 3B sind gemäß einigen Ausführungsbeispielen Querschnittsansichten des III-N-Heteroübergangstransistors, der in 2 gezeigt ist:
    • 4A und 4B sind gemäß einigen Ausführungsbeispielen Querschnittsansichten der in den III-N-Heteroübergang eingebetteten Diode, die in 2 gezeigt ist;
    • 5 ist gemäß einigen Ausführungsbeispielen ein Flussdiagramm, das Verfahren zum Bilden von III-N-Heteroübergangstransistorstrukturen, umfassend eine eingebettete Diode, darstellt; und
    • 6 stellt gemäß einigen Ausführungsbeispielen eine smarte Vorrichtung oder ein Computersystem oder ein SoC (System-on-Chip; System-auf-einem-Chip) dar, das eine III-N-Heteroübergangstransistorstruktur, umfassend eine eingebettete Diode, umfasst.
  • DETAILLIERTE BESCHREIBUNG
  • Eines oder mehr Ausführungsbeispiele werden Bezug nehmend auf die beigefügten Figuren beschrieben. Obwohl spezielle Konfigurationen und Anordnungen dargestellt sind und detailliert besprochen werden, versteht sich, dass dies jedoch nur zu darstellenden Zwecken getan wird. Fachleute auf dem relevanten Gebiet erkennen, dass andere Konfigurationen und Anordnungen möglich sind, ohne von dem Wesen und Schutzbereich der Beschreibung abzuweichen. Für Fachleute auf dem relevanten Gebiet ist es offensichtlich, dass die hierin beschriebenen Techniken und/oder Anordnungen in einer Vielzahl von anderen Systemen und Anwendungen verwendet werden können, als das, was hierin detailliert beschrieben ist.
  • In der nachfolgenden detaillierten Beschreibung wird Bezug auf die beiliegenden Zeichnungen, genommen, die einen Teil derselben bilden und beispielhafte Ausführungsbeispiele darstellen. Ferner sollte darauf hingewiesen werden, dass andere Ausführungsbeispiele verwendet werden können und strukturelle und/oder logische Änderungen ausgeführt werden können, ohne von dem Schutzbereich des beanspruchten Gegenstands abzuweichen. Es sollte auch darauf hingewiesen werden, dass Richtungen und Bezüge, zum Beispiel, oben, unten, Oberseite, Unterseite, und so weiter, nur verwendet werden sollen, um die Beschreibung der Merkmale in den Zeichnungen zu erleichtern. Daher soll die folgende detaillierte Beschreibung nicht in einem einschränkenden Sinne genommen werden und der Schutzbereich des beanspruchten Gegenstands ist nur durch die beigefügten Ansprüche und ihre Entsprechungen definiert.
  • In der folgenden Beschreibung werden zahlreiche Details ausgeführt. Für den Fachmann ist es jedoch offensichtlich, dass die vorliegende Erfindung in der Praxis ohne diese spezifischen Details ausgeführt werden kann. In einigen Fällen sind bekannte Verfahren und Vorrichtungen in Blockdiagrammform und nicht im Detail gezeigt, um das Verunklaren der vorliegenden Erfindung zu vermeiden. Durchgehend in dieser Beschreibung bedeutet Bezugnahme auf „ein Ausführungsbeispiel“ oder „ein einzelnes Ausführungsbeispiel“ oder „einige Ausführungsbeispiele“, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Funktion oder Charakteristik, das/die in Verbindung mit dem Ausführungsbeispiel beschrieben ist, bei zumindest einem Ausführungsbeispiel der Erfindung umfasst ist. Somit bezieht sich das Auftreten der Phrase „bei einem Ausführungsbeispiel“ oder „bei einem einzelnen Ausführungsbeispiel“ oder „einigen Ausführungsbeispielen“ an verschiedenen Stellen durchgehend in dieser Beschreibung nicht zwingend auf das gleiche Ausführungsbeispiel der Erfindung. Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika in irgendeiner geeigneten Weise bei einem oder mehreren Ausführungsbeispielen kombiniert werden. Beispielsweise kann ein erstes Ausführungsbeispiel mit einem zweiten Ausführungsbeispiel überall kombiniert werden, wo die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika, die den beiden Ausführungsbeispielen zugeordnet sind, sich nicht gegenseitig ausschließen.
  • Nach Gebrauch in der Beschreibung und den beigefügten Ansprüchen, sollen die Singularformen „ein, eine“ und „das, der, die“ auch die Pluralformen umfassen, sofern aus dem Zusammenhang nicht eindeutig etwas anderes hervorgeht. Es wird auch darauf hingewiesen, dass der Ausdruck „und/oder“ nach hiesigem Gebrauch sich auf jegliche und alle möglichen Kombinationen von einem oder mehreren der zugehörigen, aufgeführten Elemente bezieht, und diese miteinschließt.
  • Die Ausdrücke „gekoppelt“ und „verbunden“ und verwandte Ausdrücke können hierin verwendet werden, um funktionale oder strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander vorgesehen sind. Vielmehr kann bei bestimmten Ausführungsbeispielen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem physischem, optischem oder elektrischem Kontakt miteinander sind. „Gekoppelt“ kann verwendet werden, um anzuzeigen, dass zwei oder mehr Elementen in entweder direktem oder indirektem (mit anderen, dazwischenliegenden Elementen zwischen ihnen) physischen oder elektrischen Kontakt miteinander sind, und/oder dass die zwei oder mehr Elemente miteinander kooperieren oder interagieren (z.B. wie bei einer Ursache/Wirkung-Beziehung).
  • Die Ausdrücke „über“, „unter“, „zwischen“ und „auf“ beziehen sich nach hiesigem Gebrauch auf eine relative Position einer Komponente oder eines Materials im Hinblick auf andere Komponenten oder Materialien, wo solche physischen Beziehungen erwähnenswert sind. Beispielsweise kann in dem Kontext von Materialien ein Material oder ein Material, das über oder unter einem anderen angeordnet ist, direkt Kontakt haben oder eines oder mehr dazwischenliegende Materialien aufweisen. Außerdem kann ein Material, das zwischen zwei Materialien angeordnet ist, direkt mit den zwei Schichten in Kontakt sein, oder kann eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist ein erstes Material „auf“ einem zweiten Material in direktem Kontakt mit diesem zweiten Material/Material. Ähnliche Unterscheidungen sind in dem Kontext von Komponentenanordnungen zu machen.
  • Gemäß der Verwendung in dieser Beschreibung und in den Patentansprüchen, kann eine Liste von Elementen, die durch den Ausdruck „zumindest eines von“ oder „eines oder mehrere von“ verbunden ist, irgendeine Kombination der aufgezählten Ausdrücke bedeuten. Zum Beispiel kann der Ausdruck „zumindest eines von A, B oder C“ A; B; C; A und B; A und C; B und C; oder A, B und C bedeuten.
  • 1A ist ein Schaltbild einer elektrischen Schaltung 100, umfassend zumindest eine III-N-Heteroübergangsdiode, die horizontal innerhalb der Heterostruktur eines III-N-Transistors integriert oder eingebettet ist. Mit Dioden, die innerhalb eines III-N-Transistors eingebettet sind, wie nachfolgend weiter beschrieben ist, kann die Schaltung 100 innerhalb eines relativ kleinen Bereichs implementiert werden.
  • Die Schaltung 100 kann als ein einzelner IC-Chip implementiert sein und kann in irgendeiner elektronischen Vorrichtung implementiert sein, wie beispielsweise, aber nicht beschränkt auf Smartphones, Ultrabook-Computer, eingebettete Vorrichtungen (z.B. Internet of Things (Internet der Dinge), Automobilanwendungen, etc.) oder Wearables. Bei der Schaltung 100 soll ein III-N-Transistor 105 durch Dioden 111, 112 und 113 vor elektrischen Stößen geschützt sein. Der Transistor 105 umfasst einen ersten Anschluss (z.B. Source), der mit einer ersten Versorgungsschiene 106 gekoppelt ist, die bei einer nominalen Versorgungsspannung (z.B. Vcc) gehalten wird, und einen zweiten Anschluss (z.B. Drain), der mit einer zweiten Versorgungsschiene 107 gekoppelt ist, die bei einer nominalen Referenzspannung (z.B. Vss) gehalten wird. Ein dritter Anschluss (z.B. Gate) von Transistor 105 ist mit einem Signaleingang 108 gekoppelt, der eine Eingangsspannung Vin übermittelt. Bei der Schaltung 100 ist der Transistor 105 durch die Dioden 111 und 112 geschützt, die den Signaleingang 108 mit den Versorgungsschienen 106, 107 (z.B. jeweils Vcc und Vss) verbinden, und durch die Diode 113, die die Versorgungsschiene 106 mit der Versorgungsschiene 107 verbindet.
  • Unter normalen Betriebsbedingungen sind die Dioden 111, 112 und 113 in dem Aus-Zustand (z.B. in Rückwärtsrichtung vorgespannt) gehalten, so dass der Signaleingang 108 effektiv von den Versorgungsschienen 106, 107 getrennt ist, während der Transistor 105 durch die Versorgungsspannung über die Schienen 106, 107 getrieben wird. Bei Erfahren eines Potenzialstoßes zwischen dem Signaleingang 108 und den Versorgungsschienen 106 und 107, spannt der Transient eine oder mehrere der Dioden 111, 112 und 113 in Vorwärtsrichtung vor und schaltet sie ein. Welche der Dioden 111, 112 und 113 in Vorwärtsrichtung vorgespannt werden, hängt von der Ladungspolarität des Stoßes relativ zu den Versorgungsschienenpotenzialen ab. Die Ladung, die an dem Spannungseingang 108 akkumuliert wird, wird dadurch durch den Diodenpfad um den Transistor 105 herum abgeführt oder nebengeschlossen. Gemäß einigen Ausführungsbeispielen verwenden eine oder mehrere Dioden einer Schutzschaltung (z.B. die Dioden 111, 112 und 113) eine III-N-Heterostruktur, die ferner durch den Transistor 105 verwendet wird. Eine oder mehrere der Dioden 111, 112, 113 können dabei vertikal monolithisch mit dem Transistor 105 integriert sein, wodurch die IC-Grundfläche des integrierten Bauelements reduziert wird. Solche Transistordiodenintegrierten Bauelement-Strukturen können eine oder mehrere der weiter unten beschriebenen Eigenschaften aufweisen. Irgendeines der III-N-Heterostruktur-integrierten Bauelemente, die ferner hierin beschrieben sind, kann auch in irgendwelchen anderen geeigneten Schutzschaltungsentwürfen verwendet werden. Irgendwelche der III-N-Heterostruktur-integrierten Bauelemente, die hierin weiter beschrieben sind, können auch in Schaltungen verwendet werden, die andere Funktionen als ESD-Schutz aufweisen, wie beispielsweise, aber nicht beschränkt auf Hochspannungs-Leistungsmanagement-Schaltungsanordnungen.
  • 1B ist ein Schaltbild einer elektrischen Schaltung 150, umfassend zumindest eine III-N-Heteroübergangsdiode, die horizontal innerhalb der Heterostruktur eines III-N-Transistors integriert oder eingebettet ist. Bei der Schaltung 150 soll ein III-N-Transistor 152 durch eine Antennendiode 156 vor Antenneneffekten geschützt sein. Der Transistor 152, und insbesondere ein Dünnschicht-Gate-Oxid, kann anfällig für Schaden durch Antenneneffekte sein, da Metallverbindungen 154 über dem Gate gebildet und verarbeitet werden. Plasma-Ätzen, zum Beispiel, könnte zu einer Überspannung aufgrund von Ladungsakkumulation führen. Die Antennendiode 156 kann einen Ladungsabführpfad 158 bereitstellen, um den Transistor 152 während der Herstellungsprozesse zu schützen. Im Normalbetrieb würde die Antennendiode 156 den Transistor 152 nicht behindern, vorausgesetzt, die Einschaltspannung des Transistors 152 ist geringer als die Einschaltspannung der Antennendiode 156.
  • 2 ist gemäß einigen Ausführungsbeispielen eine Draufsicht eines beispielhaften III-N-Heteroübergangstransistors, umfassend eine eingebettete Diode. Wie gezeigt, umfasst eine IC-Struktur 200 eine Source 202, einen Drain 204, eine Gate-Elektrode 206, eine Transistor-Gate-Region 208, eine Dioden-Anoden-Region 210 und eine III-N-Heterostruktur 212, die hierin nachfolgend detaillierter vorgestellt ist. Wie gezeigt, kann die Transistor-Gate-Region 208 zwei Seiten der Dioden-Anoden-Region 210 einrahmen und kann einen Großteil der Gate-Elektrode 206 belegen. Bei anderen Ausführungsbeispielen können jedoch die Transistor-Gate-Region 208 und die Dioden-Anoden-Region 210 mehr oder weniger entlang der Gate-Elektrode 206 auftreten.
  • 3A und 3B sind gemäß einigen Ausführungsbeispielen Querschnittsansichten der IC-Struktur 200 entlang der A-A'-Linie, die in 2 dargestellt ist. Wie in BILD 3A gezeigt ist, kann ein Bauelement 300 ein Substrat 302, eine Pufferschicht 304, eine Kanalschicht 306, eine Polarisationsschicht 308, eine Barriereschicht 310, eine Abdeckungsschicht 312, eine zweidimensionale Ladungsträgerlage 313 (z.B. 2D-Elektronengas oder „2DEG“), eine Source 314, einen Drain 316, eine Gate-Elektrode 318, ein High-k-Dielektrikum 320, ein Kontaktmetall 322 und ein Abstandhaltermaterial 326 umfassen. Das Bauelement 300 kann einen Hochelektronenmobilitätstransistor (HEMT; high electron mobility transistor) repräsentieren.
  • Bei einigen Ausführungsbeispielen ist Substrat 302 möglicherweise ein SiC Substrat. Bei anderen Ausführungsbeispielen ist das Substrat 302 ein kubischer Halbleiter, wie beispielsweise monokristallines Silizium. Für solche Ausführungsbeispiele können Template-Strukturen auf einer kubischen Substratoberfläche, wie beispielsweise einer (100) Oberfläche, gebildet werden. III-N-Kristalle können auch auf anderen Oberflächen (z.B. 110, 111, Fehlschnitt oder Abschnitt, zum Beispiel 2-10° in Richtung [110] etc.) gewachsen werden. Bei einigen Ausführungsbeispielen kann das Substrat 302 ein Material sein, auf das der III-N-Kristall verbunden wurde, in welchen Fall das Substrat 302 kristallin sein kann oder nicht (z.B. Glas, Polymer etc.).
  • Die Pufferschicht 304 kann vorliegen, um die Kanalschicht 306 von dem Substrat 302 zu puffern. Bei einigen Ausführungsbeispielen kann die Pufferschicht 304 AlN oder AlGaN, oder andere III-N oder andere Materialien umfassen, die ausgewählt wurden, um von dem Material zu unterscheiden, das für die Kanalschicht 306 verwendet wird.
  • Bei einigen Ausführungsbeispielen kann eine III-N-Heterostruktur die Kanalschicht 306, die Polarisationsschicht 308 und die Barriereschicht 310 umfassen. Die Polarisationsschicht 308 umfasst eine Legierung, die sich von der Legierung der Kanalschicht 306 unterscheidet, wodurch eine Variation bei der Polarisationsfeldstärke (z.B. spontan und/oder piezoelektrisch) zwischen diesen zwei III-N-Schichten induziert wird. Wo spontane und/oder piezoelektrische Polarisationsfeldstärken zwischen der Polarisationsschicht 308 und der III-N-Kanalschicht 306 ausreichend unterschiedlich sind, wird in der Abwesenheit irgendeines extern angelegten Feldes 2DEG 313 innerhalb der Kanalschicht 306 gebildet.
  • Bei einigen beispielhaften Ausführungsbeispielen, die eine Ga-Polarität aufweisen, weist die Polarisationsschicht 308 einen höheren Al-Inhalt auf, als die III-N-Kanalschicht 306. Die Polarisationsschicht 308 kann binäres AlN sein. Die Polarisationsschicht 308 kann auch eine AlGaN-Legierung sein. Beispielhafte AlGaN-Ausführungsbeispiele umfassen 25-40% Al (AlxGa1-xN, wobei 0,25 ≤ x ≤ 0,4). Die Polarisationsschicht 308 oder die Barriereschicht 310 können auch eine InAlN-Legierung oder eine quaternäre Legierung sein, die ebenfalls als ein Polarisationsmaterial geeignet sind und möglicherweise Vorteile im Hinblick auf ein Abstimmen der Gitterkonstante anbieten, um besser zu der einen oder den mehreren anderen Materialschichten (z.B. Schichten 306 und/oder 310) zu passen. Beispielhafte InAlN-Ausführungsbeispiele umfassen weniger als 20% In (InxAl1-xN, wobei 0 < x ≤ 0,2) wobei 17% In den Vorteil einer außergewöhnlichen Gitteranpassung mit binärem GaN aufweist. Beispielhafte quaternäre Legierungen umfassen InxGayAl1-x-yN, wobei 0 < x ≤ 0,2 und 0 < y ≤ 0,2.
  • Bei einigen Ausführungsbeispielen kann die III-N-Kanalschicht 306 binäres GaN sein. Die III-N-Kanalschicht 306 kann auch eine AlGaN- oder InAlN-Legierung sein, oder sogar eine quaternäre Legierung, solange der Polarisationsfeldstärkeunterschied zwischen den Schichten 306 und 308 ausreicht, um die Bildung von 2DEG 313 zu induzieren.
  • Bei einigen vorteilhaften Ausführungsbeispielen ist zumindest die III-N-Kanalschicht 306 intrinsisch und nicht absichtlich mit Verunreinigungen dotiert, die einem bestimmten Leitfähigkeitstyp zugeordnet sind. Es ist zu erwarten, dass die Kanalschicht 306 in dem intrinsischen Zustand eine höhere Ladungsträgermobilität aufweist, als dies für ein Material mit einer höheren Verunreinigungsdotierung möglich ist. Intrinsische Verunreinigungs (z.B. Si) -Pegel in der Kanalschicht 306 sind vorteilhaft weniger als 1e17 Atome/cm3 und bei einigen beispielhaften Ausführungsbeispielen zwischen 1e14 und 1e16 Atome/cm3.
  • Bei einigen Ausführungsbeispielen kann die Abdeckungsschicht 312 über der Barriereschicht 310 umfasst sein, während die Abdeckungsschicht 312 bei anderen Ausführungsbeispielen nicht vorliegt. Bei einigen Ausführungsbeispielen umfasst die Abdeckungsschicht 312 wo sie vorliegt möglicherweise dielektrisches Material, wie beispielsweise ein Oxid oder ein anderes III-N-Material, zum Beispiel.
  • Die Gate-Elektrode 318 kann in einer Aussparung gebildet werden, die sich durch zwei oder mehr III-N-Heterostrukturschichten erstreckt. Wie gezeigt ist, ist die Gate-Elektrode 318 kapazitiv durch das High-k-Dielektrikum 320 mit einer oder mehreren Schichten der III-N-Heterostruktur (z.B. III-N-Polarisationsschicht 308) gekoppelt. Das High-k-Dielektrikum 320 kann irgendein High-k- (z.B. Bulk-Permittivität von 9 oder mehr) oder konventionelles dielektrisches Material (z.B. Bulk-Permittivität von 3,5-8) sein, von dem bekannt ist, dass es für den Zweck in III-N-FETs geeignet ist. Bei dem dargestellten Beispiel ist die Gate-Elektrode 318 auf drei Seiten der Gate-Elektrode 318 durch ein High-k-Dielektrikum 320 elektrisch von der III-N-Heterostruktur isoliert und/oder entkoppelt. Das Abstandhaltermaterial 326 kann irgendein Low-k-(z.B. Bulk-Permittivität von 3 oder weniger) oder konventionelles dielektrisches Material (z.B. Bulk-Permittivität von 3,5-8) sein, von dem bekannt ist, das es für den Zweck geeignet ist, eine kapazitive Kopplung zwischen Gate-Elektroden und benachbarten Halbleitern zu reduzieren.
  • Die Zusammensetzung der Gate-Elektrode 318 kann basierend auf dem Metall-Halbleiter-Arbeitsfunktionsunterschied, der relativ zu der III-N-Kanalschicht 306 ist, gewählt werden, um eine gewünschte Transistor-Schwellenspannung zu erreichen. Bei einigen Ausführungsbeispielen, bei denen die III-N-Kanalschicht 306 binäres GaN ist, umfasst die Gate-Elektrode 318 vorteilhaft zumindest eines aus Ni, W, Pt oder TiN. Jede/s dieser Metalle oder Metallverbindungen kann einer bestimmten Arbeitsfunktion (oder einem Metall-Halbleiter-Arbeitsfunktionsunterschied) zugeordnet sein, die eine Stoßtransistor-Schwellenspannung aufweist. Obwohl die Gate-Elektrode 318 als homogen dargestellt ist, kann auch ein Stapel oder Laminat von Metallen verwendet werden.
  • Wie in 3A gezeigt ist, sind Source 314 und Drain 316 innerhalb von Aussparungen in der III-N-Heterostruktur, die auf gegenüberliegenden Seiten der Gate-Elektrode 318 positioniert sind. Die Source- und Drain-Aussparungen erstrecken sich auch durch die III-N-Barriereschicht 310 und die Polarisationsschicht 308 und landen auf der III-N-Kanalschicht 306. Bei dem dargestellten Beispiel sind Source 314 und Drain 316 in physischem Kontakt mit einer c-Ebene (z.B. Ga-Fläche) der III-N-Kanalschicht 306. Source 314 und Drain 316 haben Zugriff auf eine Randdicke von 2DEG 313, vergraben unter dem Heteroübergang zwischen der Polarisationsschicht 308 und der III-N-Kanalschicht 306. Die Modulation von 2DEG 313 durch den Feldeffekt der Gate-Elektrode 318 kann dadurch eine elektrische Kopplung zwischen Source 314 und Drain 316 steuern. Der Übergang zwischen III-N-Kanalschicht 306 und Source 314 und Drain 316 kann ein Heteroübergang sein, wobei sich die Zusammensetzung von Source 314 und Drain 316 von der von zumindest einer III-N-Kanalschicht 306 unterscheidet. Bei einigen Ausführungsbeispielen sind Source 314 und Drain 316 auch ein III-N-Material. Zum Beispiel können Source 314 und Drain 316 InGaN sein. Einige vorteilhafte InGaN-Ausführungsbeispiele umfassen 5-20% In (InxGa1-xN mit 5% ≤ x ≤ 20%). Die Legierungszusammensetzung von Source 314 und Drain 316 können konstant sein oder zwischen der III-N-Kanalschicht 306 und dem Kontaktmetall 322 abgestuft sein. Bei einigen Ausführungsbeispielen sind Source 314 und Drain 316 epitaxial, wobei sie die gleiche Kristallinität und Orientierung aufweisen, wie die III-N-Kanalschicht 306.
  • Source 314 und Drain 316 umfassen vorteilhaft Verunreinigungsdotierstoffe, um einen ersten Leitfähigkeitstyp (z.B. Si-Donator-Verunreinigungen für n-Typ-Leitfähigkeit) aufzuweisen. Das Dotierungsniveau von Source 314 und Drain 316 ist vorteilhaft so hoch wie für den niedrigsten Transistor-Anschlusswiderstand praktisch ist. Bei einigen Ausführungsbeispielen, bei denen Source 314 und/oder Drain 316 eine III-N-Legierung sind, ist das Verunreinigungsdotierstoffniveau über 1e19 Atome/cm3, und noch vorteilhafterweise bei über le20 Atome/cm3. Si ist ein beispielhaftes Dotierstoffatom, für das solche hohen (N+) Dotierungsniveaus in III-N-Legierungen erreicht werden können. Ein alternativer N-Typ-Dotierungsstoff ist Ge.
  • Bei Ausführungsbeispielen, bei denen Source 314 und Drain 316 n-Typ-Leitfähigkeit aufweisen, kann das Kontaktmetall 322 irgendein geeignetes Metall sein, wie beispielsweise zumindest eines von Ti, Al oder W, zum Beispiel. Andere Metalle, von denen bekannt ist, dass sie ohmsche Kontakte zu n-Typ-III-N-Materialien herstellen, können geeignete Alternativen zum Herstellen von ohmschem Kontakt zu Source 314 und Drain 316 sein.
  • Wie in 3B gezeigt ist, kann ein Bauelement 350 ein alternatives Ausführungsbeispiel repräsentieren. Die Gate-Elektrode 318 ist in einer Aussparung in der III-N-Heterostruktur positioniert, die eine Tiefe durch die III-N-Materialschichten 310 und 308 und in die Kanalschicht 306 erstreckt. Die Aussparungstiefe kann vorbestimmt sein, um die Schwellenspannung (Vt) des Transistors abzustimmen. Zum Beispiel kann eine ausgesparte Gate-Elektrode 318 in einer Tiefe relativ zu der III-N-Kanalschicht 306 sein, um eine positive Vt für einen Anreicherungsmodus-n-Typ-Transistor sicherzustellen.
  • 4A und 4B sind gemäß einigen Ausführungsbeispielen Querschnittsansichten der IC-Struktur 200 entlang der B-B'-Linie, die in 2 dargestellt ist. Wie in 4A gezeigt ist, kann das Bauelement 400 ein Substrat 402, eine Pufferschicht 404, eine Kanalschicht 406, eine Polarisationsschicht 408, eine Barriereschicht 410, eine Abdeckungsschicht 412, 2DEG 413, eine Source (Kathode) 414, einen Drain (Kathode) 416, eine Diodenanode 418, ein Kontaktmetall 422, ein Abstandhaltermaterial 424 und eine Implantat-Dotierungsschicht 426 umfassen. Das Bauelement 400 kann viele der gleichen Merkmale umfassen, die zuvor Bezug nehmend auf die Bauelemente 300 und 350 vorgestellt wurden. Ein Fachmann auf dem Gebiet wird erkennen, dass eine direkte (oder im Wesentlichen direkte) Verbindung zwischen 2DEG 413 und der Kathode 414 dazu neigen würde, einen Ein-Widerstand der zugeordneten Schottky-Diode zu reduzieren und dadurch einen ESD-Schutz zu verbessern.
  • Bei dem Beispiel, das in 4A dargestellt ist, ist eine Diodenanode 418 elektrisch mit der III-N-Heterostruktur gekoppelt, da es kein isolierendes High-k-Dielektrikum gibt. Dies erzeugt einen Metall-Halbleiter-Übergang mit einer Diodenanode 418 und einer oder mehreren Schichten der III-N-Heterostruktur. Bei einigen Ausführungsbeispielen ist dieser Metall-Halbleiter-Übergang nicht gleichrichtend und vorteilhafterweise ein ohmscher Übergang, was es der Diodenanode 418 ermöglicht, direkt mit der Source 414 und dem Drain 416 der integrierten III-N-Diode gekoppelt zu sein, was dem integrierten Transistor einen ESD-Schutz bereitstellen kann. Auch umfasst die Kanalschicht 406 die Implantat-Dotierungsschicht 426, die eine Silizium-Dotierung für eine erhöhte Präsenz von Ladungsträgern umfassen kann.
  • Wie in 4B gezeigt ist, kann das Bauelement 450 anstelle von oder zusätzlich zu der Implantat-Dotierungsschicht 426 eine Delta-Dotierungsschicht 452 umfassen, die das Vorliegen von Ladungsträgern durch ein Einführen von Dotierstoffen, wie beispielswiese Silizium, während des epitaxialen Wachstums der Kanalschicht 406 erhöhen kann. Auch kann die Dioden-Anode 418 in einer Aussparung positioniert sein, die sich nur teilweise durch die Polarisationsschicht 408 erstreckt. Bei einigen Ausführungsbeispielen kann die Diodenanode 418 von der Kanalschicht 406 durch etwa einen 1-3 nm-Abschnitt der Polarisationsschicht 408 getrennt sein.
  • Die vorangehend beschriebenen III-N-Bauelemente können unter Verwendung einer Vielzahl von Verfahren hergestellt werden. 5 ist ein Flussdiagramm, das gemäß einigen Ausführungsbeispielen Verfahren 500 zum Bilden von III-N-Schottky-Dioden darstellt. Die Verfahren 500 beginnen bei Arbeitsschritt 502, wobei ein Substrat, das eine kristalline Keimschicht umfasst, empfangen wird. Das Substrat, das bei Arbeitsschritt 502 erhalten wird, kann zum Beispiel irgendeines der vorangehend beschriebenen sein. Bei einem Arbeitsschritt 504 wird ein III-N-epitaxialer-Wachstumsprozess verwendet, um eine kristalline, Ga-polare III-N-Heterostruktur auf der Substrat-Keimoberfläche zu wachsen. Die gewachsene Heterostruktur induziert die Bildung einer 2D-Ladungsträgerlage. Bei einigen Ausführungsbeispielen ist eine Delta-Dotierung in dem epitaxialen Wachstum einer Kanalschicht umfasst. Das epitaxiale Wachstum, das bei einem Arbeitsschritt 504 durchgeführt wird, kann einen durchgehenden Kristall über eine gesamte Oberfläche eines Substrats bilden oder kann auf Inseln oder Mesas beschränkt sein, die nur einen Abschnitt einer Substratoberfläche belegen, wie durch eine Schablonierungsstruktur gesteuert ist. Alternativ wird eine Ga-Fläche eines III-N-Kristalls, der mit irgendeiner Polarität gewachsen wurde, bei dem Arbeitsschritt 504 freigelegt. Zum Beispiel kann ein III-N-Kristall zuerst mit einer N-Polarität über einem Substrat gewachsen werden, und das Substrat kann dann entfernt werden, um die Ga-Fläche nachfolgender Verarbeitung auszusetzen.
  • Bei Arbeitsschritt 506 kann ein Dummy-Gate durch irgendein geeignetes Verfahren gebildet werden, um einen Ort für eine schließliche Gate-Elektrode zu definieren. Bei einigen Ausführungsbeispielen kann ein Poly-Silizium-Dummy-Gate gebildet werden. Die Verfahren 500 fahren bei Arbeitsschritt 508 fort, wobei Source- und Drain-Halbleiter auf eine Weise gebildet werden, die sicherstellt, dass der Source- und Drain-Halbleiter mit der 2D-Ladungsträgerlage gekoppelt sind, die innerhalb der Heterostruktur vorliegt. Der Bildungsprozess kann ferner ein Bilden einer Aussparung durch Schichten der III-N-Heterostruktur und eine Abscheidung oder ein Wachstum von Halbleitern innerhalb der Aussparung umfassen. Irgendwelche Strukturierungstechniken können verwendet werden, um die Aussparung zu bilden und irgendeine epitaxiale Wachstumstechnik oder irgendein Abscheidungsprozess kann eingesetzt werden, zum Beispiel um irgendwelche der vorangehend beschriebenen Source- und Drain-Halbleiterzusammensetzungen zu bilden.
  • Die Verfahren 500 fahren bei Arbeitsschritt 510 fort, wobei bekannte Maskierungstechniken möglicherweise nur einen Abschnitt des Dummy-Gates freilegen. Bei Arbeitsschritt 512 wird eine Transistor-Gate-Elektrode gebildet, umfassend ein High-k-Dielektrikum, auf eine Weise, die sicherstellt, dass die Gate-Elektrode mit der 2D-Ladungsträgerlage gekoppelt (z.B. kapazitiv) wird. Als nächstes wird bei einem Arbeitsschritt 514 die Transistor-Gate-Elektrode maskiert und ein zweiter Bereich des Dummy-Gates wird freigelegt. Die Verfahren 500 schließen mit einem Arbeitsschritt 516, wobei eine Diodenanode auf eine Weise gebildet wird, die sicherstellt, dass die Anode mit der 2D-Ladungsträgerlage gekoppelt (z.B. mit Gleichrichtung) wird. Irgendein oder irgendwelche Abscheidungsprozess(e), der/die für die gewählte Gate-Elektrode geeignet ist/sind, kann/können verwendet werden. Zum Beispiel können eines oder mehrere aus physischer Gasphasenabscheidung, chemischer Gasphasenabscheidung, oder Atomschichtabscheidung verwendet werden, um eine oder mehrere Gate-Dielektrikum-Schichten und eine oder mehrere der Metall- oder der metallischen Verbindung abzuscheiden, wie beispielsweise irgendwelche derer, die an anderer Stelle hierin beschrieben sind.
  • 6 stellt gemäß einigen Ausführungsbeispielen eine smarte Vorrichtung oder ein Computersystem oder ein SoC (System-on-Chip; System-auf-einem-Chip) dar, das eine III-N-Heteroübergangstransistorstruktur mit einer eingebetteten Diode umfasst. Bei einigen Ausführungsbeispielen stellt die Rechenvorrichtung 600 eine mobile Rechenvorrichtung dar, wie beispielsweise ein Rechen-Tablet, ein Mobiltelefon oder ein Smartphone, einen drahtlos betreibbaren E-Reader, oder eine andere drahtlose, mobile Vorrichtung. Es wird darauf hingewiesen, dass bestimmte Komponenten allgemein gezeigt werden, und nicht alle Komponenten einer solchen Vorrichtung in der Rechenvorrichtung 600 gezeigt werden. Bei einigen Ausführungsbeispielen umfassen eine oder mehrere Komponenten der Rechenvorrichtung 600, zum Beispiel zelluläre 672 und/oder drahtlose 674, eine III-N-Heteroübergangstransistorstruktur mit einer eingebetteten Diode, wie vorangehend beschrieben ist, zum Beispiel gekoppelt mit einem Sendeempfänger.
  • Für Zwecke der Ausführungsbeispiele sind die Transistoren in verschiedenen Schaltungen und Logikblöcken, die hier beschrieben sind, Metall-Oxid-Halbleiter- (MOS; metal oxide semiconductor) Transistoren oder deren Ableitungen, wobei die MOS-Transistoren Drain-, Source-, Gate- und Bulkanschlüsse umfassen. Die Transistoren und/oder die MOS-Transistor-Ableitungen umfassen auch Tri-Gate- und FinFET-Transistoren, tunnelnde FET (TFET; Tunneling FET), quadratischer-Draht- (Square Wire), oder rechteckiges-Band- (Rectangular Ribbon) -Transistoren, ferroelektrische FET (FeFETs) oder andere Bauelemente, die Transistorfunktionalität implementieren, wie Kohlenstoff-Nanoröhren oder Spintronikbauelemente. D.h. symmetrische Source- und Drain-Anschlüsse von MOSFETs sind identische Anschlüsse und werden hier austauschbar verwendet. Eine TFET-Vorrichtung hingegen weist asymmetrische Source- und Drain-Anschlüsse auf. Fachleute auf dem Gebiet werden erkennen, dass andere Transistoren, zum Beispiel bipolare Sperrschicht-Transistoren (bi-polar junction transistors)-BJT PNP/NPN, BiCMOS, CMOS, etc., verwendet werden können, ohne von dem Schutzbereich der Offenbarung abzuweichen.
  • Bei einigen Ausführungsbeispielen umfasst die Rechenvorrichtung 600 einen ersten Prozessor 610. Die verschiedenen Ausführungsbeispiele der vorliegenden Offenbarung können auch eine Netzwerkschnittstelle innerhalb von 670 aufweisen, wie beispielsweise eine drahtlose Schnittstelle, sodass ein Systemausführungsbeispiel in eine drahtlose Vorrichtung, zum Beispiel ein Mobiltelefon oder einen digitalen persönlichen Assistenten, eingebracht werden kann.
  • Bei einem Ausführungsbeispiel kann ein Prozessor 610 ein oder mehrere physische Bauelemente, wie beispielsweise Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logik-Bauelemente umfassen, oder andere Verarbeitungsmittel. Die Verarbeitungsschritte, die durch den Prozessor 610 durchgeführt werden, umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf dem Anwendungen und/oder Bauelementfunktionen ausgeführt werden. Die Verarbeitungsschritte umfassen Arbeitsschritte, die sich auf I/O (input/output) mit einem menschlichen Nutzer oder mit anderen Vorrichtungen beziehen, Arbeitsschritte, die sich auf Leistungsmanagement beziehen, und/oder Arbeitsschritte, die sich darauf beziehen, die Rechenvorrichtung 600 mit einer anderen Vorrichtung zu verbinden. Die Verarbeitungsschritte können auch Operationen umfassen, die sich auf Audio-I/O und/oder Anzeige-I/O beziehen.
  • Bei einem Ausführungsbeispiel umfasst die Rechenvorrichtung 600 ein Audioteilsystem 620, das Hardware- (z.B. Audio-Hardware und Audioschaltungen) und Software- (z.B. Treiber, Codecs) Komponenten repräsentiert, die mit dem Bereitstellen von Audiofunktionen für die Rechenvorrichtung assoziiert werden. Audiofunktionen kann Lautsprecher und/oder Kopfhörerausgang umfassen, ebenso wie Mikrofoneingang. Bauelemente für solche Funktionen können in die Rechenvorrichtung 600 integriert werden, oder mit der Rechenvorrichtung 600 verbunden werden. Bei einem Ausführungsbeispiel interagiert ein Nutzer mit der Rechenvorrichtung 600, indem er Audiobefehle gibt, die durch den Prozessor 610 empfangen und verarbeitet werden.
  • Ein Anzeigeteilsystem 630 repräsentiert Hardware- (z.B. Anzeigevorrichtungen) und Software- (z.B. Treiber) -Komponenten, die eine visuelle und/oder Tast-Anzeige bereitstellen, über die ein Nutzer mit der Rechenvorrichtung 600 interagieren kann. Das Anzeigeteilsystem 630 umfasst eine Anzeigeschnittstelle 632, die den bestimmten Bildschirm oder die bestimmte Hardware-Vorrichtung umfasst, die verwendet wird, um einem Nutzer eine Anzeige bereitzustellen. Bei einem Ausführungsbeispiel umfasst die Anzeigeschnittstelle 632 eine Logik, die separat von dem Prozessor 610 ist, um zumindest eine gewisse auf die Anzeige bezogene Verarbeitung auszuführen. Bei einem Ausführungsbeispiel umfasst ein Anzeigeteilsystem 630 eine Touchscreen- (oder eine Touchpad-) -Vorrichtung, die einem Nutzer sowohl Ausgabe als auch Eingabe bereitstellt.
  • Eine I/O-Steuerung 640 repräsentiert Hardwarevorrichtungen und Softwarekomponenten, die sich auf Interaktion mit einem Nutzer beziehen. Die I/O-Steuerung 640 ist wirksam, um Hardware zu managen, die Teil des Audioteilsystems 620 und/oder des Anzeigeteilsystems 630 ist. Zusätzlich stellt die I/O-Steuerung 640 einen Verbindungspunkt für zusätzliche Vorrichtungen dar, die mit der Rechenvorrichtung 600 verbunden werden, durch die ein Nutzer mit dem System interagieren kann. Beispielsweise können Vorrichtungen, die an die Rechenvorrichtung 600 angebracht werden können, Mikrofonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigevorrichtungen, Tastatur oder Tastenfeld-Vorrichtungen umfassen, oder andere I/O-Vorrichtungen, die mit speziellen Anwendungen wie beispielsweise Kartenlesern oder anderen Vorrichtungen verwendet werden.
  • Wie oben bereits beschrieben, kann die I/O-Steuerung 640 mit dem Audioteilsystem 620 und/oder dem Anzeigeteilsystem 630 interagieren. Beispielsweise kann Eingabe durch ein Mikrofon oder eine andere Audiovorrichtung Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechenvorrichtung 600 bereitstellen. Zusätzlich kann ein Audioausgang anstatt eines oder zusätzlich zu einem Anzeigeausgang bereitgestellt werden. Bei einem anderen Beispiel agiert die Anzeigevorrichtung auch als Eingabevorrichtung, die zumindest teilweise durch die I/O-Steuerung 640 gemanagt werden kann, wenn das Anzeigeteilsystem 630 einen Touchscreen umfasst. Auch können zusätzliche Knöpfe oder Schalter auf der Rechenvorrichtung 600 sein, um die I/O-Funktionen bereitzustellen, die von der I/O-Steuerung 640 gemanagt werden.
  • Bei einem Ausführungsbeispiel managt die I/O-Steuerung 640 Bauelemente wie Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren, oder andere Hardware, die in der Rechenvorrichtung 600 umfasst sein kann. Die Eingabe kann Teil der direkten Nutzerinteraktion sein, wie auch eine Umgebungseingabe zu dem System bereitstellen, um seinen Betrieb zu beeinflussen (wie beispielsweise Geräuschfiltern, Anpassen der Anzeige für Helligkeitserfassung, das Anwenden eines Blitzes für eine Kamera, oder andere Merkmale).
  • Bei einem Ausführungsbeispiel umfasst die Rechenvorrichtung 600 eine Leistungsverwaltung 650, die Batterieleistungsnutzung, Laden der Batterie und Merkmale, die sich auf Leistungssparbetrieb beziehen, managt. Ein Speicherteilsystem 660 umfasst Speichervorrichtungen zum Speichern von Informationen in der Rechenvorrichtung 600. Speicher kann nichtflüchtige (Zustand ändert sich nicht, wenn Stromversorgung der Speichervorrichtung unterbrochen wird) und/oder flüchtige (Zustand ist unbestimmt, wenn Stromversorgung der Speichervorrichtung unterbrochen wird) Speichervorrichtungen umfassen. Das Speicherteilsystem 660 kann Anwendungsdaten, Nutzerdaten, Musik, Fotos, Dokumente oder andere Daten, sowie Systemdaten (ob Langzeit oder zeitlich begrenzt) speichern, die sich auf die Ausführung der Anwendungen und der Funktionen der Rechenvorrichtung 600 beziehen.
  • Elemente der Ausführungsbeispiele sind auch als ein maschinenlesbares Medium (z.B. Speicher 660) bereitgestellt, um die computerausführbaren Befehle zu speichern. Das maschinenlesbare Medium (z.B. Speicher 660) kann Flash-Speicher, optische Platten, CD-ROMs, DVD ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (PCM; phase change memory), und andere Arten maschinenlesbarer Medien umfassen, die geeignet sind für das Speichern elektronischer und computerausführbarer Anweisungen, ist aber nicht auf diese beschränkt. Beispielsweise können Ausführungsbeispiele der Offenbarung als Computerprogramm (z.B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z.B. einem Server) zu einem anfordernden Computer (z.B. einem Client) durch Datensignale über einen Kommunikationslink (z.B. ein Modem oder eine Netzwerkverbindung) übertragen werden kann.
  • Eine Konnektivität 670 umfasst Hardwarevorrichtungen (z.B. drahtlose und/oder verdrahtete Verbinder und Kommunikationshardware) und Softwarekomponenten (z.B. Treiber, Protokollstapel), um es der Rechenvorrichtung 600 zu ermöglichen, mit externen Vorrichtungen zu kommunizieren. Die Rechenvorrichtung 600 kann separate Bauelemente sein, wie beispielsweise andere Rechenvorrichtungen, drahtlose Zugriffspunkte oder Basisstationen, sowie Peripheriegeräte wie beispielsweise Headsets, Drucker oder andere Vorrichtungen.
  • Die Konnektivität 670 kann mehrere unterschiedliche Arten von Konnektivität umfassen. Verallgemeinert ist die Rechenvorrichtung 600 mit zellulärer Konnektivität 672 und drahtloser Konnektivität 674 dargestellt. Zelluläre Konnektivität 672 bezieht sich generell auf zelluläre Netzwerk-Konnektivität, die durch drahtlose Träger bereitgestellt wird, wie beispielsweise bereitgestellt via GSM (Global System for Mobile Communications) oder Variationen oder Ableitungen, CDMA (code division multiple access; Codemultiplexverfahren) oder Variationen oder Ableitungen, TDM (time division multiplexing; Zeit-Multiplexverfahren) oder Variationen oder Ableitungen, oder andere zelluläre Dienstleistungsstandards. Drahtlose Konnektivität (oder drahtlose Schnittstelle) 674 bezieht sich auf drahtlose Konnektivität die nicht zellulär ist, und kann persönliche Netze (wie beispielsweise Bluetooth, Nahfeld, etc.), lokale Netze (wie beispielsweise Wi-Fi), und/oder weite Netze (wie beispielsweise WiMax) oder andere drahtlose Kommunikation umfassen.
  • Peripherieverbindungen 680 umfassen Hardwareschnittstellen und Verbinder, sowie Softwarekomponenten (z.B. Treiber, Protokollstapel) zum Herstellen von Peripherieverbindungen. Es wird darauf hingewiesen, dass die Rechenvorrichtung 600 sowohl eine Peripherievorrichtung („zu“ 682) zu anderen Rechenvorrichtungen sein kann, wie auch mit Peripherievorrichtungen („von“ 684) verbunden sein kann. Die Rechenvorrichtung 600 weist üblicherweise einen „Docking“-Verbinder auf, um sich mit anderen Rechenvorrichtung zu verbinden, zu Zwecken wie beispielsweise dem Managen (z.B. herunterladen und/oder hochladen, verändern, synchronisieren) von Inhalten auf der Rechenvorrichtung 600.
  • Zusätzlich kann ein Docking-Verbinder es der Rechenvorrichtung 600 erlauben, sich mit bestimmten Peripheriegeräten zu verbinden, die es der Rechenvorrichtung 600 erlauben, die Inhaltsausgabe an, zum Beispiel, audiovisuelle oder andere Systeme, zu steuern.
  • Zusätzlich zu einem proprietären Andockverbinder oder anderer proprietärer Verbindungs-Hardware, kann die Rechenvorrichtung 600 über allgemeine oder standard-basierte Verbinder Peripherieverbindungen 680 herstellen. Gebräuchliche Typen können einen Universal Serial Bus (USB) -Verbinder (der irgendeine aus einer Anzahl unterschiedlicher Hardwareschnittstellen umfassen kann), DisplayPort, umfassend MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI), Firewire oder andere Typen umfassen.
  • Während bestimmte Merkmale, die hierin ausgeführt sind, Bezug nehmend auf verschiedene Implementierungen beschrieben wurden, soll diese Beschreibung nicht in einem einschränkenden Sinn gesehen werden. Somit liegen verschiedene Modifikationen der hierin beschriebenen Implementierungen sowie andere Implementierungen, die für Fachleute auf dem Gebiet, auf das sich die vorliegende Offenbarung bezieht, offensichtlich sind, im Wesen und Schutzbereich der vorliegenden Offenbarung.
  • Es ist offensichtlich, dass die Erfindung nicht auf die derart beschriebenen Ausführungsbeispiele beschränkt ist, sondern mit Modifikationen und Veränderungen durchgeführt werden kann, ohne von dem Schutzbereich der beigefügten Ansprüche abzuweichen. Beispielsweise können die vorangehenden Ausführungsbeispiele spezielle Kombinationen oder Merkmale umfassen, wie nachfolgend weiter bereitgestellt ist.
  • Bei einem Beispiel ist eine Gruppe III-Nitrid (III-N) -Bauelementstruktur bereitgestellt, umfassend: eine Heterostruktur, aufweisend drei oder mehr Schichten, die III-N-Material umfassen; eine Kathode, die Donator-Dotierstoffe umfasst, wobei die Kathode auf einer ersten Schicht der Heterostruktur ist; eine Anode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten der Heterostruktur erstreckt, die Anode umfassend eine erste Region, wobei die Anode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region, wobei die Anode in direktem Kontakt mit der Heterostruktur ist; und eine leitende Region in der ersten Schicht in direktem Kontakt mit der Kathode und leitfähig mit der Anode verbunden.
  • Bei einigen Ausführungsbeispielen ist die leitende Region in der ersten Schicht durch Polarisationsfelder einer zweiten Schicht gebildet. Bei einigen Ausführungsbeispielen ist eine Schottky-Barriere zwischen der leitenden Region in der ersten Schicht und der Anode gebildet. Bei einigen Ausführungsbeispielen erstreckt sich die leitende Region in der ersten Schicht unter der Anode. Bei einigen Ausführungsbeispielen ist die leitende Region in der ersten Schicht unter der Anode durch Polarisationsfelder der zweiten Schicht, die sich unter der Anode erstreckt, gebildet, während die Dicke des Abschnitts der zweiten Schicht unter der Anode im Vergleich zu der Dicke des Abschnitts der zweiten Schicht, der sich zwischen Anode und Kathode erstreckt, reduziert ist. Bei einigen Ausführungsbeispielen umfasst die erste Schicht der Heterostruktur GaN und eine zweite Schicht der Heterostruktur umfasst AlN. Bei einigen Ausführungsbeispielen erstreckt sich die zweite Anodenregion weiter in die Heterostruktur hinein als die erste Anodenregion. Bei einigen Ausführungsbeispielen ist die zweite Anodenregion von der ersten Schicht der Heterostruktur durch etwa einen 1-3 nm-Abschnitt der zweiten Schicht der Heterostruktur getrennt. Bei einigen Ausführungsbeispielen umfasst die erste Anodenregion auf drei Seiten der Anode High-k-Dielektrikum. Bei einigen Ausführungsbeispielen ist die erste Anodenregion auf der ersten Schicht der Heterostruktur. Einige Ausführungsbeispiele umfassen auch eine zweite erste Anodenregion, wobei die ersten Anodenregionen die zweite Anodenregion umrahmen. Bei einigen Ausführungsbeispielen umfasst die Anode Ni. Einige Ausführungsbeispiele umfassen auch Donator-Dotierstoffe in der ersten Schicht der Heterostruktur, wobei die Donator-Dotierstoffe eine Delta-Dotierungsschicht oder eine Implantat-Dotierungsschicht umfassen.
  • Bei einem anderen Beispiel ist eine Computerplattform bereitgestellt, umfassend: einen oder mehrere Sendeempfänger; einen Prozessor, der kommunikativ mit dem Sendeempfänger gekoppelt ist; und eine Antenne, die mit dem Sendeempfänger gekoppelt ist, wobei der Sendeempfänger mit einem III-N-Bauelement gekoppelt ist, umfassend: eine Heterostruktur, aufweisend drei oder mehr Schichten, die III-N-Material umfassen; eine Source und einen Drain, umfassend Donator-Dotierstoffe, wobei die Source und der Drain auf einer ersten Schicht der Heterostruktur sind, und wobei sich die Source und der Drain über die Heterostruktur hinaus erstrecken; und eine Gate-Elektrode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten erstreckt, die Gate-Elektrode umfassend eine erste Region, wobei die Gate-Elektrode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region, wobei die Gate-Elektrode in direktem Kontakt mit der Heterostruktur ist.
  • Bei einigen Ausführungsbeispielen umfasst die erste Schicht der Heterostruktur GaN und eine zweite Schicht der Heterostruktur umfasst AlN. Bei einigen Ausführungsbeispielen erstreckt sich die zweite Gate-Elektrodenregion weiter in die Heterostruktur hinein als die erste Gate-Elektrodenregion. Bei einigen Ausführungsbeispielen ist die zweite Gate-Elektrodenregion von der ersten Schicht der Heterostruktur durch etwa einen 1-3 nm-Abschnitt der zweiten Schicht der Heterostruktur getrennt. Bei einigen Ausführungsbeispielen umfasst die erste Gate-Elektrodenregion auf drei Seiten der Gate-Elektrode High-k-Dielektrikum. Bei einigen Ausführungsbeispielen ist die erste Gate-Elektrodenregion auf der ersten Schicht der Heterostruktur. Einige Ausführungsbeispiele umfassen auch eine zweite erste Gate-Elektrodenregion, wobei die ersten Gate-Elektrodenregionen die zweite Gate-Elektrodenregion umrahmen.
  • Bei einem anderen Beispiel ist ein Verfahren zum Bilden einer Gruppe III-Nitrid (III-N) - Bauelementstruktur bereitgestellt, umfassend: Bilden einer Heterostruktur, umfassend drei oder mehr III-N-Materialschichten; Bilden eines Source- und eines Drain-Halbleiters auf der ersten Schicht der Heterostruktur, wobei sich die Source und der Drain über die Heterostruktur hinaus erstrecken; und Bilden eine Gate-Elektrode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten der Heterostruktur erstreckt, die Gate-Elektrode umfassend eine erste Region, wobei die Gate-Elektrode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region, wobei die Gate-Elektrode in direktem Kontakt mit der Heterostruktur ist.
  • Bei einigen Ausführungsbeispielen umfasst ein Bilden der Heterostruktur ein Bilden der ersten Schicht der Heterostruktur, umfassend GaN, und ein Bilden einer zweiten Schicht der Heterostruktur, umfassend AlN. Bei einigen Ausführungsbeispielen umfasst ein Bilden der Gate-Elektrode ein Bilden der zweiten Gate-Elektrodenregion, die sich weiter in die Heterostruktur hinein erstreckt als die erste Gate-Elektrodenregion. Bei einigen Ausführungsbeispielen umfasst ein Bilden der Gate-Elektrode ein Bilden der zweiten Gate-Elektrodenregion, getrennt von der ersten Schicht der Heterostruktur durch etwa einen 1-3 nm-Abschnitt der zweiten Schicht der Heterostruktur. Bei einigen Ausführungsbeispielen umfasst ein Bilden der Gate-Elektrode ein Bilden der ersten Gate-Elektrodenregion, umfassend ein High-k-Dielektrikum auf drei Seiten der Gate-Elektrode. Einige Ausführungsbeispiele umfassen auch ein Bilden einer zweiten ersten Gate-Elektrodenregion, wobei die ersten Gate-Elektrodenregionen die zweite Gate-Elektrodenregion umrahmen. Bei einigen Ausführungsbeispielen umfasst ein Bilden der Gate-Elektrode ein Bilden der ersten Gate-Elektrodenregion auf der ersten Schicht der Heterostruktur. Einige Ausführungsbeispiele umfassen auch ein Bilden von Donator-Dotierstoffen in der ersten Schicht der Heterostruktur.
  • Bei einem anderen Beispiel ist eine System bereitgestellt, umfassend: ein Anzeige-Teilsystem, eine drahtlose Kommunikationsschnittstelle; und ein Integrierte-Schaltungs-Bauelement, umfassend: eine Heterostruktur, aufweisend drei oder mehr Schichten, die III-N-Material umfassen; eine Kathode, die Donator-Dotierstoffe umfasst, wobei die Kathode auf einer ersten Schicht der Heterostruktur ist; eine Anode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten der Heterostruktur erstreckt, die Anode umfassend eine erste Region, wobei die Anode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region, wobei die Anode in direktem Kontakt mit der Heterostruktur ist; und eine leitende Region in der ersten Schicht in direktem Kontakt mit der Kathode und leitfähig mit der Anode verbunden.
  • Bei einigen Ausführungsbeispielen ist die leitende Region in der ersten Schicht durch Polarisationsfelder einer zweiten Schicht gebildet. Bei einigen Ausführungsbeispielen ist eine Schottky-Barriere zwischen der leitenden Region in der ersten Schicht und der Anode gebildet. Bei einigen Ausführungsbeispielen erstreckt sich die leitende Region in der ersten Schicht unter der Anode. Bei einigen Ausführungsbeispielen ist die leitende Region in der ersten Schicht unter der Anode durch Polarisationsfelder der zweiten Schicht, die sich unter der Anode erstreckt, gebildet, während die Dicke des Abschnitts der zweiten Schicht unter der Anode im Vergleich zu der Dicke des Abschnitts der zweiten Schicht, der sich zwischen Anode und Kathode erstreckt, reduziert ist. Bei einigen Ausführungsbeispielen umfasst die erste Schicht der Heterostruktur GaN und eine zweite Schicht der Heterostruktur umfasst AlN. Bei einigen Ausführungsbeispielen umfasst die erste Anodenregion auf drei Seiten der Anode High-k-Dielektrikum. Einige Ausführungsbeispiele umfassen auch Donator-Dotierstoffe in der ersten Schicht der Heterostruktur, wobei die Donator-Dotierstoffe eine Delta-Dotierungsschicht oder eine Implantat-Dotierungsschicht umfassen.
  • Die vorangehenden Ausführungsbeispiele sind jedoch diesbezüglich nicht eingeschränkt, und bei verschiedenen Implementierungen umfassen die vorangehenden Ausführungsbeispiele möglicherweise das Ausführen von nur einer Teilmenge solcher Merkmale, das Ausführen einer unterschiedlichen Reihenfolge solcher Merkmale, das Ausführen einer unterschiedlichen Kombination solcher Merkmale und/oder das Ausführen zusätzlicher Merkmale als diese Merkmale, die ausdrücklich aufgezählt sind. Der Schutzbereich der Erfindung sollte deshalb Bezug nehmend auf die beigefügten Ansprüche bestimmt werden, zusammen mit dem vollständigen Schutzbereich von Entsprechungen, auf welche solche Ansprüche Anrecht haben.

Claims (25)

  1. Eine Gruppe-III-Nitrid (III-N) -Bauelementstruktur, umfassend: eine Heterostruktur, aufweisend drei oder mehr Schichten, die III-N-Material umfassen; eine Kathode, die Donator-Dotierstoffe umfasst, wobei die Kathode auf einer ersten Schicht der Heterostruktur ist; eine Anode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten der Heterostruktur erstreckt, wobei die Anode eine erste Region umfasst, wobei die Anode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region umfasst, wobei die Anode in direktem Kontakt mit der Heterostruktur ist; und eine leitende Region in der ersten Schicht in direktem Kontakt mit der Kathode und leitfähig mit der Anode verbunden.
  2. Die III-N-Bauelementstruktur gemäß Anspruch 1, wobei die leitende Region in der ersten Schicht durch Polarisationsfelder einer zweiten Schicht gebildet ist.
  3. Die III-N-Bauelementstruktur gemäß Anspruch 1, wobei eine Schottky-Barriere zwischen der leitenden Region in der ersten Schicht und der Anode gebildet ist.
  4. Die III-N-Bauelementstruktur gemäß Anspruch 1, wobei sich die leitende Region in der ersten Schicht unter der Anode erstreckt.
  5. Die III-N-Bauelementstruktur gemäß Anspruch 4, wobei die leitende Region in der ersten Schicht unter der Anode durch Polarisationsfelder der zweiten Schicht, die sich unter der Anode erstreckt, gebildet ist, während die Dicke des Abschnitts der zweiten Schicht unter der Anode im Vergleich zu der Dicke des Abschnitts der zweiten Schicht, der sich zwischen Anode und Kathode erstreckt, reduziert ist.
  6. Die III-N-Bauelementstruktur gemäß Anspruch 1, wobei die erste Schicht der Heterostruktur GaN umfasst und eine zweite Schicht der Heterostruktur AlN umfasst.
  7. Die III-N-Bauelementstruktur gemäß Anspruch 1, wobei sich die zweite Gate-Elektrodenregion weiter in die Heterostruktur hinein erstreckt als die erste Gate-Elektrodenregion.
  8. Die III-N-Bauelementstruktur gemäß Anspruch 1, wobei die zweite Gate-Elektrodenregion von der ersten Schicht der Heterostruktur durch etwa einen 1-3 nm-Abschnitt der zweiten Schicht der Heterostruktur getrennt ist.
  9. Die III-N-Bauelementstruktur gemäß einem der Ansprüche 1 bis 8, wobei die erste Gate-Elektrodenregion auf drei Seiten der Gate-Elektrode High-k-Dielektrikum umfasst.
  10. Die III-N-Bauelementstruktur gemäß einem der Ansprüche 1 bis 8, wobei die erste Gate-Elektrodenregion auf der ersten Schicht der Heterostruktur ist.
  11. Die III-N-Bauelementstruktur gemäß einem der Ansprüche 1 bis 8, ferner umfassend eine zweite erste Gate-Elektrodenregion, wobei die ersten Gate-Elektrodenregionen die zweite Gate-Elektrodenregion umrahmen.
  12. Die III-N-Bauelementstruktur gemäß einem der Ansprüche 1 bis 8, wobei die Gate-Elektrode Ni umfasst.
  13. Die III-N-Bauelementstruktur gemäß einem der Ansprüche 1 bis 8, ferner umfassend Donator-Dotierstoffe in der ersten Schicht der Heterostruktur, wobei die Donator-Dotierstoffe eine Delta-Dotierungsschicht oder eine Implantat-Dotierungsschicht umfassen.
  14. Eine Computerplattform, umfassend: einen oder mehrere Sendeempfänger; einen Prozessor, der kommunikativ mit dem Sendeempfänger gekoppelt ist; und eine Antenne, die mit dem Sendeempfänger gekoppelt ist, wobei der Sendeempfänger mit einem III-N-Bauelement gekoppelt ist, umfassend: eine Heterostruktur, aufweisend drei oder mehr Schichten, die III-N-Material umfassen; eine Source und einen Drain, umfassend Donator-Dotierstoffe, wobei die Source und der Drain auf einer ersten Schicht der Heterostruktur sind, und wobei sich die Source und der Drain über die Heterostruktur hinaus erstrecken; und eine Gate-Elektrode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten erstreckt, die Gate-Elektrode umfassend eine erste Region, wobei die Gate-Elektrode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region, wobei die Gate-Elektrode in direktem Kontakt mit der Heterostruktur ist.
  15. Die Computerplattform gemäß Anspruch 14, wobei die erste Schicht der Heterostruktur GaN umfasst und eine zweite Schicht der Heterostruktur AlN umfasst.
  16. Die Computerplattform gemäß Anspruch 15, wobei sich die zweite Gate-Elektrodenregion weiter in die Heterostruktur hinein erstreckt als die erste Gate-Elektrodenregion.
  17. Die Computerplattform gemäß Anspruch 15, wobei die zweite Gate-Elektrodenregion von der ersten Schicht der Heterostruktur durch etwa einen 1-3 nm-Abschnitt der zweiten Schicht der Heterostruktur getrennt ist.
  18. Die Computerplattform gemäß einem der Ansprüche 14 bis 17, wobei die erste Gate-Elektrodenregion auf drei Seiten der Gate-Elektrode High-k-Dielektrikum umfasst.
  19. Die Computerplattform gemäß einem der Ansprüche 14 bis 17, wobei die erste Gate-Elektrodenregion auf der ersten Schicht der Heterostruktur ist.
  20. Die Computerplattform gemäß einem der Ansprüche 14 bis 17, ferner umfassend eine zweite erste Gate-Elektrodenregion, wobei die ersten Gate-Elektrodenregionen die zweite Gate-Elektrodenregion umrahmen.
  21. Ein Verfahren zum Bilden einer Gruppe-III-Nitrid (III-N) -Bauelementstruktur, das Verfahren umfassend: Bilden einer Heterostruktur, umfassend drei oder mehr III-N-Materialschichten; Bilden eines Source- und eines Drain-Halbleiters auf der ersten Schicht der Heterostruktur, wobei sich die Source und der Drain über die Heterostruktur hinaus erstrecken; und Bilden eine Gate-Elektrode innerhalb einer Aussparung, die sich durch zwei oder mehr der Schichten der Heterostruktur erstreckt, die Gate-Elektrode umfassend eine erste Region, wobei die Gate-Elektrode von der Heterostruktur durch ein High-k-Dielektrikum getrennt ist, und eine zweite Region, wobei die Gate-Elektrode in direktem Kontakt mit der Heterostruktur ist.
  22. Das Verfahren gemäß Anspruch 21, ein Bilden der Heterostruktur umfassend ein Bilden der ersten Schicht der Heterostruktur, umfassend GaN, und ein Bilden einer zweiten Schicht der Heterostruktur, umfassend AlN.
  23. Das Verfahren gemäß Anspruch 22, wobei ein Bilden der Gate-Elektrode ein Bilden der zweiten Gate-Elektrodenregion umfasst, die sich weiter in die Heterostruktur hinein erstreckt als die erste Gate-Elektrodenregion.
  24. Das Verfahren gemäß Anspruch 22, wobei ein Bilden der Gate-Elektrode ein Bilden der zweiten Gate-Elektrodenregion, getrennt von der ersten Schicht der Heterostruktur durch etwa einen 1-3 nm-Abschnitt der zweiten Schicht der Heterostruktur, umfasst.
  25. Das Verfahren gemäß einem der Ansprüche 21 bis 24, wobei ein Bilden der Gate-Elektrode ein Bilden der ersten Gate-Elektrodenregion, umfassend High-k-Dielektrikum auf drei Seiten der Gate-Elektrode, umfasst.
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