DE112017001430T5 - In-band-retimer-registerzugriff - Google Patents

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DE112017001430T5
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Debendra Das Sharma
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Abstract

Auf Daten wird von einem bestimmten ersten Registergerät zugegriffen, das über eine Verbindung, die mindestens ein Retimer-Gerät beinhaltet, mit einem zweiten Gerät verbunden ist. Das spezielle Register entspricht Anforderungen, die in In-Band-Transaktionen mit dem Retimer gesendet werden sollen, und die Daten entsprechen einer bestimmten Transaktion mit dem Retimer. Mindestens ein geordneter Satz wird an dem ersten Gerät erzeugt, um einen Untersatz von mit den Daten kodierten Bits zu umfassen, wobei der geordnete Satz mit dem kodierten Untersatz von Bits auf der Verbindung gesendet werden soll und der Untersatz von Bits durch den Retimer in der bestimmten Transaktion verarbeitet werden soll.

Description

  • QUERVERWEIS ZU VERWANDTEN ANMELDUNGEN
  • Diese Anmeldung beansprucht Priorität für US-Anmeldung Seriennummer 15/198,605, eingereicht am 30. Juni 2016, betitelt IN-BAND RETIMER REGISTER ACCESS, wobei die Anmeldung Vorteile für vorläufige US-Patentanmeldung Seriennummer 62/310,932, eingereicht am 21. März 2016, betitelt IN-BAND RETIMER REGISTER ACCESS, beansprucht. Die Offenbarungen der früheren Anmeldungen werden als Teil der Offenbarung dieser Anmeldung betrachtet und sind hierin unter Bezugnahme eingegliedert.
  • TECHNISCHES GEBIET
  • Diese Offenbarung betrifft ein Computersystem und insbesondere (aber nicht ausschließlich) Punkt-zu-Punkt-Verschaltungen.
  • HINTERGRUND
  • Fortschritte in der Halbleiterverarbeitung und im Logikdesign haben eine Zunahme der Menge an Logik ermöglicht, die auf integrierten Schaltungsgeräten vorhanden sein kann. Folglich haben sich Computersystemkonfigurationen von einer einzelnen oder mehreren integrierten Schaltungen in einem System zu mehreren Kernen, mehreren Hardware-Threads und mehreren logischen Prozessoren, die auf einzelnen integrierten Schaltungen vorhanden sind, sowie anderen in solchen Prozessoren integrierten Schnittstellen weiterentwickelt. Ein Prozessor oder eine integrierte Schaltung umfasst typischerweise einen einzelnen physikalischen Prozessorchip, wobei der Prozessorchip jegliche Anzahl von Kernen, Hardware-Threads, logischen Prozessoren, Schnittstellen, Speichern, Controller-Hubs, usw. beinhalten kann.
  • Infolge der größeren Fähigkeit, mehr Prozessorleistung in kleinere Packages einzupassen, haben kleinere Computergeräte an Popularität zugenommen. Smartphones, Tablets, ultradünne Notebooks und andere Benutzergeräte sind exponentiell gewachsen. Diese kleineren Geräte sind jedoch sowohl zur Datenspeicherung, als auch zur komplexen Verarbeitung, die den Formfaktor übersteigt, auf Server angewiesen. Infolgedessen hat die Nachfrage auf dem Hochleistungsdatenverarbeitungsmarkt (das heißt Serverraum) ebenfalls zugenommen. Zum Beispiel gibt es in modernen Servern typischerweise nicht nur einen einzelnen Prozessor mit mehreren Kernen, sondern auch mehrere physikalische Prozessoren (auch als Multiple Sockets bezeichnet), um die Rechenleistung zu erhöhen. Aber da die Prozessorleistung mit der Anzahl von Geräten in einem Computersystem wächst, wird die Kommunikation zwischen Sockets und anderen Geräten kritischer.
  • Tatsächlich sind Verschaltungen von traditionelleren Multi-Drop-Bussen, die hauptsächlich elektrische Kommunikation handhabten, zu ausgereiften Verschaltungsarchitekturen gewachsen, die eine schnelle Kommunikation erleichtern. Unglücklicherweise, da die Nachfrage nach zukünftigen Prozessoren bei noch höheren Raten eine entsprechende Nachfrage erfordert, wird leider auf die Fähigkeiten existierender Verschaltungsarchitekturen gesetzt.
  • Figurenliste
    • 1 veranschaulicht eine Ausführungsform eines Computersystems, das eine Verschaltungsarchitektur beinhaltet.
    • 2 veranschaulicht eine Ausführungsform eines Computersystems, das einen Schichtstapel beinhaltet.
    • 3 veranschaulicht eine Ausführungsform einer Anforderung oder eines Pakets, die/das innerhalb einer Verschaltungsarchitektur erzeugt oder empfangen werden soll.
    • 4 veranschaulicht eine Ausführungsform eines Sender-Empfänger-Paares für eine Verschaltungsarchitektur.
    • Die 5A-5C veranschaulichen vereinfachte Blockdiagramme von beispielhaften Implementierungen eines Testmodus zum Bestimmen von Fehlern in einer oder mehreren Unterverbindungen einer Verbindung.
    • Die 6A-6B veranschaulichen vereinfachte Blockdiagramme von beispielhaften Verbindungen, die ein oder mehrere Erweiterungsgeräte beinhalten
    • 7 veranschaulicht ein vereinfachtes Blockdiagramm einer beispielhaften Implementierung eines Retimers mit verbesserter Logik der physikalischen Schicht.
    • 8 ist ein vereinfachtes Blockdiagramm zum Veranschaulichen einer beispielhaften Verwendung einer verbesserten Trainingssequenz, um auf Register eines oder mehrerer Retimer zuzugreifen.
    • 9 ist ein vereinfachtes Blockdiagramm zum Veranschaulichen einer beispielhaften Verwendung einer verbesserten Trainingssequenz, um auf Register eines oder mehrerer Retimer zuzugreifen.
    • 10 veranschaulicht ein vereinfachtes Blockdiagramm einer beispielhaften verbesserten Trainingssequenz.
    • Die 11A-11C sind Flussdiagramme zum Veranschaulichen beispielhafter Techniken in Verbindung mit dem Verwenden von Registern eines Retimers.
    • 12 veranschaulicht eine Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Multicore-Prozessor beinhaltet.
    • 13 veranschaulicht eine andere Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Prozessor beinhaltet.
    • 14 veranschaulicht eine Ausführungsform eines Blocks für ein Computersystem, das mehrere Prozessoren beinhaltet.
    • 15 veranschaulicht ein beispielhaftes System, das als System-on-Chip (SoC) implementiert ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, wie zum Beispiel Beispiele spezifischer Prozessortypen und Systemkonfigurationen, spezifische Hardware-Strukturen, spezifische architekturelle und mikroarchitekturelle Details, spezifische Registerkonfigurationen, spezifische Anweisungsarten, spezifische Systemkomponenten, spezifische Messungen/Höhen, spezifische Prozessor-Pipelinestufen und -Betriebe, usw., um ein sorgfältiges Verständnis der vorliegenden Erfindung bereitzustellen. Es wird allerdings für den Fachmann ersichtlich sein, dass diese spezifischen Details nicht eingesetzt werden müssen, um die vorliegende Erfindung zu praktizieren. In anderen Fällen wurden gut bekannte Komponenten oder Verfahren, wie zum Beispiel spezifische und alternative Prozessorarchitekturen, spezifische Logikschaltungen/-code für beschriebene Algorithmen, spezifischer Firmware-Code, spezifischer Verschaltungsbetrieb, spezifische Logikkonfigurationen, spezifische Herstellungstechniken und -Materialien, spezifische Compiler-Implementationen, spezifische Ausdrücke von Algorithmen in Code, spezifische Abschalt- und Gattertechniken/-Logik und andere spezifische Betriebsdetails von Computersystemen nicht detailliert beschrieben, um unnötiges Verschleiern der vorliegenden Erfindung zu vermeiden.
  • Obwohl die folgenden Ausführungsformen unter Bezugnahme auf Energieerhaltung und Energieeffizienz in spezifischen integrierten Schaltungen, wie zum Beispiel in Computerplattformen oder Mikroprozessoren, beschrieben sein können, sind andere Ausführungsformen auf andere Typen integrierter Schaltungen und Logikgeräte anwendbar. Ähnliche Techniken und Lehren hierin beschriebener Ausführungsformen können auf andere Typen von Schaltungen oder Halbleitergeräten angewandt werden, die auch von besserer Energieeffizienz und Energieerhaltung profitieren können. Zum Beispiel sind die offenbarten Ausführungsformen nicht auf Desktop-Computersysteme oder Ultrabooks™ beschränkt. Und können auch in anderen Geräten, wie zum Beispiel tragbaren Geräten, Tablets, anderen dünnen Notebooks, SoC-Geräten und anderen eingebetteten Anwendungen, verwendet werden. Manche Beispiele für tragbare Geräte beinhalten Mobiltelefone, Internetprotokollgeräte, Digitalkameras, Personal-Digital-Assistants (PDA) und tragbare PC. Eingebettete Anwendungen beinhalten typischerweise einen Mikro-Controller, einen digitalen Signalprozessor (DSP), ein System-on-a-Chip, Network-Computer (NetPC), Set-Top-Boxen, Network-Hubs, Wide-Area-Network (WAN) -Schalter oder jegliches andere System, das die unten gelehrten Funktionen und Operationen ausführen kann. Außerdem sind die hier beschriebenen Vorrichtungen, Verfahren und Systeme nicht auf physikalische Computergeräte beschränkt, sondern können sich auch auf Softwareoptimierungen zur Energieerhaltung und - Effizienz beziehen. Wie in der Beschreibung unten ohne Weiteres ersichtlich ist, sind die hierin beschriebenen Ausführungsformen von Verfahren, Vorrichtungen und Systemen (ob mit Bezug auf Hardware, Firmware, Software oder eine Kombination davon) für eine mit Leistungserwägungen ausgewogene Zukunft einer „grünen Technologie“ unverzichtbar.
  • Mit der Weiterentwicklung von Computersystemen werden die Komponenten darin komplexer. Infolgedessen erfährt die Verschaltungsarchitektur zum Koppeln und Kommunizieren zwischen den Komponenten auch zunehmende Komplexität, um zu gewährleisten, dass Bandbreitenanforderungen für optimalen Komponentenbetrieb erfüllt werden. Darüber hinaus verlangen unterschiedliche Marktsegmente unterschiedliche Aspekte von Verschaltungsarchitekturen, um sich für die Bedürfnisse des Marktes zu eignen. Beispielsweise erfordern Server höhere Leistungsfähigkeit, während das mobile Ökosystem manchmal in der Lage ist, eine Gesamtleistungsfähigkeit für Stromeinsparungen zu opfern. Dennoch ist es ein einziger Zweck der meisten Strukturen, höchstmögliche Leistungsfähigkeit mit maximaler Stromeinsparung bereitzustellen. Im Folgenden wird eine Anzahl von Verschaltungen diskutiert, die potentiell von Aspekten der hierin beschriebenen Erfindung profitieren würden.
  • Eine Verschaltungsstruktur-Architektur beinhaltet die Peripheral-Component-Interconnect (PCI) Express (PCIe) -Architektur. Ein Hauptziel von PCIe besteht darin, es Komponenten und Geräten verschiedener Hersteller zu ermöglichen, in einer offenen Architektur, die mehrere Marktsegmente umspannt, zu interagieren; Clients (Desktops und Mobile), Server (Standard und Enterprise) sowie eingebettete und Kommunikationsgeräte. PCI Express ist eine universelle Hochleistungs-I/O-Verbindung, die für eine breite Palette zukünftiger Computer- und Kommunikationsplattformen definiert ist. Einige PCI-Attribute, wie zum Beispiel das Verwendungsmodell, die Ladespeicherarchitektur und Software-Schnittstellen, wurden durch ihre Revisionen aufrechterhalten, während frühere Parallel-Bus-Implementierungen durch eine hoch skalierbare, vollkommen serielle Schnittstelle ersetzt wurden. Die neueren Versionen von PCI-Express nutzen die Vorteile von Fortschritten bei Punkt-zu-Punkt-Verschaltungen, der schalterbasierten Technologie und des paketierten Protokolls, um neue Leistungs- und Merkmalsniveaus zu liefern. Energie-Management, Qualityof-Service (QoS), Hot-Plug-/Hot-Swap-Unterstützung, Datenintegrität und Fehlerbehandlung gehören zu den verbesserten Funktionen, die von PCI-Express unterstützt werden.
  • Bezugnehmend auf 1, ist eine Ausführungsform einer Struktur veranschaulicht, die aus Punkt-zu-Punkt-Verbindungen besteht, die einen Satz von Komponenten verschalten. System 100 beinhaltet Prozessor 105 und Systemspeicher 110, die mit Controller-Hub 115 gekoppelt sind. Der Prozessor 105 beinhaltet jegliches Verarbeitungselement, wie zum Beispiel einen Mikroprozessor, einen Host-Prozessor, einen eingebetteten Prozessor, einen Co-Prozessor oder anderen Prozessor. Der Prozessor 105 ist durch Front-Side-Bus (FSB) 106 mit dem Controller-Hub 115 gekoppelt. In einer Ausführungsform ist der FSB 106 eine serielle Punkt-zu-Punkt-Verschaltung, wie unten beschrieben. In einer anderen Ausführungsform beinhaltet die Verbindung 106 eine serielle, differentielle Verschaltungsarchitektur, die mit verschiedenen Verschaltungsstandards übereinstimmt.
  • Der Systemspeicher 110 beinhaltet ein beliebiges Speichergerät, wie zum Beispiel Random-Access-Memory (RAM), nicht flüchtigen Speicher (NV-Speicher) oder anderen Speicher, auf den Geräte in dem System 100 zugreifen können. Der Systemspeicher 110 ist durch Speicherschnittstelle 116 mit dem Controller-Hub 115 gekoppelt. Beispiele einer Speicherschnittstelle beinhalten eine Double-Data-Rate (DDR) -Speicherschnittstelle, eine Dual-Channel-DDR-Speicherschnittstelle und eine Dynamic-RAM (DRAM) - Speicherschnittstelle.
  • In einer Ausführungsform ist der Controller-Hub 115 ein Root-Hub, Root-Complex oder Root-Controller in einer Peripheral-Component-Interconnect-Express (PCIe oder PCIE) -Verschaltungshierarchie. Beispiele des Controller-Hub 115 beinhalten einen Chipsatz, einen Memory-Controller-Hub (MCH), eine Northbridge, einen Interconnect-Controller-Hub (ICH), eine Southbridge und einen Root-Controller/-Hub. Oft bezieht sich der Begriff Chipsatz auf zwei physikalisch getrennte Controller-Hubs, das heißt einen Memory-Controller-Hub (MCH), der mit einem Interconnect-Controller-Hub (ICH) gekoppelt ist. Es ist zu beachten, dass aktuelle Systeme oft den in dem Prozessor 105 integrierten MCH beinhalten, während der Controller 115 auf ähnliche Weise wie unten beschrieben mit I/O-Geräten kommunizieren soll. In manchen Ausführungsformen wird Peer-to-Peer-Routing optional durch den Root-Complex 115 unterstützt.
  • Hier ist der Controller-Hub 115 durch serielle Verbindung 119 mit Schalter/Brücke 120 gekoppelt. Eingabe-/Ausgabemodule 117 und 121, die auch als Schnittstellen/Ports 117 und 121 bezeichnet werden können, beinhalten/implementieren einen geschichteten Protokollstapel, um Kommunikation zwischen dem Controller-Hub 115 und dem Schalter 120 bereitzustellen. In einer Ausführungsform können mehrere Geräte mit dem Schalter 120 gekoppelt sein.
  • Der Schalter/die Brücke 120 leitet Pakete/Nachrichten von Gerät 125 upstream, das heißt eine Hierarchie aufwärts in Richtung eines Root-Complex zum Controller-Hub 115 und downstream, das heißt eine Hierarchie nach unten weg von einem Root-Controller, von dem Prozessor 105 oder dem Systemspeicher 110 zu dem Gerät 125. Der Schalter 120 wird in einer Ausführungsform als eine logische Anordnung mehrerer virtueller PCI-zu-PCI-Brückengeräten bezeichnet. Das Gerät 125 beinhaltet jegliches interne oder externe Gerät oder eine Komponente, das/die mit einem elektronischen System, wie zum Beispiel einem I/O-Gerät, einem Network-Interface-Controller (NIC), einer Erweiterungskarte, einem Audio-Prozessor, einem Netzwerkprozessor, einer Festplatte, einem Speichergerät, einer CD/DVD-ROM, einem Monitor, einem Drucker, einer Maus, einer Tastatur, einem Router, einem tragbaren Speichergerät, einem Firewire-Gerät, einem Universal-Serial-Bus (USB) - Gerät, einem Scanner und anderen Eingabe-/Ausgabegeräten, gekoppelt werden soll. Oft wird in der PCIe-Umgangssprache, wie zum Beispiel Gerät, als ein Endpunkt bezeichnet. Obwohl nicht speziell gezeigt, kann das Gerät 125 eine PCIe-zu-PCI/PCI-X-Brücke beinhalten, um etablierte oder PCI-Geräte anderer Version zu unterstützen. Endpunktgeräte in PCIe werden häufig als etablierte PCIe- oder Root-Complex-integrierte Endpunkte klassifiziert.
  • Grafikbeschleuniger 130 ist über serielle Verbindung 132 auch mit dem Controller-Hub 115 gekoppelt. In einer Ausführungsform ist der Grafikbeschleuniger 130 mit einem MCH gekoppelt, der mit einem ICH gekoppelt ist. Der Schalter 120 und dementsprechend das I/O-Gerät 125 ist dann mit dem ICH gekoppelt. I/O-Module 131 und 118 sollen auch einen geschichteten Protokollstapel implementieren, um zwischen dem Grafikbeschleuniger 130 und dem Controller-Hub 115 zu kommunizieren. Ähnlich der MCH-Diskussion oben kann ein Grafik-Controller oder der Grafikbeschleuniger 130 selbst in den Prozessor 105 integriert sein. Darüber hinaus können eine oder mehrere Verbindungen (zum Beispiel 123) des Systems ein oder mehrere Erweiterungsgeräte (zum Beispiel 150), wie zum Beispiel Retimer, Repeater, usw., beinhalten.
  • Wenn man sich 2 zuwendet, ist eine Ausführungsform eines geschichteten Protokollstapels veranschaulicht. Geschichteter Protokollstapel 200 beinhaltet jegliche Form eines geschichteten Kommunikationsstapels, wie zum Beispiel einen Quick-Path-Interconnect (QPI) -Stapel, einen PCIe-Stapel, einen Hochleistungs-Computerverschaltungsstapel der nächsten Generation oder einen anderen Schichtstapel. Obwohl die Diskussion unmittelbar unten unter Bezugnahme auf 1-4 in Bezug zu einem PCIe-Stapel steht, können die gleichen Konzepte auf andere Verschaltungsstapel angewendet werden. In einer Ausführungsform ist der Protokollstapel 200 ein PCIe-Protokollstapel, der Transaktionsschicht 205, Verbindungsschicht 210 und physikalische Schicht 220 beinhaltet. Eine Schnittstelle, wie zum Beispiel Schnittstellen 117, 118, 121, 122, 126 und 131 in 1, kann als Kommunikationsprotokollstapel 200 dargestellt werden. Die Darstellung als ein Kommunikationsprotokollstapel kann auch als ein Modul oder eine Schnittstelle bezeichnet werden, die einen Protokollstapel implementiert/beinhaltet.
  • PCI-Express verwendet Pakete, um Informationen zwischen Komponenten zu kommunizieren. Pakete werden in der Transaktionsschicht 205 und der Datenverbindungsschicht 210 gebildet, um die Informationen von der übertragenden Komponente zu der empfangenden Komponente zu tragen. Wenn die übertragenen Pakete durch die anderen Schichten fließen, werden sie mit zusätzlichen Informationen, die notwendig sind, um Pakete in diesen Schichten zu handhaben, erweitert. Auf der empfangenden Seite tritt der umgekehrte Prozess auf, und Pakete werden von ihrer Darstellung der physikalischen Schicht 220 in die Darstellung der Datenverbindungsschicht 210 und schließlich (für Transaktionsschichtpakete) in die Form transformiert, die von der Transaktionsschicht 205 des empfangenden Geräts verarbeitet werden kann.
  • Transaktionsschicht
  • In einer Ausführungsform soll die Transaktionsschicht 205 eine Schnittstelle zwischen einem Verarbeitungskern eines Geräts und der Verschaltungsarchitektur, wie zum Beispiel der Datenverbindungsschicht 210 und der physikalischen Schicht 220, bereitstellen. In dieser Hinsicht ist eine Hauptverantwortlichkeit der Transaktionsschicht 205 die Anordnung und Zerlegung von Paketen (das heißt Transaktionsschichtpaketen oder TLP). Die Transaktionsschicht 205 managt typischerweise die Credit-basierte Flusssteuerung für TLP. PCIe implementiert geteilte Transaktionen, das heißt Transaktionen mit Anforderung und Antwort getrennt nach Zeit, die es einer Verbindung erlauben, anderen Verkehr zu tragen, während das Zielgerät Daten für die Antwort sammelt.
  • Zusätzlich verwendet PCIe Credit-basierte Flusssteuerung. In diesem Schema kündigt ein Gerät eine anfängliche Credit-Menge für jeden der Empfangs-Puffer in der Transaktionsschicht 205 an. Ein externes Gerät am entgegengesetzten Ende der Verbindung, wie zum Beispiel der Controller-Hub 115 in 1, zählt die Anzahl der von jedem TLP verbrauchten Credits. Eine Transaktion kann übertragen werden, wenn die Transaktion ein Credit-Limit nicht übersteigt. Nach Empfangen einer Antwort wird eine Credit-Menge umgespeichert. Ein Vorteil eines Credit-Systems ist es, dass die Latenz der Credit-Rückgabe die Leistung nicht beeinträchtigt, vorausgesetzt, dass das Credit-Limit nicht erreicht wird.
  • In einer Ausführungsform beinhalten vier Transaktionsadressräume einen Konfigurationsadressraum, einen Speicheradressraum, einen Eingabe-/Ausgabe-Adressraum und einen Nachrichtenadressraum. Speicherraumtransaktionen beinhalten eine oder mehrere Leseanforderungen und Schreibanforderungen, um Daten zu/von einem Speicherabbildungsort zu übertragen. In einer Ausführungsform sind Speicherraumtransaktionen zum Verwenden von zwei unterschiedlichen Adressformaten, zum Beispiel eines kurzen Adressformats, wie zum Beispiel einer 32-Bit-Adresse, oder eines langen Adressformats, wie zum Beispiel einer 64-Bit-Adresse, geeignet. Konfigurationsraumtransaktionen werden verwendet, um auf den Konfigurationsraum der PCIe-Geräte zuzugreifen. Transaktionen zu dem Konfigurationsraum beinhalten Leseanforderungen und Schreibanforderungen. Nachrichtenraumtransaktionen (oder einfach Nachrichten) sind dazu definiert, die In-Band-Kommunikation zwischen PCIe-Agenten zu unterstützen.
  • Deshalb ordnet die Transaktionsschicht 205 in einer Ausführungsform Paketkopfzeile/Nutzlast 206 an. Format für aktuelle Paketkopfzeilen/Nutzlasten kann in der PCIe-Spezifikation auf der PCIe-Spezifikations-Website gefunden werden.
  • Schnell bezugnehmend auf 3, ist eine Ausführungsform eines PCIe-Transaktionsdeskriptors veranschaulicht. In einer Ausführungsform ist Transaktionsdeskriptor 300 ein Mechanismus zum Tragen von Transaktionsinformationen. In dieser Hinsicht unterstützt der Transaktionsdeskriptor 300 die Identifikation von Transaktionen in einem System. Andere mögliche Verwendungen beinhalten das Verfolgen von Modifikationen der Standardtransaktionsreihenfolge und die Zuordnung von Transaktionen mit Kanälen.
  • Der Transaktionsdeskriptor 300 beinhaltet globales Kennungsfeld 302, Attributfeld 304 und Kanalkennungsfeld 306. In dem veranschaulichten Beispiel ist das globale Kennungsfeld 302 dargestellt, das das lokale Transaktionskennungsfeld 308 und das Quellenkennungsfeld 310 umfasst. In einer Ausführungsform ist die globale Transaktionskennung 302 für alle ausstehenden Anforderungen eindeutig.
  • Gemäß einer Implementierung ist das lokale Transaktionskennungsfeld 308 ein Feld, das von einem anfordernden Agenten erzeugt wird, und es ist für alle ausstehenden Anforderungen, die eine Vervollständigung für diesen anfordernden Agenten erfordern, eindeutig. Darüber hinaus identifiziert in diesem Beispiel die Quellenkennung 310 den anfordernden Agenten innerhalb einer PCIe-Hierarchie eindeutig. Dementsprechend stellt das lokale Transaktionskennungsfeld 308 zusammen mit der Quellen-ID 310 eine globale Identifikation einer Transaktion innerhalb einer Hierarchie-Domäne bereit.
  • Das Attributfeld 304 spezifiziert Charakteristiken und Beziehungen der Transaktion. In dieser Hinsicht wird das Attributfeld 304 potenziell dazu verwendet, zusätzliche Informationen bereitzustellen, die eine Modifikation der Standardhandhabung von Transaktionen erlauben. In einer Ausführungsform beinhaltet das Attributfeld 304 Prioritätsfeld 312, reserviertes Feld 314, Ordnungsfeld 316 und No-Snoop-Feld 318. Hier kann das Prioritätsunterfeld 312 durch einen Initiator modifiziert werden, um der Transaktion eine Priorität zuzuweisen. Das reservierte Attributfeld 314 ist für zukünftige oder herstellerdefinierte Verwendung reserviert. Mögliche Verwendungsmodelle, die Prioritäts- oder Sicherheitsattribute verwenden, können durch Verwenden des reservierten Attributfelds implementiert werden.
  • In diesem Beispiel wird das Ordnungsattributfeld 316 dazu verwendet, optionale Information zu liefern, die den Typ des Ordnens, der die Standardordnungsregeln modifizieren kann, übertragen. Gemäß einer beispielhaften Implementierung bezeichnet ein Ordnungsattribut „0“ Standardordnungsregeln, wobei ein Ordnungsattribut von „1“ eine entspannte Ordnung bezeichnet, wobei Schreibvorgänge Schreibvorgänge in der gleichen Richtung weiterleiten können und Lesevervollständigungen Schreibvorgänge in der gleichen Richtung weiterleiten können. Das Snoop-Attributfeld 318 wird verwendet, um zu bestimmen, ob Transaktionen ausspioniert werden. Wie gezeigt, identifiziert das Kanal-ID-Feld 306 einen Kanal, dem eine Transaktion zugeordnet ist.
  • Verbindungsschicht
  • Die Verbindungsschicht 210, die auch als Datenverbindungsschicht 210 bezeichnet wird, agiert als eine Zwischenstufe zwischen der Transaktionsschicht 205 und der physikalischen Schicht 220. In einer Ausführungsform stellt eine Verantwortung der Datenverbindungsschicht 210 einen zuverlässigen Mechanismus zum Austauschen von Transaktionsschichtpaketen (TLP) zwischen zwei Komponenten einer Verbindung bereit. Eine Seite der Datenverbindungsschicht 210 akzeptiert durch die Transaktionsschicht 205 angeordnete TLP, wendet Paketsequenzkennung 211, das heißt eine Identifikationsnummer oder eine Paketnummer an, berechnet und wendet einen Fehlerdetektionscode, das heißt CRC 212, an und übermittelt die modifizierten TLP an die physikalische Schicht 220 zur Übertragung über ein physikalisches zu einem externen Gerät.
  • Physikalische Schicht
  • In einer Ausführungsform beinhaltet die physikalische Schicht 220 logischen Unterblock 221 und elektrischen Unterblock 222, um ein Paket physikalisch an ein externes Gerät zu übertragen. Hier ist der logische Unterblock 221 für die „digitalen“ Funktionen der physikalischen Schicht 221 verantwortlich. In dieser Hinsicht beinhaltet der logische Unterblock einen Übertragungsabschnitt, um ausgehende Informationen zur Übertragung durch den physikalischen Unterblock 222 vorzubereiten, und einen Empfängerabschnitt, um empfangene Informationen vor dem Weiterleiten an die Verbindungsschicht 210 zu identifizieren und vorzubereiten.
  • Der physikalische Block 222 beinhaltet einen Sender und einen Empfänger. Der Sender wird durch den logischen Unterblock 221 mit Symbolen beliefert, die der Sender serialisiert und an ein externes Gerät überträgt. Der Empfänger wird mit serialisierten Symbolen von einem externen Gerät beliefert und wandelt die empfangenen Signale in einen Bitstrom um. Der Bitstrom wird deserialisiert und an den logischen Unterblock 221 geliefert. In einer Ausführungsform wird ein 8b/10b-Übertragungscode verwendet, wobei Zehn-Bit-Symbole übertragen/empfangen werden. Hier werden spezielle Symbole verwendet, um ein Paket mit Frames 223 zu rahmen. Zusätzlich stellt in einem Beispiel der Empfänger einen aus dem eingehenden seriellen Strom wiederhergestellten Symboltakt bereit.
  • Wie oben angegeben, ist, obwohl die Transaktionsschicht 205, die Verbindungsschicht 210 und die physikalische Schicht 220 in Bezug auf eine spezifische Ausführungsform eines PCIe-Protokollstapels diskutiert werden, ein geschichteter Protokollstapel nicht so beschränkt. Tatsächlich kann jedes geschichtete Protokoll eingeschlossen/implementiert werden. Als ein Beispiel beinhaltet ein Port/eine Schnittstelle, die als ein geschichtetes Protokoll dargestellt wird: (1) eine erste Schicht, um Pakete anzuordnen, das heißt, eine Transaktionsschicht; eine zweite Schicht, um Pakete zu sequenzieren, das heißt eine Verbindungsschicht; und eine dritte Schicht, um Pakete zu übertragen, das heißt eine physikalische Schicht. Als ein spezifisches Beispiel wird ein Common-Standard-Interface (CSI) -Schichtprotokoll verwendet.
  • Als nächstes bezugnehmend auf 4, ist eine Ausführungsform einer seriellen PCIe-Punkt-zu-Punkt-Struktur veranschaulicht. Obwohl eine Ausführungsform einer seriellen PCIe-Punkt-zu-Punkt-Verbindung veranschaulicht ist, ist eine serielle Punkt-zu-Punkt-Verbindung nicht so beschränkt, da sie jeglichen Übertragungspfad zum Übertragen serieller Daten beinhaltet. In der gezeigten Ausführungsform beinhaltet eine Basis-PCIe-Verbindung zwei differenziell betriebene Niedrigspannungs-Signalpaare: ein Übertragungspaar 406/411 und ein Empfangspaar 412/407. Dementsprechend beinhaltet Gerät 405 Übertragungslogik 406, um Daten an Gerät 410 zu übertragen, und Empfangslogik 407, um Daten von dem Gerät 410 zu empfangen. Mit anderen Worten sind zwei Übertragungspfade, das heißt Pfade 416 und 417, und zwei Empfangspfade, das heißt Pfade 418 und 419, in einer PCIe-Verbindung enthalten.
  • Ein Übertragungspfad bezieht sich auf jeglichen Pfad zum Übertragen von Daten, wie zum Beispiel eine Übertragungsleitung, eine Kupferleitung, eine optische Leitung, einen drahtlosen Kommunikationskanal, eine Infrarotkommunikationsverbindung oder anderen Kommunikationspfad. Eine Verbindung zwischen zwei Geräten, wie zum Beispiel dem Gerät 405 und dem Gerät 410, wird als eine Verbindung bezeichnet, wie etwa Verbindung 415. Eine Verbindung kann eine Spur unterstützen - wobei jede Spur eine Gruppe von differenziellen Signalpaaren (ein Paar für Übertragung, ein Paar für Empfang) repräsentiert. Um die Bandbreite zu skalieren, kann eine Verbindung mehrere mit xN bezeichnete Pfade zusammenfassen, wobei N jede unterstützte Verbindungsbreite, wie zum Beispiel 1, 2, 4, 8, 12, 16, 32, 64 oder breiter, ist
  • Ein differentielles Paar bezieht sich auf zwei Übertragungspfade, wie zum Beispiel die Leitungen 416 und 417, um differentielle Signale zu übertragen. Als ein Beispiel, wenn die Leitung 416 von einem niedrigen Spannungspegel auf einen hohen Spannungspegel, das heißt eine ansteigende Flanke, umschaltet, treibt die Leitung 417 von einem hohen logischen Pegel auf einen niedrigen logischen Pegel, das heißt eine fallende Flanke. Differentialsignale demonstrieren potenziell bessere elektrische Eigenschaften, wie zum Beispiel bessere Signalintegrität, das heißt Kreuzkopplung, Spannungs-Überschwingen/- Unterschwingen, Schallen, usw. Dies erlaubt ein besseres Zeitfenster, das schnellere Übertragungsfrequenzen ermöglicht.
  • In manchen Implementierungen kann eine Verbindung, wie zum Beispiel eine PCIe-konforme Verbindung, einen oder mehrere Retimer oder andere Erweiterungsgeräte, wie zum Beispiel einen Repeater, beinhalten. Ein Retimer-Gerät (oder einfach „Retimer“) kann aktive elektronische Geräte beinhalten, die digitale I/O-Signale empfangen und erneut senden (retimen). Retimer können verwendet werden, um die Länge eines Kanals, der mit einem digitalen I/O-Bus verwendet werden kann, zu erweitern. Retimer können protokollbasiert, softwaretransparent und dazu geeignet sein, eine Verbindungs-Ausgleichsprozedur, wie zum Beispiel die Verbindungs-Ausgleichsprozedur von PCIe, auszuführen.
  • Die 5A-5C sind vereinfachte Blockdiagramme 500a-c zum Veranschaulichen von Implementierungen einer Verbindung, die zwei Systemkomponenten oder Geräte, wie zum Beispiel Upstream-Komponente 505 und Downstream-Komponente 510 verschaltet. Eine Upstream-Komponente 505 und Downstream-Komponente 510 können direkt verbunden werden, zum Teil ohne auf der Verbindung zwischen den zwei Komponenten 505, 510 angeordneten Retimer, Redriver oder Repeater, wie zum Beispiel in dem Beispiel von 5A gezeigt. In anderen Fällen kann ein Retimer (zum Beispiel 515) bereitgestellt werden, um die Verbindung zu erweitern, die die Upstream-Komponente 505 und die Downstream-Komponente 510 verbindet, wie zum Beispiel in 5B veranschaulicht. In noch anderen Implementierungen können zwei oder mehr Retimer (zum Beispiel 515, 520) in Reihe bereitgestellt werden, um eine Verbindung, die die Upstream-Komponente 505 und die Downstream-Komponente 510 verbindet, weiter zu erweitern. Beispielsweise kann eine bestimmte Verschaltungstechnologie oder ein bestimmtes Protokoll eine maximale Kanallänge spezifizieren, und ein oder mehrere Retimer (zum Beispiel 515, 520) können bereitgestellt werden, um die physikalische Länge des Kanals, der die zwei Geräte 505, 510 verbindet, zu erweitern. Beispielsweise kann das Bereitstellen der Retimer 515, 520 zwischen der Upstream-Komponente 505 und der Downstream-Komponente 510 unter anderen beispielhaften Implementierungen eine Verbindung mit dem Dreifachen der maximalen Länge, die für eine Verbindung ohne diese Retimer, zum Beispiel 515, 520, spezifiziert ist, erlauben.
  • Eine Verbindung, die einen oder mehrere Retimer enthält, kann zwei oder mehr separate elektrische Unterverbindungen mit Datenraten bilden, die mit Datenraten vergleichbar sind, die durch Verbindungen realisiert werden, die ähnliche Protokolle, jedoch ohne Retimer, verwenden. Beispielsweise kann eine Verbindung, die einen einzelnen Retimer beinhaltet, eine Verbindung mit zwei getrennten Unterverbindungen bilden, von denen jede bei 8,0 GT/s oder höher arbeitet. Die 6A-6B veranschaulichen vereinfachte Blockdiagramme 600a-b von beispielhaften Verbindungen, die einen oder mehrere Retimer beinhalten In 6A kann beispielsweise eine Verbindung, die erste Komponente 605 (zum Beispiel eine Upstream-Komponente) mit zweiter Komponente 610 (zum Beispiel einer Downstream-Komponente) verbindet, einzelnen Retimer 615a beinhalten. Erste Unterverbindung 620a kann die erste Komponente 605 mit dem Retimer 615a verbinden und zweite Unterverbindung 620b kann den Retimer 615a mit der zweiten Komponente verbinden. Wie in 6B gezeigt, können mehrere Retimer 615a, 615b verwendet werden, um eine Verbindung zu erweitern. Drei Unterverbindungen 620a-c können durch die zwei Retimer 615a, 615b definiert werden, wobei eine erste Unterverbindung 615a die erste Komponente mit dem ersten Retimer 615a verbindet, eine zweite Unterverbindung den ersten Retimer 615a mit dem zweiten Retimer 615b verbindet, und die dritte Unterverbindung 615c den zweiten Retimer 615b mit der zweiten Komponente verbindet.
  • Wie in den Beispielen der 6A-6B gezeigt, kann in einigen Implementierungen ein Retimer zwei Pseudo-Ports beinhalten, und die Pseudo-Ports können ihre jeweilige Downstream-/Upstream-Ausrichtung dynamisch bestimmen. Jeder Retimer 615a, 615b kann einen Upstream-Pfad und einen Downstream-Pfad haben. Ferner können die Retimer 615a, 615b Betriebsmodi unterstützen, die einen Weiterleitungsmodus und einen Ausführungsmodus beinhalten. Ein Retimer 615a, 615b kann auf der Unterverbindung empfangene Daten zum Teil dekodieren, und die Daten, die er downstream auf seiner anderen Unterverbindung weiterleiten soll, neu kodieren. In einigen Fällen kann der Retimer einige Werte in den Daten, die er empfängt, ändern, zum Beispiel beim Verarbeiten und Weiterleiten geordneter Satzdaten. Zusätzlich kann ein Retimer potenziell jegliche Breitenoption als seine maximale Breite, wie zum Beispiel einen Satz von Breitenoptionen, unterstützen, die durch eine Spezifikation, wie zum Beispiel PCIe, definiert werden.
  • Wenn sich die Datenraten serieller Verschaltungen (zum Beispiel PCIe, UPI, USB, usw.) erhöhen, werden zunehmend Retimer verwendet, um die Kanalreichweite zu erweitern. Retimer können den empfangenen Bitstrom vor dem Regenerieren und erneuten Übertragen des Bitstroms erfassen. In einigen Fällen können Retimer protokollbasiert sein und eine vollständige physikalische Schicht besitzen und an der Verbindungsaushandlung (LTSSM), einschließlich eines Sender/Empfänger-Ausgleichs, wie zum Beispiel in 7 gezeigt, teilnehmen. Eine solche Retimer-Funktionalität kann jedem Retimer helfen, die Kanallänge um das durch die zugrunde liegende Spezifikation erlaubte Maximum zu erweitern. Mehrere Retimer können für eine sogar noch längere Kanalreichweite kaskadiert werden.
  • Wie ferner in 7 veranschaulicht, können Retimer in einigen Implementierungen keine Link-, Transaktions- und Software-Schichten aufweisen. Dementsprechend, während ein Retimer verschiedene Register, einschließlich Registern, die verwendet werden können, um die Konfiguration der Verbindung zu verbessern, wie zum Beispiel Leistungszustandsmanagement, Abstimmung der Schaltungen für bessere Performance/Leistung, Fähigkeit, Fehler zu berichten, usw., beinhalten kann, können diese Retimer-Register durch Verwenden eines eingebauten In-Band-Mechanismus unzugänglich sein. Stattdessen definieren traditionelle Ansätze einen System- oder Retimer-spezifischen Seitenbandmechanismus, um auf Retimer-Register zuzugreifen und diese zu verwenden. Ein „Register“ kann sich unter anderen Beispielen auf einen Mechanismus zum Steuern des Verhaltens des Retimers oder zum Erhalten der Statusinformation beziehen. Solche Seitenbandlösungen können jedoch in ihrer Anwendbarkeit sehr beschränkt sein und mit vorhandenen Formfaktoren (zum Beispiel CEM, Kabel), die keinen gemeinsamen konzipierten Seitenbandzugriffsmechanismus haben, inkompatibel sein. Infolgedessen kann das Hinzufügen eines Seitenbandmechanismus signifikante Plattformänderungen und Investitionen bedeuten, um neue Formfaktoren aufzunehmen. Ferner kann das Fehlen eines konzipierten Registerzugriffsmechanismus ausschließen, dass eine Verschaltungsarchitektur einen konzipierten Satz von Registern für einen Retimer definiert (zum Beispiel gibt es keinen Grund, einen Satz von Registern ohne einen geeigneten Zugriffsmechanismus zu konzipieren). Infolgedessen übernehmen viele Plattformen proprietäre Seitenbandzugriffsmechanismen, die für jeden von ihnen verwendeten Retimer-Anbieter spezifisch sind.
  • Es kann eine Implementierung bereitgestellt werden, die unter anderem zumindest einige der obigen Beispielprobleme anspricht. Beispielsweise kann in einem Beispiel ein In-Band-Mechanismus durch Verwenden von nur der physikalischen Schicht definiert werden, um auf die Konfigurationsregister in den Retimern, wie zum Beispiel in dem in 7 gezeigten vereinfachten Blockdiagramm dargestellt, zuzugreifen. In-Band-Retimer-Registerzugriff kann verwendet werden, um einen In-Band-Zugriff in bestehenden Plattformformfaktoren zu konzipieren und auszuführen und kann für potentiell jegliche serielle Verschaltungstechnologie angepasst werden.
  • In einer beispielhaften Implementierung kann der In-Band-Retimer-Registerzugriff durch Verbessern von Trainingssequenzen (TS), die von der physikalischen Schicht erzeugt werden, erleichtert werden, um zu erlauben, dass Kommunikationen innerhalb dieser TS zur Verarbeitung durch den/die Retimer eingebettet werden. Um diese verbesserte Datenkommunikation mit Retimern zu erleichtern, können zusätzlich ein oder mehrere Register in einer der (Upstream- oder Downstream-) Komponenten, die Zugriff auf den vollständigen Stapel haben, bereitgestellt werden. Viele serielle Verschaltungen verwenden Trainingssequenzen, die periodisch gesendet werden, sogar in aktiven Zuständen (das heißt Nichtverbindungstrainingsverbindungszuständen (zum Beispiel L0)), wie zum Beispiel SKP-geordnete Sätze in PCIe und USB, L0c-Wechsel in UPI, unter anderen Beispielen. Reservierte oder nicht ausgeschöpfte Felder oder Bits innerhalb einer bestimmten der in einem Verbindungsprotokoll definierten Trainingssequenzen können zum optionalen Kodieren von Informationen (zum Beispiel Adressen, Befehlen, Daten, usw.) innerhalb der Trainingssequenz für den Verbrauch und die Verwendung durch den Retimer ausgewiesen werden. Dementsprechend können bestehende Trainingssequenzen wirksam eingesetzt werden, um In-Band-Retimer-Registerzugriff bereitzustellen. In Abwesenheit einer geeigneten innerhalb eines Verbindungsprotokolls definierten Trainingssequenz kann eine neue Trainingssequenz definiert werden, die gemäß einer geeigneten Frequenz zur Verwendung bei der Nachrichtenübermittlung eines Retimers zum Lesen oder Schreiben von Daten an ein Retimer-Register in einer Verbindung gesendet werden soll.
  • In einigen Implementierungen können Trainingssequenzen der physikalischen Schicht keinen Schutz (zum Beispiel Fehlererkennung, erneuter Versuch, usw.) aufweisen, der für Verkehr auf höherer Schicht üblich und für Nachrichten wünschenswert wäre, die Daten von/zu Registern eines oder mehrerer Retimer einer Verbindung lesen oder schreiben können. In einer Implementierung können Bits einer Trainingssequenz als eine Nutzlast zur Verwendung bei der Kommunikation mit einem Retimer ausgewiesen werden. Diese Nutzlast kann ferner einen Fehlererkennungscode, wie zum Beispiel einen Cyclic-Redundancy-Check (CRC) -Wert, beinhalten. Dementsprechend kann ein Retimer mit einer Logik zum Detektieren von Bitfehlern (in den In-Band-Retimer-Register-Lese/Schreib-Nachrichten) von dem Fehlererkennungsscode verbessert werden. In einer Implementierung kann, wie unten ausführlicher beschrieben wird, anstelle eines erneuten Versuchs ein Handshake-Protokoll zwischen den Komponenten und dem Retimer durch Verwenden der verbesserten Trainingssequenz (zum Beispiel eines geordneten Satzes (OS)) definiert werden, wobei eine Komponente Befehle sendet und der Ziel-Retimer Antworten zurücksendet, um den Handshake abzuschließen.
  • Als ein veranschaulichendes Beispiel kann eine Datensequenz eines geordneten Satzes (zum Beispiel ein PCIe-definierter geordneter Satz) verbessert werden, um In-Band-Daten zu tragen, die sich auf Retimer-Registerzugriff beziehen und diesen erleichtern. Ähnliche Prinzipien können auf andere in anderen Verbindungsprotokollen definierte Trainingssequenzen angewendet werden. Wie in 8 gezeigt, kann ein Downstream-Port 805 einer ersten Komponente mit einem Upstream-Port 810 einer zweiten Komponente über eine um zwei Retimer 815, 820 erweiterte Verbindung gekoppelt sein. In diesem Beispiel kann der Downstream-Port 805 mit einem Retimer-Konfigurationsregisteradressen-/Datenregister 825 bereitgestellt sein, um Daten zu halten, die in einem Konfigurationszugriffsbefehl zu einem der zwei Retimer durch Verwenden von Feldern eines verbesserten SKP-OS gesendet werden sollen. Ein oder mehrere Bits des SKP-OS können einen Befehlscode, Daten oder eine Adresse zur Verwendung in einem Konfigurationsregister (zum Beispiel 830, 835) eines Retimers (zum Beispiel 815, 820) beinhalten, um Daten von/zu dem Register 830, 835 zu lesen oder zu schreiben. Retimer können auf durch Kodieren von Daten in einer Instanz eines erweiterten SKP-OS gesendete Konfigurationszugriffsbefehle antworten, indem sie selbst Antwortdaten in einer anschließenden Instanz eines verbesserten SKP-OS kodieren. Durch den Retimer (zum Beispiel 815, 820) kodierte Daten können am Downstream-Port extrahiert und in einem Retimer-Konfigurationsdatenrückgaberegister (zum Beispiel 840) aufgezeichnet werden. Die an dem Downstream-Gerät gehaltenen Register (zum Beispiel 825, 840) können von Systemsoftware und/oder anderen Komponenten des Systems beschrieben und gelesen werden, was (indirekten) Zugriff auf die Retimer-Register erlaubt: ein Register (zum Beispiel 825) zum Verteilen der Adresse/Daten/Befehl an den Retimer und ein zweites Register (zum Beispiel 840), das die von dem Retimer zurückkommenden Antworten speichert. In anderen Implementierungen können solche Register (zum Beispiel 825, 840) an dem Upstream-Port 810 anstelle von oder zusätzlich zu den Registern aufrechterhalten werden, die unter anderen Beispielen an dem Downstream-Port 805 aufrechterhalten werden.
  • Fortfahrend mit dem Beispiel von 8, kann der Retimer in Verbindung mit einem Mechanismus zum Bereitstellen eines In-Band-Zugriffs auf Retimer-Register konzipierte Register haben, die mit gut definierten Bits und Charakteristiken adressierbar sind. In diesem Beispiel wird ein verbesserter SKP-OS als das von der physikalischen Schicht erzeugte periodische Muster definiert/modifiziert, um die Befehle/Informationen von „Retimer Config Reg Addr/Data“ (zum Beispiel 825) zu den Retimern zu tragen und die Antworten von den Retimern zurück zu tragen, um sie an „Retimer Config Data Return“ (zum Beispiel 840) zu laden, wobei einige Bits für den CRC zum Schutz von Daten zugeteilt werden. Zum Beispiel kann dies in PCIe das Verbessern des existierenden SKP-geordneten Satzes beinhalten, wie in 10 gezeigt (zum Beispiel mit neuem CSR-Zugriff und CSR-Rückgabe (CRC-geschützte Bits)). Ferner kann ein Ablauf zum Sicherstellen einer garantierten Lieferung der Befehle/Informationen an Retimer und die entsprechende Antwort zurück definiert werden. Der Mechanismus der physikalischen Schicht kann verbessert werden, sodass er auch Benachrichtigungen von dem Retimer (zusätzlich zur Antwort) beinhaltet, wenn er neben anderen beispielhaften Merkmalen eine Art von Dienst benötigt.
  • 9 zeigt ein vereinfachtes Blockdiagramm, das einen beispielhaften Handshake veranschaulicht, der einen verbesserten geordneten Satz beinhaltet, der verwendet wird, um Befehle an einen Retimer 915 innerhalb des Bandes zu übermitteln, um auf Register des Retimers 915 zuzugreifen. Ein Downstream-Port 905 kann eine erste Instanz 920a eines verbesserten geordneten Satzes (OS) senden, der mit Daten innerhalb von bezeichneten Retimer-Register-Zugriffsbits des verbesserten OS kodiert ist. Der OS 920a wird an dem Retimer 915 empfangen und zur Übertragung (als 920b) zu dem Upstream-Port 910 regeneriert. In einigen Fällen können die innerhalb der Retimer-Registerzugriffsbits des OS 920b kodierten Daten von dem Upstream-Port 910 ignoriert werden. Nach einer Zeitdauer kann der Upstream-Port 910 eine Instanz 925a eines verbesserten OS zur Übertragung an den Downstream-Port 905 über den Retimer 915 erzeugen. Wie von dem Upstream-Port gesendet, können die Retimer-Registerzugriffsbits, die in dem OS 925a ausgewiesen sind, leer gelassen werden (oder können mit einem anderen Wert kodiert werden). In diesem Beispiel kann der Retimer 915 auf den Befehl, der in den Retimer-Registerzugriffsbits der OS-Instanz 920a enthalten ist, keine Antwort erzeugen. Zum Beispiel kann ein CRC-Fehler oder ein anderes Problem zur Folge haben, dass von dem Retimer keine Antwort erzeugt wird. Dementsprechend kann der Retimer 915 den OS 925a einfach wie von dem Upstream-Port 910 empfangen regenerieren und den regenerierten OS (mit den leer gelassenen Retimer-Registerzugriffsbits) zu dem Downstream-Port (bei 925b) weiterleiten. In einem solchen Fall kann der Downstream-Port den nicht reagierenden OS 925b als einen Hinweis interpretieren, dass ein Bitfehler oder anderer Fehler verhindert hat, dass der Retimer 915 in geeigneter Weise auf die in den kodierten Retimerfeldern des OS 920a enthaltene Transaktion reagiert. Dementsprechend kann der Downstream in einem Beispiel einen Retimer-Registerbefehl erneut versuchen, bis eine Antwort empfangen wird. In einigen Fällen kann ein Retimer-Registeranforderungsregister am Downstream-Port 905 (zum Beispiel ein Retimer Config Reg Addr/Data-Register) Anforderungen einreihen, wobei jede Anforderung als eine vorhergehende Anforderung in der Reihe gesendet wird, auf die der Retimer antwortet. In einigen alternativen Implementierungen können neue Anforderungen an einen Retimer gesendet werden (zum Beispiel durch Verwenden unmittelbar anschließender Instanzen eines verbesserten OS), wobei jede Anforderung durch eine Anforderungskennung (die in entsprechenden durch den Retimer 915 erzeugten Antworten identifiziert werden kann) ausgewiesen ist.
  • Fortfahrend mit dem Beispiel von 9, wenn der Downstream-Port 905 eine nicht reagierende Instanz eines verbesserten OS (zum Beispiel 925b) anschließend an seine Anforderung 920a empfängt, kann er die nächste geplante ausgehende verbesserte OS-Instanz (zum Beispiel 930a) verwenden, um Daten von seinem Retimer-Registeranforderungsregister neu zu kodieren und die Anforderung in 920a in einer nächsten Instanz eines verbesserten OS (zum Beispiel 930a) erneut zu senden. In diesem Beispiel kann der Retimer den verbesserten OS 930a empfangen und die Bits in den Retimer-Registerzugriffsbits des OS 930a dekodieren, um Antwortdaten zu erzeugen, die in einem nächsten Upstream-zu-Downstream-OS (zum Beispiel 935a) gesendet werden sollen. Der Retimer 915 kann nichtsdestotrotz den empfangenen OS 930a zur Übertragung an den Upstream-Port (wie 930b) regenerieren, da der OS zusätzliche Informationen enthalten kann, die nicht mit den Retimer-Registern zur Verarbeitung durch den Upstream-Port und seine entsprechende Komponente in Bezug stehen. Der Upstream-Port kann eine nächste geplante verbesserte OS-Instanz 935a senden. Der Retimer 915 kann nach dem Empfangen des nächsten Downstream-Port-gebundenen OS den OS durch Kodieren seiner Antwortdaten innerhalb der Retimer-Registerzugriffs-/- Antwortbits des verbesserten OS regenerieren und die kodierte OS-Instanz 935b an den Downstream-Port 905 senden. Die kodierte OS-Instanz 935b kann einen Handshake zwischen dem anfordernden Downstream-Port 905 und dem Retimer 915 abschließen. Der Downstream-Port kann dann zu jeglichen nachfolgenden Anforderungen des Retimers 915 weitergehen und die Antwortdaten in ein Retimer-Response-Register (zum Beispiel ein Retimer-Config-Data-Return-Register) an dem Downstream-Port schreiben. Systemsoftware 905 oder eine andere Komponente kann dann auf das Retimer-Response-Register zugreifen, um effektiv auf ein oder mehrere Register des Retimers zuzugreifen.
  • In einem bestimmten Beispiel eines modifizierten PCIe-SKP-OS, wie zum Beispiel in 10 dargestellt, können 21 Bits der CSR-Zugriffs- und CSR-Zugriffsrückgabe-Bits bereitgestellt werden. In einem Beispiel kann die Systemsoftware den Befehl, die Retimer-Nummer und die Adresse in das Register „Retimer Reg Addr/Data“ im a-Port einer Komponente (zum Beispiel eines Downstream-Ports (DSP)) schreiben. In einigen Fällen können Informationen zu einem Retimer in mehreren Schritten (das heißt mehreren OS) gesendet werden. Zum Beispiel in einem Konfigurationsschreiben von 32 Bits, das einen Konfigurationsadressraum von 16 Bits einbezieht, können drei OS gesendet werden: einer zum Senden der Adresse und zwei, um die Daten zu senden. Der verbesserte SKP-geordnete Satz kann entsprechend dem Feld in „Retimer Reg Addr/Data“ mit geeignetem CRC gesendet werden. Der Port (zum Beispiel DSP) sendet weiterhin, was auch immer in dem Register ist. In einem alternativen Ansatz kann der Befehl eine feste Anzahl von Malen gesendet werden, nach denen die „Retimer-Reg-Addr/Data“ -Inhalte automatisch verworfen werden, oder sogar nach dem Empfangen einer erfolgreichen Antwort von dem Retimer verworfen werden. Bei Empfangen des Befehls von dem verbesserten SKP-OS kann der Retimer den empfangenen Befehl registrieren, wenn er der beabsichtigte Empfänger ist und der CRC korrekt ist, und kann eine entsprechende Antwort planen. Bei Antworten auf Schreibvorgänge kann veranlasst werden, dass einige Felder der Antwort eine Signatur der empfangenen Daten für zusätzlichen Schutz senden. Bei Lesevorgängen kann das Datenfeld die angeforderten Informationen tragen. Wenn die empfangenen Befehle Fehler haben, kann es eine Fehlerantwort zurücksenden. Der empfangende Port (zum Beispiel DSP) kann Antworten, die er in den verbesserten SKP-OS von dem Retimer erhält, registrieren, wenn der CRC das Register „Retimer Config Data Return“ passiert. Die Software (oder die Port-Hardware) kann dieses Register überwachen und kann für einen zusätzlichen Fehlerschutz auf eine gewisse Anzahl zusätzlicher verbesserter SKP-OS mit den gleichen Daten im Datenfeld über die mehreren verbesserten SKP-OS hinaus warten.
  • Die 11A - 11C sind Flussdiagramme 1100a-c, die beispielhafte Techniken in Verbindung mit einer Verbindung zeigen, die durch Verwenden eines Erweiterungsgeräts, wie zum Beispiel eines Retimers, implementiert wird. Zum Beispiel kann in 11A bei 1105 auf Daten von einem Retimer-Zugriffsregister bei einem ersten Gerät (zum Beispiel in dem Downstream-Port einer Komponente) zugegriffen werden. Bei 1110 kann ein geordneter Satz erzeugt werden, mit einem Untersatz von Bits, die dazu kodiert sind, eine Anfrage zu kommunizieren, die ein Register eines Retimers einbezieht. Der Retimer kann dazu verwendet werden, eine Verbindung zwischen dem ersten Gerät und einem zweiten Gerät zu verlängern. Der Untersatz von Bits kann innerhalb des definierten geordneten Satzes (oder einer anderen häufig übertragenen Trainingssequenz) zum Tragen von Daten/Adressen/Befehlen von dem ersten Gerät zu dem Retimer ausgewiesen werden, um Zugriff auf Register des Retimers zu erlauben. Bei 1115 kann ein anschließender geordneter Satz empfangen werden, der auch einen Untersatz von Bits beinhaltet, die mit Daten kodiert sind, die einem Register des Retimers entsprechen. Der Untersatz von Bits in dem anschließenden geordneten Satz kann mit Daten kodiert werden, die auf die Anforderung ansprechen, die dem vorherigen geordneten Satz entspricht. Das erste Gerät kann Daten von dem anschließenden geordneten Satz in einem Register an dem ersten Gerät kodieren, auf das von Systemsoftware oder einer anderen Systemkomponente zugegriffen werden soll.
  • Im Beispiel von 11B kann ein erster geordneter Satz von einem ersten Gerät bei einem Retimer empfangen werden, der eine Verbindung, die das erste Gerät und ein zweites Gerät verbindet, erweitert. Der erste geordnete Satz kann einen Untersatz von Bits beinhalten, die zum Kommunizieren von Informationen bezüglich eines Registers des Retimers ausgewiesen sind. Bei 1125 kann der Untersatz von Bits in dem ersten geordneten Satz dekodiert werden und eine Aktion bei dem Retimer, der das Retimer-Register beinhaltet, basierend auf den in dem Untersatz von Bits enthaltenen Informationen, durchgeführt werden. Bei 1130 kann ein zweiter geordneter Satz von dem zweiten Gerät an dem Retimer empfangen werden. Bei 1135 kann der Retimer den zweiten geordneten Satz durch Kodieren eines ausgewiesenen Untersatzes von Bits in dem zweiten geordneten Satz mit Daten modifizieren, die auf die Informationen ansprechen, die in dem Untersatz von Bits des ersten geordneten Satzes kodiert sind und der ausgeführten Aktion entsprechen. Bei 1140 kann der Retimer den modifizierten zweiten geordneten Satz an das erste Gerät senden.
  • In dem Beispiel von 11C kann bei 1150 Systemsoftware (oder eine andere Systemkomponente) Anforderungsdaten in ein erstes Retimer-Zugriffsregister an einem ersten Gerät schreiben. Das erste Gerät kann über eine Verbindung, die den Retimer beinhaltet, mit einem zweiten Gerät verbunden sein. Das erste Retimer-Zugriffsregister kann Anforderungen entsprechen, die an den Retimer gesendet werden sollen, um auf ein Register des Retimers in Bits zuzugreifen, die innerhalb eines bestimmten geordneten Satzes reserviert sind. Der Retimer kann eine Antwort zum Senden an das erste Gerät als Antwort auf die Anforderung erzeugen, wobei die Antwort in Bits kodiert ist, die innerhalb eines bestimmten geordneten Satzes reserviert sind. Daten von der Antwort können dann in ein anderes Register an dem ersten Gerät geschrieben werden. Bei 1155 kann die Systemsoftware unter anderen Beispielen die Antwortdaten von dem anderen Register (zum Beispiel in Verbindung mit der Konfiguration des Retimers speziell und/oder der Verbindung im Allgemeinen) lesen.
  • Es ist zu beachten, dass die oben beschriebenen Vorrichtungen, Verfahren und Systeme, wie oben genannt, in jeglicher elektronischen Vorrichtung oder jeglichem elektronischen System implementiert werden können. Als spezifische Darstellungen stellen die Figuren unten beispielhafte Systeme zum Verwenden der Erfindung, wie hierin beschrieben, bereit. Da die nachfolgenden Systeme detaillierter beschrieben werden, wird eine Anzahl von verschiedenen Verschaltungen der obigen Erörterung offenbart, beschrieben und wieder aufgegriffen. Und wie leicht einsehbar ist, können die oben beschriebenen Fortschritte auf beliebige jener Verschaltungen, Strukturen oder Architekturen angewendet werden.
  • Bezugnehmend auf 12, ist eine Ausführungsform eines Blockdiagramms für ein Computersystem, das einen Multicore-Prozessor beinhaltet, dargestellt. Prozessor 1200 beinhaltet jeglichen Prozessor, wie zum Beispiel einen Mikroprozessor, einen eingebetteten Prozessor, einen Digital-Signal-Processor (DSP), einen Netzwerkprozessor, einen tragbaren Prozessor, einen Anwendungsprozessor, einen Co-Prozessor, ein System-on-a-Chip (SOC) oder anderes Gerät zum Ausführen von Code. Der Prozessor 1200 beinhaltet in einer Ausführungsform mindestens zwei Kerne - Kern 1201 und 1202, die asymmetrische Kerne oder symmetrische Kerne (die veranschaulichte Ausführungsform) beinhalten können. Jedoch kann der Prozessor 1200 jegliche Anzahl an Verarbeitungselementen, die symmetrisch oder asymmetrisch sein können, beinhalten.
  • In einer Ausführungsform bezieht sich ein Verarbeitungselement auf Hardware oder Logik zum Unterstützen eines Software-Threads. Beispiele für Hardware-Verarbeitungselemente beinhalten: eine Thread-Einheit, einen Thread-Slot, einen Thread, eine Verarbeitungseinheit, einen Kontext, eine Kontexteinheit, einen Logikprozessor, einen Hardware-Thread, einen Kern und/oder jegliches andere Element, das geeignet ist, einen Zustand für einen Prozessor, wie etwa einen Ausführungszustand oder einen Architekturzustand, zu halten. Anders ausgedrückt, bezieht sich ein Verarbeitungselement in einer Ausführungsform auf jegliche Hardware, die geeignet ist, einem Code, wie etwa einem Software-Thread, einem Betriebssystem, einer Anwendung oder anderem Code, unabhängig zugeordnet zu werden. Ein physikalischer Prozessor (oder Prozessor-Socket) bezieht sich üblicherweise auf eine integrierte Schaltung, die gegebenenfalls jegliche Anzahl anderer Verarbeitungselemente, wie zum Beispiel Kerne oder Hardware-Threads, beinhaltet.
  • Ein Kern bezieht sich oft auf Logik, die auf einer integrierten Schaltung angeordnet und geeignet ist, einen unabhängigen Architekturzustand aufrechtzuerhalten, wobei jeder unabhängig aufrechterhaltene Architekturzustand mindestens einigen zugeordneten Ausführungsressourcen zugeordnet ist. Im Gegensatz dazu bezieht sich ein Hardware-Thread typischerweise auf jegliche Logik, die auf einer integrierten Schaltung angeordnet und geeignet ist, einen unabhängigen Architekturzustand aufrechtzuerhalten, wobei die unabhängig aufrechterhaltenen Architekturzustände den Zugriff auf Ausführungsressourcen teilen. Wie ersichtlich ist, überlappt die Grenze zwischen der Nomenklatur eines Hardware-Threads und eines Kerns, wenn bestimmte Ressourcen geteilt werden und andere einem Architekturzustand zugeordnet sind. Dennoch werden ein Kern und ein Hardware-Thread durch ein Betriebssystem häufig als einzelne Logikprozessoren angesehen, wobei das Betriebssystem geeignet ist, Vorgänge auf jedem Logikprozessor einzeln zu planen.
  • Der physikalische Prozessor 1200, wie in 12 veranschaulicht, beinhaltet zwei Kerne - die Kerne 1201 und 1202. Hier werden die Kerne 1201 und 1202 als symmetrische Kerne, das heißt Kerne mit denselben Konfigurationen, Funktionseinheiten und/oder Logik, betrachtet. In einer anderen Ausführungsform beinhaltet der Kern 1201 einen Prozessorkern außerhalb der Reihenfolge, während der Kern 1202 einen Prozessorkern in der Reihenfolge beinhaltet. Die Kerne 1201 und 1202 können jedoch individuell aus jeglichem Kerntyp, wie zum Beispiel einem nativen Kern, einem softwaregemanagten Kern, einem Kern, der zum Ausführen einer nativen Instruction-Set-Architecture (ISA) angepasst ist, einem Kern, der zum Ausführen einer übersetzten Instruction-Set-Architecture (ISA) angepasst ist, einem mitentwickelten Kern oder anderem bekannten Kern, ausgewählt werden. In einer heterogenen Kernumgebung (das heißt asymmetrische Kerne) kann eine Form der Übersetzung, wie zum Beispiel eine binäre Übersetzung, verwendet werden, um Code auf einem oder beiden Kernen zu planen oder auszuführen. Um die Diskussion weiter anzuregen, werden die in dem Kern 1201 veranschaulichten Funktionseinheiten unten eingehend beschrieben, da die Einheiten in dem Kern 1202 in der dargestellten Ausführungsform in ähnlicher Weise arbeiten.
  • Wie dargestellt, beinhaltet der Kern 1201 zwei Hardware-Threads 1201a und 1201b, die auch als Hardware-Thread-Slots 1201a und 1201b bezeichnet werden können. Deshalb betrachten Softwareeinheiten, wie zum Beispiel ein Betriebssystem, in einer Ausführungsform potenziell den Prozessor 1200 als vier separate Prozessoren, das heißt vier logische Prozessoren oder Verarbeitungselemente, die dazu geeignet sind, vier Software-Threads gleichzeitig auszuführen. Wie oben erwähnt, ist ein erster Thread den Architekturzustandsregistern 1201a zugeordnet, ein zweiter Thread ist den Architekturzustandsregistern 1201b zugeordnet, ein dritter Thread kann Architekturzustandsregistern 1202a zugeordnet sein, und ein vierter Thread kann Architekturzustandsregistern 1202b zugeordnet sein. Hier kann jedes der Architekturzustandsregister (1201a, 1201b, 1202a und 1202b) als Verarbeitungselemente, Thread-Slots oder Thread-Einheiten, wie oben beschrieben, bezeichnet werden. Wie veranschaulicht, werden die Architekturzustandsregister 1201a in den Architekturzustandsregistern 1201b repliziert, so dass einzelne Architekturzustände/- Zusammenhänge für den logischen Prozessor 1201a und den logischen Prozessor 1201b gespeichert werden können. In dem Kern 1201 können auch andere kleinere Ressourcen, wie zum Beispiel Befehlszeiger und Umbenennungslogik, in Zuweisungs- und Umbenennungsblock 1230 für die Threads 1201a und 1201b repliziert werden. Einige Ressourcen, wie zum Beispiel Neuordnungspuffer in Neuordnungs-/Rückstellungseinheit 1235, ILTB 1220, Lade-/SpeicherPuffer und Warteschlangen können durch Partitionieren geteilt werden. Andere Ressourcen, wie zum Beispiel interne Allzweckregister, Seitentabellenbasisregister, Datencache und Daten-TLB 1215 niedriger Ebene, Ausführungseinheit(en) 1240 und Teile der Einheit außerhalb der Reihenfolge 1235 werden potentiell vollständig geteilt.
  • Der Prozessor 1200 beinhaltet oft andere Ressourcen, die vollständig geteilt, durch Partitionierung geteilt oder von/an Verarbeitungselemente(n) zugewiesen werden können. In 12 ist eine Ausführungsform eines rein beispielhaften Prozessors mit veranschaulichenden logischen Einheiten/Ressourcen eines Prozessors veranschaulicht. Es ist zu beachten, dass ein Prozessor jegliche dieser Funktionseinheiten beinhalten oder weglassen kann, sowie andere nicht dargestellte bekannte Funktionseinheiten, Logik oder Firmware beinhalten kann. Wie veranschaulicht, beinhaltet der Kern 1201 einen vereinfachten, repräsentativen Out-of-Order (OOO) -Prozessorkern. Ein In-Order-Prozessor kann jedoch in verschiedenen Ausführungsformen verwendet werden. Der OOO-Kern beinhaltet einen Branch-Target-Buffer 1220, um auszuführende/zu nehmende Verzweigungen vorherzusagen, und einen Instruction-Translation-Buffer (l-TLB) 1220, um Adressenübersetzungseinträge für Anweisungen zu speichern.
  • Der Kern 1201 beinhaltet ferner Dekodiermodul 1225, das mit der Abrufeinheit 1220 gekoppelt ist, um abgerufene Elemente zu dekodieren. Abruflogik enthält in einer Ausführungsform individuelle Sequenzer, die jeweils den Thread-Slots 1201a bzw. 1201b zugeordnet sind. Üblicherweise ist der Kern 1201 einer ersten ISA zugeordnet, die auf dem Prozessor 1200 ausführbare Anweisungen definiert/spezifiziert. Oft beinhalten Maschinencodeanweisungen, die Teil der ersten ISA sind, einen Abschnitt des Befehls (bezeichnet als ein Opcode), der auf einen auszuführenden Befehl oder eine auszuführende Operation verweist/diese spezifiziert. Die Dekodierlogik 1225 beinhaltet eine Schaltung, die diese Anweisungen aus ihren Opcodes erkennt und die dekodierten Befehle in der Pipeline zum Verarbeiten weitergibt, wie durch die erste ISA definiert. Zum Beispiel beinhalten, wie unten ausführlicher diskutiert, die Decoder 1225 in einer Ausführungsform Logik, die dazu entworfen oder angepasst ist, spezifische Anweisungen, wie zum Beispiel Transaktionsanweisungen, zu erkennen. Als ein Ergebnis der Erkennung durch die Decoder 1225 nimmt die Architektur oder der Kern 1201 spezifische vordefinierte Aktionen zum Ausführen von Aufgaben, die der geeigneten Anweisung zugeordnet sind, vor. Es ist wichtig, zu beachten, dass jegliche der hierin beschriebenen Aufgaben, Blöcke, Operationen und Verfahren als Reaktion auf eine einzelne oder mehrere Anweisungen ausgeführt werden können; einige davon können neue oder alte Anweisungen sein. Hinweisdecoder 1226 erkennen in einer Ausführungsform die gleiche ISA (oder einen Untersatz davon). Alternativ erkennen die Decoder 1226 in einer heterogenen Kernumgebung eine zweite ISA (entweder einen Untersatz der ersten ISA oder eine unterschiedliche ISA).
  • In einem Beispiel enthält der Zuweisungs- und Umbenennungsblock 1230 eine Zuweisung zum Reservieren von Ressourcen, wie zum Beispiel Registerdateien zum Speichern von Anweisungsverarbeitungsergebnissen. Die Threads 1201a und 1201b können jedoch potenziell außerhalb der Reihenfolge ausgeführt werden, wobei der Zuweisungs- und Umbenennungsblock 1230 auch andere Ressourcen, wie zum Beispiel Neuordnungspuffer, reserviert, um Anweisungsergebnisse zu verfolgen. Die Einheit 1230 kann auch eine Register-Umbenennung zum Umbenennen von Programm-/Anweisungsreferenzregistern in andere Register innerhalb des Prozessors 1200 beinhalten. Die Neuordnungs-/Rückstellungseinheit 1235 beinhaltet Komponenten, wie zum Beispiel die oben erwähnten Neuordnungspuffer, Ladepuffer und Speicherpuffer, um eine Ausführung außerhalb der Reihenfolge und eine spätere Rückstellung von Anweisungen, die außerhalb der Reihenfolge ausgeführt werden, zu unterstützen.
  • Planungs- und Ausführungseinheit(en)-Block 1240 beinhaltet in einer Ausführungsform eine Planungseinheit, um Anweisungen/Operationen auf Ausführungseinheiten zu planen. Zum Beispiel wird eine Floating-Point-Anweisung an einem Port einer Ausführungseinheit, die eine verfügbare Floating-Point-Ausführungseinheit hat, geplant. Registerdateien, die den Ausführungseinheiten zugeordnet sind, sind ebenfalls enthalten, um Informationsanweisungsverarbeitungsergebnisse zu speichern. Beispielhafte Ausführungseinheiten beinhalten eine Floating-Point-Ausführungseinheit, eine Ganzzahlausführungseinheit, eine Sprungausführungseinheit, eine Ladeausführungseinheit, eine Speicherausführungseinheit und andere bekannte Ausführungseinheiten.
  • Datencache und Data-Translation-Buffer(D-TLB) 1250 der unteren Ebene sind mit der/den Ausführungseinheit(en) 1240 gekoppelt. Der Datencache soll kürzlich verwendete/betriebene Elemente, wie zum Beispiel Datenoperanden, die potenziell in Speicherkohärenzzuständen gehalten werden, speichern. Der D-TLB soll kürzliche virtuelle/lineare zu physikalischen Adressübersetzungen speichern. Als ein spezifisches Beispiel kann ein Prozessor eine Seitentabellenstruktur beinhalten, um den physikalischen Speicher in mehrere virtuelle Seiten zu zerteilen.
  • Hier teilen die Kerne 1201 und 1202 Zugriff auf einen Higher-Level- oder Further-Out-Cache, wie zum Beispiel einen Cache der zweiten Ebene, der On-Chip-Schnittstelle 1210 zugeordnet ist. Es ist zu beachten, dass sich Higher-Level oder Further-Out auf Cache-Ebenen bezieht, die von der/den Ausführungseinheit(en) zunehmen oder weiter davon entfernt sind. In einer Ausführungsform ist der Higher-Level-Cache ein Last-Level-Datencache - letzter Cache in der Speicherhierarchie auf dem Prozessor 1200 - wie zum Beispiel ein Datencache der zweiten oder dritten Ebene. Der Higher-Level-Cache ist jedoch nicht so beschränkt, da er einem Anweisungscache zugeordnet sein oder einen solchen beinhalten kann. Ein Trace-Cache - ein Typ von Anweisungscache - kann stattdessen nach dem Decoder 1225 gekoppelt werden, um kürzlich dekodierte Spuren zu speichern. Hier bezieht sich eine Anweisung potenziell auf eine Makroanweisung (das heißt eine von den Decodern erkannte allgemeine Anweisung), die in eine Anzahl von Mikroanweisungen (Mikrooperationen) dekodieren kann.
  • In der dargestellten Konfiguration beinhaltet der Prozessor 1200 auch das On-Chip-Schnittstellenmodul 1210. Historisch wurde eine Speichersteuerung, die unten detaillierter beschrieben wird, in ein Computersystem außerhalb des Prozessors 1200 integriert. In diesem Szenario kommuniziert die On-Chip-Schnittstelle 1210 mit Geräten außerhalb des Prozessors 1200, wie zum Beispiel Systemspeicher 1275, einem Chipsatz (oft einschließlich eines Speicher-Controller-Hub zum Verbinden mit dem Speicher 1275 und eines I/O-Controller-Hub zum Verbinden von Peripheriegeräten), einem Speicher-Controller-Hub, einer Northbridge oder einer anderen integrierten Schaltung. Und in diesem Szenario kann der Bus 1205 jegliche bekannte Verschaltung beinhalten, wie zum Beispiel einen Multi-Drop-Bus, eine Punkt-zu-Punkt-Verschaltung, eine serielle Verschaltung, einen parallelen Bus, einen kohärenten (zum Beispiel Cache-kohärenten) Bus, eine geschichtete Protokollarchitektur, einen Differentialbus und einen GTL-Bus.
  • Der Speicher 1275 kann dem Prozessor 1200 zugewiesen sein oder mit anderen Geräten in einem System geteilt werden. Bekannte Beispiele für Speichertypen 1275 beinhalten DRAM, SRAM, nichtflüchtigen Speicher (NV-Speicher) und andere bekannte Speichergeräte. Es ist zu beachten, dass Gerät 1280 einen Grafikbeschleuniger, einen Prozessor oder eine mit einem Speicher-Controller-Hub gekoppelte Karte, einen mit einem I/O-Controller-Hub verbundenen Datenspeicher, einen drahtlosen Transceiver, ein Flash-Gerät, einen Audio-Controller, einen Netzwerk-Controller oder ein anderes bekanntes Gerät beinhalten kann.
  • Da jedoch in letzter Zeit mehr Logik und Geräte auf einem einzelnen Chip, wie zum Beispiel dem SOC, integriert werden, kann jedes dieser Geräte in dem Prozessor 1200 enthalten sein. Zum Beispiel befindet sich in einer Ausführungsform ein Speicher-Controller-Hub auf dem gleichen Paket und/oder Chip mit dem Prozessor 1200. Hier beinhaltet ein Abschnitt des Kerns (ein On-Core-Abschnitt) 1210 eine oder mehrere Steuerungen zum Verknüpfen mit anderen Geräten, wie zum Beispiel dem Speicher 1275 oder dem Grafikgerät 1280. Die Konfiguration, die eine Verschaltung und Steuerungen zum Verknüpfen mit solchen Geräten beinhaltet, wird oft als On-Core- (oder Un-Core-) Konfiguration bezeichnet. Als ein Beispiel beinhaltet die On-Chip-Schnittstelle 1210 eine Ringverschaltung zur On-Chip-Kommunikation und serielle Hochgeschwindigkeits-Punkt-zu-Punkt-Verschaltung 1205 zur Off-Chip-Kommunikation. In der SOC-Umgebung können allerdings sogar noch mehr Geräte, wie zum Beispiel die Netzwerkschnittstelle, Co-Prozessoren, der Speicher 1275, der Grafikprozessor 1280 und jegliche anderen bekannten Computergeräte/Schnittstellen auf einem einzelnen Chip oder einer integrierten Schaltung integriert sein, um kleinen Formfaktor mit hoher Funktionalität und geringem Stromverbrauch bereitzustellen.
  • In einer Ausführungsform ist der Prozessor 1200 dazu geeignet, Compiler-, Optimierungs- und/oder Übersetzungs-Code 1277 auszuführen, um Anwendungscode 1276 zu kompilieren, zu übersetzen und/oder zu optimieren, um die hierin beschriebenen Vorrichtungen und Verfahren zu unterstützen oder sich damit zu verknüpfen. Ein Compiler beinhaltet oft ein Programm oder einen Satz von Programmen, um Quelltext/-Code in Zieltext/- Code zu übersetzen. Üblicherweise erfolgt die Kompilierung von Programm-/Anwendungscode mit einem Compiler in mehreren Phasen und Durchläufen, um den Programmiersprachencode auf hoher Ebene in einen Maschinen- oder Assemblersprachencode auf niedriger Ebene umzuwandeln. Allerdings können Single-Pass-Compiler immer noch zur einfachen Kompilierung verwendet werden. Ein Compiler kann jegliche bekannten Kompilierungstechniken verwenden und jegliche bekannten Kompilierungsoperationen, wie zum Beispiel lexikalische Analyse, Vorverarbeitung, Parsing, semantische Analyse, Codegenerierung, Codetransformation und Codeoptimierung, ausführen.
  • Größere Compiler beinhalten oft mehrere Phasen, aber meistens sind diese Phasen in zwei allgemeinen Phasen enthalten: (1) ein Front-End, das heißt allgemein, wo syntaktische Verarbeitung, semantische Verarbeitung und einige Transformation/Optimierung stattfinden können, und (2) ein Back-End, das heißt allgemein, wo Analyse, Transformationen, Optimierungen und Codegenerierung stattfinden. Einige Compiler beziehen sich auf eine Mitte, die die Unschärfe der Abgrenzung zwischen einem Front-End und einem Back-End eines Compilers veranschaulicht. Als ein Ergebnis kann Bezug auf Einfügung, Zuordnung, Erzeugung oder andere Operation eines Compilers in jeglicher der zuvor erwähnten Phasen oder Durchläufe, sowie jeglicher anderen bekannten Phasen oder Durchläufen eines Compilers, stattfinden. Als ein veranschaulichendes Beispiel fügt ein Compiler potenziell Operationen, Aufrufe, Funktionen, usw. in eine oder mehrere Kompilierungsphasen, wie zum Beispiel das Einfügen von Aufrufen/Operationen in einer Front-End-Phase der Kompilierung und dann Transformation der Aufrufe/Operationen in Code niedrigerer Ebene während einer Transformationsphase, ein. Es ist zu beachten, dass während dynamischer Kompilierung Compilercode oder dynamischer Optimierungscode solche Operationen/Aufrufe einfügen und den Code während der Laufzeit zur Ausführung optimieren kann. Als ein spezifisches veranschaulichendes Beispiel kann der Binärcode (bereits kompilierter Code) während der Laufzeit dynamisch optimiert werden. Hier kann der Programmcode den dynamischen Optimierungscode, den Binärcode oder eine Kombination davon beinhalten.
  • Ähnlich einem Compiler übersetzt ein Übersetzer, wie zum Beispiel ein binärer Übersetzer, Code entweder statisch oder dynamisch, um Code zu optimieren und/oder zu übersetzen. Deshalb kann sich die Bezugnahme auf Ausführung von Code, Anwendungscode, Programmcode oder einer anderen Softwareumgebung beziehen auf: (1) Ausführung von Compilerprogramm(en), Optimierungscodeoptimierer oder Übersetzer, entweder dynamisch oder statisch, um Programmcode zu kompilieren, Softwarestrukturen aufrechtzuerhalten, andere Operationen auszuführen, Code zu optimieren oder Code zu übersetzen; (2) Ausführung von Hauptprogrammcode einschließlich Operationen/Aufrufen, wie zum Beispiel Anwendungscode, der optimiert/kompiliert wurde; (3) Ausführung von anderem Programmcode, wie zum Beispiel dem Hauptprogrammcode zugeordnete Bibliotheken, um Softwarestrukturen aufrechtzuerhalten, andere softwarebezogene Operationen auszuführen oder Code zu optimieren; oder (4) eine Kombination davon.
  • Wendet man sich 13 zu, ist ein Blockdiagramm eines beispielhaften Computersystems veranschaulicht, das mit einem Prozessor ausgebildet ist, der Ausführungseinheiten zum Ausführen eines Befehls beinhaltet, wobei eine oder mehrere der Verschaltungen ein oder mehrere Merkmale gemäß einer Ausführungsform der vorliegenden Erfindung implementieren. System 1300 beinhaltet eine Komponente, wie zum Beispiel Prozessor 1302, um Ausführungseinheiten anzuwenden, die Logik beinhalten, um Algorithmen für Prozessdaten gemäß der vorliegenden Erfindung, wie zum Beispiel in der hierin beschriebenen Ausführungsform, auszuführen. Das System 1300 ist repräsentativ für Verarbeitungssysteme, die auf den PENTIUM III™-, PENTIUM 4™-, Xeon™-, Itanium-, XScale™- und/oder StrongARM™-Mikroprozessoren basieren, obwohl andere Systeme (einschließlich PC mit anderen Mikroprozessoren, Engineering-Workstations, Set-Top-Boxen und dergleichen) ebenfalls verwendet werden können. In einer Ausführungsform führt das beispielhafte System 1300 eine Version des WINDOWS™ -Betriebssystems aus, das von der Microsoft Corporation in Redmond, Washington, erhältlich ist, obwohl andere Betriebssysteme (UNIX und Linux zum Beispiel), eingebettete Software und/oder grafische Benutzerschnittstellen ebenfalls verwendet werden können. Somit sind Ausführungsformen der vorliegenden Erfindung nicht auf jegliche spezifische Kombination von Hardware-Schaltungen und Software beschränkt.
  • Ausführungsformen sind nicht auf Computersysteme beschränkt. Alternative Ausführungsformen der vorliegenden Erfindung können in anderen Geräten, wie zum Beispiel tragbaren Geräten und eingebetteten Anwendungen, verwendet werden. Manche Beispiele für tragbare Geräte beinhalten Mobiltelefone, Internetprotokollgeräte, Digitalkameras, Personal-Digital-Assistants (PDA) und tragbare PC. Eingebettete Anwendungen können einen Mikrocontroller, einen Digital-Signal-Processor (DSP), System-on-a-Chip, Netzwerkcomputer (NetPC), Set-Top Boxen, Network-Hubs, Wide-Area-Network (WAN)-Schalter oder jegliches andere System, das eine oder mehrere Anweisungen gemäß mindestens einer Ausführungsform ausführen kann, beinhalten.
  • In dieser veranschaulichten Ausführungsform beinhaltet der Prozessor 1302 eine oder mehrere Ausführungseinheiten 1308, um einen Algorithmus zu implementieren, der mindestens eine Anweisung ausführen soll. Eine Ausführungsform kann im Kontext eines Desktop- oder Serversystems mit einem einzelnen Prozessor beschrieben werden, aber alternative Ausführungsformen können in einem Multiprozessorsystem enthalten sein. Das System 1300 ist ein Beispiel für eine „Hub“-Systemarchitektur. Das Computersystem 1300 beinhaltet einen Prozessor 1302 zum Verarbeiten von Datensignalen. Der Prozessor 1302 beinhaltet als ein veranschaulichendes Beispiel einen Complex-Instruction-Set-Computer (CISC) -Mikroprozessor, einen Reduced-Instruction-Set-Computing (RISC) -Mikroprozessor, einen Very-Long-Instruction-Word (VLIW) -Mikroprozessor, einen Prozessor, der eine Kombination von Anweisungssätzen implementiert, oder jegliches andere Prozessorgerät, wie zum Beispiel einen digitalen Signalprozessor. Der Prozessor 1302 ist mit Prozessorbus 1310 gekoppelt, der Datensignale zwischen dem Prozessor 1302 und anderen Komponenten in dem System 1300 überträgt. Die Elemente des Systems 1300 (zum Beispiel Grafikbeschleuniger 1312, Speicher-Controller-Hub 1316, Speicher 1320, I/O-Controller-Hub 1324, drahtloser Transceiver 1326, Flash-BIOS 1328, Netzwerk-Controller 1334, Audio-Controller 1336, serieller Erweiterungsport 1338, I/O-Controller 1340, usw.) führen ihre herkömmlichen Funktionen aus, die dem Fachmann gut bekannt sind.
  • In einer Ausführungsform beinhaltet der Prozessor 1302 internen Cache-Speicher 1304 der Ebene 1 (L1). Abhängig von der Architektur kann der Prozessor 1302 einen einzelnen internen Cache oder mehrere Ebenen interner Caches haben. Andere Ausführungsformen beinhalten eine Kombination von sowohl internen, als auch externen Caches, abhängig von der bestimmten Implementierung und den bestimmten Anforderungen. Registerdatei 1306 soll unterschiedliche Typen von Daten in verschiedenen Registern speichern, einschließlich Ganzzahlregistern, Floating-Point-Registern, Vektorregistern, eingelagerten Registern, Schattenregistern, Checkpoint-Registern, Statusregistern und Anweisungszeigerregistern.
  • Die Ausführungseinheit 1308, die eine Logik zum Ausführen von Ganzzahl- und Floating-Point-Operationen beinhaltet, befindet sich ebenfalls in dem Prozessor 1302. Der Prozessor 1302 beinhaltet in einer Ausführungsform einen Mikrocode (ucode) -ROM zum Speichern von Mikrocode, der, wenn ausgeführt, Algorithmen für bestimmte Makroanweisungen ausführen oder komplexe Szenarien handhaben soll. Hier ist Mikrocode potenziell aktualisierbar, um logische Bugs/Fixes für den Prozessor 1302 zu handhaben. Bei einer Ausführungsform beinhaltet die Ausführungseinheit 1308 Logik, um gepackten Anweisungssatz 1309 zu handhaben. Durch Einschließen des gepackten Anweisungssatzes 1309 in den Anweisungssatz eines Universalprozessors 1302 zusammen mit zugeordneten Schaltungen zum Ausführen der Anweisungen können die von vielen Multimedia-Anwendungen verwendeten Operationen durch Verwenden gepackter Daten in einem Universalprozessor 1302 ausgeführt werden. Somit werden viele Multimedia-Anwendungen beschleunigt und effizienter ausgeführt, indem die volle Breite des Datenbusses eines Prozessors zum Ausführen von Operationen an gepackten Daten verwendet wird. Dies eliminiert potenziell die Notwendigkeit, kleinere Dateneinheiten über den Datenbus des Prozessors zu übertragen, um eine oder mehrere Operationen, ein Datenelement nach dem anderen, auszuführen.
  • Alternative Ausführungsformen einer Ausführungseinheit 1308 können auch in Mikrocontrollern, eingebetteten Prozessoren, Grafikgeräten, DSP und anderen Typen von Logikschaltungen verwendet werden. Das System 1300 beinhaltet einen Speicher 1320. Der Speicher 1320 beinhaltet ein Dynamic-Random-Access-Memory (DRAM) -Gerät, ein Static-Random-Access-Memory (SRAM) -Gerät, Flash-Speichergerät oder anderes Speichergerät. Der Speicher 1320 speichert durch Datensignale dargestellte Anweisungen und/oder Daten, die von dem Prozessor 1302 ausgeführt werden sollen.
  • Es ist zu beachten, dass jegliches der oben genannten Merkmale oder Aspekte der Erfindung auf einer oder mehreren in 13 veranschaulichten Verschaltungen verwendet werden kann. Zum Beispiel implementiert eine On-Die-Interconnect (ODI), die nicht gezeigt ist, zum Koppeln interner Einheiten des Prozessors 1302 einen oder mehrere Aspekte der oben beschriebenen Erfindung. Oder die Erfindung ist einem Prozessorbus 1310 (zum Beispiel einer anderen bekannten Hochleistungsrechenverschaltung), Speicherpfad mit hoher Bandbreite 1318 zu dem Speicher 1320, Punkt-zu-Punkt-Verbindung mit dem Grafikbeschleuniger 1312 (zum Beispiel einer Peripheral-Component-Interconnect-express (PCIe) -kompatiblen Struktur), Controller-Hub-Verschaltung 1322, einer I/O- oder anderen Verschaltung (zum Beispiel USB, PCI, PCIe) zum Koppeln der anderen veranschaulichten Komponenten zugeordnet. Einige Beispiele für solche Komponenten beinhalten den Audiocontroller 1336, den Firmware-Hub (Flash-BIOS) 1328, den drahtlosen Transceiver 1326, den Datenspeicher 1324, den Legacy-I/O-Controller 1310 mit Benutzereingabe- und Tastaturschnittstellen 1342, einen seriellen Erweiterungsport 1338, wie zum Beispiel Universal-Serial-Bus (USB) und einen Netzwerkcontroller 1334. Das Datenspeichergerät 1324 kann ein Festplattenlaufwerk, ein Diskettenlaufwerk, ein CD-ROM-Gerät, ein Flash-Speichergerät oder ein anderes Massenspeichergerät umfassen.
  • Nun unter Bezugnahme auf 14, ist ein Blockdiagramm eines zweiten Systems 1400 gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 14 gezeigt, ist Mehrfachprozessorsystem 1400 ein Punkt-zu-Punkt-Verschaltungssystem und beinhaltet ersten Prozessor 1470 und zweiten Prozessor 1480, die über Punkt-zu-Punkt-Verschaltung 1450 gekoppelt sind. Jeder der Prozessoren 1470 und 1480 kann eine Version eines Prozessors sein. In einer Ausführungsform sind 1452 und 1454 Teil einer seriellen Punkt-zu-Punkt-kohärenten Verschaltungsstruktur, wie zum Beispiel einer Hochleistungsarchitektur. Als ein Ergebnis kann die Erfindung innerhalb der QPI-Architektur implementiert werden.
  • Während mit nur zwei Prozessoren 1470, 1480 gezeigt, versteht es sich, dass der Umfang der vorliegenden Erfindung nicht darauf beschränkt ist. In anderen Ausführungsformen können ein oder mehrere zusätzliche Prozessoren in einem gegebenen Prozessor vorhanden sein.
  • Die Prozessoren 1470 und 1480 sind einschließlich Integrated-Memory-Controller-Einheiten 1472 bzw. 1482 gezeigt. Der Prozessor 1470 beinhaltet als Teil seiner Bussteuereinheiten Punkt-zu-Punkt (P-P) -Schnittstellen 1476 und 1478; gleichermaßen beinhaltet der zweite Prozessor 1480 P-P-Schnittstellen 1486 und 1488. Die Prozessoren 1470 und 1480 können Informationen über eine Punkt-zu-Punkt (P-P)-Schnittstelle 1450 durch Verwenden der P-P-Schnittstellenschaltungen 1478 bzw. 1488 austauschen. Wie in 14 gezeigt, koppeln IMC 1472 und 1482 die Prozessoren mit jeweiligen Speichern, nämlich Speicher 1432 und Speicher 1434, die Teile eines lokal an die jeweiligen Prozessoren angehängten Hauptspeichers sein können.
  • Die Prozessoren 1470, 1480 tauschen jeweils Informationen über die individuellen P-P-Schnittstellen 1452, 1454 mit Chipsatz 1490 durch Verwenden der Punkt-zu-Punkt-Schnittstellen-Schaltkreise 1476, 1494, 1486, 1498 aus. Der Chipsatz 1490 tauscht auch Informationen mit Hochleistungsgrafikschaltung 1438 über Schnittstellenschaltung 1492 entlang Hochleistungsgrafikverschaltung 1439 aus.
  • Ein geteilter Cache (nicht gezeigt) kann in einem der beiden Prozessoren oder außerhalb beider Prozessoren enthalten sein; jedoch kann er über eine P-P-Verschaltung mit den Prozessoren verbunden sein, sodass lokale Cache-Informationen eines oder beider Prozessoren in dem geteilten Cache gespeichert werden können, wenn ein Prozessor in einen Niederleistungsmodus gesetzt wird.
  • Der Chipsatz 1490 kann über Schnittstelle 1496 mit erstem Bus 1416 gekoppelt werden. In einer Ausführungsform kann der erste Bus 1416 ein Peripheral Component Interconnect (PCI) -Bus oder ein Bus, wie zum Beispiel ein PCI-Express-Bus oder ein anderer I/O-Verschaltungsbus, der dritten Generation sein, obwohl der Umfang der vorliegenden Erfindung nicht so beschränkt ist.
  • Wie in 14 gezeigt, sind verschiedene I/O-Geräte 1414 zusammen mit Busbrücke 1418, die den ersten Bus 1416 mit zweitem Bus 1420 koppelt, mit dem ersten Bus 1416 gekoppelt. In einer Ausführungsform beinhaltet der zweite Bus 1420 einen Low-Pin-Count (LPC) -Bus. Verschiedene Geräte sind in einer Ausführungsform mit dem zweiten Bus 1420 gekoppelt, einschließlich zum Beispiel Tastatur und/oder Maus 1422, Kommunikationsgeräte 1427 und Speichereinheit 1428, wie zum Beispiel ein Plattenlaufwerk oder anderes Massenspeichergerät, das oft Befehle/Code und Daten 1430 in einer Ausführungsform beinhaltet. Ferner ist ein mit dem zweiten Bus 1420 gekoppelter Audio-I/O 1424 gezeigt. Es ist zu beachten, dass andere Architekturen möglich sind, wobei die enthaltenen Komponenten und Verschaltungsarchitekturen variieren. Zum Beispiel kann ein System statt der Punkt-zu-Punkt-Architektur von 14 einen Multi-Drop-Bus oder eine andere solche Architektur implementieren.
  • Wendet man sich als nächstes 15 zu, ist eine Ausführungsform eines System-On-Chip (SOC) -Designs gemäß den Erfindungen dargestellt. Als ein spezifisches veranschaulichendes Beispiel ist SOC 1500 in einem Benutzergerät (User Equipment - UE) enthalten. In einer Ausführungsform bezieht sich UE auf jegliches Gerät, das von einem Endverbraucher zum Kommunizieren verwendet wird, wie zum Beispiel ein tragbares Telefon, Smartphone, Tablet, ultradünnes Notebook, Notebook mit Breitbandadapter oder jegliches andere ähnliche Kommunikationsgerät. Oft verbindet sich ein UE mit einer Basisstation oder einem Knoten, der potentiell in seiner Natur einer Mobilstation (MS) in einem GSM-Netzwerk entspricht.
  • Hier beinhaltet der SOC 1500 zwei Kerne - 1706 und 1507. Ähnlich der Diskussion oben können die Kerne 1506 und 1507 einer Anweisungssatzarchitektur entsprechen, wie zum Beispiel einem lntel®-Architecture-Core™ -basierten Prozessor, einem Advanced-Micro-Devices, Inc. (AMD) -Prozessor, einem MIPS-basierten Prozessor, einem ARMbasierten Prozessor-Design oder einem Kunden davon, sowie ihren Lizenznehmern oder Anwendern. Die Kerne 1506 und 1507 sind mit Cache-Steuerung 1508 gekoppelt, die Busschnittstelleneinheit 1509 und L2-Cache-Speicher 1511 zugeordnet ist, um mit anderen Teilen des Systems 1500 zu kommunizieren. Die Verschaltung 1510 beinhaltet eine On-Chip-Verschaltung, wie zum Beispiel eine IOSF, AMBA oder andere oben diskutierte Verschaltung, die potenziell einen oder mehrere hierin beschriebene Aspekte implementiert.
  • Die Schnittstelle 1510 stellt Kommunikationskanäle zu den anderen Komponenten bereit, wie zum Beispiel Subscriber-Identity-Module (SIM) 1530 zum Verknüpfen mit einer SIM-Karte, Boot-ROM 1535 zum Halten von Boot-Code zur Ausführung durch die Kerne 1506 und 1507 zum Initialisieren und Starten des SOC 1500, SDRAM-Controller 1540 zum Verknüpfen mit externem Speicher (zum Beispiel DRAM 1560), Flash-Controller 1545 zum Verbinden mit nichtflüchtigem Speicher (zum Beispiel Flash 1565), periphere Steuerung 1550 (zum Beispiel Serial Peripheral Interface) zum Verknüpfen mit Peripheriegeräten, Video-Codecs 1520 und Videoschnittstelle 1525 zum Anzeigen und Empfangen von Eingaben (zum Beispiel berührungsaktivierte Eingaben), GPU 1515 zum Ausführen grafikbezogener Berechnungen, usw. Jegliche dieser Schnittstellen kann Aspekte der hierin beschriebenen Erfindung enthalten.
  • Zusätzlich veranschaulicht das System Peripheriegeräte zur Kommunikation, wie zum Beispiel Bluetooth-Modul 1570, 3G-Modem 1575, GPS 1585 und WiFi 1585. Es ist zu beachten, wie oben erwähnt, dass ein UE ein Funkgerät zur Kommunikation beinhaltet. Als ein Ergebnis sind diese peripheren Kommunikationsmodule nicht alle erforderlich. In einem UE soll jedoch eine Form eines Funkgeräts zur externen Kommunikation enthalten sein.
  • Obwohl die vorliegende Erfindung mit Bezug auf eine begrenzte Anzahl von Ausführungsformen beschrieben wurde, werden Fachleute zahlreiche Modifikationen und Varianten davon zu würdigen wissen. Es ist beabsichtigt, dass die angehängten Ansprüche alle solchen Modifikationen und Varianten, wie sie in den wahren Geist und Umfang dieser vorliegenden Erfindung fallen, abdecken.
  • Ein Design kann durch verschiedene Stufen gehen, von Gestaltung zur Simulation zur Herstellung. Daten, die ein Design repräsentieren, können das Design in einer Anzahl von Weisen repräsentieren. Zunächst kann die Hardware, was in Simulationen sinnvoll ist, unter Verwendung einer Hardware-Beschreibungssprache oder einer anderen funktionalen Beschreibungssprache repräsentiert werden. Zusätzlich kann in manchen Stufen des Designprozesses ein Schaltungsebenenmodell mit Logik und/oder Transistor-Gates erstellt werden. Darüber hinaus erreichen die meisten Designs zu einem Zeitpunkt ein Datenniveau, das die physikalische Platzierung verschiedener Geräte in dem Hardware-Modell repräsentiert. In dem Fall, bei dem herkömmliche Halbleiterherstellungstechniken verwendet werden, können die Daten, die das Hardware-Modell repräsentieren, die Daten sein, die das Vorhandensein oder das Nichtvorhandensein verschiedener Merkmale auf unterschiedlichen Maskenschichten für Masken, die zum Herstellen der integrierten Schaltung verwendet werden, spezifizieren. In jeglicher Repräsentation des Designs können die Daten in jeglicher Form eines maschinenlesbaren Mediums gespeichert werden. Ein Speicher oder eine magnetische oder optische Speicherung, wie eine Disk, kann das maschinenlesbare Medium zum Speichern von Informationen sein, die über optische oder elektrische Wellen übertragen werden, die moduliert oder anderweitig erzeugt werden, um solche Informationen zu übertragen. Wenn eine elektrische Trägerwelle, die den Code oder das Design anzeigt oder trägt, in dem Ausmaß, in dem Kopieren, Puffern oder Neuübermittlung des elektrischen Signals ausgeführt wird, übertragen wird, wird eine neue Kopie erstellt. Somit kann ein Kommunikationsanbieter oder ein Netzanbieter auf einem greifbaren, maschinenlesbaren Medium, zumindest zeitweise einen Gegenstand, wie zum Beispiel in eine Trägerwelle codierte Informationen, unter Ausführung von Techniken von Ausführungsformen der vorliegenden Erfindung speichern.
  • Ein Modul, so wie es hier verwendet wird, bezieht sich auf jegliche Kombination von Hardware, Software und/oder Firmware. Ein Modul beinhaltet beispielsweise Hardware, wie etwa einen Mikrocontroller, der einem nichtflüchtigen Medium zugeordnet ist, zum Speichern von Code, der dazu angepasst ist, durch den Mikrocontroller ausgeführt zu werden. Daher bezieht sich eine Bezugnahme auf ein Modul in einer Ausführungsform auf die Hardware, die besonders konfiguriert ist zum Erkennen und/oder Ausführen des Codes, der auf einem nichtflüchtigen Medium gehalten werden soll. Weiterhin bezieht sich Verwendung eines Moduls in einer anderen Ausführungsform auf das nichtflüchtige Medium einschließlich des Codes, der besonders dazu angepasst ist, durch den Mikrocontroller ausgeführt zu werden, um die vorgegebenen Operationen auszuführen. Und wie gefolgert werden kann, kann sich der Term Modul (in diesem Beispiel) in noch einer weiteren Ausführungsform auf die Kombination des Mikrocontrollers und des nichtflüchtigen Mediums beziehen. Häufig variieren Modulgrenzen, die als separat dargestellt sind, allgemein und überlappen sich potentiell. Zum Beispiel können sich ein erstes und ein zweites Modul Hardware, Software, Firmware oder eine Kombination davon teilen, während potentiell eine unabhängige Hardware, Software oder Firmware zurückgehalten wird. Bei einer Ausführungsform beinhaltet die Verwendung des Terms Logik Hardware, wie zum Beispiel Transistoren, Register oder andere Hardware, wie zum Beispiel programmierbare Logikgeräte.
  • Verwendung der Phrase „dazu ausgelegt“ in einer Ausführungsform bezieht sich auf Anordnen, Zusammenstellen, Herstellen, zum Verkauf anbieten, Importieren und/oder Designen einer Vorrichtung, von Hardware, Logik oder einem Element, um eine ausgewiesene oder bestimmte Aufgabe auszuführen. In diesem Beispiel ist eine Vorrichtung oder ein Element davon, die/das nicht arbeitet, noch „dazu ausgelegt“ eine ausgewiesene Aufgabe auszuführen, wenn es designt, gekoppelt und/oder verschaltet ist, um die ausgewiesene Aufgabe auszuführen. Als rein veranschaulichendes Beispiel kann ein Logik-Gatter während des Betriebs eine 0 oder eine 1 bereitstellen. Aber ein Logik-Gatter, das „dazu ausgelegt“ ist ein Freischaltsignal an einen Taktgeber bereitzustellen, beinhaltet nicht jedes potentielle Logik-Gatter, das eine 1 oder 0 bereitstellen kann. Stattdessen ist das Logik-Gatter eines, das auf eine Weise gekoppelt ist, dass während des Betriebs die Ausgabe von 1 oder 0 den Taktgeber freischalten soll. Es ist erneut zu beachten, dass Verwendung des Terms „dazu ausgelegt“ keinen Betrieb erfordert, sondern sich stattdessen auf den latenten Zustand einer Vorrichtung, von Hardware und/oder einem Element fokussiert, wobei in dem latenten Zustand die Vorrichtung, Hardware und/oder das Element dazu designt ist, eine bestimmte Aufgabe auszuführen, wenn die Vorrichtung, Hardware und/oder das Element in Betrieb sind.
  • Weiterhin bezieht sich die Verwendung der Phrasen „dazu geeignet“ und/oder „betreibbar zum“ in einer Ausführungsform auf eine Vorrichtung, Logik, Hardware und/oder ein Element, die/das auf eine solche Weise designt sind, Verwendung der Vorrichtung, Logik, Hardware und/oder des Elements auf eine spezifische Weise zu ermöglichen. Wie oben ist zu beachten, dass sich eine Verwendung von dazu geeignet oder betreibbar zum in einer Ausführungsform auf den latenten Zustand einer Vorrichtung, Logik, Hardware und/oder eines Elements bezieht, wobei die Vorrichtung, Logik, Hardware und/oder das Element nicht in Betrieb ist, aber auf eine solche Weise designt ist, Verwendung einer Vorrichtung in einer spezifizierten Weise zu ermöglichen.
  • Ein Wert, wie hierin verwendet, beinhaltet jegliche beliebige bekannte Repräsentation einer Zahl, eines Zustands, eines logischen Zustands oder eines binären logischen Zustands. Häufig wird die Verwendung von Logikpegeln, Logikwerten oder von logischen Werten auch als 1 und 0 bezeichnet, was einfach binäre Logikzustände repräsentiert. Beispielsweise bezieht sich 1 auf einen hohen Logikpegel, und 0 bezieht sich auf einen niedrigen Logikpegel. In einer Ausführungsform kann eine Speicherzelle, wie zum Beispiel eine Transistor- oder Flash-Zelle, zum Halten eines einzigen logischen Werts oder mehrerer logischer Werte geeignet sein. Allerdings sind andere Repräsentationen von Werten in Computersystemen verwendet worden. Zum Beispiel kann die Dezimalzahl zehn auch als ein Binärwert von 1010 und ein hexadezimaler Buchstabe A dargestellt werden. Deshalb beinhaltet ein Wert jegliche Darstellung von Information, die in einem Computersystem gehalten werden kann.
  • Darüber hinaus können Zustände durch Werte oder Abschnitte von Werten repräsentiert werden. Beispielsweise kann ein erster Wert, wie etwa eine logische Eins, einen Standard- oder Anfangszustand repräsentieren, wohingegen ein zweiter Wert, wie etwa eine logische Null, einen Nichtstandardzustand repräsentieren kann. Zusätzlich beziehen sich die Terme Reset und Set in einer Ausführungsform jeweils auf einen Standard- bzw. einen aktualisierten Wert oder Zustand. Beispielsweise beinhaltet ein Standardwert potentiell einen hohen logischen Wert, das heißt Reset, wohingegen ein aktualisierter Wert potentiell einen tiefen logischen Wert, das heißt Set, beinhaltet. Es ist zu beachten, dass jegliche Kombination von Werten verwendet werden kann, um jegliche Anzahl von Zuständen zu repräsentieren.
  • Die oben dargelegten Ausführungsformen von Verfahren, Hardware, Software, Firmware oder Code können über auf einem maschinenzugreifbaren, maschinenlesbaren, computerzugreifbaren oder computerlesbaren Medium gespeicherte Instruktionen oder Code implementiert sein, welche durch ein Verarbeitungselement ausführbar sind. Ein nichtflüchtiges maschinenzugreifbares/-lesbares Medium beinhaltet jeglichen Mechanismus, der Informationen in einer durch eine Maschine, wie zum Beispiel einen Computer oder ein elektronisches System, lesbaren Form bereitstellt (das heißt speichert und/oder überträgt). Beispielsweise beinhaltet ein nichtflüchtiges, maschinenzugreifbares Medium Random-Access-Memory (RAM), wie zum Beispiel Static-RAM (SRAM) oder Dynamic-RAM (DRAM); ROM; magnetisches oder optisches Speichermedium; Flash-Speichergeräte; elektrische Speichergeräte; optische Speichergeräte; akustische Speichergeräte; andere Formen von Speichergeräten zum Halten von Informationen, die von flüchtigen (propagierten) Signalen (zum Beispiel Trägerwellen, Infrarotsignalen, Digitalsignalen), usw., empfangen werden, die von den nichtflüchtigen Medien unterschieden werden müssen, die Informationen davon empfangen können.
  • Zum Programmieren von Logik verwendete Instruktionen, um Ausführungsformen der Erfindung auszuführen, können innerhalb eines Speichers, wie zum Beispiel DRAM, Cache, Flash-Speicher oder andere Speicherung, in dem System gespeichert werden. Darüber hinaus können die Instruktionen über ein Netzwerk oder mittels anderer computerlesbarer Medien verteilt werden. Somit kann ein maschinenlesbares Medium unter anderem jeglichen Mechanismus zum Speichern oder Übermitteln von Informationen in einer Form, die durch eine Maschine (zum Beispiel einen Computer) gelesen werden kann, beinhalten, wie etwa: Floppy Disks, optische Disks, Compact Disk, Read-Only-Memory (CD-ROM) und magneto-optische Disks, Read-Only-Memory (ROM), Random-Access-Memory (RAM), Erasable-Programmable-Read-Only-Memory (EPROM), Electrically-Erasable-Programmable-Read-Only-Memory (EEPROM), magnetische oder optische Karten, Flash-Speicher oder eine greifbare, maschinenlesbare Speicherung, die bei der Informationsübermittlung über das Internet über elektrische, optische, akustische oder andere Formen von propagierten Signalen (z. B. Trägerwellen, Infrarotsignale, Digitalsignale usw.) verwendet werden. Dementsprechend beinhaltet das computerlesbare Medium jegliche Art von greifbarem maschinenlesbaren Medium, das zum Speichern oder Übertragen elektronischer Instruktionen oder Informationen in einer durch eine Maschine (zum Beispiel einen Computer) lesbaren Form geeignet ist.
  • Die folgenden Beispiele betreffen Ausführungsformen gemäß dieser Spezifikation. Beispiel 1 kann ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium, hardware- und/oder softwarebasierte Logik, ein Verfahren und eine Vorrichtung mit Speicher zum Speichern eines bestimmten Registers eines ersten Geräts und einer zumindest teilweise in Hardware implementierten Logik der physikalischen Schicht bereitstellen. Die Logik der physikalischen Schicht ist ausführbar oder anderweitig verwendbar, um auf Daten von dem bestimmten Register zuzugreifen, wobei das erste Gerät über eine Verbindung mit einem zweiten Gerät verbunden ist, die Verbindung mindestens einen Retimer beinhaltet, das bestimmte Register Anfragen entspricht, die in In-Band-Transaktionen mit dem Retimer gesendet werden sollen, und die Daten einer bestimmten Transaktion mit dem - Retimer entsprechen und mindestens einen geordneten Satz erzeugen, um einen Untersatz von mit den Daten codierten Bits zu beinhalten, wobei der geordnete Satz auf der Verbindung gesendet werden soll, und der Untersatz von Bits von dem Retimer in der bestimmten Transaktion verarbeitet werden soll.
  • Beispiel 2 kann den Gegenstand von Beispiel 1 beinhalten, wobei die bestimmte Transaktion eine Anforderung zum Lesen von Daten von einem Register des Retimers beinhaltet und die Anforderung von den Daten erzeugt wird.
  • Beispiel 3 kann den Gegenstand eines der Beispiele 1-2 beinhalten, wobei die bestimmte Transaktion eine Anforderung zum Schreiben von Daten an ein Register des Retimers beinhaltet und die Anforderung von den Daten erzeugt wird.
  • Beispiel 4 kann den Gegenstand eines der Beispiele 1-3 beinhalten, wobei die Verbindung mehrere Retimer beinhaltet, der Retimer einen bestimmten der mehreren Retimer beinhaltet und der Untersatz von Bits ferner dazu kodiert ist, zu identifizieren, dass die bestimmte Transaktion für den bestimmten Retimer ist.
  • Beispiel 5 kann den Gegenstand eines der Beispiele 1-4 beinhalten, wobei der Untersatz von Bits reservierte Bits des geordneten Satzes, wie gemäß einem bestimmten Protokoll definiert, beinhaltet.
  • Beispiel 6 kann den Gegenstand von Beispiel 5 beinhalten, wobei das bestimmte Protokoll ein Peripheral-Component-Interconnect-Express (PCIe) -basiertes Protokoll beinhaltet und der geordnete Satz mit dem PCIe-basierten Protokoll konform ist.
  • Beispiel 7 kann den Gegenstand eines der Beispiele 5-6 beinhalten, wobei der geordnete Satz einen PCIe-SKP-geordneten Satz beinhaltet.
  • Beispiel 8 kann den Gegenstand eines der Beispiele 1-7 beinhalten, wobei der geordnete Satz einen ersten geordneten Satz beinhaltet und die Logik der physikalischen Schicht ferner einen von dem zweiten Gerät erzeugten zweiten geordneten Satz empfangen soll, wobei der zweite geordnete Satz einen Untersatz von Bits beinhaltet, die von dem Retimer als Antwort auf den kodierten Untersatz von Bits des ersten geordneten Satzes kodiert werden.
  • Beispiel 9 kann den Gegenstand von Beispiel 8 beinhalten, wobei die Logik der physikalischen Schicht den zweiten geordneten Satz als eine Quittierung des ersten geordneten Satzes in einem Handshake identifizieren soll.
  • Beispiel 10 kann den Gegenstand eines der Beispiele 8-9 beinhalten, wobei der Untersatz von Bits des zweiten geordneten Satzes mit Daten kodiert wird, die einer Antwort durch den Retimer in der bestimmten Transaktion entsprechen.
  • Beispiel 11 kann den Gegenstand von Beispiel 10 beinhalten, wobei die bestimmte Transaktion ein Lesen oder Schreiben eines Registers des Retimers beinhaltet.
  • Beispiel 12 kann den Gegenstand eines der Beispiele 10-11 beinhalten, wobei das bestimmte Register ein erstes Register beinhaltet, der Speicher ferner ein zweites Register speichert und das zweite Register von dem Retimer in den In-Band-Transaktionen empfangene Antworten speichert.
  • Beispiel 13 kann den Gegenstand von Beispiel 12 beinhalten, wobei Systemsoftware zu dem ersten Register schreibt und von dem zweiten Register liest.
  • Beispiel 14 kann den Gegenstand eines der Beispiele 1-13 beinhalten, wobei der Untersatz von Bits ein oder mehrere Fehlererkennungsbits zur Verwendung durch den Retimer beim Identifizieren eines Bitfehlers in dem Untersatz von Bits beinhaltet.
  • Beispiel 15 kann den Gegenstand von Beispiel 14 beinhalten, wobei die Fehlererkennungsbits einen Cyclic-Redundancy-Check (CRC) -Wert beinhalten.
  • Beispiel 16 kann den Gegenstand eines der Beispiele 1-15 beinhalten, wobei die Logik der physikalischen Schicht den geordneten Satz beim Training der Verbindung ohne Bezug auf ein Register des Retimers verwenden soll.
  • Beispiel 17 kann ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium, hardware- und/oder softwarebasierte Logik, ein Verfahren und eine Vorrichtung mit einem Retimer einschließlich eines Konfigurationsregisters und einer Logik der physikalischen Schicht bereitstellen, um einen ersten geordneten Satzes von einem ersten Gerät, das einen Untersatz von mit Daten kodierten Bits enthält, um einen dem Konfigurationsregister entsprechenden Befehl zu identifizieren, zu empfangen, den Untersatz von Bits zu dekodieren und eine Operation an dem Konfigurationsregister basierend auf dem Befehl auszuführen, wobei der Retimer einen Kanal erweitert, der das erste Gerät mit einem zweiten Gerät verbindet.
  • Beispiel 18 kann den Gegenstand von Beispiel 17 beinhalten, wobei die Logik der physikalischen Schicht ferner Ergebnisdaten entsprechend der Ausführung der Operation erzeugen soll, einen zweiten geordneten Satz von dem zweiten Gerät empfangen soll, einen Untersatz von Bits in dem zweiten geordneten Satz mit den Ergebnisdaten kodieren soll und den zweiten geordneten Satz mit dem kodierten Untersatz von Bits an das erste Gerät senden soll.
  • Beispiel 19 kann den Gegenstand eines der Beispiele 17-18 beinhalten, wobei dem Retimer die Verbindungsschicht- und Transaktionsschichtlogik fehlt.
  • Beispiel 20 kann ein System, einen maschinenlesbaren Speicher, ein maschinenlesbares Medium, hardware- und/oder softwarebasierte Logik bereitstellen, die ausführbar ist, um Daten in ein erstes Register eines ersten Geräts zu schreiben, wobei das erste Gerät über eine Verbindung mit einem zweiten Gerät verbunden ist, die Verbindung mindestens. einen Retimer enthält, das erste Register einem Konfigurationsregister des Retimers entspricht, die Daten einer Transaktion entsprechen, um auf das Konfigurationsregister zuzugreifen, ein ausgewiesener Untersatz von Bits in einer ersten Instanz eines geordneten Satzes mit den Daten kodiert werden soll, und die erste Instanz des geordneten Satzes mit dem kodierten Untersatz von Bits über den Retimer zu dem zweiten Gerät gesendet werden soll und Daten von einem zweiten Register des ersten Geräts lesen soll, wobei die Daten kodierte Daten beinhalten, die durch den Retimer in einem Untersatz von Bits in einer zweiten Instanz des geordneten Satzes an dem ersten Gerät empfangen werden.
  • Beispiel 21 kann ein System bereitstellen, das ein System mit einem Retimer, einem ersten Gerät und einem zweiten Gerät, das mit dem ersten Gerät durch eine Verbindung, die den Retimer beinhaltet, verbunden ist, bereitstellen kann. Das zweite Gerät kann eine zumindest teilweise in Hardware implementierte Logik der physikalischen Schicht beinhalten, wobei die Logik der physikalischen Schicht mindestens einen geordneten Satz erzeugen soll, um einen Untersatz von Bits zu beinhalten, die dazu kodiert sind, eine Anforderung für den Retimer anzugeben, wobei der geordnete Satz auf der Verbindung gesendet werden soll und ein anderer Untersatz von Bits des geordneten Satzes von dem ersten Gerät beim Trainieren der Verbindung verwendet werden soll.
  • Beispiel 22 kann den Gegenstand von Beispiel 21 beinhalten, wobei das zweite Gerät ferner einen Speicher zum Speichern eines Registers beinhaltet, um Daten zum Einbetten in den geordneten Satz bereitzustellen.
  • Beispiel 23 kann den Gegenstand von Beispiele 22 beinhalten, wobei die Logik der physikalischen Schicht ferner einen von dem ersten Gerät erzeugten zweiten geordneten Satz empfangen soll, wobei der zweite geordnete Satz einen Untersatz von Bits beinhaltet, die von dem Retimer als Antwort auf den kodierten Untersatz von Bits des ersten geordneten Satzes kodiert werden.
  • Beispiel 24 kann den Gegenstand von Beispiel 23 beinhalten, wobei das Register ein erstes Register beinhaltet und der Speicher ferner ein zweites Register beinhaltet, um die Antwort des Retimers aufzuzeichnen.
  • Beispiel 25 kann den Gegenstand von Beispiel 24 beinhalten, das ferner Systemsoftware beinhaltet, um zu dem ersten Register zu schreiben und von dem zweiten Register zu lesen.
  • Durchweg bedeutet in dieser Spezifikation Bezugnahme auf „(genau) eine Ausführungsform“ oder „eine Ausführungsform“, dass ein in Verbindung mit der Ausführungsform beschriebenes bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten ist. Somit beziehen sich die Erscheinungen der Phrasen „in (genau) einer Ausführungsform“ oder „in einer Ausführungsform“ an verschiedenen Stellen über diese Spezifikation hinweg nicht alle notwendigerweise auf dieselbe Ausführungsform. Darüber hinaus können die bestimmten Merkmale, Strukturen oder Charakteristiken in einer oder mehreren Ausführungsformen auf jegliche geeignete Weise kombiniert werden.
  • In der vorhergehenden Spezifikation wurde unter Bezugnahme auf spezifische Ausführungsbeispiele eine detaillierte Beschreibung gegeben. Es ist jedoch offensichtlich, dass verschiedene Modifikationen und Änderungen daran vorgenommen werden können, ohne vom breiteren Geist und Umfang der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abzuweichen. Die Spezifikation und die Zeichnungen sind dementsprechend eher in einem veranschaulichenden Sinne als in einem beschränkenden Sinne zu betrachten. Darüber hinaus bezieht sich die vorstehende Verwendung von Ausführungsform und anderer beispielhafter Sprache nicht notwendigerweise auf dieselbe Ausführungsform oder dasselbe Beispiel, kann sich aber auf andere und unterschiedliche Ausführungsformen sowie potentiell auf dieselbe Ausführungsform beziehen.

Claims (47)

  1. Vorrichtung, die Folgendes umfasst: Speicher, um ein bestimmtes Register eines ersten Geräts zu speichern; und Logik der physikalischen Schicht, die zumindest teilweise in Hardware implementiert ist, wobei die Logik der physikalischen Schicht Folgendes ermöglichen soll: auf Daten von dem bestimmten Register zuzugreifen, wobei das erste Gerät über eine Verbindung mit einem zweiten Gerät verbunden ist, die Verbindung mindestens einen Retimer umfasst, das bestimmte Register Anfragen entspricht, die in In-Band-Transaktionen mit dem Retimer gesendet werden sollen, und die Daten einer bestimmten Transaktion mit dem Retimer entsprechen; und mindestens einen geordneten Satz zu erzeugen, um einen Untersatz von mit den Daten codierten Bits zu umfassen, wobei der geordnete Satz auf der Verbindung gesendet werden soll und der Untersatz von Bits von dem Retimer in der bestimmten Transaktion verarbeitet werden soll.
  2. Vorrichtung nach Anspruch 1, wobei die bestimmte Transaktion eine Anforderung zum Lesen von Daten von einem Register des Retimers umfasst und die Anforderung von den Daten erzeugt wird.
  3. Vorrichtung nach Anspruch 1, wobei die bestimmte Transaktion eine Anforderung zum Schreiben von Daten an ein Register des Retimers umfasst und die Anforderung von den Daten erzeugt wird.
  4. Vorrichtung nach Anspruch 1, wobei die Verbindung mehrere Retimer umfasst, der Retimer einen bestimmten der mehreren Retimer umfasst und der Untersatz von Bits ferner dazu kodiert ist, zu identifizieren, dass die bestimmte Transaktion für den bestimmten Retimer ist.
  5. Vorrichtung nach Anspruch 1, wobei der Untersatz von Bits reservierte Bits des geordneten Satzes, wie gemäß einem bestimmten Protokoll definiert, umfasst.
  6. Vorrichtung nach Anspruch 5, wobei das bestimmte Protokoll ein Peripheral-Component-Interconnect-Express (PCIe) -basiertes Protokoll umfasst und der geordnete Satz mit dem PCIe-basierten Protokoll konform ist.
  7. Vorrichtung nach Anspruch 5, wobei der geordnete Satz einen PCIe-SKP-geordneten Satz umfasst.
  8. Vorrichtung nach Anspruch 1, wobei der geordnete Satz einen ersten geordneten Satz umfasst und die Logik der physikalischen Schicht ferner einen von dem zweiten Gerät erzeugten zweiten geordneten Satz empfangen soll, wobei die zweite Ordnung einen Untersatz von Bits umfasst, die von dem Retimer als Antwort auf den kodierten Untersatz von Bits des ersten geordneten Satzes kodiert werden.
  9. Vorrichtung nach Anspruch 8, wobei die Logik der physikalischen Schicht den zweiten geordneten Satz als eine Quittierung des ersten geordneten Satzes in einem Handshake identifizieren soll.
  10. Vorrichtung nach Anspruch 8, wobei der Untersatz von Bits des zweiten geordneten Satzes mit Daten kodiert wird, die einer Antwort durch den Retimer in der bestimmten Transaktion entsprechen.
  11. Vorrichtung nach Anspruch 10, wobei die bestimmte Transaktion ein Lesen oder Schreiben eines Registers des Retimers einbezieht.
  12. Vorrichtung nach Anspruch 10, wobei das bestimmte Register ein erstes Register umfasst, der Speicher ferner ein zweites Register speichert und das zweite Register von dem Retimer in den In-Band-Transaktionen empfangene Antworten speichert.
  13. Vorrichtung nach Anspruch 12, wobei Systemsoftware zu dem ersten Register schreibt und von dem zweiten Register liest.
  14. Vorrichtung nach Anspruch 1, wobei der Untersatz von Bits ein oder mehrere Fehlererkennungsbits zur Verwendung durch den Retimer beim Identifizieren eines Bitfehlers in dem Untersatz von Bits umfasst.
  15. Vorrichtung nach Anspruch 14, wobei die Fehlererkennungsbits einen Cyclic-Redundancy-Check (CRC) -Wert umfassen.
  16. Vorrichtung nach Anspruch 1, wobei die Logik der physikalischen Schicht den geordneten Satz beim Training der Verbindung ohne Bezug auf ein Register des Retimers verwenden soll.
  17. Vorrichtung nach Anspruch 1, die ferner das erste Gerät umfasst.
  18. Vorrichtung, die Folgendes umfasst: einen Retimer, der Folgendes umfasst: ein Konfigurationsregister; Logik der physikalischen Schicht, um: einen ersten geordneten Satz von einem ersten Gerät, das einen Untersatz von Bits umfasst, die mit Daten zum Identifizieren eines dem Konfigurationsregister entsprechenden Befehls kodiert sind, zu empfangen; den Untersatz von Bits zu dekodieren; eine Operation auf dem Konfigurationsregister basierend auf dem Befehl auszuführen, wobei der Retimer einen Kanal, der das erste Gerät mit einem zweiten Gerät verbindet, erweitert.
  19. Vorrichtung nach Anspruch 18, wobei die Logik der physikalischen Schicht ferner: Ergebnisdaten entsprechend der Ausführung der Operation erzeugen soll; einen zweiten geordneten Satz von dem zweiten Gerät empfangen soll; einen Untersatz von Bits in dem zweiten geordneten Satz mit den Ergebnisdaten kodieren soll; und den zweiten geordneten Satz mit dem kodierten Untersatz von Bits an das erste Gerät senden soll.
  20. Vorrichtung nach Anspruch 18, wobei jeder der ersten und zweiten geordneten Sätze Instanzen eines bestimmten definierten geordneten Satzes umfasst.
  21. Vorrichtung nach Anspruch 18, wobei der Retimer keine Verbindungsschicht und keine Transaktionsschichtlogik hat.
  22. Vorrichtung nach Anspruch 18, wobei der bestimmte geordnete Satz einen gemäß einem Peripheral-Component-Interconnect-Express (PCIe) -basierten Protokoll geordneten Satz umfasst.
  23. Vorrichtung nach Anspruch 22, wobei der geordnete Satz einen PCIe-SKP-geordneten Satz umfasst.
  24. Computerlesbarer Speicher mit darauf gespeichertem Code, wobei der Code durch einen Prozessor ausführbar ist, um: Daten in ein erstes Register eines ersten Geräts zu schreiben, wobei das erste Gerät über eine Verbindung mit einem zweiten Gerät verbunden ist, die Verbindung mindestens einen Retimer umfasst, das erste Register einem Konfigurationsregister des Retimers entspricht, die Daten einer Transaktion entsprechen, um auf das Konfigurationsregister zuzugreifen, ein ausgewiesener Untersatz von Bits in einer ersten Instanz eines geordneten Satzes mit den Daten kodiert werden soll, und die erste Instanz des geordneten Satzes mit dem kodierten Untersatz von Bits über den Retimer zu dem zweiten Gerät gesendet werden soll; und Daten von einem zweiten Register des ersten Geräts zu lesen, wobei die Daten kodierte Daten beinhalten, die durch den Retimer in einem Untersatz von Bits in einer zweiten Instanz des geordneten Satzes an dem ersten Gerät empfangen werden.
  25. System, das Folgendes umfasst: einen Retimer; ein erstes Gerät; und ein mit dem ersten Gerät verbundenes zweites Gerät, das den Retimer umfasst, wobei das zweite Gerät Folgendes umfasst: zumindest teilweise in Hardware implementierte Logik der physikalischen Schicht, wobei die Logik der physikalischen Schicht mindestens einen geordneten Satz erzeugen soll, um einen Untersatz von Bits zu umfassen, die dazu kodiert sind, eine Anforderung für den Retimer anzugeben, wobei der geordnete Satz auf der Verbindung gesendet werden soll und ein anderer Untersatz von Bits des geordneten Satzes von dem ersten Gerät beim Trainieren der Verbindung verwendet werden soll.
  26. System nach Anspruch 25, wobei das zweite Gerät ferner einen Speicher zum Speichern eines Registers umfasst, um Daten zum Einbetten in den geordneten Satz bereitzustellen.
  27. System nach Anspruch 26, wobei die Logik der physikalischen Schicht ferner einen von dem ersten Gerät erzeugten zweiten geordneten Satz empfangen soll, wobei der zweite geordnete Satz einen Untersatz von Bits umfasst, die von dem Retimer als Antwort auf den kodierten Untersatz von Bits des ersten geordneten Satzes kodiert werden.
  28. System nach Anspruch 27, wobei das Register ein erstes Register umfasst und der Speicher ferner ein zweites Register umfasst, um die Antwort des Retimers aufzuzeichnen.
  29. System nach Anspruch 28, das ferner Systemsoftware umfasst, um zu dem ersten Register zu schreiben und von dem zweiten Register zu lesen.
  30. Verfahren, das Folgendes umfasst: Zugreifen auf Daten von dem an einem ersten Gerät aufrechterhaltenen bestimmten Register, wobei das erste Gerät über eine Verbindung mit einem zweiten Gerät verbunden ist, die Verbindung mindestens einen Retimer umfasst, das bestimmte Register Anfragen entspricht, die in In-Band-Transaktionen mit dem Retimer gesendet werden sollen, und die Daten einer bestimmten Transaktion mit dem Retimer entsprechen; und Erzeugen mindestens eines geordneten Satzes, um einen Untersatz von mit den Daten kodierten Bits zu umfassen, wobei der geordnete Satz auf der Verbindung gesendet werden soll und der Untersatz von Bits von dem Retimer in der bestimmten Transaktion verarbeitet werden soll.
  31. Verfahren nach Anspruch 30, wobei die bestimmte Transaktion eine Anforderung zum Lesen von Daten von einem Register des Retimers umfasst und die Anforderung von den Daten erzeugt wird.
  32. Verfahren nach Anspruch 30, wobei die bestimmte Transaktion eine Anforderung zum Schreiben von Daten an ein Register des Retimers umfasst und die Anforderung von den Daten erzeugt wird.
  33. Verfahren nach Anspruch 30, wobei die Verbindung mehrere Retimer umfasst, der Retimer einen bestimmten der mehreren Retimer umfasst und der Untersatz von Bits ferner dazu kodiert ist, zu identifizieren, dass die bestimmte Transaktion für den bestimmten Retimer ist.
  34. Verfahren nach Anspruch 30, wobei der Untersatz von Bits reservierte Bits des geordneten Satzes, wie gemäß einem bestimmten Protokoll definiert, umfasst.
  35. Verfahren nach Anspruch 34, wobei das bestimmte Protokoll ein Peripheral-Component-Interconnect-Express (PCIe) -basiertes Protokoll umfasst und der geordnete Satz mit dem PCIe-basierten Protokoll konform ist.
  36. Verfahren nach Anspruch 34, wobei der geordnete Satz einen PCIe-SKP-geordneten Satz umfasst.
  37. Verfahren nach Anspruch 30, wobei der geordnete Satz einen ersten geordneten Satz umfasst und das Verfahren ferner das Empfangen eines von dem zweiten Gerät erzeugten zweiten geordneten Satzes umfasst, wobei die zweite Ordnung einen Untersatz von Bits umfasst, die von dem Retimer als Antwort auf den kodierten Untersatz von Bits des ersten geordneten Satzes kodiert werden.
  38. Verfahren nach Anspruch 37, das ferner das Identifizieren des zweiten geordneten Satzes als eine Quittierung des ersten geordneten Satzes in einem Handshake umfasst.
  39. Verfahren nach Anspruch 37, wobei der Untersatz von Bits des zweiten geordneten Satzes mit Daten kodiert wird, die einer Antwort durch den Retimer in der bestimmten Transaktion entsprechen.
  40. Verfahren nach Anspruch 39, wobei die bestimmte Transaktion ein Lesen oder Schreiben eines Registers des Retimers einbezieht.
  41. Verfahren nach Anspruch 39, wobei das bestimmte Register ein erstes Register umfasst, der Speicher ferner ein zweites Register speichert und das zweite Register von dem Retimer in den In-Band-Transaktionen empfangene Antworten speichert.
  42. Verfahren nach Anspruch 41, wobei Systemsoftware zu dem ersten Register schreibt und von dem zweiten Register liest.
  43. Verfahren nach Anspruch 30, wobei der Untersatz von Bits ein oder mehrere Fehlererkennungsbits zur Verwendung durch den Retimer beim Identifizieren eines Bitfehlers in dem Untersatz von Bits umfasst.
  44. Verfahren nach Anspruch 43, wobei die Fehlererkennungsbits einen Cyclic-Redundancy-Check (CRC) -Wert umfassen.
  45. Verfahren nach Anspruch 30, das ferner das Verwenden des geordneten Satzes beim Training der Verbindung ohne Bezug auf ein Register des Retimers umfasst.
  46. System, das Mittel umfasst, um das Verfahren nach einem der Ansprüche 30-45 auszuführen.
  47. System nach Anspruch 46, wobei die Mittel ein Speichermedium zum Speichern ausführbaren Codes umfassen, um eine Maschine dazu zu veranlassen, das Verfahren nach einem der Ansprüche 30-45 auszuführen.
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