CN111917515B - 重定时器芯片的码流切换方法及装置 - Google Patents

Abstract

本公开提供了一种重定时器芯片的码流切换方法及装置，所述方法包括：生成本地码流并将所述本地码流传输至所述重定时器芯片的下游设备；接收来自所述重定时器芯片的上游设备的上游码流；检测所述本地码流的边界以及所述上游码流的边界；通过在所述本地码流***用于占位的有序集将所述本地码流的边界与所述上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备；将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流。本公开实施例能够实现码流的无缝切换。

Description

重定时器芯片的码流切换方法及装置

技术领域

本公开涉及数据传输领域，具体涉及一种重定时器芯片的码流切换方法及装置。

背景技术

在重定时器芯片的设计要求中，重定时器芯片的开始阶段需要将内部生成的本地码流传输至下游设备，同时接收上游设备的上游码流。达到一定条件后需要将传输至下游设备的码流从本地码流切换至上游码流。现有技术中，关于如何在重定时器芯片中进行码流的切换并无具体资料的公开。

发明内容

本公开的一个目的在于提出一种重定时器芯片的码流切换方法及装置，能够实现码流的无缝切换。

根据本公开实施例的一方面，公开了一种重定时器芯片的码流切换方法，所述方法包括：

生成本地码流并将所述本地码流传输至所述重定时器芯片的下游设备；

接收来自所述重定时器芯片的上游设备的上游码流；

检测所述本地码流的边界以及所述上游码流的边界；

通过在所述本地码流***用于占位的有序集将所述本地码流的边界与所述上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备；

将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流。

根据本公开实施例的一方面，公开了一种重定时器芯片的码流切换装置，其特征在于，所述装置包括：

本地码流生成模块，配置为生成本地码流并将所述本地码流传输至所述重定时器芯片的下游设备；

上游码流接收模块，配置为接收来自所述重定时器芯片的上游设备的上游码流；

检测模块，配置为检测所述本地码流的边界以及所述上游码流的边界；

对齐模块，配置为通过在所述本地码流***用于占位的有序集将所述本地码流的边界与所述上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备；

切换模块，配置为将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流。

本公开实施例中，重定时器芯片于内部生成本地码流并将该本地码流传输至下游设备；重定时器芯片接收来自上游设备的上游码流；重定时器检测本地码流的边界以及上游码流的边界后，通过在本地码流***用于占位的有序集将本地码流的边界与上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将边界对齐后的本地码流传输至下游设备，进而，重定时器将传输至下游设备的码流从边界对齐后的本地码流切换为上游码流，实现了从本地码流到上游码流的无缝切换。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。

附图说明

通过参考附图详细描述其示例实施例，本公开的上述和其它目标、特征及优点将变得更加显而易见。

图1示出了根据本公开一个实施例的重定时器芯片的码流切换方法的流程图。

图2示出了根据本公开一个实施例的应用于通用串行总线3.2的重定时器芯片的码流切换装置的体系架构图。

图3示出了根据本公开一个实施例的USB3.2工作在5G模式时码流切换的状态转移图。

图4示出了根据本公开一个实施例的USB3.2工作在5G模式时码流切换的码流示意图。

图5示出了根据本公开一个实施例的USB3.2工作在10G模式时码流切换的状态转移图。

图6示出了根据本公开一个实施例的USB3.2工作在10G模式时码流切换的码流示意图。

图7示出了根据本公开一个实施例的重定时器芯片的码流切换装置的框图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本公开的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多示例实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的示例实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、步骤等。在其它情况下，不详细示出或描述公知结构、方法、实现或者操作以避免喧宾夺主而使得本公开的各方面变得模糊。

附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

本公开提供了一种重定时器芯片的码流切换方法及装置，主要描述了在重定时器芯片中实现码流无缝切换的具体方法步骤以及装置模块。

图1示出了本公开实施例的重定时器芯片的码流切换方法的流程图，该方法包括：

步骤S110、生成本地码流并将所述本地码流传输至所述重定时器芯片的下游设备；

步骤S120、接收来自所述重定时器芯片的上游设备的上游码流；

步骤S130、检测所述本地码流的边界以及所述上游码流的边界；

步骤S140、通过在所述本地码流***用于占位的有序集将所述本地码流的边界与所述上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备；

步骤S150、将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流。

本公开实施例中，重定时器芯片于内部生成本地码流并将该本地码流传输至下游设备；重定时器芯片接收来自上游设备的上游码流；重定时器检测本地码流的边界以及上游码流的边界后，通过在本地码流***用于占位的有序集将本地码流的边界与上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将边界对齐后的本地码流传输至下游设备，进而，重定时器将传输至下游设备的码流从边界对齐后的本地码流切换为上游码流，实现了从本地码流到上游码流的无缝切换。

其中，重定时器又称Retimer芯片，主要用于在传输信道中进行信号调理；用于占位的有序集又称SKP OS，为一串特定的比特数据，主要用于***码流中进行占位表示所占位的部分被跳过。

下面对本公开实施例的具体实施过程进行详细描述。

本公开实施例中，Retimer芯片于内部生成本地码流并将该本地码流传输至下游设备。同时，Retimer芯片还会接收来自上游设备的上游码流。一般的，Retimer芯片通过生成以及传输本地码流，利用本地码流去训练下游设备；同时，接收上游码流对本地的接收模块进行训练。训练的目的在于，保证Retimer芯片将接收到的上游码流传输至下游设备这一数据传输过程的正确性。

在一实施例中，在接收来自该重定时器芯片的上游设备的上游码流之后，该方法还包括：通过对该上游码流进行延时处理将该上游码流进行时钟同步。

该实施例中，Retimer芯片接收到上游码流后，通过对该上游码流进行延时处理将该上游码流进行时钟同步。

具体的，以Retimer芯片工作于通用串行总线(Universal Serial Bus，简称USB)，且Retimer芯片接收到的上游码流为16比特数据为例。其中，16位比特数据的高8位数据和低8位数据均有对应的指示信号，指示哪8位数据是Key Code，如果在高位的话，则说明时钟不同步。当USB工作于5G模式时，若接收到的上游码流时钟不同步，则打一拍延迟一个时钟循环将上游码流进行时钟同步；当USB工作在10G模式时，若上游码流与本地码流存在奇数个偏差，则打一拍延迟一个时钟循环将上游码流进行时钟同步。本公开实施例中，Retimer芯片在对接收到的上游码流进行延时时，最多引入一拍的延时。

需要说明的是，本公开实施例中的Retimer芯片并不仅限于在通用串行总线使用。可以理解的，本公开实施例中的Retimer芯片还可以用于其他需要进行信号调理的总线***中。

本公开实施例中，Retimer芯片检测本地码流的边界以及上游码流的边界，以根据检测结果将本地码流的边界与上游码流的边界进行对齐。

本公开实施例中，Retimer芯片通过在本地码流***SKP OS将本地码流的边界与上游码流的边界进行对齐。对齐后，Retimer芯片继续生成边界对齐后的本地码流，并继续将边界对齐后的本地码流传输至下游设备。

在一实施例中，当该重定时器所在的通用串行总线工作在10G模式时，在检测本地码流的边界以及该上游码流的边界之前，该方法还包括：将该本地码流进行加扰处理，得到加扰后的本地码流；

检测本地码流的边界以及该上游码流的边界，包括：检测该加扰后的本地码流的边界以及该上游码流的边界；

通过在该本地码流***用于占位的有序集将该本地码流的边界与该上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将该边界对齐后的本地码流传输至该下游设备，包括：通过在该加扰后的本地码流***用于占位的有序集将该加扰后的本地码流的边界与该上游码流的边界进行对齐，并继续通过跟随该上游码流的方式生成边界对齐后的本地码流以及继续将该边界对齐后的本地码流传输至该下游设备。

该实施例中，当USB工作在10G模式时，Retimer芯片将本地码流进行加扰处理得到加扰后的本地码流之后，再检测加扰后的本地码流的边界以及上游码流的边界，进而通过在加扰后的本地码流***SKP OS将二者的边界进行对齐，并继续通过跟随上游码流的方式生成边界对齐后的本地码流以及继续将边界对齐后的本地码流传输至下游设备。其中，加扰处理一般称为Scramble。

在一实施例中，通过跟随该上游码流的方式生成对齐后的该本地码流，包括：

响应于检测到该上游码流中的有序集，于边界对齐后的本地码流中同步生成该有序集；

响应于检测到该上游码流中的训练序列，于边界对齐后的本地码流中同步生成该训练序列；

响应于该有序集的生成以及该训练序列的生成，同步该上游码流生成该边界对齐后的本地码流。

该实施例中，Retimer芯片将本地码流的边界与上游码流的边界对齐后，通过数据跟随的策略继续生成边界对齐后的本地码流。

具体的，Retimer芯片监测接收到的上游码流，若检测到接收到上游码流中的SKPOS，则于边界对齐后的本地码流中同步生成该SKP OS；若检测到接收到上游码流中的训练序列，则于边界对齐后的本地码流中同步生成该训练序列。

其中，当同步生成SKP OS以及训练序列后，本地码流与上游码流完全对齐，即，不仅仅是边界对齐其他属性信息也对齐。这种情况下，Retimer芯片完全跟随上游码流生成对齐后的本地码流，即，接收到的上游码流是什么，本地码流便同步生成什么。

本公开实施例中，若Retimer芯片所在的通用串行总线USB工作于5G模式则可以直接将传输至下游设备的码流从边界对齐后的本地码流切换为上游码流；若Retimer芯片所在的USB工作于10G模式，Retimer芯片采用数据跟随的方式将边界对齐后的本地码流与上游码流完全对齐，则检测到上游码流中的同步序列SYNC OS后，Retimer芯片再将传输至下游设备的码流从边界对齐后的本地码流切换为上游码流。由此可见，本公开实施例能够实现码流的无缝切换。

图2示出了本公开一实施例的应用于通用串行总线3.2的重定时器芯片的码流切换装置的体系架构图。

该实施例中，重定时器Retimer芯片应用于通用串行总线USB3.2中。其中，USB3.2有两种工作模式，一种是工作在5G模式，对应于图中示出的gen1；另一种是工作在10G模式，对应于图中示出的gen2。

Retimer芯片接收上游码流，对于时钟不同步的上游码流通过“延时单元”对其进行延时D处理以进行时钟同步。

当USB3.2工作在5G模式时，Retimer芯片内部生成的本地码流为gen1。gen1经过gen_sel的选择后直接进入“切换本地码流/上游码流”。“校准-加扰-同步”接收本地码流以及上游码流，根据图3所示的状态转移进行码流切换。

图3示出了本公开一实施例USB3.2工作在5G模式时码流切换的状态转移图。该实施例中，“校准-加扰-同步”处于空闲状态，使能后，进入本地码流发送状态，启动图2中的“本地码流生成”发送本地码流；当上游码流稳定，切换使能以启动切换，进入边界对齐状态，检测本地码流的边界；当检测到本地码流的边界后，反馈给图2中的“本地码流生成”，“本地码流生成”在本地码流中***用于占位的有序集SKP OS；当检测到上游码流的边界后，进入有序集校准状态，反馈给图2中的“切换本地码流/上游码流”，“切换本地码流/上游码流”将输出码流切换为上游码流。

图4示出了本公开一实施例USB3.2工作在5G模式时码流切换的码流示意图。该实施例中，接收到的上游码流以及内部生成的本地码流均为16位数据。如图所述，上游码流的边界与本地码流的边界存在一定程度的偏离。在这种情况下，通过在本地码流***多个SKP将本地码流的边界与上游码流的边界进行对齐，进而无缝切换为上游码流。

当USB3.2工作在10G模式时，Retimer芯片内部生成的本地码流为gen2。gen2经过加扰后再经过gen_sel的选择后进入“切换本地码流/上游码流”。“校准-加扰-同步”接收本地码流以及上游码流，根据图5所示的状态转移进行码流切换。

图5示出了本公开一实施例USB3.2工作在10G模式时码流切换的状态转移图。该实施例中，“校准-加扰-同步”处于空闲状态，使能后，进入本地码流发送状态，启动图2中的“本地码流生成”发送本地码流；当上游码流稳定，切换使能以启动切换，进入边界对齐状态，检测本地码流的边界；当检测到本地码流的边界后，反馈给图2中的“本地码流生成”，“本地码流生成”在本地码流中***用于占位的有序集SKP OS并进行加扰处理；进而采用数据跟随的策略，若检测到上游码流的SKP，则进入跟随SKP状态在加扰后的本地码流同步生成SKP，若检测到上游码流的训练序列，则进入跟随训练序列状态在加扰后的本地码流同步生成训练序列；当经历过跟随SKP状态以及跟随训练序列状态后，本地码流与上游码流已完全同步，进入完全跟随上游码流状态，上游码流的数据是什么就在本地码流中同步什么；当检测到上游码流的同步序列SYNC OS，进入加扰校准状态，反馈给图2中的“切换本地码流/上游码流”，“切换本地码流/上游码流”将输出码流切换为上游码流。

图6示出了本公开一实施例USB3.2工作在10G模式时码流切换的码流示意图。该实施例中，接收到的上游码流以及内部生成的本地码流均为16位数据。如图所述，上游码流的边界与本地码流的边界存在一定程度的偏离。在这种情况下，通过在本地码流***多个SKP将本地码流的边界与上游码流的边界进行对齐。经历数据跟随后，当检测到上游码流中的同步序列SYNC OS，无缝切换为上游码流。

图2所示的实施例中，当USB3.2工作在10G模式时，“本地码流生成”在本地码流中***SKP OS后进行加扰处理。由于存在加扰处理，而SKP OS只能保证数据边界的对齐，不能保证加扰种子一致，故本公开采用数据跟随的策略，等到检测到上游码流的SYNC OS后再进行切换，从而保证加扰种子的一致性。其中，加扰种子指的是Scramble LFSR(linearfeedback shift register)的初始值，用于保证发送端和接收端保持同步，从而可以解扰正常数据。

需要说明的是，该实施例只是示例性的说明，不应对本公开的功能和使用范围造成限制。

图7示出了根据本公开一实施例的重定时器芯片的码流切换装置，所述装置包括：

本地码流生成模块210，配置为生成本地码流并将所述本地码流传输至所述重定时器芯片的下游设备；

上游码流接收模块220，配置为接收来自所述重定时器芯片的上游设备的上游码流；

检测模块230，配置为检测所述本地码流的边界以及所述上游码流的边界；

对齐模块240，配置为通过在所述本地码流***用于占位的有序集将所述本地码流的边界与所述上游码流的边界进行对齐，并继续生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备；

切换模块250，配置为将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流。

在本公开的一示例性实施例中，所述装置还包括：延时模块，配置为通过对所述上游码流进行延时处理将所述上游码流进行时钟同步。

在本公开的一示例性实施例中，当所述重定时器所在的通用串行总线工作在10G模式时，所述装置还配置为：

将所述本地码流进行加扰处理，得到加扰后的本地码流；

检测所述加扰后的本地码流的边界以及所述上游码流的边界；

通过在所述加扰后的本地码流***用于占位的有序集将所述加扰后的本地码流的边界与所述上游码流的边界进行对齐，并继续通过跟随所述上游码流的方式生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备。

在本公开的一示例性实施例中，所述装置还包括：

有序集跟随模块，配置为响应于检测到所述上游码流中的有序集，于所述边界对齐后的本地码流中同步生成所述有序集；

训练序列跟随模块，配置为响应于检测到所述上游码流中的训练序列，于所述边界对齐后的本地码流中同步生成所述训练序列；

完全跟随模块，配置为响应于所述有序集的生成以及所述训练序列的生成，同步所述上游码流生成所述边界对齐后的本地码流。

在本公开的一示例性实施例中，当所述重定时器所在的通用串行总线工作在10G模式时，所述切换模块配置为：响应于检测到所述上游码流中的同步序列，将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (6)

1.一种重定时器芯片的码流切换方法，其特征在于，所述方法包括：

生成本地码流并将所述本地码流传输至所述重定时器芯片的下游设备；

接收来自所述重定时器芯片的上游设备的上游码流；

当所述重定时器所在的通用串行总线工作在10G模式时，将所述本地码流进行加扰处理，得到加扰后的本地码流；

检测所述加扰后的本地码流的边界以及所述上游码流的边界；

通过在所述加扰后的本地码流***用于占位的有序集将所述加扰后的本地码流的边界与所述上游码流的边界进行对齐，并继续通过跟随所述上游码流的方式生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备；

响应于检测到所述上游码流中的同步序列，将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流，以保证加扰种子的一致性。

2.根据权利要求1所述的方法，其特征在于，在接收来自所述重定时器芯片的上游设备的上游码流之后，所述方法还包括：通过对所述上游码流进行延时处理将所述上游码流进行时钟同步。

3.根据权利要求1所述的方法，其特征在于，通过跟随所述上游码流的方式生成对齐后的本地码流，包括：

响应于检测到所述上游码流中的有序集，于所述边界对齐后的本地码流中同步生成所述有序集；

响应于检测到所述上游码流中的训练序列，于所述边界对齐后的本地码流中同步生成所述训练序列；

响应于所述有序集的生成以及所述训练序列的生成，同步所述上游码流生成所述边界对齐后的本地码流。

4.一种重定时器芯片的码流切换装置，其特征在于，所述装置包括：

本地码流生成模块，配置为生成本地码流并将所述本地码流传输至所述重定时器芯片的下游设备；

上游码流接收模块，配置为接收来自所述重定时器芯片的上游设备的上游码流；

当所述重定时器所在的通用串行总线工作在10G模式时，所述装置配置为：将所述本地码流进行加扰处理，得到加扰后的本地码流；

检测模块，配置为检测所述加扰后的本地码流的边界以及所述上游码流的边界；

对齐模块，配置为通过在所述加扰后的本地码流***用于占位的有序集将所述加扰后的本地码流的边界与所述上游码流的边界进行对齐，并继续通过跟随所述上游码流的方式生成边界对齐后的本地码流以及继续将所述边界对齐后的本地码流传输至所述下游设备；

切换模块，配置为响应于检测到所述上游码流中的同步序列，将传输至所述下游设备的码流从所述边界对齐后的本地码流切换为所述上游码流，以保证加扰种子的一致性。

5.根据权利要求4所述的装置，其特征在于，所述装置还包括：延时模块，配置为通过对所述上游码流进行延时处理将所述上游码流进行时钟同步。

6.根据权利要求4所述的装置，其特征在于，所述装置还包括：

有序集跟随模块，配置为响应于检测到所述上游码流中的有序集，于所述边界对齐后的本地码流中同步生成所述有序集；

训练序列跟随模块，配置为响应于检测到所述上游码流中的训练序列，于所述边界对齐后的本地码流中同步生成所述训练序列；

完全跟随模块，配置为响应于所述有序集的生成以及所述训练序列的生成，同步所述上游码流生成所述边界对齐后的本地码流。