DE112016007096T5 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE112016007096T5
DE112016007096T5 DE112016007096.9T DE112016007096T DE112016007096T5 DE 112016007096 T5 DE112016007096 T5 DE 112016007096T5 DE 112016007096 T DE112016007096 T DE 112016007096T DE 112016007096 T5 DE112016007096 T5 DE 112016007096T5
Authority
DE
Germany
Prior art keywords
semiconductor device
intermediate plate
semiconductor chip
solder
electrode substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112016007096.9T
Other languages
English (en)
Other versions
DE112016007096B4 (de
Inventor
Yosuke Nakata
Taishi Sasaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112016007096T5 publication Critical patent/DE112016007096T5/de
Application granted granted Critical
Publication of DE112016007096B4 publication Critical patent/DE112016007096B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26155—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301—Disposition
    • H01L2224/3018—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/30181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the layer connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053—Bonding environment
    • H01L2224/83054—Composition of the atmosphere
    • H01L2224/83065—Composition of the atmosphere being reducing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

Ein Halbleiterchip (3) ist über ein erstes Lot (2) an eine obere Oberfläche eines Elektrodensubstrats (1) gebondet. Ein Leiterrahmen (5) ist über ein zweites Lot (4) an eine obere Oberfläche des Halbleiterchips (3) gebondet. Eine Zwischenplatte (6) ist in dem ersten Lot (2) zwischen dem Elektrodensubstrat (1) und dem Halbleiterchip (3) vorgesehen. Innerhalb des gesamten Arbeitstemperaturbereichs der Halbleitervorrichtung ist eine Fließgrenze der Zwischenplatte (6) höher als Fließgrenzen des Elektrodensubstrats (1) und des ersten Lots (2).

Description

  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Leistungs-Halbleitervorrichtung wie etwa einen IGBT, einen MOSFET oder eine Diode.
  • Hintergrund
  • Offenbart wird eine Halbleitervorrichtung, in der ein Halbleiterchip über ein Lot an ein Aluminiumelektrodensubstrat gebondet ist und eine Kupferelektrode über ein Lot an die obere Oberfläche des Halbleiterchips gebondet ist (zum Beispiel siehe PTL 1).
  • Zitatliste
  • Patentliteratur
  • [PTL 1] WO 2015/029186
  • Zusammenfassung
  • Technisches Problem
  • Es gibt indessen einen Punkt, an dem eine Fließgrenzen-Beziehung zwischen dem Aluminiumelektrodensubstrat und dem Lot innerhalb eines Temperaturbereichs in Kühl/Heizzyklen und Leistungszyklen, das heißt in einem Arbeitstemperaturbereich der Halbleitervorrichtung, umgekehrt wird. Deshalb werden das Aluminiumelektrodensubstrat und das Lot verformt und kehren nicht zu den individuellen ursprünglichen Positionen zurück. Wenn deren Verformungsbeträge so akkumuliert werden, dass sie groß sind, wird überdies letztendlich der Halbleiterchip verformt, was problematischerweise eine Verschlechterung seiner Zuverlässigkeit bzw. Betriebssicherheit bewirkt. Insbesondere ist für einen SiC-Chip, der bei einer hohen Temperatur genutzt werden kann, oder dergleichen der Arbeitstemperaturbereich weit, was eine große Temperaturbelastung hervorruft.
  • Eine Verformung eines Halbleiterchips kann beispielweise unterdrückt werden, indem die obere Oberfläche des Halbleiterchips mit einem Spritzpress-Harz bedeckt wird. In der Halbleitervorrichtung, in der ein Bonden mit einem Lot auf der oberen Oberfläche eines Halbleiterchips durchgeführt wird, kann jedoch, da die obere Oberfläche des Halbleiterchips von Lot bedeckt ist, das tendenziell verformt wird, er nicht mit dem Formharz fixiert werden, und daher ist eine Unterdrückung einer Verformung des Halbleiterchips problematischerweise schwierig.
  • Die vorliegende Erfindung wurde entwickelt, um die Probleme wie oben zu lösen, und deren Aufgabe besteht darin, eine Halbleitervorrichtung zu erhalten, die imstande ist, die Zuverlässigkeit in Bezug auf Kühl/Heizzyklen und Leistungszyklen zu verbessern.
  • Lösung für das Problem
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: ein Elektrodensubstrat; einen Halbleiterchip, der über ein erstes Lot an eine obere Oberfläche des Elektrodensubstrats gebondet ist; einen Leiterrahmen, der über ein zweites Lot an eine obere Oberfläche des Halbleiterchips gebondet ist; und eine Zwischenplatte, die im ersten Lot zwischen dem Elektrodensubstrat und dem Halbleiterchip vorgesehen ist, wobei innerhalb des gesamten Arbeitstemperaturbereichs der Halbleitervorrichtung eine Fließgrenze der Zwischenplatte höher als Fließgrenzen des Elektrodensubstrats und des ersten Lots ist.
  • Vorteilhafte Effekte der Erfindung
  • In der vorliegenden Erfindung ist in dem ersten Lot zwischen dem Elektrodensubstrat und dem Halbleiterchip die Zwischenplatte vorgesehen. Ferner ist innerhalb des gesamten Arbeitstemperaturbereichs der Halbleitervorrichtung die Fließgrenze der Zwischenplatte höher als die Fließgrenzen des Elektrodensubstrats und des ersten Lots. Daher kann eine Zuverlässigkeit in Bezug auf Kühl/Heizzyklen und Leistungszyklen verbessert werden.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht.
    • 2 ist ein Diagramm, das Temperaturabhängigkeiten von Fließgrenzen des Elektrodensubstrats, des ersten und zweiten Lots und der Zwischenplatte veranschaulicht.
    • 3 ist eine Draufsicht, die eine Zwischenplatte gemäß Ausführungsform 2 veranschaulicht.
    • 4 ist eine Querschnittsansicht, genommen entlang I-II in 3.
    • 5 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht.
  • Beschreibung von Ausführungsformen
  • Unter Bezugnahme auf die Zeichnungen wird eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. Die gleichen Komponenten werden durch die gleichen Symbole bezeichnet, und deren wiederholte Beschreibung kann weggelassen werden.
  • Ausführungsform 1
  • 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht. Die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform wird für eine Stromversorgung genutzt, die zum Beispiel einen Motor für Fahrzeugleistung antreibt. Ein Halbleiterchip 3 ist über ein erstes Lot 2 an die obere Oberfläche eines Elektrodensubstrats 1 gebondet. Ein Leiterrahmen 5 ist über ein zweites Lot 4 an die obere Oberfläche des Halbleiterchips 3 gebondet.
  • Der Halbleiterchip 3 ist eine Schalt-Halbleitervorrichtung wie etwa ein IGBT oder ein MOSFET oder eine Freilauf-Halbleitervorrichtung wie etwa eine Diode, wobei diese beispielsweise aus Silizium geschaffen sind. Die Dicke des Halbleiterchips 3 ist gemäß dessen Stehspannungsklasse optimiert. Beispielsweise ist bei der Spannung einer Lithium-Ionen-Batterie, die häufig für ein Hybridfahrzeug oder ein Elektrofahrzeug genutzt wird, das in Betracht gezogen wird, die Stehspannungsklasse des Halbleiterchips 3 wünschenswerterweise 600 V bis 800 V. Um die elektrischen Charakteristiken, insbesondere einen DC-Verlust, zu verbessern, beträgt die Dicke des Halbleiterchips 3 wünschenswerterweise 100 µm oder weniger.
  • Das Elektrodensubstrat 1 wird zum Beispiel auf einem isolierenden Substrat durch Walzen oder Gießen in eine Plattenform ausgebildet. Insbesondere ist auf der unteren Oberfläche des isolierenden Substrats ein Leitersubstrat vorgesehen, und eine Vielzahl von Kühlerhebungen ist auf dem Leitersubstrat vorgesehen. Indem Kühlwasser direkt auf das Leitersubstrat und auf die Vielzahl von Kühlerhebungen gebracht wird, kann vom Halbleiterchip 3 erzeugte Wärme effizient gekühlt werden. Das Elektrodensubstrat 1, das Leitersubstrat und die Vielzahl von Kühlerhebungen können einteilig ausgebildet werden, indem sie über ein Aluminiumgussverfahren so gegossen werden, dass sie das isolierende Substrat umgeben. Das Hauptmaterial des Elektrodensubstrats 1 und dergleichen ist Aluminium. Dadurch wird eine Korrosionsbeständigkeit gegenüber dem Kühlwasser sichergestellt, während eine elektrische und thermische Leitfähigkeit gewahrt wird und Kosten und Gewicht niedrig gehalten werden können. Um eine Wärmeleitung zu verbessern, ist Aluminium mit einer hohen Reinheit von 99 % oder mehr wünschenswert.
  • Die ersten und zweiten Lote 2 und 4 sind zum Beispiel Sn-Cu-basierte, Sn-Agbasierte oder Sn-Ag-Cu-basierte bleifreie Lote. Dadurch kann der Halbleiterchip 3 in einer reduzierenden Atmosphäre leicht elektrisch und thermisch an den Leiterrahmen 5 oder das Elektrodensubstrat 1 gebondet werden. Ferner können die ersten und zweiten Lote 2 und 4 ihre Festphasenzustände sogar bei oder unterhalb von 200°C beibehalten, was ein Arbeitstemperaturbereich des Halbleiterchips 3 ist.
  • Das Hauptmaterial das Leiterrahmens 5 ist beispielsweise Kupfer. Der Leiterrahmen 5 wird, nachdem ein Cu-Plattenmaterial zum Beispiel durch Walzen eines Cu-Materials geschaffen ist, durch eine Stanzbearbeitung in eine beliebige Form weiterverarbeitet. Der Leiterrahmen 5 ist mit dem zweiten Lot 4 elektrisch verbunden.
  • Insbesondere werden Metallfilme zum Bonden mit Lot, die aus Ni enthaltenden Materialien bestehen, durch ein Elektroplattierungsverfahren, Sputtern oder ein Gasphasenabscheidungsverfahren wie etwa eine Aufdampfung individuell auf der oberen Oberfläche und der unteren Oberfläche des Halbleiterchips 3 gebildet. Die Metallfilme zum Bonden mit Lot auf der oberen Oberfläche und der unteren Oberfläche sind mit den ersten und zweiten Loten 2 bzw. 4 elektrisch und thermisch verbunden.
  • Zwischen dem Elektrodensubstrat 1 und dem Halbleiterchip 3 ist im ersten Lot 2 eine Zwischenplatte 6 vorgesehen. Das Hauptmaterial der Zwischenplatte 6 ist Kupfer. Die Zwischenplatte 6 wird, nachdem ein Cu-Plattenmaterial beispielsweise durch Walzen eines Cu-Materials geschaffen ist, mittels Stanzbearbeitung in eine beliebige Form weiterverarbeitet.
  • Die obere Oberfläche des Elektrodensubstrats 1, das erste Lot 2, der Halbleiterchip 3, das zweite Lot 4, die Zwischenplatte 6 und ein Teil des Leiterrahmens 5 werden mittels eines Versiegelungsmaterials 7 bedeckt. Als das Versiegelungsmaterial 7 kann ein Spritzpress-Harz oder Vergussharz genutzt werden. Eine Verformung des Halbleiterchips 3 bei dem Bereich, wo das Versiegelungsmaterial 7 mit dem Halbleiterchip 3 in direktem Kontakt steht, kann unterdrückt werden.
  • Nachfolgend wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform beschrieben. Zuerst werden auf dem Elektrodensubstrat 1 die Zwischenplatte 6, das erste Lot 2 und der Halbleiterchip 3 sequentiell gestapelt. Als Nächstes wird das erste Lot 2 in einer reduzierenden Atmosphäre erhitzt und geschmolzen, und die untere Oberfläche des Halbleiterchips 3 wird über das erste Lot 2 und die Zwischenplatte 6 elektrisch und thermisch an die obere Oberfläche des Elektrodensubstrats 1 gebondet. Um die maximale thermische Bindung zu erzielen, ist es wünschenswert, dass nahezu die gesamte Oberfläche der unteren Oberfläche des Halbleiterchips 3 gebondet wird. Um zu vermeiden, dass aufgrund von in das erste Lot 2 gezogener Luft Poren bzw. Hohlräume entstehen, ist es außerdem wünschenswert, dass die Luft aus dem ersten Lot 2 durch Schmelzen des ersten Lots 2 unter einem reduzierten Druck abgezogen und danach der Druck wiederhergestellt wird. Die Stapelreihenfolge der Zwischenplatte 6 und des ersten Lots 2 kann vertauscht werden. In diesem Fall kann, wenn die Zwischenplatte 6 genau unter dem Halbleiterchip 3 platziert wird, indem die Platzierung so vorgenommen wird, dass Grate der Zwischenplatte 6 infolge der Stanzbearbeitung der Seite des ersten Lots 2 zugewandt sind, verhindert werden, dass der Halbleiterchip 3 beschädigt wird, was die Ausbeute verbessern kann.
  • Als Nächstes wird der Leiterrahmen 5 unter Verwendung des zweiten Lots 4 mit der oberen Oberfläche des Halbleiterchips 3 elektrisch verbunden. Hier muss die obere Oberfläche des Halbleiterchips 3 nicht thermisch an den Leiterrahmen 5 gebondet werden. Außerdem muss die Kriechstrecke zwischen dem Endteil des Halbleiterchips 3 und dem Leiterrahmen 5 gewährleistet sein. Ferner müssen Signalanschlüsse auf der oberen Oberfläche des Halbleiterchips 3 unter Verwendung von Leiterdrähten oder dergleichen mit externen Elektroden verbunden werden. Daher wird der Leiterrahmen 5 partiell an die obere Oberfläche des Halbleiterchips 3 gebondet. Als Nächstes werden die obere Oberfläche des Elektrodensubstrats 1, das erste Lot 2, der Halbleiterchip 3, das zweite Lot 4, die Zwischenplatte 6 und zumindest ein Teil des Leiterrahmens 5 mittels des Versiegelungsmaterials 7 bedeckt. Durch den obigen Prozess wird die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform hergestellt.
  • 2 ist ein Diagramm, das Temperaturabhängigkeiten von Fließgrenzen des Elektrodensubstrats, der ersten und zweiten Lote und der Zwischenplatte veranschaulicht. Die Fließgrenze gibt hier eine 0,2 % Fließgrenze an, welche eine Spannung ist, die eine plastische Dehnung von 0,2 % bei Entlastung für viele Metallmaterialien hervorruft, die kein Fließphänomen zeigen. Es gibt einen Punkt, an dem eine Größenbeziehung zwischen der Fließgrenze des Elektrodensubstrats 1 und der Fließgrenze der ersten und zweiten Lote 2 und 4 innerhalb eines Arbeitstemperaturbereichs der Halbleitervorrichtung umgekehrt wird. Dementsprechend werden das erste Lot 2 und das Elektrodensubstrat 1 in verschiedenen Temperaturbereichen verformt. Beispielsweise wird das Elektrodensubstrat 1 kaum verformt, wenn das erste Lot 2 verformt wird, und das erste Lot 2 wird kaum verformt, wenn das Elektrodensubstrat 1 verformt wird. Daher kehrt die Position jedes Materials nicht zur ursprünglichen zurück, sondern dessen Verformungsbetrag wird akkumuliert. Der Verformungsbetrag nimmt aufgrund einer Wiederholung von Kühl-/Heizzyklen zu.
  • Daher ist in der vorliegenden Ausführungsform die Zwischenplatte 6 in dem ersten Lot 2 zwischen dem Elektrodensubstrat 1 und dem Halbleiterchip 3 vorgesehen. Die Fließgrenze der Zwischenplatte 6 ist ferner innerhalb des gesamten Arbeitstemperaturbereichs der Halbleitervorrichtung höher als die Fließgrenzen des Elektrodensubstrats 1 und des ersten Lots 2. Dementsprechend wird, selbst wenn das Elektrodensubstrat 1 und das erste Lot 2 während Kühl-/Heizzyklen verformt werden, die Zwischenplatte 6 nicht verformt, und daher kann eine Verformung des Halbleiterchips 3 unterdrückt werden. Insbesondere erreicht genau unter dem zweiten Lot 4, da der Halbleiterchip 3 mit dem Versiegelungsmaterial 7 nicht in direktem Kontakt steht, das Versiegelungsmaterial 7 ihn nicht hinsichtlich dessen Fixierkraft. Im Fall einer Verformung des zweiten Lots 4 aufgrund einer durch Kühl-/Heizzyklen und Leistungszyklen hervorgerufenen Spannung wird die Zwangskraft verloren, und der Halbleiterchip 3 tendiert zu einer Verformung. Im Gegensatz dazu kann, da die Zwischenplatte 6, welche kaum verformt wird, unter dem Halbleiterchip 3 vorgesehen ist, eine Verformung des Halbleiterchips 3 unterdrückt werden. Als Folge kann eine Zuverlässigkeit bzw. Betriebssicherheit in Bezug auf Kühl-/Heizzyklen und Leistungszyklen verbessert werden. Insbesondere kann, während in der vorliegenden Ausführungsform die Materialien der ersten und zweiten Lote 2 und 4 die gleichen sind, der gleiche Effekt erhalten werden, selbst wenn sie verschiedene Materialien sind, solange sie die oben erwähnte Beziehung der Fließgrenzen aufweisen.
  • Außerdem wird im Fall einer Verwendung eines bei einer hohen Temperatur verwendbaren Halbleiterchips, wie etwa Siliziumcarbid, die Hochtemperaturseite des Arbeitstemperaturbereichs bis auf 200°C ausgedehnt. Außerdem wird für Automobilanwendungen dessen Niedertemperaturseite bis zu -55°C hinab ausgedehnt. Daher werden die Verformungsbeträge des Elektrodensubstrats 1 und des ersten Lots 2 tendenziell groß, und es ist erforderlich, dass die Verformung des Halbleiterchips 3 durch die Zwischenplatte 6 unterdrückt wird.
  • Außerdem tritt eine Spannung aufgrund von Kühl-/Heizzyklen auf, die durch eine Differenz im linearen Ausdehnungskoeffizienten zwischen der Zwischenplatte 6 und dem ersten Lot 2 hervorgerufen wird. Diese Spannung erreicht ihr Maximum an den Endteilen des Halbleiterchips 3. Falls das erste Lot 2 durch die Zwischenplatte 6 segmentiert ist, wird die Dicke des ersten Lots 2 an den Endteilen des Halbleiterchips 3 gering, was eine große Spannung hervorruft. Falls insbesondere die Zwischenplatte 6 in dem ersten Lot 2 geneigt ist, wird die Dicke des Endteils des ersten Lots 2 partiell noch kleiner, was eine signifikant größere Spannung hervorruft. Daher wird die Zwischenplatte 6 kleiner als der Halbleiterchip 3 und das erste Lot 2 ausgebildet, und sie wird in Draufsicht innerhalb des Halbleiterchips 3 und des ersten Lots 2 positioniert. Dadurch kann die Zwischenplatte 6 in dem ersten Lot 2 vollständig vergraben werden, und es kann verhindert werden, dass das erste Lot 2 am Endteil des ersten Lots 2 durch die Zwischenplatte 6 segmentiert wird. Als Folge kann eine Zuverlässigkeit hinsichtlich Kühl-/Heizzyklen weiter verbessert werden.
  • Die Endteile der Zwischenplatte 6 sind von den Endteilen des Halbleiterchips 3 außerdem nach innen zurückgezogen, und die Zwischenplatte 6 ist so eingerichtet, dass sie aus dem ersten Lot 2 nicht freigelegt ist. Konkret wird eine Distanz d1 zwischen dem Endteil des Halbleiterchips 3 und dem Endteil der Zwischenplatte 6 so eingerichtet, dass sie größer als eine Dicke t1 des ersten Lots 2 ist. Dadurch wird, selbst wenn die Zwischenplatte 6 im ersten Lot 2 geneigt ist, die Dicke des ersten Lots 2 am Endteil des Halbleiterchips 3 nicht kleiner, was eine stabile Zuverlässigkeit bzw. Betriebssicherheit erreichen kann.
  • Außerdem ist das zweite Lot 4 in Draufsicht innerhalb der Zwischenplatte 6 positioniert. Wenn das zweite Lot 4 aufgrund einer durch Leistungszyklen hervorgerufenen Spannung verformt wird, ergibt sich eine Verformung des Halbleiterchips 3. Daher kann eine Verformung des Halbleiterchips 3 unterdrückt werden, indem er mit der Zwischenplatte 6 abgestützt wird.
  • Ausführungsform 2
  • 3 ist eine Draufsicht, die eine Zwischenplatte gemäß Ausführungsform 2 veranschaulicht. 4 ist eine Querschnittsansicht, genommen entlang I-II in 3. Die vorliegende Ausführungsform ist mit Ausnahme der Ausgestaltung der Zwischenplatte 6 der Ausführungsform 1 ähnlich.
  • Eine Vielzahl von Durchgangslöchern 8 wird beispielsweise durch eine Stanzbearbeitung in der Zwischenplatte 6 vorgesehen. Da das erste Lot 2 durch die Durchgangslöcher 8 sowohl die Oberseite als auch die Unterseite benetzen und sich ausbreiten kann, ist es dadurch nicht notwendig, dass das erste Lot 2 auf sowohl der Seite der oberen Oberfläche als auch der Seite der unteren Oberfläche der Zwischenplatte 6 platziert wird. Dementsprechend können die Anzahl von Komponenten für das erste Lot 2 und dessen Montagevorgang reduziert werden, und Produktionskosten können verringert werden.
  • Außerdem bedeckt ein Beschichtungsfilm 9 die Oberflächen der Zwischenplatte 6. Das Hauptmaterial des Beschichtungsfilms 9 ist Nickel, und der Beschichtungsfilm 9 hat eine höhere Benetzbarkeit gegenüber dem ersten Lot 2 als diejenige der Zwischenplatte 6. Da die Benetzbarkeit mit Lot verbessert werden kann, kann dadurch eine Hohlraumdefektrate reduziert werden, und Kosten durch Produktionsverluste können reduziert werden.
  • Da der Beschichtungsfilm 9 nach einer Stanzbearbeitung der Durchgangslöcher 8 gebildet wird, wird er außerdem auf den Seitenwänden der Vielzahl von Durchgangslöchern 8 ausgebildet. Dadurch kann eine Entstehung von Hohlräumen unterdrückt werden, da das erste Lot 2 auch die Seitenwände der Durchgangslöcher 8 benetzt und sich darin ausbreitet und die Innenseiten der Durchgangslöcher 8 mit ihm gefüllt werden, und eine Zuverlässigkeit kann verbessert werden.
  • Außerdem ist es vorzuziehen, dass die Abmessung des Durchgangslochs 8 500 µmΦ oder weniger beträgt. Wenn gleich im ersten Lot 2 Hohlräume gebildet werden, wenn Luft in die Vielzahl von Durchgangslöchern 8 gezogen wird, gibt es einen geringen thermischen schädlichen Einfluss bei dem 500 µm oder weniger betragenden Hohlraumdurchmesser, und eine Verschlechterung einer Wärmebeständigkeit und eine Reduzierung des Kurzschlusswiderstands treten kaum auf. Wenn ein 500 µmΦ übertreffender Lufthohlraum in die Vielzahl von Durchgangslöchern 8 gezogen wird, werden außerdem, da der Lufthohlraum aufgrund der Oberflächenspannung des ersten Lots 2 in die Vielzahl von Durchgangslöchern 8 unterteilt wird, kaum 500 µmΦ übertreffende Hohlräume erzeugt, und eine Produktionsausbeute kann verbessert werden.
  • Außerdem wird zwischen dem ersten Lot 2 und dem Beschichtungsfilm 9 eine intermetallische Verbindung ausgebildet. Kirkendall-Hohlräume entstehen auf dieser intermetallischen Verbindung aufgrund der Kühl-/Heizzyklen, was daher gelegentlich zu Lotrissen führt. Dementsprechend ist es ähnlich zu Ausführungsform 1 wünschenswert, dass die Zwischenplatte 6 nicht aus dem ersten Lot 2 freigelegt ist.
  • Ausführungsform 3
  • 5 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht. Zwischen dem Elektrodensubstrat 1 und den Endteilen des Halbleiterchips 3 ist unter Verwendung von Aluminiumdrähten oder dergleichen eine Vielzahl von Höckern 10 vorgesehen. Da die Höcker den Abstand zwischen dem Halbleiterchip 3 und dem Elektrodensubstrat 1 sicherstellen können, kann verhindert werden, dass der Halbleiterchip 3 geneigt implementiert wird, und kann verhindert werden, dass das erste Lot 2 partiell dünn ist.
  • Außerdem ist die Zwischenplatte 6 in Draufsicht innerhalb der Vielzahl von Höckern 10 positioniert. Dadurch wird eine Bewegung der Zwischenplatte 6 während des Schritts eines Bondens mit Lot durch die Höcker 10 eingeschränkt, und dadurch kann verhindert werden, dass die Zwischenplatte 6 aus dem Halbleiterchip 3 nach außen gleitet und aus dem ersten Lot 2 freigelegt wird.
  • Eine Dicke t2 der Zwischenplatte 6 ist außerdem geringer als eine Höhe h1 der Höcker. Dadurch kann, selbst wenn die Zwischenplatte 6 im ersten Lot 2 im Schmelzzustand während des Schritts eines Bondens mit Lot geneigt ist, die Höhe des Halbleiterchips 3 durch die Höcker 10 aufrechterhalten werden.
  • Insbesondere wird in den Ausführungsformen 1 bis 3, wenn die Dicke des Halbleiterchips 3 100 µm oder weniger beträgt, obwohl ein Verlust des Halbleiterchips 3 reduziert werden kann, der Halbleiterchip 3 tendenziell so verformt, dass er einer Verformung peripherer Komponenten entspricht. Daher besteht eine hohe Notwendigkeit, die Zwischenplatte 6 vorzusehen, um eine Verschlechterung der Zuverlässigkeit zu verhindern.
  • Außerdem kann das Hauptmaterial der Zwischenplatte 6 Molybdän sein. In diesem Fall wird die Zwischenplatte 6 beispielsweise gebildet, indem ein Molybdänmaterial gewalzt wird, um ein Plattenmaterial aus Molybdän zu schaffen, und es danach durch eine Stanzbearbeitung in eine beliebige Form weiterverarbeitet wird. Da durch die Verwendung von Molybdän der lineare Ausdehnungskoeffizient der Zwischenplatte 6 nahe an denjenigen von Silizium gebracht wird, was das Hauptmaterial des Halbleiterchips 3 ist, kann eine Spannung reduziert werden, die aufgrund der Differenz im Wärmeausdehnungskoeffizienten zwischen beiden erzeugt wird. Da eine aufgrund thermischer Zyklen oder Leistungszyklen auf den Halbleiterchip 3 ausgeübte Spannung weiter entlastet werden kann, kann dementsprechend eine Zuverlässigkeit weiter verbessert werden, während eine elektrische und thermische Leitfähigkeit beibehalten wird.
  • Durch Verwenden eines Verbundhalbleiters für den Halbleiterchip 3 kann er außerdem bei oder unterhalb einer hohen Temperatur genutzt werden. Insbesondere kann, indem ein Verbundhalbleiter wie etwa SiC mit Kohlenstoff als das Hauptmaterial genutzt wird, er bei oder unterhalb einer weiter höheren Temperatur genutzt werden. Der Halbleiterchip 3, der aus einem Halbleiter mit breiter Bandlücke besteht, der eine breitere Bandlücke als diejenige von Silizium aufweist, weist eine Hochspannungsfestigkeit und eine hohe zulässige Stromdichte auf und kann somit miniaturisiert werden. Die Verwendung solch eines miniaturisierten Halbleiterchips 3 ermöglicht die Miniaturisierung und hohe Integration der Halbleitervorrichtung, in der der Halbleiterchip 3 eingebaut ist. Da der Halbleiterchip 3 eine hohe Wärmebeständigkeit aufweist, kann ferner eine Kühlrippe eines Kühlkörpers miniaturisiert werden, und ein wassergekühlter Teil kann luftgekühlt werden, was zu einer weiteren Miniaturisierung der Halbleitervorrichtung führt. Da der Halbleiterchip 3 ferner einen geringen Leistungsverlust und eine hohe Effizienz aufweist, kann eine hocheffiziente Halbleitervorrichtung erreicht werden. Der Halbleiter mit breiter Bandlücke ist neben Siliziumcarbid zum Beispiel ein Material auf Galliumnitridbasis oder Diamant.
  • Bezugszeichenliste
  • 1 Elektrodensubstrat, 2 erstes Lot, 3 Halbleiterchip, 4 zweites Lot, 5 Leiterrahmen, 6 Zwischenplatte, 9 Beschichtungsfilm, 8 Durchgangsloch, 10 Höcker
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2015/029186 [0003]

Claims (19)

  1. Halbleitervorrichtung, umfassend: ein Elektrodensubstrat; einen Halbleiterchip, der an eine obere Oberfläche des Elektrodensubstrats über ein erstes Lot gebondet ist; einen Leiterrahmen, der an eine obere Oberfläche des Halbleiterchips über ein zweites Lot gebondet ist; und eine Zwischenplatte, die in dem ersten Lot zwischen dem Elektrodensubstrat und dem Halbleiterchip vorgesehen ist, wobei innerhalb des gesamten Arbeitstemperaturbereichs der Halbleitervorrichtung eine Fließgrenze der Zwischenplatte höher als Fließgrenzen des Elektrodensubstrats und des ersten Lots ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Arbeitstemperaturbereich von -55°C bis 200°C reicht.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Zwischenplatte in Draufsicht innerhalb des Halbleiterchips und des ersten Lots positioniert ist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei eine Distanz zwischen einem Endteil des Halbleiterchips und einem Endteil der Zwischenplatte größer als eine Dicke des ersten Lots ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das zweite Lot in Draufsicht innerhalb der Zwischenplatte positioniert ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, ferner umfassend einen Beschichtungsfilm, der eine Oberfläche der Zwischenplatte bedeckt und eine höhere Benetzbarkeit gegenüber dem ersten Lot als diejenige der Zwischenplatte aufweist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei ein Hauptmaterial des Beschichtungsfilms Nickel ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei eine Vielzahl von Durchgangslöchern in der Zwischenplatte vorgesehen ist.
  9. Halbleitervorrichtung nach Anspruch 6 oder 7, wobei eine Vielzahl von Durchgangslöchern in der Zwischenplatte vorgesehen ist, und der Beschichtungsfilm auf Seitenwänden der Vielzahl von Durchgangslöchern vorgesehen ist.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei eine Abmessung des Durchgangslochs 500 µmΦ oder weniger beträgt.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, ferner umfassend eine Vielzahl von Höckern, die zwischen dem Elektrodensubstrat und dem Halbleiterchip vorgesehen sind, wobei die Zwischenplatte in Draufsicht innerhalb der Vielzahl von Höckern positioniert ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei eine Dicke der Zwischenplatte geringer als eine Höhe der Vielzahl von Höckern ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei eine Dicke des Halbleiterchips 100 µm oder weniger beträgt.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei ein Hauptmaterial des Elektrodensubstrats Aluminium ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei ein Hauptmaterial der Zwischenplatte Kupfer ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei ein Hauptmaterial der Zwischenplatte Molybdän ist.
  17. Halbleitervorrichtung nach einem der Ansprüche 1 bis 16, wobei ein Verbundhalbleiter für den Halbleiterchip verwendet wird.
  18. Halbleitervorrichtung nach Anspruch 17, wobei ein Hauptmaterial des Verbundhalbleiters Kohlenstoff ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 1 bis 18, wobei die Halbleitervorrichtung für eine Stromversorgung genutzt wird, die einen Motor für Fahrzeugleistung antreibt.
DE112016007096.9T 2016-07-28 2016-07-28 Halbleitervorrichtung Active DE112016007096B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/072158 WO2018020640A1 (ja) 2016-07-28 2016-07-28 半導体装置

Publications (2)

Publication Number Publication Date
DE112016007096T5 true DE112016007096T5 (de) 2019-04-18
DE112016007096B4 DE112016007096B4 (de) 2023-06-29

Family

ID=61016579

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112016007096.9T Active DE112016007096B4 (de) 2016-07-28 2016-07-28 Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US12009332B2 (de)
JP (1) JP6777148B2 (de)
CN (1) CN109478543B (de)
DE (1) DE112016007096B4 (de)
WO (1) WO2018020640A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020213167A1 (ja) * 2019-04-19 2020-10-22 三菱電機株式会社 半導体装置およびその製造方法
JP2021129045A (ja) * 2020-02-14 2021-09-02 富士電機株式会社 半導体モジュール
CN114743947B (zh) * 2022-04-11 2023-09-19 中国工程物理研究院电子工程研究所 基于to形式的功率器件封装结构及封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015029186A1 (ja) 2013-08-29 2015-03-05 三菱電機株式会社 半導体モジュール、半導体装置、及び自動車

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5665650U (de) 1979-10-23 1981-06-01
JPS56172938U (de) 1980-05-23 1981-12-21
WO1987000686A1 (en) * 1985-07-16 1987-01-29 Nippon Telegraph And Telephone Corporation Connection terminals between substrates and method of producing the same
JPS63251127A (ja) * 1987-04-06 1988-10-18 Ngk Insulators Ltd セラミック製部材と金属製部材の結合方法
US5188280A (en) * 1989-04-28 1993-02-23 Hitachi Ltd. Method of bonding metals, and method and apparatus for producing semiconductor integrated circuit device using said method of bonding metals
EP0568313A2 (de) * 1992-05-01 1993-11-03 Nippon CMK Corp. Verfahren zur Herstellung einer Mehrschichtleiterplatte
JP2989406B2 (ja) * 1993-01-29 1999-12-13 シャープ株式会社 半導体装置用プリプレーテッドフレーム及びその製造方法
US6070321A (en) * 1997-07-09 2000-06-06 International Business Machines Corporation Solder disc connection
US6158644A (en) * 1998-04-30 2000-12-12 International Business Machines Corporation Method for enhancing fatigue life of ball grid arrays
JP2000332369A (ja) * 1999-05-25 2000-11-30 Mitsui Mining & Smelting Co Ltd プリント回路板及びその製造方法
US6197618B1 (en) * 2000-05-04 2001-03-06 General Semiconductor Ireland Semiconductor device fabrication using adhesives
CN1259200C (zh) * 2000-10-02 2006-06-14 松下电器产业株式会社 卡型记录媒体及其制造方法
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール
EP1367875A4 (de) * 2001-03-07 2008-07-30 Sony Corp "kontaktstellenteil einer leiterplatte, verfahren zur herstellung einer leiterplatte und leiterplattenanbringungsverfahren"
JP4848539B2 (ja) * 2001-08-23 2011-12-28 Ｄｏｗａメタルテック株式会社 放熱板およびパワー半導体モジュール、ｉｃパッケージ
US6821667B2 (en) * 2001-10-01 2004-11-23 Delphi Technologies, Inc. Fuel cell stack having foil interconnects and laminated spacers
JP2003133337A (ja) 2001-10-23 2003-05-09 Nissan Motor Co Ltd 半導体実装構造および半導体実装方法
EP1737034A4 (de) * 2004-04-05 2010-11-03 Mitsubishi Materials Corp Ai/ain-verbindungsmaterial, basisplatte für ein leistungsmodul, leistungsmodul und prozess zur herstellung eines ai/ain-verbindungsmaterials
JP5491682B2 (ja) * 2004-08-13 2014-05-14 日立金属株式会社 太陽電池用平角導体及びその製造方法並びに太陽電池用リード線
JP4343117B2 (ja) * 2005-01-07 2009-10-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4421528B2 (ja) * 2005-07-28 2010-02-24 シャープ株式会社 半田付け実装構造およびその製造方法、並びにその利用
JP4569423B2 (ja) * 2005-08-31 2010-10-27 株式会社日立製作所 半導体装置の製造方法
JP2007157863A (ja) * 2005-12-02 2007-06-21 Hitachi Ltd パワー半導体装置及びその製造方法
US20090186195A1 (en) * 2006-09-08 2009-07-23 Reactive Nanotechnologies, Inc. Reactive Multilayer Joining With Improved Metallization Techniques
JP2008098607A (ja) * 2006-09-13 2008-04-24 Hitachi Cable Ltd 太陽電池用接続リード線及びその製造方法並びに太陽電池
JP5272191B2 (ja) * 2007-08-31 2013-08-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2009224560A (ja) * 2008-03-17 2009-10-01 Denso Corp 半導体装置およびその製造方法
JP5241344B2 (ja) * 2008-06-30 2013-07-17 日立オートモティブシステムズ株式会社 パワーモジュール及び電力変換装置
WO2012073306A1 (ja) 2010-11-29 2012-06-07 トヨタ自動車株式会社 パワーモジュール
JP5325917B2 (ja) * 2011-03-17 2013-10-23 株式会社東芝 半導体装置及びその製造方法
JP2013113638A (ja) 2011-11-25 2013-06-10 Toyota Motor Corp 半導体装置
KR102007780B1 (ko) * 2012-07-31 2019-10-21 삼성전자주식회사 멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자의 제조방법
JP2014041876A (ja) 2012-08-21 2014-03-06 Mitsubishi Electric Corp 電力用半導体装置
JP5686128B2 (ja) * 2012-11-29 2015-03-18 トヨタ自動車株式会社 半導体装置
US8896118B2 (en) * 2013-03-13 2014-11-25 Texas Instruments Incorporated Electronic assembly with copper pillar attach substrate
JP6399738B2 (ja) 2013-09-25 2018-10-03 富士電機株式会社 半導体装置
JP2016046403A (ja) * 2014-08-25 2016-04-04 トヨタ自動車株式会社 半導体装置
CN105575924B (zh) * 2014-10-15 2018-07-03 台达电子工业股份有限公司 功率模块
US9633957B2 (en) * 2014-11-28 2017-04-25 Infineon Technologies Ag Semiconductor device, a power semiconductor device, and a method for processing a semiconductor device
KR102430984B1 (ko) * 2015-09-22 2022-08-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015029186A1 (ja) 2013-08-29 2015-03-05 三菱電機株式会社 半導体モジュール、半導体装置、及び自動車

Also Published As

Publication number Publication date
JP6777148B2 (ja) 2020-10-28
US12009332B2 (en) 2024-06-11
DE112016007096B4 (de) 2023-06-29
CN109478543B (zh) 2022-07-05
US20190157235A1 (en) 2019-05-23
JPWO2018020640A1 (ja) 2018-12-13
CN109478543A (zh) 2019-03-15
WO2018020640A1 (ja) 2018-02-01

Similar Documents

Publication Publication Date Title
DE102014213564B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10066443B4 (de) Halbleitervorrichtung mit Abstrahlungsbauteilen
DE102014221636B4 (de) Halbleitermodul und Verfahren zum Herstellen desselben
DE102009033321A1 (de) Leistungshalbleitervorrichtung
DE102014202651A1 (de) Halbleitervorrichtung und Halbleitermodul
DE112019005155B4 (de) Halbleitervorrichtung
DE102014105462B4 (de) Halbleiterleistungsbauelement mit einer wärmesenke und verfahren zum herstellen
DE102014105727A1 (de) Direkt gekühlte substrate für halbleitermodule und entsprechende herstellungsverfahren
DE10236455A1 (de) Halbleiterbauelement
DE102009043441A1 (de) Halbleitermodul
DE112014003966T5 (de) Halbleitervorrichtung
DE112016007464B4 (de) Halbleitervorrichtung
DE102014213490C5 (de) Kühlvorrichtung, Verfahren zur Herstellung einer Kühlvorrichtung und Leistungsschaltung
DE112019005303T5 (de) Halbleitermodul, leistungsumsetzungsvorrichtung und herstellungsverfahren für das halbleitermodul
DE112016005807T5 (de) Halbleitereinheit und Verfahren zur Herstellung derselben
DE112016007096B4 (de) Halbleitervorrichtung
DE102018217231A1 (de) Halbleitervorrichtung und Verfahren zur Fertigung derselben
DE102019201158A1 (de) Halbleiterbaugruppe
DE102016224068B4 (de) Leistungshalbleiteranordnung und Verfahren zum Herstellen derselben
DE102020122125A1 (de) Halbleitermodul
DE102019111963A1 (de) Halbleitermodul mit einem Halbleiter und mit einem Metallformteil, der vom Halbleiter elektrisch kontaktiert wird
DE102015215132B4 (de) Halbleitervorrichtung
DE102013219356A1 (de) Halbleiterbaueinheit und verfahren zu seiner herstellung
DE112016006717T5 (de) Leistungs-halbleitereinheit
DE102011088442A1 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final